JP2007201042A

JP2007201042A - Semiconductor device

Info

Publication number: JP2007201042A
Application number: JP2006015992A
Authority: JP
Inventors: Shinichi Fukada; 晋一深田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2006-01-25
Filing date: 2006-01-25
Publication date: 2007-08-09
Anticipated expiration: 2026-01-25
Also published as: JP4721003B2

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device of which crystal orientation of each layer constituting a ferroelectric capacitor is well controlled. SOLUTION: The semiconductor device comprises a substrate 10, a first insulating layer 26 provided on the substrate, a groove 24 provided to the first insulating layer, a barrier layer 12 provided to at least a bottom surface and a side surface of the groove, a second insulating layer 22 provided on the barrier layer, a first electrode 32 provided on at least the barrier layer and the second insulating layer, a ferroelectric layer 34 provided above the first electrode, and a second electrode 36 provided above the ferroelectric layer. The upper surface of the barrier layer is positioned lower relative to the upper surface of the second insulating layer. COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

強誘電体メモリ装置（ＦｅＲＡＭ）は、低電圧および高速動作が可能な不揮発性メモリであり、メモリセルが１トランジスタ／１キャパシタ（１Ｔ／１Ｃ）で構成できるため、ＤＲＡＭなみの集積化が可能であることから、大容量不揮発性メモリとして期待されている。 A ferroelectric memory device (FeRAM) is a non-volatile memory capable of low voltage and high speed operation, and a memory cell can be composed of one transistor / one capacitor (1T / 1C), so that it can be integrated like a DRAM. Therefore, it is expected as a large-capacity nonvolatile memory.

強誘電体メモリ装置において、キャパシタとトランジスタとを電気的に接続する場合、たとえば、トランジスタの不純物層上に、タングステンプラグ層を有するコンタクト部を設け、このコンタクト部上にキャパシタが配置されることがある（たとえば、特開２００３−２４３６２１号公報参照）。
特開２００３−２４３６２１号公報 In a ferroelectric memory device, when a capacitor and a transistor are electrically connected, for example, a contact portion having a tungsten plug layer is provided on the impurity layer of the transistor, and the capacitor is disposed on the contact portion. (For example, refer to JP2003-243621).
JP 2003-243621 A

タングステンプラグ層は、たとえばスパッタリング法により、絶縁層に設けられたコンタクトホールにタングステンを埋め込むことにより形成することができる。このため、タングステンプラグ層は通常、一定の結晶配向性を有していない。このため、タングステンプラグ層上にキャパシタを形成すると、タングステンの結晶配向性の低さに起因して、強誘電体メモリ装置を構成する各層（第１電極、強誘電体層、および第２電極）の結晶配向性が低くなる結果、強誘電体メモリ装置のヒステリシス特性が低くなることがある。 The tungsten plug layer can be formed by burying tungsten in a contact hole provided in the insulating layer, for example, by sputtering. For this reason, the tungsten plug layer usually does not have a certain crystal orientation. For this reason, when a capacitor is formed on the tungsten plug layer, each layer (first electrode, ferroelectric layer, and second electrode) constituting the ferroelectric memory device due to the low crystal orientation of tungsten. As a result, the hysteresis characteristics of the ferroelectric memory device may be lowered.

本発明の目的は、強誘電体キャパシタを構成する各層の結晶配向が良好に制御された半導体装置を提供することである。 An object of the present invention is to provide a semiconductor device in which the crystal orientation of each layer constituting a ferroelectric capacitor is well controlled.

（１）本発明にかかる半導体装置は、
基板と、
前記基板の上方に設けられた第１絶縁層と、
前記第１絶縁層に設けられた溝と、
少なくとも前記溝の側面および底面に設けられたバリア層と、
前記バリア層上に設けられた第２絶縁層と、
少なくとも前記バリア層および前記第２絶縁層の上方に設けられた第１電極と、
前記第１電極の上方に設けられた強誘電体層と、
前記強誘電体層の上方に設けられた第２電極と、を含み、
前記バリア層の上面は、前記第２絶縁層の上面と比して低い位置に設けられている。 (1) A semiconductor device according to the present invention includes:
A substrate,
A first insulating layer provided above the substrate;
A groove provided in the first insulating layer;
Barrier layers provided at least on the side and bottom surfaces of the grooves;
A second insulating layer provided on the barrier layer;
A first electrode provided at least above the barrier layer and the second insulating layer;
A ferroelectric layer provided above the first electrode;
A second electrode provided above the ferroelectric layer,
The upper surface of the barrier layer is provided at a position lower than the upper surface of the second insulating layer.

本発明にかかる半導体装置は、第１電極が少なくともバリア層および第２絶縁層の上に設けられていることにより、タングステンなどのプラグ導電層上に第１電極が設けられた一般的な半導体装置と比して、下層の結晶配向性の影響を受けていない第１電極を設けることができる。さらに、バリア層の上面が前記第２絶縁層の上面と比して低い位置にあり、バリア層と第２絶縁層とに段差が生じている。段差のある面に配向性が問われる材料の層を形成する場合、段差部に配向の乱れを集中させることができ（詳細は後述を参照）、第２絶縁層の面上には、所望の配向が高配向した第１電極を設けることができる。その結果、この第１電極の上方に強誘電体層を設けることにより、ヒステリシス特性に優れた半導体装置を得ることができる。 A semiconductor device according to the present invention is a general semiconductor device in which a first electrode is provided on at least a barrier layer and a second insulating layer, so that the first electrode is provided on a plug conductive layer such as tungsten. As compared with the first electrode, the first electrode which is not affected by the crystal orientation of the lower layer can be provided. Furthermore, the upper surface of the barrier layer is lower than the upper surface of the second insulating layer, and a step is generated between the barrier layer and the second insulating layer. When forming a layer of a material whose orientation is required on a stepped surface, disorder of orientation can be concentrated on the stepped portion (see below for details), and on the surface of the second insulating layer, a desired A first electrode with high orientation can be provided. As a result, by providing a ferroelectric layer above the first electrode, a semiconductor device having excellent hysteresis characteristics can be obtained.

なお、本発明において、特定のＡ層（以下、「Ａ層」という。）の上方に設けられた特定のＢ層（以下、「Ｂ層」という。）というとき、Ａ層の上に直接Ｂ層が設けられた場合と、Ａ層の上に他の層を介してＢ層が設けられた場合とを含む意味である。 In the present invention, when a specific B layer (hereinafter referred to as “B layer”) provided above a specific A layer (hereinafter referred to as “A layer”) is referred to as “B” directly on the A layer. This includes the case where the layer is provided and the case where the B layer is provided on the A layer via another layer.

また、本発明にかかる半導体装置は、さらに、下記の態様をとることができる。 Further, the semiconductor device according to the present invention can further take the following aspects.

（２）本発明にかかる半導体装置において、
前記バリア層は、前記第１電極と前記第２電極との重複領域の外に設けられていることができる。 (2) In the semiconductor device according to the present invention,
The barrier layer may be provided outside an overlapping region between the first electrode and the second electrode.

（３）本発明にかかる半導体装置において、
前記第２絶縁層の上面は、前記第１絶縁層の上面とほぼ同一の位置にあり、
前記バリア層の上面と、前記溝の側面の一部と、前記第２絶縁層の側面の一部とがなす凹部は、前記重複領域の外に設けられていることができる。 (3) In the semiconductor device according to the present invention,
The upper surface of the second insulating layer is substantially at the same position as the upper surface of the first insulating layer,
A recess formed by the upper surface of the barrier layer, a part of the side surface of the groove, and a part of the side surface of the second insulating layer may be provided outside the overlapping region.

（４）本発明にかかる半導体装置において、
前記重複領域に設けられる前記強誘電体層は、前記バリア層の上方に形成される前記強誘電体層と比して、所望の配向性を有することができる。 (4) In the semiconductor device according to the present invention,
The ferroelectric layer provided in the overlapping region may have a desired orientation as compared with the ferroelectric layer formed above the barrier layer.

（５）本発明にかかる半導体装置において、
前記重複領域は、前記第２絶縁層の直上に設けられていることができる。 (5) In the semiconductor device according to the present invention,
The overlapping region may be provided immediately above the second insulating layer.

（６）本発明にかかる半導体装置において、
コンタクト部をさらに含み、
前記溝は前記コンタクト部の上に設けられ、
前記バリア層は、前記溝の底面にて前記コンタクト部と接続されていることができる。 (6) In the semiconductor device according to the present invention,
A contact portion,
The groove is provided on the contact portion;
The barrier layer may be connected to the contact portion at the bottom surface of the groove.

次に、本発明の実施の形態の一例について、図面を参照しつつ説明する。 Next, an example of an embodiment of the present invention will be described with reference to the drawings.

１．半導体装置
まず、本実施の形態にかかる半導体装置について、図１ないし図３を参照しつつ説明する。図１は、本発明の実施の形態の半導体装置（強誘電体メモリ装置）１００を模式的に示す断面図である。図２は、図１に示される第１および第２電極３２，３６、ならびに第２絶縁層２２の平面パターンを模式的に示す図である。より具体的には、第１電極３２の外周は、第１電極３２の下面（第１電極３２と、第２絶縁層２２およびバリア層１２との接続面）の外周を示し、第２電極３６の外周は、第２電極３６の上面３６ａの外周を示し、第２絶縁層２２の外周は、第２絶縁層２２の上面２２ａの外周を示す。図３は、図１のＡ部を拡大して示す断面図である。 1. Semiconductor Device First, a semiconductor device according to this embodiment will be described with reference to FIGS. FIG. 1 is a cross-sectional view schematically showing a semiconductor device (ferroelectric memory device) 100 according to an embodiment of the present invention. FIG. 2 is a diagram schematically showing a planar pattern of the first and second electrodes 32 and 36 and the second insulating layer 22 shown in FIG. More specifically, the outer periphery of the first electrode 32 indicates the outer periphery of the lower surface of the first electrode 32 (the connection surface between the first electrode 32 and the second insulating layer 22 and the barrier layer 12), and the second electrode 36. Indicates the outer periphery of the upper surface 36 a of the second electrode 36, and the outer periphery of the second insulating layer 22 indicates the outer periphery of the upper surface 22 a of the second insulating layer 22. FIG. 3 is an enlarged cross-sectional view showing a portion A of FIG.

図１に示すように、半導体装置１００は、強誘電体キャパシタ３０と、強誘電体キャパシタ３０のスイッチングトランジスタ１８とを含む。なお、本実施形態においては、１Ｔ／１Ｃ型のメモリセルについて説明するが、本発明が適用されるのは１Ｔ／１Ｃ型のメモリセルに限定されない。 As shown in FIG. 1, the semiconductor device 100 includes a ferroelectric capacitor 30 and a switching transistor 18 of the ferroelectric capacitor 30. Note that in this embodiment, a 1T / 1C type memory cell is described, but the present invention is not limited to a 1T / 1C type memory cell.

トランジスタ１８は、半導体基板１０上に設けられたゲート絶縁層１１と、ゲート絶縁層１１上に設けられたゲート導電層１３と、ソース／ドレイン領域である第１および第２不純物領域１７，１９とを含む。また、トランジスタ１８は、半導体基板１０上に設けられた第１絶縁層２６によって埋め込まれている。第１絶縁層２６のうち第２不純物領域１９上に位置する領域には溝２４が設けられ、この溝２４の底面および側面にバリア層１２が設けられている。すなわち、このバリア層１２は、スイッチングトランジスタ１８および強誘電体キャパシタ３０と電気的に接続されており、スイッチングトランジスタ１８と強誘電体キャパシタ３０とのコンタクト導電層としての機能を有する。また、このバリア層１２上には第２絶縁層２２が設けられている。 The transistor 18 includes a gate insulating layer 11 provided on the semiconductor substrate 10, a gate conductive layer 13 provided on the gate insulating layer 11, first and second impurity regions 17 and 19 which are source / drain regions, and including. The transistor 18 is embedded with a first insulating layer 26 provided on the semiconductor substrate 10. A groove 24 is provided in a region of the first insulating layer 26 located on the second impurity region 19, and the barrier layer 12 is provided on the bottom and side surfaces of the groove 24. That is, the barrier layer 12 is electrically connected to the switching transistor 18 and the ferroelectric capacitor 30 and has a function as a contact conductive layer between the switching transistor 18 and the ferroelectric capacitor 30. A second insulating layer 22 is provided on the barrier layer 12.

バリア層１２の材質は、導電性を有するものであれば特に限定されない。バリア層１２は好ましくは、酸素バリア性を有する材料からなる。バリア層１２の材質としては、たとえば、ＴｉＡｌＮ，ＴｉＡｌ，ＴｉＳｉＮ，ＴｉＮ，ＴａＮ，ＴａＳｉＮを挙げることができ、なかでも、チタン、アルミニウム、および窒素を含む層（ＴｉＡｌＮ）であることがより好ましい。 The material of the barrier layer 12 is not particularly limited as long as it has conductivity. The barrier layer 12 is preferably made of a material having an oxygen barrier property. Examples of the material of the barrier layer 12 include TiAlN, TiAl, TiSiN, TiN, TaN, and TaSiN. Among these, a layer containing titanium, aluminum, and nitrogen (TiAlN) is more preferable.

バリア層１２がＴｉＡｌＮからなる場合、バリア層１２におけるチタン，アルミニウム，窒素の組成（原子比）は、バリア層１２の組成を化学式Ｔｉ_{（１−ｘ）}Ａｌ_ｘＮｙで表すとき、０＜ｘ≦０．４であり、かつ、０＜ｙであるのがより好ましい。 When the barrier layer 12 is made of TiAlN, the composition (atomic ratio) of titanium, aluminum, and nitrogen in the barrier layer 12 is 0 <x ≦ when the composition of the barrier layer 12 is represented by the chemical formula Ti _(1-x) Al _x Ny. More preferably, 0.4 and 0 <y.

第１および第２絶縁層２６，２２はそれぞれ、公知の絶縁性材料からなることができ、公知の絶縁性材料としては、たとえば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層や、Ｌｏｗ−ｋ膜として使用されている公知の絶縁性材料などが挙げられる。 Each of the first and second insulating layers 26 and 22 can be made of a known insulating material. Examples of the known insulating material include a silicon oxide layer, a silicon nitride layer, a silicon oxynitride layer, and a low-k. The well-known insulating material etc. which are used as a film | membrane are mentioned.

図１および図３に示すように、バリア層１２の上面は、第１絶縁層２６および第２絶縁層２２の上面と比して低い位置にある。つまり、バリア層１２の上面と、第１絶縁層２６および第２絶縁層２２の側面の一部とで、凹部２５を構成している。凹部２５のアスペクト比は、例えば、０．５であることができる。また、凹部２５のアスペクト比は、０．５以上でもよい。 As shown in FIGS. 1 and 3, the upper surface of the barrier layer 12 is lower than the upper surfaces of the first insulating layer 26 and the second insulating layer 22. That is, the upper surface of the barrier layer 12 and a part of the side surfaces of the first insulating layer 26 and the second insulating layer 22 constitute the recess 25. The aspect ratio of the recess 25 can be 0.5, for example. Further, the aspect ratio of the recess 25 may be 0.5 or more.

強誘電体キャパシタ３０は、第１電極３２と、第１電極３２の上方に設けられた強誘電体層３４と、強誘電体層３４の上方に設けられた第２電極３６とを含む。この強誘電体キャパシタ３０は、バリア層１２および第２絶縁層２２の上に設けられている。すなわち、第１電極３２は、少なくともバリア層１２および第２絶縁層２２の上に設けられている。 The ferroelectric capacitor 30 includes a first electrode 32, a ferroelectric layer 34 provided above the first electrode 32, and a second electrode 36 provided above the ferroelectric layer 34. The ferroelectric capacitor 30 is provided on the barrier layer 12 and the second insulating layer 22. That is, the first electrode 32 is provided on at least the barrier layer 12 and the second insulating layer 22.

第１電極３２は白金、ルテニウム、ロジウム、パラジウム、オスミウム、およびイリジウムから選ばれる少なくとも１種の金属からなることができ、好ましくは白金またはイリジウムからなり、より好ましくはイリジウムからなる。また、第１電極３２は、単層膜でもよいし、または積層した多層膜でもよい。 The first electrode 32 can be made of at least one metal selected from platinum, ruthenium, rhodium, palladium, osmium, and iridium, preferably made of platinum or iridium, more preferably made of iridium. The first electrode 32 may be a single layer film or a laminated multilayer film.

強誘電体キャパシタ３０の特性向上には、第１電極３２を形成する金属の配向性を揃え、さらにその配向性を反映させてその上に形成される強誘電体層３４を構成する強誘電体の配向性を揃えることが必要となる。ここで、第２絶縁層２２の第１電極３２は一つの材料から成る平坦面上に形成するので高い配向性を得ることができる。それに対しバリア層１２上では下地材料も異なり、第２絶縁層２２との平坦性も保証されないことから第１電極３２の配向性が劣ることが避けられない。また、当然ながら第１電極３２を構成する金属膜は成膜過程において、下地面と垂直な方向に成長していくので、第２絶縁膜表面２２ａと平行でない面上に形成される金属膜は厚くなる程、影響が大きくなる。 In order to improve the characteristics of the ferroelectric capacitor 30, the orientation of the metal forming the first electrode 32 is made uniform, and the ferroelectric constituting the ferroelectric layer 34 formed on the orientation is further reflected. It is necessary to align the orientation. Here, since the first electrode 32 of the second insulating layer 22 is formed on a flat surface made of one material, high orientation can be obtained. On the other hand, since the base material is different on the barrier layer 12 and the flatness with the second insulating layer 22 is not guaranteed, the orientation of the first electrode 32 is inevitable. Of course, the metal film constituting the first electrode 32 grows in a direction perpendicular to the base surface in the film formation process, so that the metal film formed on the surface not parallel to the second insulating film surface 22a is The thicker the effect.

本実施の形態にかかる半導体装置においては第１電極３２は、図１および図３に示すように、その一部が凹部２５内にも形成されている。凹部２５内に形成された第１電極３２は、第２絶縁層２２の上に形成された第１電極３２と比して結晶配向性がよくない。これは、図３に示すように、第１電極３２を構成する材料は、凹部２５の内面に対して、それぞれ垂直な方向に結晶成長していくためである。つまり、凹部２５の内側方向に、望ましくない配向の結晶成長（以下、「配向の乱れ」ともいう）を集中させることができることとなる。凹部２５の外側から強誘電体キャパシタの内側に向かう成分は、凹部２５の内側から強誘電体キャパシタの外側に向かう成分と衝突してしまうため、強誘電体キャパシタ内まで影響することはない。このように、凹部２５に配向の乱れを集中させることができる利点について、さらに、図９を参照しつつ説明する。図９は、図３に対応する断面であり、バリア層１２の上面が第２絶縁層２２の上面と比して高い位置にある場合を示す図である。この場合、図９に示すように、突出部２５ｂを中心として、配向の乱れ（矢印）が放射状に広がってしまう。このことは、第２絶縁層２２の上に設けられる第１電極３２の配向性を劣化させる一因となる。しかし、本実施の形態にかかる半導体装置では、図３に示すように、配向も乱れを凹部２５に集中させることができる。その結果、第２絶縁層２２の上方では、所望の配向を有する結晶成長が促進され、結晶配向性が制御された第１電極３２が設けられることとなる。 In the semiconductor device according to the present embodiment, a part of the first electrode 32 is also formed in the recess 25 as shown in FIGS. The first electrode 32 formed in the recess 25 has poor crystal orientation compared to the first electrode 32 formed on the second insulating layer 22. This is because, as shown in FIG. 3, the material forming the first electrode 32 grows in a direction perpendicular to the inner surface of the recess 25. In other words, undesired orientation crystal growth (hereinafter also referred to as “orientation disorder”) can be concentrated in the inner direction of the recess 25. A component from the outside of the recess 25 toward the inside of the ferroelectric capacitor collides with a component from the inside of the recess 25 toward the outside of the ferroelectric capacitor, and thus does not affect the inside of the ferroelectric capacitor. Thus, the advantage which can concentrate the disorder of orientation in the recessed part 25 is further demonstrated, referring FIG. FIG. 9 is a cross-sectional view corresponding to FIG. 3 and shows a case where the upper surface of the barrier layer 12 is higher than the upper surface of the second insulating layer 22. In this case, as shown in FIG. 9, the disorder of alignment (arrows) spreads radially around the protrusion 25b. This contributes to deterioration of the orientation of the first electrode 32 provided on the second insulating layer 22. However, in the semiconductor device according to the present embodiment, as shown in FIG. As a result, the first electrode 32 in which the crystal growth having a desired orientation is promoted and the crystal orientation is controlled is provided above the second insulating layer 22.

強誘電体層３４は、強誘電体物質を含む。この強誘電体物質は、ペロブスカイト型の結晶構造を有し、ＡＢ_１−ａＸａＯ_３の一般式で示すことができる。ここで、ＡはＰｂ、Ｃａ、Ｓｒ、Ｌａ等の元素、ＢおよびＸはＴｉ、Ｚｒ、Ｎｂ、Ｍｇ等の元素から構成される。Ｘは、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｃａ、Ｓｒ、およびＭｇのうちの少なくとも１つからなる。強誘電体層３４に含まれる強誘電体物質としては、たとえば、ＰｂＴｉ１−ａＺｒａＯ３（ＰＺＴ）が代表的な材料であり、この基本構成にさらに微量の添加元素を加えても良い。また、ペロブスカイト型から派生した結晶構造を有するＳｒＢｉ２Ｔａ_２Ｏ_９（ＳＢＴ）、（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２（ＢＬＴ）も上記強誘電体物質として用いることができる。 The ferroelectric layer 34 includes a ferroelectric material. This ferroelectric substance has a perovskite crystal structure and can be represented by the general formula AB _1-a XaO ₃ . Here, A is composed of elements such as Pb, Ca, Sr and La, and B and X are composed of elements such as Ti, Zr, Nb and Mg. X consists of at least one of V, Nb, Ta, Cr, Mo, W, Ca, Sr, and Mg. As a ferroelectric substance contained in the ferroelectric layer 34, for example, PbTi1-aZraO3 (PZT) is a representative material, and a trace amount of additional elements may be added to this basic configuration. Further, SrBi2Ta ₂ O ₉ having derived crystal structure of perovskite _(SBT), can be used as _{_{(Bi, La) 4 Ti 3}} O 12 (BLT) also the ferroelectric material.

中でも、強誘電体層３４の材質としてはＰＺＴが好ましく、この場合、素子の信頼性の観点から、第１電極３２はイリジウムであるのがより好ましい。 Among these, the material of the ferroelectric layer 34 is preferably PZT. In this case, the first electrode 32 is more preferably iridium from the viewpoint of device reliability.

第２電極３６は、第１電極３２に使用可能な材料として例示した上記材料またはその酸化物からなることができる。また、第２電極３６は、単層膜でもよいし、または積層した多層膜でもよい。好ましくは、第２電極３６は、白金、あるいはイリジウムオキサイドとイリジウムとの積層膜からなる。 The second electrode 36 can be made of the above-described materials exemplified as materials usable for the first electrode 32 or an oxide thereof. The second electrode 36 may be a single layer film or a laminated multilayer film. Preferably, the second electrode 36 is made of platinum or a laminated film of iridium oxide and iridium.

図１および図２において、第１電極３２と第２電極３６との重複領域３０Ａ（以下、単に「領域３０Ａ」ともいう）とは、第１電極３２および第２電極３６の全膜厚にわたって、第１電極３２と第２電極３６とが重なっている領域ならびにその鉛直下方の領域をいう。 In FIG. 1 and FIG. 2, the overlapping region 30A between the first electrode 32 and the second electrode 36 (hereinafter also simply referred to as “region 30A”) covers the entire thickness of the first electrode 32 and the second electrode 36. It refers to the region where the first electrode 32 and the second electrode 36 overlap and the region vertically below.

たとえば、図１に示す強誘電体キャパシタ３０のように、四角錐台形状を有し、第２電極３６の上面３６ａよりも第１電極３２の上面３２ａのほうが大きい場合、領域３０Ａは、第２電極３６の上面３６ａから鉛直下方に位置する領域である（図２参照）。 For example, when the upper surface 32a of the first electrode 32 is larger than the upper surface 36a of the second electrode 36, as in the ferroelectric capacitor 30 shown in FIG. This is a region located vertically below the upper surface 36a of the electrode 36 (see FIG. 2).

図１において、領域３０Ａは、２つの点線より内側の領域であり、領域３０Ｂは、２つの点線より外側の領域である。また、図２において、領域３０Ａはドットで示された領域であり、領域３０Ｂは斜線で示された領域である。 In FIG. 1, a region 30A is a region inside two dotted lines, and a region 30B is a region outside two dotted lines. In FIG. 2, a region 30A is a region indicated by dots, and a region 30B is a region indicated by diagonal lines.

いいかえれば、第１電極３２と第２電極３６との重複領域３０Ａは、強誘電体キャパシタ３０においてキャパシタとして実質的に機能する領域（キャパシタ領域）である。また、領域３０Ｂは、キャパシタとして実質的に機能することにない無効領域となる。この無効領域３０Ｂの下方には、バリア層１２、つまり、凹部２５が設けられている。 In other words, the overlapping region 30 A between the first electrode 32 and the second electrode 36 is a region (capacitor region) that substantially functions as a capacitor in the ferroelectric capacitor 30. Further, the region 30B is an invalid region that does not substantially function as a capacitor. A barrier layer 12, that is, a recess 25 is provided below the invalid area 30 B.

本実施の形態の半導体装置１００においては、バリア層１２と第１電極３２との接続は、第１電極３２と第２電極３６との重複領域３０Ａ以外の領域（領域３０Ｂ）に設けられている。このように、領域３０Ｂにおいて、バリア層１２と第１電極３２との電気的接続が図られていることにより、領域３０Ａにおいて、第１電極３２を第２絶縁層２２上にのみ形成させることができる。これにより、キャパシタ領域において、同じ下層（第２絶縁層２２）を有する第１電極３２を形成することができるため、均質な第１電極３２を設けることができる。また、バリア層１２の上面が第２絶縁層２２の上面と比して低い位置にあること（本実施の形態では凹部２５が設けられている）により、配向の乱れを凹部２５の内側方向に集中させることができる。このことも、領域３０Ａにおいて、結晶配向性に優れた第１電極３２を設けられることに寄与することになる。その結果、均質な強誘電体層３４を形成することができるため、ヒステリシス特性に優れたキャパシタとして機能することができる半導体装置を提供することができる。 In the semiconductor device 100 of the present embodiment, the connection between the barrier layer 12 and the first electrode 32 is provided in a region (region 30B) other than the overlapping region 30A between the first electrode 32 and the second electrode 36. . As described above, since the electrical connection between the barrier layer 12 and the first electrode 32 is achieved in the region 30B, the first electrode 32 can be formed only on the second insulating layer 22 in the region 30A. it can. Thereby, since the first electrode 32 having the same lower layer (second insulating layer 22) can be formed in the capacitor region, the homogeneous first electrode 32 can be provided. Further, since the upper surface of the barrier layer 12 is at a lower position than the upper surface of the second insulating layer 22 (in this embodiment, the recess 25 is provided), the disorder of orientation is caused to be inward of the recess 25. Can concentrate. This also contributes to the provision of the first electrode 32 having excellent crystal orientation in the region 30A. As a result, since the uniform ferroelectric layer 34 can be formed, a semiconductor device that can function as a capacitor having excellent hysteresis characteristics can be provided.

本実施の形態の半導体装置１００によれば、第１電極３２が少なくともバリア層１２および第２絶縁層２２の上に設けられていることにより、タングステンなどのプラグ導電層上に第１電極が設けられた一般的な半導体装置と比較して、下層の結晶配向性の影響を受けていない第１電極３２を設けることができる。そして、この第１電極３２の上方に強誘電体層３４を設けることにより、ヒステリシス特性に優れた半導体装置を提供することができる。 According to the semiconductor device 100 of the present embodiment, the first electrode 32 is provided on at least the barrier layer 12 and the second insulating layer 22, so that the first electrode is provided on the plug conductive layer such as tungsten. Compared to a general semiconductor device, the first electrode 32 which is not affected by the crystal orientation of the lower layer can be provided. By providing the ferroelectric layer 34 above the first electrode 32, a semiconductor device having excellent hysteresis characteristics can be provided.

さらに、第１電極３２が形成される面に、絶縁材料に対してのみ有効である結晶配向を制御するための前処理を施して本実施の形態にかかる半導体装置が製造される場合には、特に利点を有する。 Furthermore, when the surface on which the first electrode 32 is formed is subjected to pretreatment for controlling the crystal orientation that is effective only for the insulating material, the semiconductor device according to the present embodiment is manufactured. Particularly advantageous.

この場合、上記の前処理を施すことで、第２絶縁層２２の直上である領域３０Ａに、特に結晶配向性が制御された第１電極３２を設けることができる。強誘電体層３４は、第１電極３２の配向を反映して形成されるため、同様に、領域３０Ａでは、結晶配向性のよい強誘電体層３４が設けられていることとなる。このように、タングステンなどのプラグ導電層上に第１電極が設けられた一般的な半導体装置と比して、結晶配向を制御するための前処理の有効性を最大限に発揮することができ、ヒステリシス特性に優れた半導体装置を提供することができる。 In this case, by performing the above pretreatment, the first electrode 32 in which the crystal orientation is particularly controlled can be provided in the region 30 A immediately above the second insulating layer 22. Since the ferroelectric layer 34 is formed reflecting the orientation of the first electrode 32, similarly, the ferroelectric layer 34 having good crystal orientation is provided in the region 30A. As described above, the effectiveness of the pretreatment for controlling the crystal orientation can be maximized as compared with a general semiconductor device in which the first electrode is provided on the plug conductive layer such as tungsten. A semiconductor device having excellent hysteresis characteristics can be provided.

２．半導体装置の製造方法
次に、図１に示す半導体装置の製造方法について、図４〜図７を参照しつつ説明する。図４〜図７はそれぞれ、図１の半導体装置１００の一製造工程を模式的に示す断面図である。 2. Next, a method for manufacturing the semiconductor device shown in FIG. 1 will be described with reference to FIGS. 4 to 7 are cross-sectional views schematically showing one manufacturing process of the semiconductor device 100 of FIG.

（１）図４に示すように、半導体基板１０にトランジスタ１８を形成する。より具体的には、半導体基板１０にトランジスタ１８を形成し、次いでトランジスタ１８上に第１絶縁層２６を積層する。トランジスタ１８は、公知の一般的な形成方法を適用して形成することができる。 (1) As shown in FIG. 4, the transistor 18 is formed on the semiconductor substrate 10. More specifically, the transistor 18 is formed on the semiconductor substrate 10, and then the first insulating layer 26 is stacked on the transistor 18. The transistor 18 can be formed by applying a known general formation method.

ついで、図４に示すように、公知のドライエッチング法により、第１絶縁層２６に溝２４を形成する。溝２４の大きさは、形成する強誘電体キャパシタ３０の大きさに応じて適宜決定される。 Next, as shown in FIG. 4, a groove 24 is formed in the first insulating layer 26 by a known dry etching method. The size of the groove 24 is appropriately determined according to the size of the ferroelectric capacitor 30 to be formed.

（２）次に、図５に示すように、バリア層１２ａを成膜する。バリア層１２ａは、溝２４の側面および底面ならびに第１絶縁層２６の上面に設けられる。このバリア層１２ａの成膜はたとえば、ＣＶＤ法またはスパッタリング法を用いて行なうことができる。さらに、このバリア層１２ａの上に絶縁層２２ｂを形成する。絶縁層２２ｂは、たとえば、ＣＶＤ法により形成することができる。 (2) Next, as shown in FIG. 5, a barrier layer 12a is formed. The barrier layer 12 a is provided on the side surface and the bottom surface of the groove 24 and the top surface of the first insulating layer 26. The barrier layer 12a can be formed by using, for example, a CVD method or a sputtering method. Further, an insulating layer 22b is formed on the barrier layer 12a. The insulating layer 22b can be formed by, for example, a CVD method.

（３）次に、図６に示すように、この絶縁層２２ｂおよびバリア層１２ａのうち第１絶縁層２６上に形成された部分を化学的機械的研磨（ＣＭＰ）法により除去することにより形成することができる。この場合、図６に示すように、第２絶縁層２２の上面が第１絶縁層２６の上面と同一の高さになるよう、絶縁層を研磨することが好ましい。この工程により、第２絶縁層２２が形成される。 (3) Next, as shown in FIG. 6, the insulating layer 22b and the barrier layer 12a are formed by removing portions formed on the first insulating layer 26 by a chemical mechanical polishing (CMP) method. can do. In this case, the insulating layer is preferably polished so that the upper surface of the second insulating layer 22 is flush with the upper surface of the first insulating layer 26, as shown in FIG. By this step, the second insulating layer 22 is formed.

ついで、バリア層１２ａの一部をさらに除去して、凹部２５を形成する。具体的には、図６に示すように、バリア層１２の上面が、第２絶縁層２２の上面と比して低い位置となるようにする。凹部２５の形成では、バリア層１２ａの材質に応じて、公知のエッチング技術を施すことができる。たとえば、バリア層１２ａがＴｉＮ層である場合には、Ｃｌ_２とＡｒの混合ガスを用いたドライエッチング技術により行うことができる。また、過酸化水素、アンモニア混合溶液等を用いてウェットエッチングで凹部を形成することも可能である。より効率的には絶縁層２２ｂおよびバリア層１２ａのＣＭＰ工程で凹部２５を形成することが可能である。すなわち、絶縁層２２ｂのＣＭＰ後、バリア層１２ａをＣＭＰする際の過剰研磨量を調整することにより、所望の深さの凹部を形成するものである。 Next, a part of the barrier layer 12a is further removed to form a recess 25. Specifically, as shown in FIG. 6, the upper surface of the barrier layer 12 is set lower than the upper surface of the second insulating layer 22. In forming the recess 25, a known etching technique can be applied depending on the material of the barrier layer 12a. For example, when the barrier layer 12a is a TiN layer, it can be performed by a dry etching technique using a mixed gas of Cl ₂ and Ar. It is also possible to form the recesses by wet etching using hydrogen peroxide, ammonia mixed solution or the like. More efficiently, the recess 25 can be formed in the CMP process of the insulating layer 22b and the barrier layer 12a. In other words, after the CMP of the insulating layer 22b, a concave portion having a desired depth is formed by adjusting an excessive polishing amount when the barrier layer 12a is CMPed.

ついで、必要に応じて第１電極３２ａを形成する前に、結晶配向を制御するための前処理を施してもよい。前処理としては、アンモニアガスのプラズマを励起して、第２絶縁層２２およびバリア層１２の露出面に、該プラズマを照射する（以下、「アンモニアプラズマ処理」ともいう。）。このアンモニアプラズマ処理により、絶縁材料の表面が−ＮＨで終端され、後述する工程で第１電極を成膜する際に、第１電極を構成する原子が絶縁材料の表面上でマイグレーションしやすくなる。その結果、第１電極の構成原子がその自己配向性に起因して、規則的な配列になるように促進され、結晶配向性に優れた第１電極を成膜することができるのである。 Next, a pretreatment for controlling the crystal orientation may be performed before forming the first electrode 32a as necessary. As pretreatment, the plasma of ammonia gas is excited, and the exposed surfaces of the second insulating layer 22 and the barrier layer 12 are irradiated with the plasma (hereinafter also referred to as “ammonia plasma treatment”). By this ammonia plasma treatment, the surface of the insulating material is terminated with -NH, and atoms forming the first electrode are likely to migrate on the surface of the insulating material when the first electrode is formed in a process described later. As a result, the constituent electrodes of the first electrode are promoted to have a regular arrangement due to their self-orientation, and the first electrode having excellent crystal orientation can be formed.

（４）次に、強誘電体キャパシタ３０を形成する（図６参照）。まず、図７に示すように、バリア層１２ａおよび第２絶縁層２２上に第１電極３２ａを形成する。第１電極３２ａの成膜方法としては、その材質に応じて適宜選択が可能であるが、たとえば、スパッタリング法やＣＶＤ法が挙げられる。 (4) Next, the ferroelectric capacitor 30 is formed (see FIG. 6). First, as shown in FIG. 7, the first electrode 32 a is formed on the barrier layer 12 a and the second insulating layer 22. A method for forming the first electrode 32a can be appropriately selected depending on the material of the first electrode 32a, and examples thereof include a sputtering method and a CVD method.

次に、第１電極３２ａ上に強誘電体層３４ａを形成する。強誘電体層３４ａの成膜方法としては、その材質に応じて適宜選択が可能であるが、たとえば、スピンオン法，スパッタリング法，ＭＯＣＶＤ法が挙げられる。 Next, the ferroelectric layer 34a is formed on the first electrode 32a. A method for forming the ferroelectric layer 34a can be appropriately selected depending on the material, and examples thereof include a spin-on method, a sputtering method, and an MOCVD method.

次いで、強誘電体層３４ａ上に第２電極３６ａを形成する。第２電極３６ａの成膜方法としては、その材質に応じて適宜選択が可能であるが、たとえば、スパッタリング法やＣＶＤ法が挙げられる。 Next, the second electrode 36a is formed on the ferroelectric layer 34a. A method for forming the second electrode 36a can be appropriately selected depending on the material of the second electrode 36a, and examples thereof include a sputtering method and a CVD method.

その後、所定のパターンのレジスト層Ｒ１を第２電極３６ａ上に形成し、このレジスト層Ｒ１をマスクとして、フォトリソグラフィ法により、バリア層１２ａ，第１電極３２ａ，強誘電体層３４ａ，および第２電極３６ａのパターニングを行なう。これにより、図１に参照されるように、強誘電体キャパシタ３０を含む半導体装置１００が得られる。この半導体装置１００に含まれる強誘電体キャパシタ３０は、バリア層１２および第２絶縁層２２上に設けられた第１電極３２と、第１電極３２上に設けられた強誘電体層３４と、強誘電体層３４上に設けられた第２電極３６とを有する。 Thereafter, a resist layer R1 having a predetermined pattern is formed on the second electrode 36a, and the barrier layer 12a, the first electrode 32a, the ferroelectric layer 34a, and the second layer are formed by photolithography using the resist layer R1 as a mask. The electrode 36a is patterned. As a result, as shown in FIG. 1, the semiconductor device 100 including the ferroelectric capacitor 30 is obtained. The ferroelectric capacitor 30 included in the semiconductor device 100 includes a first electrode 32 provided on the barrier layer 12 and the second insulating layer 22, a ferroelectric layer 34 provided on the first electrode 32, And a second electrode 36 provided on the ferroelectric layer 34.

３．変形例
次に、本実施の形態にかかる半導体装置の変形例について、図８を参照しつつ説明する。図８は、本変形例にかかる半導体装置２００を模式的に示す断面図である。変形例にかかる半導体装置２００では、プラグバリア層１２の下にコンタクト部２０が設けられ、このコンタクト部２０を介して第２不純物領域１９とバリア層１２とが電気的に接続されている点で、図１に示す半導体装置１００と異なる構成を有する。図８に示す半導体装置２００において、上記の点以外の構成要素は、図１に示す半導体装置１００と同様であるため、詳しい説明は省略する。 3. Modified Example Next, a modified example of the semiconductor device according to the present embodiment will be described with reference to FIG. FIG. 8 is a cross-sectional view schematically showing a semiconductor device 200 according to this modification. In the semiconductor device 200 according to the modification, a contact portion 20 is provided under the plug barrier layer 12, and the second impurity region 19 and the barrier layer 12 are electrically connected via the contact portion 20. 1 has a configuration different from that of the semiconductor device 100 shown in FIG. In the semiconductor device 200 shown in FIG. 8, the constituent elements other than those described above are the same as those of the semiconductor device 100 shown in FIG.

本変形例にかかる半導体装置２００では、図８に示すように、溝２４はコンタクト部２０の上に設けられている。さらに、バリア層１２は、溝２４の底面にてコンタクト部２０と接続している。 In the semiconductor device 200 according to this modification, the groove 24 is provided on the contact portion 20 as shown in FIG. Further, the barrier layer 12 is connected to the contact portion 20 at the bottom surface of the groove 24.

コンタクト部２０は、第３絶縁層２８に設けられた開口部１２４と、開口部１２４の側面および底面に設けられたコンタクトバリア層１２２と、コンタクトバリア層１２２上に設けられたプラグ導電層１２６とを含む。コンタクトバリア層１２２は例えば、バリア層１２として使用可能な上記に例示した材料からなることができ、プラグ導電層１２６は例えば、タングステン，モリブデン，タンタル，チタン，ニッケルなどの高融点金属からなる。第３絶縁層２８は第１絶縁層２６と同様の材料からなることができる。 The contact portion 20 includes an opening 124 provided in the third insulating layer 28, a contact barrier layer 122 provided on the side and bottom surfaces of the opening 124, and a plug conductive layer 126 provided on the contact barrier layer 122. including. The contact barrier layer 122 can be made of, for example, the materials exemplified above that can be used as the barrier layer 12, and the plug conductive layer 126 can be made of, for example, a refractory metal such as tungsten, molybdenum, tantalum, titanium, or nickel. The third insulating layer 28 can be made of the same material as the first insulating layer 26.

なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。 In addition, this invention is not limited to embodiment mentioned above, A various deformation | transformation is possible. For example, the present invention includes configurations that are substantially the same as the configurations described in the embodiments (for example, configurations that have the same functions, methods, and results, or configurations that have the same purposes and results). In addition, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. In addition, the present invention includes a configuration that exhibits the same operational effects as the configuration described in the embodiment or a configuration that can achieve the same object. Further, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment.

本実施の形態にかかる半導体装置を模式的に示す断面図。1 is a cross-sectional view schematically showing a semiconductor device according to an embodiment. 図１に示される第１電極、第２電極および第２絶縁層の平面パターンを模式的に示す平面図。The top view which shows typically the plane pattern of the 1st electrode, 2nd electrode, and 2nd insulating layer which are shown by FIG. 図１のＡ部を拡大して示す図。The figure which expands and shows the A section of FIG. 本実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device concerning this Embodiment typically. 本実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device concerning this Embodiment typically. 本実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device concerning this Embodiment typically. 本実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device concerning this Embodiment typically. 変形例にかかる半導体装置を模式的に示す断面図。Sectional drawing which shows typically the semiconductor device concerning a modification. 図３に対応する断面であり、本実施の形態にかかる半導体装置の作用効果を説明する図。FIG. 4 is a cross-sectional view corresponding to FIG. 3 for explaining the operational effects of the semiconductor device according to the present embodiment.

Explanation of symbols

１０…半導体基板、１１…ゲート絶縁層、１２…バリア層、１３…ゲート導電層、１８…トランジスタ、１７、１９…不純物領域、２０…コンタクト部、２２…第２絶縁層、２４…溝、２５…凹部、２６…第１絶縁層、３０…強誘電体キャパシタ、３０Ａ、３０Ｂ…領域、３２…第１電極、３４…強誘電体層、３６…第２電極、１００、２００…半導体装置、１２２…コンタクトバリア層、１２４…開口部、１２６…プラグ導電層、 DESCRIPTION OF SYMBOLS 10 ... Semiconductor substrate, 11 ... Gate insulating layer, 12 ... Barrier layer, 13 ... Gate conductive layer, 18 ... Transistor, 17, 19 ... Impurity region, 20 ... Contact part, 22 ... Second insulating layer, 24 ... Groove, 25 DESCRIPTION OF SYMBOLS ... Recessed part 26 ... 1st insulating layer 30 ... Ferroelectric capacitor, 30A, 30B ... Area | region, 32 ... 1st electrode, 34 ... Ferroelectric layer, 36 ... 2nd electrode, 100, 200 ... Semiconductor device, 122 ... contact barrier layer, 124 ... opening, 126 ... plug conductive layer,

Claims

A substrate,
A first insulating layer provided above the substrate;
A groove provided in the first insulating layer;
Barrier layers provided at least on the side and bottom surfaces of the grooves;
A second insulating layer provided on the barrier layer;
A first electrode provided at least above the barrier layer and the second insulating layer;
A ferroelectric layer provided above the first electrode;
A second electrode provided above the ferroelectric layer,
The semiconductor device, wherein an upper surface of the barrier layer is provided at a position lower than an upper surface of the second insulating layer.

In claim 1,
The semiconductor device, wherein the barrier layer is provided outside an overlapping region of the first electrode and the second electrode.

In claim 1 or 2,
The upper surface of the second insulating layer is substantially at the same position as the upper surface of the first insulating layer,
A semiconductor device, wherein a recess formed by an upper surface of the barrier layer, a part of a side surface of the groove, and a part of a side surface of the second insulating layer is provided outside the overlapping region.

In any of claims 1 to 3,
The semiconductor device, wherein the ferroelectric layer provided in the overlapping region has a desired orientation as compared with the ferroelectric layer formed above the barrier layer.

In any of claims 2 to 4,
The overlapping region is a semiconductor device provided immediately above the second insulating layer.

In any of claims 1 to 5,
A contact portion,
The groove is provided on the contact portion;
The said barrier layer is a semiconductor device connected with the said contact part in the bottom face of the said groove | channel.