JP2007192754A

JP2007192754A - Semiconductor device, circuit of driving liquid crystal display device, and system and method of inspecting semiconductor device

Info

Publication number: JP2007192754A
Application number: JP2006013042A
Authority: JP
Inventors: Hideaki Sakaguchi; 英明坂口
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2006-01-20
Filing date: 2006-01-20
Publication date: 2007-08-02

Abstract

<P>PROBLEM TO BE SOLVED: To achieve a method of inspecting a semiconductor device for outputting a gradation display voltage corresponding to gradation display data by charge redistribution by performing to use an inexpensive comparator low in voltage measurement precision concerning desired inspection of the semiconductor device for outputting the gradation display voltage corresponding to the gradation display data by the charge redistribution. <P>SOLUTION: The circuit 20 of driving a liquid crystal display device makes a voltage value of the gradation display voltage V output from the circuit 20 of driving the liquid crystal display device an arbitrary single voltage value by comprising a voltage modifying circuit 8. In addition, an inspection device 50 of the circuit 20 of driving the liquid crystal display device comprises an M-times amplifier 60 and an adder 70. The error is made remarkable by amplifying the gradation display voltage V of the arbitrary single voltage value output from the circuit 20 of driving the liquid crystal display device. Next, off-set is given to be moved to levels of determination voltages JV1, JV2 of a double comparator 44 provided. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、電荷再配分により諧調表示データに応じた諧調表示用電圧を出力する半導体装置に関するものであり、特に、該半導体装置の検査手法に関するものである。 The present invention relates to a semiconductor device that outputs a gradation display voltage corresponding to gradation display data by charge redistribution, and more particularly to an inspection method for the semiconductor device.

従来、液晶表示装置に与えられ所望の表示を行う、諧調表示データをアナログ信号に変換した諧調表示用電圧は、特許文献１および２に開示されているような、電荷再配分を行うＤＡ変換器によって生成されていた。以下、上記電荷再配分を行うＤＡ変換器をＣＤＡＣとする。 Conventionally, a gradation display voltage obtained by converting gradation display data into an analog signal, which is given to a liquid crystal display device and performs desired display, is a DA converter that performs charge redistribution as disclosed in Patent Documents 1 and 2. Was generated by. Hereinafter, the DA converter that performs the charge redistribution is referred to as CDAC.

図８は、従来のＣＤＡＣ２０３を備えた液晶表示装置駆動回路２１０の構成を示している。なお、図中では、簡略化のために、ＣＤＡＣ２０３およびアナログ出力端子２０５を一つのみ示している。また、液晶表示装置駆動回路に一般的に備えられている、下記構成以外の回路については、その記載および図示を省略している。 FIG. 8 shows a configuration of a liquid crystal display device driving circuit 210 having a conventional CDAC 203. In the figure, only one CDAC 203 and analog output terminal 205 are shown for the sake of simplicity. Further, description and illustration of circuits other than the following configuration that are generally provided in a liquid crystal display device driving circuit are omitted.

液晶表示装置駆動回路２１０は、基準電圧入力端子２０１、デジタル入力端子２０２、ＣＤＡＣ２０３、ＣＤＡＣ制御部２０４、およびアナログ出力端子２０５を備えている。基準電圧入力端子２０１は、基準電源２３０から基準電圧Ｖｒｅｆが入力される端子であり、デジタル入力端子２０２は、諧調表示データＤが入力される端子である。また、各アナログ出力端子２０５からは、各ＣＤＡＣ２０３の各諧調表示用電圧Ｖが出力される。 The liquid crystal display device driving circuit 210 includes a reference voltage input terminal 201, a digital input terminal 202, a CDAC 203, a CDAC control unit 204, and an analog output terminal 205. The reference voltage input terminal 201 is a terminal to which the reference voltage Vref is input from the reference power supply 230, and the digital input terminal 202 is a terminal to which the gradation display data D is input. Also, from each analog output terminal 205, each gradation display voltage V of each CDAC 203 is output.

ＣＤＡＣ制御部２０４は、デジタル入力端子２０２から入力される諧調表示データＤに基づく動作信号ｄ０またはｄ１とともにリセット信号Ｒおよび再配分信号Ｓ（以下で詳述）を各ＣＤＡＣ２０３に与えて、各ＣＤＡＣ２０３を制御する。 The CDAC control unit 204 provides each CDAC 203 with a reset signal R and a redistribution signal S (described in detail below) together with an operation signal d0 or d1 based on the gradation display data D input from the digital input terminal 202. Control.

なお、動作信号ｄ１は、諧調表示データＤの「１」に対応して生成され、動作信号ｄ０は、諧調表示データＤの「０」に対応して生成される。また、上記各種信号は、リセット信号Ｒ、動作信号ｄ０またはｄ１（該動作信号ｄ０またはｄ１は、諧調表示データＤのＬＳＢに対応して生成されたものである）、再配分信号Ｓ、動作信号ｄ０またはｄ１（該動作信号ｄ０またはｄ１は、諧調表示データＤの中間ビットに対応して生成されたものである）、再配分信号Ｓ、動作信号０または１（該動作信号ｄ０またはｄ１は、諧調表示データＤのＭＳＢに対応して生成されたものである）、再配分信号Ｓの順で、各ＣＤＡＣ２０３にシリアル入力する。 The operation signal d1 is generated corresponding to “1” of the gradation display data D, and the operation signal d0 is generated corresponding to “0” of the gradation display data D. The various signals include the reset signal R, the operation signal d0 or d1 (the operation signal d0 or d1 is generated corresponding to the LSB of the gradation display data D), the redistribution signal S, and the operation signal. d0 or d1 (the operation signal d0 or d1 is generated corresponding to the intermediate bits of the gradation display data D), the redistribution signal S, the operation signal 0 or 1 (the operation signal d0 or d1 is Serially inputted to each CDAC 203 in the order of the redistribution signal S).

図９は、ＣＤＡＣ２０３の構成を示す回路図である。ＣＤＡＣ２０３は、切替器ＳＷ１、開閉器ＳＷ２、キャパシタＣ１、Ｃ２、アンプＡｍｐ、および出力端子Ｏｕｔを備えている。なお、ここでは、キャパシタＣ１およびＣ２のそれぞれの容量値は互いに等しいものとする。 FIG. 9 is a circuit diagram showing the configuration of the CDAC 203. The CDAC 203 includes a switch SW1, a switch SW2, capacitors C1 and C2, an amplifier Amp, and an output terminal Out. Here, it is assumed that the capacitance values of the capacitors C1 and C2 are equal to each other.

切替器ＳＷ１の端子１００には、図８に示す基準電源２３０から基準電圧入力端子２０１を介して基準電圧Ｖｒｅｆが与えられ（図中では、基準電圧入力端子２０１を省略している。以下に示す図においても同様）、切替器ＳＷ１の端子１０１は、ＧＮＤに接続され、さらに、切替器ＳＷ１の端子１０２は、開閉器ＳＷ２およびアンプＡｍｐを介して出力端子Ｏｕｔに接続されている。 The reference voltage Vref is applied to the terminal 100 of the switch SW1 from the reference power supply 230 shown in FIG. 8 via the reference voltage input terminal 201 (the reference voltage input terminal 201 is omitted in the drawing. Similarly, the terminal 101 of the switch SW1 is connected to GND, and the terminal 102 of the switch SW1 is connected to the output terminal Out via the switch SW2 and the amplifier Amp.

また、切替器ＳＷ１の端子１０２と開閉器ＳＷ２の端子１０３との接続点には、キャパシタＣ１の一端が接続され、開閉器ＳＷ２の端子１０４とアンプＡｍｐの入力端子との接続点には、キャパシタＣ２の一端が接続されている。キャパシタＣ１およびＣ２のそれぞれの他端はＧＮＤに接続されている。アンプＡｍｐは、キャパシタＣ１およびＣ２の電位を増幅する。出力端子Ｏｕｔは、アンプＡｍｐの出力電圧をアナログ出力端子２０５に出力する。 One end of the capacitor C1 is connected to the connection point between the terminal 102 of the switch SW1 and the terminal 103 of the switch SW2, and the capacitor is connected to the connection point between the terminal 104 of the switch SW2 and the input terminal of the amplifier Amp. One end of C2 is connected. The other ends of the capacitors C1 and C2 are connected to GND. The amplifier Amp amplifies the potentials of the capacitors C1 and C2. The output terminal Out outputs the output voltage of the amplifier Amp to the analog output terminal 205.

次に、ＣＤＡＣ２０３の動作について図１０（ａ）〜図１０（ｄ）を用いて説明する。図１０（ａ）および図１０（ｂ）は、ＣＤＡＣ制御部２０４から与えられる動作信号ｄ０またはｄ１に基づくＣＤＡＣ２０３の動作を示している。また、図１０（ｃ）は、ＣＤＡＣ制御部２０４から与えられる再配分信号Ｓに基づくＣＤＡＣ２０３の動作を示し、図１０（ｄ）は、ＣＤＡＣ制御部２０４から与えられるリセット信号Ｒに基づくＣＤＡＣ２０３の動作を示している。 Next, the operation of the CDAC 203 will be described with reference to FIGS. 10 (a) to 10 (d). FIGS. 10A and 10B show the operation of the CDAC 203 based on the operation signal d0 or d1 given from the CDAC control unit 204. FIG. 10C shows the operation of the CDAC 203 based on the redistribution signal S given from the CDAC control unit 204, and FIG. 10D shows the operation of the CDAC 203 based on the reset signal R given from the CDAC control unit 204. Is shown.

なお、再配分信号Ｓとは、ＣＤＡＣ２０３に「電荷再配分動作」を行わせるための信号であり、さらに、リセット信号Ｒとは、ＣＤＡＣ２０３に「リセット動作」を行わせるための信号である。「電荷再配分動作」、および「リセット動作」は以下に詳述する。 The redistribution signal S is a signal for causing the CDAC 203 to perform a “charge redistribution operation”, and the reset signal R is a signal for causing the CDAC 203 to perform a “reset operation”. The “charge redistribution operation” and the “reset operation” will be described in detail below.

まず、動作信号ｄ０またはｄ１が入力された場合は、以下の動作を行う。まず、動作信号ｄ１が与えられた場合、図１０（ａ）に示すように、切替器ＳＷ１が端子１００に接続され、かつ、開閉器ＳＷ２がオープンする。この動作により、キャパシタＣ１に基準電圧Ｖｒｅｆの電荷が充電される。 First, when the operation signal d0 or d1 is input, the following operation is performed. First, when the operation signal d1 is given, the switch SW1 is connected to the terminal 100 and the switch SW2 is opened as shown in FIG. By this operation, the capacitor C1 is charged with the reference voltage Vref.

一方、動作信号ｄ０が入力された場合、図１０（ｂ）に示すように、切替器ＳＷ１が端子１０１に接続され（すなわち、ＧＮＤに接続される）、かつ、開閉器ＳＷ２がオープンとなる。この動作により、キャパシタＣ１の電荷が放電され、キャパシタＣ１の電位が０となる。 On the other hand, when the operation signal d0 is input, as shown in FIG. 10B, the switch SW1 is connected to the terminal 101 (that is, connected to GND), and the switch SW2 is opened. By this operation, the charge of the capacitor C1 is discharged, and the potential of the capacitor C1 becomes zero.

次に、再配分信号Ｓが入力された場合、図１０（ｃ）に示すように、切替器ＳＷ１が中立状態となり、かつ、開閉器ＳＷ２が閉じられる。この動作により、キャパシタＣ１の電位とキャパシタＣ２の電位とが均一化される。この動作が上記「電荷再配分動作」であり、以下、電荷再配分と記載する。 Next, when the redistribution signal S is input, as shown in FIG. 10C, the switch SW1 is in a neutral state and the switch SW2 is closed. By this operation, the potential of the capacitor C1 and the potential of the capacitor C2 are made uniform. This operation is the above “charge redistribution operation”, and is hereinafter referred to as charge redistribution.

最後に、リセット信号Ｒが入力された場合、図１０（ｄ）に示すように、切替器ＳＷ１が端子１０１に接続され、かつ、開閉器ＳＷ２が閉じられる。この動作により、キャパシタＣ１の電荷およびキャパシタＣ２の電荷が放電され、キャパシタＣ１の電位およびキャパシタＣ２の電位が共に０となる。この動作が上記「リセット動作」であり、以下、リセットと記載する。 Finally, when the reset signal R is input, the switch SW1 is connected to the terminal 101 and the switch SW2 is closed as shown in FIG. 10 (d). By this operation, the charge of the capacitor C1 and the charge of the capacitor C2 are discharged, and both the potential of the capacitor C1 and the potential of the capacitor C2 become zero. This operation is the above-mentioned “reset operation” and is hereinafter referred to as “reset”.

以上のように、ＣＤＡＣ２０３は、ＣＤＡＣ制御部２０４から与えられる動作信号ｄ０またはｄ１および再配分信号Ｓに基づいて動作する切替器ＳＷ１および開閉器ＳＷ２を用いて、キャパシタＣ１、Ｃ２の電荷の充電、放電、および電荷再配分を行う。これにより、諧調表示データＤに基づいた諧調表示用電圧Ｖを生成（ＤＡ変換）している。 As described above, the CDAC 203 uses the switch SW1 and the switch SW2 that operate based on the operation signal d0 or d1 and the redistribution signal S given from the CDAC control unit 204 to charge the capacitors C1 and C2. Discharge and charge redistribution. Thereby, the gradation display voltage V based on the gradation display data D is generated (DA conversion).

次に、ＣＤＡＣ２０３の動作の具体例として、諧調表示データＤとして「００１」が入力されるＣＤＡＣ２０３の動作を例として図１１および図１２を用いて説明する。この場合、該ＣＤＡＣ２０３は、諧調表示用電圧Ｖとして基準電圧Ｖｒｅｆの１２．５％の電圧を生成する。 Next, as an example of the operation of the CDAC 203, the operation of the CDAC 203 in which “001” is input as the gradation display data D will be described with reference to FIGS. 11 and 12. FIG. In this case, the CDAC 203 generates 12.5% of the reference voltage Vref as the gradation display voltage V.

図１１は、各諧調表示データＤに基づいて生成される諧調表示用電圧Ｖを示している。点線は、キャパシタＣ１の電位（以下、ＣＶ１とする）を、実線は、キャパシタＣ２の電位（以下、ＣＶ２とする）を示している。また、図１２は、ＣＤＡＣ２０３の動作を示すフローチャートである。 FIG. 11 shows a gradation display voltage V generated based on each gradation display data D. The dotted line indicates the potential of the capacitor C1 (hereinafter referred to as CV1), and the solid line indicates the potential of the capacitor C2 (hereinafter referred to as CV2). FIG. 12 is a flowchart showing the operation of the CDAC 203.

ＣＤＡＣ制御部２０４に諧調表示データＤが入力されると（Ｓ１１）、ＣＤＡＣ制御部２０４は、まず、リセット信号ＲをＣＤＡＣ２０３に入力する。ＣＤＡＣ２０３は、リセットを行う。（ＣＶ１＝０、ＣＶ２＝０）。次に、動作信号ｄ１（諧調表示データＤのＬＳＢ、すなわち「１」に対応して生成された）が入力され、ＣＤＡＣ２０３は、上述の所定の動作を行い、キャパシタＣ１に基準電圧Ｖｒｅｆの電荷を充電する（ＣＶ１＝Ｖｒｅｆ、ＣＶ２＝０）（Ｓ１２）。 When gradation display data D is input to the CDAC control unit 204 (S11), the CDAC control unit 204 first inputs a reset signal R to the CDAC 203. The CDAC 203 performs a reset. (CV1 = 0, CV2 = 0). Next, the operation signal d1 (generated corresponding to the LSB of the gradation display data D, that is, “1”) is input, and the CDAC 203 performs the above-described predetermined operation, and charges the capacitor C1 with the reference voltage Vref. Charge (CV1 = Vref, CV2 = 0) (S12).

次に、再配分信号Ｓが入力され、ＣＤＡＣ２０３は、電荷再配分を行う（ＣＶ１＝ＣＶ２＝（ＣＶ１＋ＣＶ２）／２＝Ｖｒｅｆ／２）（Ｓ１３）。これまでの工程により、基準電圧Ｖｒｅｆの５０％の電圧が出力端子Ｏｕｔに保持された状態となる。 Next, the redistribution signal S is input, and the CDAC 203 performs charge redistribution (CV1 = CV2 = (CV1 + CV2) / 2 = Vref / 2) (S13). Through the steps so far, 50% of the reference voltage Vref is held at the output terminal Out.

次に、動作信号ｄ０（諧調表示データＤの中間ビット、すなわち「０」に対応して生成された）が入力されると、ＣＤＡＣ２０３は、上述の所定の動作を行い、キャパシタＣ１の電位ＣＶ１を０とする（ＣＶ１＝０、ＣＶ２＝前値＝Ｖｒｅｆ／２）（Ｓ１４）。その後、再配分信号Ｓが入力され、ＣＤＡＣ２０３は、電荷再配分を行う（ＣＶ１＝ＣＶ２＝（ＣＶ１＋ＣＶ２）／２＝Ｖｒｅｆ／４）（Ｓ１５）。これまでの工程により、基準電圧Ｖｒｅｆの２５％の電圧が出力端子Ｏｕｔに保持された状態となる。 Next, when the operation signal d0 (generated in correspondence with the intermediate bit of the gradation display data D, that is, “0”) is input, the CDAC 203 performs the above-described predetermined operation and sets the potential CV1 of the capacitor C1. 0 (CV1 = 0, CV2 = previous value = Vref / 2) (S14). Thereafter, the redistribution signal S is input, and the CDAC 203 performs charge redistribution (CV1 = CV2 = (CV1 + CV2) / 2 = Vref / 4) (S15). Through the steps so far, 25% of the reference voltage Vref is held at the output terminal Out.

続いて、動作信号ｄ０（諧調表示データＤのＭＳＢ、すなわち「０」に対応して生成された）が入力され、ＣＤＡＣ２０３は、上述の所定の動作を行い、キャパシタＣ１の電位ＣＶ１を０とする（ＣＶ１＝０、ＣＶ２＝前値＝Ｖｒｅｆ／４）（Ｓ１６）。最後に、再配分信号Ｓが入力され、ＣＤＡＣ２０３は、電荷再配分を行う（ＣＶ１＝ＣＶ２＝（ＣＶ１＋ＣＶ２）／２＝Ｖｒｅｆ／８）（Ｓ１７）。以上の動作により、諧調表示データＤ「００１」に基づく諧調表示用電圧Ｖ（基準電圧Ｖｒｅｆの１２．５％）が生成（ＤＡ変換）される（Ｓ１８）。 Subsequently, the operation signal d0 (generated corresponding to the MSB of the gradation display data D, that is, “0”) is input, and the CDAC 203 performs the above-described predetermined operation and sets the potential CV1 of the capacitor C1 to 0. (CV1 = 0, CV2 = previous value = Vref / 4) (S16). Finally, the redistribution signal S is input, and the CDAC 203 performs charge redistribution (CV1 = CV2 = (CV1 + CV2) / 2 = Vref / 8) (S17). Through the above operation, the gradation display voltage V (12.5% of the reference voltage Vref) based on the gradation display data D “001” is generated (DA conversion) (S18).

なお、他の諧調表示データＤが入力された場合も同様にＤＡ変換を行い、図１１に示すように、基準電圧Ｖｒｅｆの０％（諧調表示データＤ「０００」）、基準電圧Ｖｒｅｆの２５％（諧調表示データＤ「０１０」）、基準電圧Ｖｒｅｆの３７．５％（諧調表示データＤ「０１１」）、基準電圧Ｖｒｅｆの５０％（諧調表示データＤ「１００」）、基準電圧Ｖｒｅｆの６２．５％（諧調表示データＤ「１０１」）、基準電圧Ｖｒｅｆの７５％（諧調表示データＤ「１１０」）、および基準電圧Ｖｒｅｆの８７．５％（諧調表示データＤ「１１１」）の８種類の諧調表示用電圧Ｖを出力する。該諧調表示用電圧Ｖは、液晶表示装置に与えられ、所望の表示が行われる。 When other gradation display data D is input, DA conversion is performed in the same manner, and as shown in FIG. 11, 0% of the reference voltage Vref (gradation display data D “000”) and 25% of the reference voltage Vref. (Tone display data D “010”), 37.5% of the reference voltage Vref (tone display data D “011”), 50% of the reference voltage Vref (tone display data D “100”), and 62. of the reference voltage Vref. 8 types of 5% (tone display data D “101”), 75% of reference voltage Vref (tone display data D “110”), and 87.5% of reference voltage Vref (tone display data D “111”) Outputs the gradation display voltage V. The gradation display voltage V is supplied to the liquid crystal display device, and desired display is performed.

以上、従来のＣＤＡＣ２０３を備えた液晶表示装置駆動回路２１０について説明した。次に、その出力電圧検査について説明する。該出力電圧検査とは、諧調表示用電圧Ｖが、諧調表示データＤに対応して正しく変換されたものであるか否かの検査である。 The liquid crystal display device driving circuit 210 including the conventional CDAC 203 has been described above. Next, the output voltage inspection will be described. The output voltage test is a test of whether or not the gradation display voltage V is correctly converted corresponding to the gradation display data D.

図１３は、ＣＤＡＣ２０３を備えた液晶表示装置駆動回路２１０の出力電圧検査に用いられる検査装置２５０の構成を示している。 FIG. 13 shows a configuration of an inspection device 250 used for output voltage inspection of the liquid crystal display device driving circuit 210 including the CDAC 203.

検査装置２５０は、ＡＤ変換器２４１およびデータ格納及びデータ処理ブロック２４２を備えている。検査方法について説明すると、まず、液晶表示装置駆動回路２１０から出力された諧調表示用電圧Ｖを、ＡＤ変換器２４１にてデジタル信号にＡＤ変換し、データ格納及びデータ処理ブロック２４２に転送する。該データ格納及びデータ処理ブロック２４２にて、測定結果のデジタル値がＣＤＡＣ２０３に入力された諧調表示データＤから求められる良品範囲内のデジタル値であるかを検査する。 The inspection device 250 includes an AD converter 241 and a data storage and data processing block 242. The inspection method will be described. First, the gradation display voltage V output from the liquid crystal display device driving circuit 210 is converted into a digital signal by the AD converter 241 and transferred to the data storage and data processing block 242. In the data storage and data processing block 242, it is checked whether the digital value of the measurement result is a digital value within the acceptable product range obtained from the gradation display data D input to the CDAC 203.

ところで、液晶表示装置駆動回路は、一般に数百〜数千台のＤＡ変換器をＩＣ内に搭載している。そのため、その検査装置に、安価なコンパレータを採用することができれば、その価格を下げることができる。また、コンパレータは、ＤＡ変換器の機能試験でも用いられているため、上記出力電圧検査とともに機能試験も実施でき、検査時間の短縮が可能となる。このような理由から、液晶表示装置駆動回路の検査装置には、コンパレータを採用することが望ましい。
特開２０００−３０５５３５号公報（２０００年１１月２日公開）特開２００４−１３９０７７号公報（２００４年５月１３日公開） By the way, the liquid crystal display device drive circuit generally has hundreds to thousands of DA converters mounted in an IC. Therefore, if an inexpensive comparator can be employed for the inspection apparatus, the price can be reduced. Further, since the comparator is also used in the function test of the DA converter, the function test can be performed together with the output voltage test, and the test time can be shortened. For this reason, it is desirable to employ a comparator for the inspection device for the liquid crystal display device driving circuit.
JP 2000-305535 A (published on November 2, 2000) JP 2004-139077 A (published on May 13, 2004)

しかしながら、液晶表示装置駆動回路の検査装置には、コンパレータを採用することができない。その理由について、以下に説明する。 However, a comparator cannot be employed in an inspection device for a liquid crystal display device driving circuit. The reason will be described below.

現在、液晶表示装置は、ますます高精細化、すなわち多諧調化が進み、その結果、各諧調間の諧調表示用電圧差が大幅に縮小され、電圧測定精度の低いコンパレータでは所望の検査が行えない（詳細には、コンパレータに定められる判定電圧の最小幅に、複数の諧調表示用電圧Ｖが存在してしまうため、判定不能となる）。 At present, liquid crystal display devices are becoming increasingly finer, that is, more and more gradations. As a result, the voltage difference for gradation display between gradations is greatly reduced, and a desired inspection can be performed with a comparator with low voltage measurement accuracy. (In detail, since a plurality of gradation display voltages V exist within the minimum width of the determination voltage determined by the comparator, determination is impossible).

このため、液晶表示装置駆動回路の検査には、一般的に、ＤＡ変換器の分解能に対応したＡＤ変換器が用いられるが、ＡＤ変換器はコンパレータと比較して高価であり、また、検査時間の短縮を考えれば、搭載されるＤＡ変換器分、ＡＤ変換器を設けるほうがよいため、高価な検査システムとなってしまうという問題を生じている。さらに、今後、ＤＡ変換器の分解能の向上に対して、ＡＤ変換器の分解能向上にはコスト面と性能面とで課題があるという問題もある。 Therefore, an AD converter corresponding to the resolution of the DA converter is generally used for the inspection of the liquid crystal display device driving circuit. However, the AD converter is more expensive than the comparator, and the inspection time is also long. Considering the shortening of the above, it is better to provide an AD converter for the DA converter to be mounted, which causes a problem that it becomes an expensive inspection system. Further, in the future, there is a problem that there is a problem in terms of cost and performance in improving the resolution of the AD converter, in contrast to improvement of the resolution of the DA converter.

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、電荷再配分により諧調表示データに応じた諧調表示用電圧を出力する半導体装置の所望の検査を安価で電圧測定精度が低いコンパレータを使用して行うことであり、それを可能とする、電荷再配分により諧調表示データに応じた諧調表示用電圧を出力する半導体装置、半導体装置の検査装置、並びに半導体装置の検査方法を実現することである。 The present invention has been made in view of the above problems, and an object of the present invention is to perform a desired inspection of a semiconductor device that outputs a gradation display voltage corresponding to gradation display data by charge redistribution at low cost and with a voltage measurement accuracy. , A semiconductor device that outputs a gradation display voltage corresponding to gradation display data by charge redistribution, a semiconductor device inspection apparatus, and a semiconductor device inspection method Is to realize.

本発明に係る半導体装置は、電荷再配分により諧調表示データをデジタル・アナログ変換して、諧調表示用電圧として出力する半導体装置において、上記諧調表示用電圧の電圧値を、予め設定した単一電圧値に変更する電圧変更手段を備え、上記電圧変更手段により変更された単一電圧値の電圧を、上記諧調表示データに応じた諧調表示用電圧として出力することを特徴としている。 According to another aspect of the present invention, there is provided a semiconductor device that performs digital-to-analog conversion of gradation display data by charge redistribution, and outputs the gradation display voltage as a gradation display voltage. Voltage changing means for changing to a value is provided, and a voltage having a single voltage value changed by the voltage changing means is output as a gradation display voltage corresponding to the gradation display data.

上記の構成によれば、本発明に係る半導体装置は、諧調表示用電圧の電圧値を、予め設定した単一電圧値に変更する電圧変更手段を備え、上記電圧変更手段により変更された単一電圧値の電圧を、諧調表示データに応じた諧調表示用電圧として出力することで、諧調表示データに対応する全諧調表示用電圧の電圧値を、予め設定した任意の単一電圧値に変更することができる。すなわち、各諧調間の電圧値の差をなくすことができる。これにより、上記半導体装置の所望の検査時に、コンパレータに定められる判定電圧間に、複数の諧調表示用電圧が存在しない。それゆえ、上記半導体装置の所望の検査を、上記コンパレータにて行うことが可能となるので、上記所望の検査を行う、上記半導体装置の検査装置を安価なものにすることができる。 According to the above configuration, the semiconductor device according to the present invention includes voltage changing means for changing the voltage value of the gradation display voltage to a preset single voltage value, and the single voltage changed by the voltage changing means. By outputting the voltage of the voltage value as the gradation display voltage corresponding to the gradation display data, the voltage value of all gradation display voltages corresponding to the gradation display data is changed to any preset single voltage value. be able to. That is, the difference in voltage value between the gradations can be eliminated. Thereby, there are not a plurality of gradation display voltages between the determination voltages determined in the comparator at the desired inspection of the semiconductor device. Therefore, since the desired inspection of the semiconductor device can be performed by the comparator, the inspection apparatus for the semiconductor device that performs the desired inspection can be made inexpensive.

以上により、電荷再配分により諧調表示データに応じた諧調表示用電圧を出力する半導体装置の所望の検査を安価で電圧測定精度が低いコンパレータを使用して行うことが可能な、電荷再配分により諧調表示データに応じた諧調表示用電圧を出力する半導体装置を実現することができるという効果を奏することができる。 As described above, it is possible to perform a desired inspection of a semiconductor device that outputs a gradation display voltage corresponding to gradation display data by charge redistribution using a low-cost comparator with low voltage measurement accuracy. It is possible to achieve an effect that a semiconductor device that outputs a gradation display voltage corresponding to display data can be realized.

上記電圧変更手段としては、上記諧調表示データから電荷再配分により得られる諧調表示用電圧の電圧値を予測し、予測した電圧値と上記単一電圧値との差分を求める演算手段と、上記演算手段により求められた差分の電圧値に応じた電圧を発生する電圧発生手段とを備えた構成であってもよい。 The voltage changing means predicts a voltage value of a gradation display voltage obtained by charge redistribution from the gradation display data, calculates a difference between the predicted voltage value and the single voltage value, and the calculation The voltage generator may be configured to generate a voltage corresponding to the voltage value of the difference obtained by the means.

また、上記構成の半導体装置は、液晶表示パネルを駆動する液晶駆動回路に用いてもよい。すなわち、液晶表示用電圧を液晶表示パネルに印加する液晶駆動回路に、上記した、諧調表示データに応じて液晶表示用電圧を生成する半導体装置を用いてもよい。 The semiconductor device having the above structure may be used for a liquid crystal driving circuit that drives a liquid crystal display panel. That is, the above-described semiconductor device that generates the liquid crystal display voltage in accordance with the gradation display data may be used for the liquid crystal driving circuit that applies the liquid crystal display voltage to the liquid crystal display panel.

本発明に係る上記半導体装置を検査する検査装置は、上記課題を解決するために、上記半導体装置から出力される上記任意の単一電圧値の電圧を増幅する増幅手段と、上記増幅手段にて増幅された上記電圧にオフセットを与えるオフセット手段と、上記オフセット手段にてオフセットされた上記電圧と、検査用の判定電圧とを比較判定する判定手段とを備えていることを特徴としている。 An inspection apparatus for inspecting the semiconductor device according to the present invention includes an amplifying unit for amplifying the voltage of the arbitrary single voltage value output from the semiconductor device, and the amplifying unit. It is characterized by comprising offset means for giving an offset to the amplified voltage, and determination means for comparing and determining the voltage offset by the offset means and the determination voltage for inspection.

上記の構成によれば、本発明に係る上記半導体装置の検査装置は、増幅手段およびオフセット手段を備えることにより、上記半導体装置から出力される上記任意の単一電圧値の電圧を増幅し、次いで、該増幅された上記電圧にオフセットを与えることができる。これにより、上記電圧の誤差が顕著となり、該誤差が顕著となった上記電圧を、さらに備える判定手段の判定電圧のレベルに移動させることができる。それゆえ、上記判定手段として、電圧測定精度が低いコンパレータを採用することができ、上記検査装置を安価なものとすることができる。 According to the above configuration, the inspection apparatus for a semiconductor device according to the present invention includes an amplifying unit and an offset unit to amplify the voltage of the arbitrary single voltage value output from the semiconductor device, and then , An offset can be given to the amplified voltage. Thereby, the error of the voltage becomes remarkable, and the voltage at which the error becomes remarkable can be moved to the level of the determination voltage of the determination means further provided. Therefore, a comparator with low voltage measurement accuracy can be employed as the determination means, and the inspection apparatus can be made inexpensive.

以上により、電荷再配分により諧調表示データに応じた諧調表示用電圧を出力する半導体装置の所望の検査を安価で電圧測定精度が低いコンパレータを使用して行うことが可能な、電荷再配分により諧調表示データに応じた諧調表示用電圧を出力する半導体装置の検査装置を実現することができるという効果を奏する。なお、該検査装置は、上述の単にコンパレータが備えられている検査装置では上記半導体装置の検査が行えない場合（諧調表示データの諧調数が非常に多い場合、すなわち、単一電圧値がコンパレータの識別不可能な値である場合）に用いれば、効果的である。 As described above, it is possible to perform a desired inspection of a semiconductor device that outputs a gradation display voltage corresponding to gradation display data by charge redistribution using a low-cost comparator with low voltage measurement accuracy. There is an effect that it is possible to realize an inspection apparatus for a semiconductor device that outputs a gradation display voltage corresponding to display data. It should be noted that the inspection apparatus is not provided with the above-described inspection apparatus simply provided with a comparator (when the gradation display data has a very large number of gradations, that is, a single voltage value is equal to that of the comparator). It is effective if it is used in the case of a value that cannot be identified.

本発明に係る上記半導体装置を検査する検査方法は、上記課題を解決するために、上記半導体装置から出力される上記任意の単一電圧値の電圧を増幅し、上記増幅された上記電圧をオフセットし、上記オフセットした上記電圧と、検査用の判定電圧とを比較判定することを特徴としている。 In order to solve the above problem, an inspection method for inspecting the semiconductor device according to the present invention amplifies the voltage of the arbitrary single voltage value output from the semiconductor device, and offsets the amplified voltage. The offset voltage is compared with the determination voltage for inspection.

上記の構成によれば、本発明に係る上記半導体装置の検査方法は、上記半導体装置から出力される上記任意の単一電圧値の電圧を増幅し、次いで、該増幅された上記電圧にオフセットを与えることができる。これにより、上記電圧の誤差が顕著となり、該誤差が顕著となった上記電圧を、検査用の判定電圧のレベルに移動させることができる。それゆえ、上記半導体装置の所望の検査を行うための検査方法として、電圧測定精度が低いコンパレータを使用した検査方法を採用することができ、上記所望の検査を行う、上記半導体装置の検査装置を安価なものにすることができる。 According to the above configuration, the inspection method of the semiconductor device according to the present invention amplifies the voltage of the arbitrary single voltage value output from the semiconductor device, and then offsets the amplified voltage. Can be given. Thereby, the error of the voltage becomes remarkable, and the voltage at which the error becomes remarkable can be moved to the level of the determination voltage for inspection. Therefore, as an inspection method for performing the desired inspection of the semiconductor device, an inspection method using a comparator with low voltage measurement accuracy can be adopted, and an inspection apparatus for the semiconductor device that performs the desired inspection is provided. It can be made cheap.

以上により、電荷再配分により諧調表示データに応じた諧調表示用電圧を出力する半導体装置の所望の検査を安価で電圧測定精度が低いコンパレータを使用して行うことが可能な、電荷再配分により諧調表示データに応じた諧調表示用電圧を出力する半導体装置の検査方法を実現することができるという効果を奏する。なお、該検査方法は、上述の単にコンパレータが備えられている検査装置では上記半導体装置の検査が行えない場合（諧調表示データの諧調数が非常に多い場合、すなわち、単一電圧値がコンパレータの識別不可能な値である場合）に用いれば、効果的である。 As described above, it is possible to perform a desired inspection of a semiconductor device that outputs a gradation display voltage corresponding to gradation display data by charge redistribution using a low-cost comparator with low voltage measurement accuracy. There is an effect that it is possible to realize a semiconductor device inspection method that outputs a gradation display voltage corresponding to display data. Note that this inspection method is used when the above-described inspection apparatus simply provided with a comparator cannot inspect the semiconductor device (when the gradation number of gradation display data is very large, that is, when a single voltage value is not It is effective if it is used in the case of a value that cannot be identified.

以上のように、本発明に係る半導体装置は、電荷再配分により諧調表示データをデジタル・アナログ変換して、諧調表示用電圧として出力する半導体装置において、上記諧調表示用電圧の電圧値を、予め設定した単一電圧値に変更する電圧変更手段を備え、上記電圧変更手段により変更された単一電圧値の電圧を、上記諧調表示データに応じた諧調表示用電圧として出力することで、上記半導体装置の所望の検査を、上記コンパレータにて行うことが可能となり、上記所望の検査を行う、上記半導体装置の検査装置を安価なものにすることができるという効果を奏する。 As described above, the semiconductor device according to the present invention is a semiconductor device that performs digital-to-analog conversion of gradation display data by charge redistribution and outputs the gradation display voltage as a gradation display voltage. A voltage changing means for changing to a set single voltage value, and outputting the voltage of the single voltage value changed by the voltage changing means as a gradation display voltage corresponding to the gradation display data; The desired inspection of the apparatus can be performed by the comparator, and the semiconductor device inspection apparatus that performs the desired inspection can be made inexpensive.

〔実施の形態１〕
本発明の一実施形態について図１〜図６（ｄ）に基づいて説明すると以下の通りである。 [Embodiment 1]
An embodiment of the present invention will be described below with reference to FIGS.

図１は、本実施形態に係る液晶表示装置駆動回路２０の構成を示している。また、図２は、液晶表示装置駆動回路２０が備える単一電圧発生回路９の具体的な構成例を示している。 FIG. 1 shows a configuration of a liquid crystal display device driving circuit 20 according to the present embodiment. FIG. 2 shows a specific configuration example of the single voltage generation circuit 9 provided in the liquid crystal display device driving circuit 20.

液晶表示装置駆動回路２０は、モード入力端子１、基準電圧入力端子２、デジタル入力端子３、ＣＤＡＣ４、ＣＤＡＣ制御部５、電圧変更回路６（電圧変更手段）、およびアナログ出力端子７を備えている。なお、図１では、簡略化のために、ＣＤＡＣ４およびアナログ出力端子７を一つのみ示している。また、液晶表示装置駆動回路に一般的に備えられている、下記構成以外の回路については、その記載および図示を省略している。 The liquid crystal display drive circuit 20 includes a mode input terminal 1, a reference voltage input terminal 2, a digital input terminal 3, a CDAC 4, a CDAC control unit 5, a voltage change circuit 6 (voltage change means), and an analog output terminal 7. . In FIG. 1, only one CDAC 4 and one analog output terminal 7 are shown for simplification. Further, description and illustration of circuits other than the following configuration that are generally provided in a liquid crystal display device driving circuit are omitted.

モード入力端子１は、液晶表示装置駆動回路２０を通常モード（テストモードではないことを示す）とテストモードとに切り替えるモード変更信号Ｍが入力される端子であり、基準電圧入力端子２は、基準電源３０から基準電圧Ｖｒｅｆが入力される端子である。デジタル入力端子３は、諧調表示データＤ（諧調表示データ）が入力される端子であり、各アナログ出力端子７は、各ＣＤＡＣ４から出力される各諧調表示用電圧Ｖ（諧調表示用電圧）を出力する端子である。 The mode input terminal 1 is a terminal to which a mode change signal M for switching the liquid crystal display device driving circuit 20 between a normal mode (indicating that it is not a test mode) and a test mode is input, and a reference voltage input terminal 2 is a reference voltage input terminal 2 This is a terminal to which the reference voltage Vref is input from the power supply 30. The digital input terminal 3 is a terminal to which gradation display data D (gradation display data) is input, and each analog output terminal 7 outputs each gradation display voltage V (gradation display voltage) output from each CDAC 4. It is a terminal to do.

ＣＤＡＣ４は、電荷再配分により諧調表示データＤに基づく諧調表示用電圧Ｖを出力する。ＣＤＡＣ制御部５は、該ＣＤＡＣ４を制御する。なお、ＣＤＡＣ４は、上記従来技術で示したＣＤＡＣ２０３と、また、ＣＤＡＣ制御部５は、上記従来技術で示したＣＤＡＣ制御部２０４とそれぞれ同一の構成であるため、その説明を省略する。 The CDAC 4 outputs a gradation display voltage V based on the gradation display data D by charge redistribution. The CDAC control unit 5 controls the CDAC 4. The CDAC 4 has the same configuration as the CDAC 203 shown in the above prior art, and the CDAC control unit 5 has the same configuration as the CDAC control unit 204 shown in the above prior art, and the description thereof will be omitted.

電圧変更回路６は、アルゴリズム発生回路８（演算手段）、単一電圧発生回路９（単一電圧発生手段）、およびスイッチ１０を備え、各ＣＤＡＣ４から出力される各諧調表示用電圧Ｖを予め設定された任意の単一電圧値に変更する。 The voltage changing circuit 6 includes an algorithm generating circuit 8 (arithmetic means), a single voltage generating circuit 9 (single voltage generating means), and a switch 10, and presets each gradation display voltage V output from each CDAC 4. Change to any single voltage value specified.

アルゴリズム発生回路８は、ＣＤＡＣ制御部５、単一電圧発生回路９、およびスイッチ１０を制御するための複数の制御信号を生成する。詳細には、液晶表示装置駆動回路２０の動作説明とともに説明する。 The algorithm generation circuit 8 generates a plurality of control signals for controlling the CDAC control unit 5, the single voltage generation circuit 9, and the switch 10. In detail, it demonstrates with description of operation | movement of the liquid crystal display device drive circuit 20. FIG.

単一電圧発生回路９は、図２に示すように、ラダー抵抗９Ａおよびライン選択器９Ｂで構成されている。ラダー抵抗９Ａは、基準電圧入力端子２にその一端が接続され（他端は、ＧＮＤに接続されている）、与えられる基準電圧Ｖｒｅｆを抵抗分割して各種電圧を生成し、ライン選択器９Ｂに入力する。ライン選択器９Ｂは、アルゴリズム発生回路８から入力される選択信号ｓｅ（上記制御信号）に基づいて、上記各種電圧のうち、所望の電圧を選択しスイッチ１０に出力する。 As shown in FIG. 2, the single voltage generation circuit 9 includes a ladder resistor 9A and a line selector 9B. One end of the ladder resistor 9A is connected to the reference voltage input terminal 2 (the other end is connected to GND), and the applied reference voltage Vref is divided by resistance to generate various voltages. input. The line selector 9 </ b> B selects a desired voltage from the various voltages based on the selection signal se (the control signal) input from the algorithm generation circuit 8 and outputs the selected voltage to the switch 10.

スイッチ１０は、アルゴリズム発生回路８から入力される切替信号ｓｗ（上記制御信号）に基づいて、通常モード時は、基準電圧入力端子２とＣＤＡＣ４とを接続し、テストモード時は、単一電圧発生回路９とＣＤＡＣ４とを接続する。 The switch 10 connects the reference voltage input terminal 2 and the CDAC 4 in the normal mode and generates a single voltage in the test mode based on the switching signal sw (the control signal) input from the algorithm generation circuit 8. The circuit 9 and the CDAC 4 are connected.

次に、液晶表示装置駆動回路２０の動作（テストモード時）を図３〜図６（ｄ）を用いて説明する。なお、検査（テスト）としては、諧調表示用電圧Ｖが、諧調表示データＤに対応して正しく変換されたものであるか否かの出力電圧検査が行われる。 Next, the operation of the liquid crystal display device driving circuit 20 (in the test mode) will be described with reference to FIGS. As an inspection (test), an output voltage inspection is performed to determine whether or not the gradation display voltage V is correctly converted corresponding to the gradation display data D.

図３は、テストモード時における液晶表示装置駆動回路２０の動作を示すフローチャートである。 FIG. 3 is a flowchart showing the operation of the liquid crystal display device driving circuit 20 in the test mode.

まず、モード入力端子１を介してテストモードの開始を示すモード変更信号Ｍ１が、アルゴリズム発生回路８に入力される（Ｓ１）。アルゴリズム発生回路８は、これに基づいて以下に示す３種類の制御信号を生成し、それぞれの回路に入力する。 First, the mode change signal M1 indicating the start of the test mode is input to the algorithm generation circuit 8 via the mode input terminal 1 (S1). Based on this, the algorithm generation circuit 8 generates the following three types of control signals and inputs them to the respective circuits.

まず、ＣＤＡＣ制御部５に、動作変更信号ｃｈを入力する。該動作変更信号ｃｈとは、後に入力される諧調表示データＤのＭＳＢが如何なる値であっても、諧調表示データＤのＭＳＢ時に動作信号ｄ１を各ＣＤＡＣ４に入力させるための信号である。また、単一電圧発生回路９に、ライン選択器９Ｂに基準電圧Ｖｒｅｆ（上記所望の電圧）を選択させる選択信号ｓｅ１を入力する。さらに、スイッチ１０に、単一電圧発生回路９とＣＤＡＣ４とを接続させる切替信号ｓｗ１を入力する（Ｓ２）。 First, the operation change signal ch is input to the CDAC control unit 5. The operation change signal ch is a signal for causing the CDAC 4 to input the operation signal d1 during the MSB of the gradation display data D, regardless of the MSB of the gradation display data D inputted later. In addition, a selection signal se1 that causes the line selector 9B to select the reference voltage Vref (the desired voltage) is input to the single voltage generation circuit 9. Further, a switch signal sw1 for connecting the single voltage generation circuit 9 and the CDAC 4 is input to the switch 10 (S2).

次に、デジタル入力端子３から諧調表示データＤがＣＤＡＣ制御部５およびアルゴリズム発生回路８に入力される（Ｓ３）。ＣＤＡＣ制御部５では、各ＣＤＡＣ４を動作させるための準備を行う。アルゴリズム発生回路８では、各諧調表示データＤから電荷再配分により得られる各諧調表示用電圧Ｖの電圧値を予測し、予測した各電圧値と任意の単一電圧値との差分（全諧調表示用電圧Ｖの電圧値を任意の単一電圧値とするための電圧）がそれぞれ求められる（Ｓ４）。 Next, gradation display data D is input from the digital input terminal 3 to the CDAC control unit 5 and the algorithm generation circuit 8 (S3). The CDAC control unit 5 makes preparations for operating each CDAC 4. The algorithm generation circuit 8 predicts the voltage value of each gradation display voltage V obtained by charge redistribution from each gradation display data D, and the difference between each predicted voltage value and an arbitrary single voltage value (all gradation display) (Voltage for making the voltage value of the working voltage V an arbitrary single voltage value) is obtained (S4).

次に、各ＣＤＡＣ４において、各諧調表示データＤに基づくＤＡ変換動作（上記従来技術と同様）が行われる（Ｓ５およびＳ６）。該ＤＡ変換動作が進み、諧調表示データＤのＭＳＢ前になると、アルゴリズム発生回路８は、単一電圧発生回路９に、上記求められた電圧（上記所望の電圧）をライン選択器９Ｂに選択させる選択信号ｓｅ２を与え、上記求められた電圧がスイッチ１０を介して各ＣＤＡＣ４にそれぞれ供給される（Ｓ７）（このとき、ＣＤＡＣ４には、ＣＤＡＣ制御部５から、動作信号ｄ１が入力されているため、上記求められた電圧を確実に取り込むことができる）。該電圧により、各ＣＤＡＣ４から出力される諧調表示用電圧Ｖの電圧値の全てが任意の単一電圧値となる（Ｓ８）。 Next, in each CDAC 4, a DA conversion operation (similar to the above-described conventional technology) based on each gradation display data D is performed (S5 and S6). When the DA conversion operation proceeds and before the MSB of the gradation display data D, the algorithm generation circuit 8 causes the single voltage generation circuit 9 to select the obtained voltage (the desired voltage) to the line selector 9B. The selection signal se2 is applied, and the obtained voltage is supplied to each CDAC 4 via the switch 10 (S7) (at this time, the operation signal d1 is input to the CDAC 4 from the CDAC control unit 5). The voltage obtained as described above can be taken in reliably). With this voltage, all the voltage values of the gradation display voltage V output from each CDAC 4 become an arbitrary single voltage value (S8).

その後、モード入力端子１を介してテストモードの終了を示すモード変更信号Ｍ２が、アルゴリズム発生回路８に入力され、アルゴリズム発生回路８は、スイッチ１０に、基準電圧入力端子２とＣＤＡＣ４とを接続させる切替信号ｓｗ２を与え、その動作を終了する。なお、通常モードにおける液晶表示装置駆動回路２０の動作については、上記従来技術で記載した液晶表示装置駆動回路２１０の動作と同一であるため、その説明を省略する。 Thereafter, a mode change signal M2 indicating the end of the test mode is input to the algorithm generation circuit 8 via the mode input terminal 1, and the algorithm generation circuit 8 connects the reference voltage input terminal 2 and the CDAC 4 to the switch 10. A switching signal sw2 is given to end the operation. Note that the operation of the liquid crystal display device driving circuit 20 in the normal mode is the same as the operation of the liquid crystal display device driving circuit 210 described in the above prior art, and thus the description thereof is omitted.

図４は、諧調表示データＤが３ビットの場合の通常モード時またはテストモード時における、各ＣＤＡＣ４から出力される各諧調表示用電圧Ｖを示している。各諧調表示データＤのそれぞれ左側に示されている図が、通常モード時の諧調表示用電圧Ｖであり、それぞれ右側に示されている図が、テストモード時の諧調表示用電圧Ｖ（本実施形態では、基準電圧Ｖｒｅｆの５０％）である。なお、点線は、各ＣＤＡＣ４に備えられているキャパシタＣ１の電位（以下、ＣＶ１とする）を、実線は、各ＣＤＡＣ４に備えられているキャパシタＣ２の電位（以下、ＣＶ２とする）を示している。また、一点鎖線は、各ＣＤＡＣ４に与えられていた電圧の変化を示している。 FIG. 4 shows each gradation display voltage V output from each CDAC 4 in the normal mode or the test mode when the gradation display data D is 3 bits. The figure shown on the left side of each gradation display data D is the gradation display voltage V in the normal mode, and the figure shown on the right side is the gradation display voltage V in the test mode (this embodiment) In the embodiment, it is 50% of the reference voltage Vref). The dotted line indicates the potential of the capacitor C1 provided in each CDAC 4 (hereinafter referred to as CV1), and the solid line indicates the potential of the capacitor C2 provided in each CDAC 4 (hereinafter referred to as CV2). . A one-dot chain line indicates a change in voltage applied to each CDAC 4.

図中の一点鎖線から明らかであるように、テストモード時、諧調表示データＤのＭＳＢ前に、各ＣＤＡＣ４に与えられる電圧がそれぞれ変化していることがわかる。例えば、諧調表示データＤが「００１」の場合、基準電圧Ｖｒｅｆの７５％（アルゴリズム発生回路８にて求められた電圧）がＣＤＡＣ４に与えられている（このとき、本来は、ＣＤＡＣ制御部５から動作信号ｄ０が入力されるが、ＣＤＡＣ４には、ＣＤＡＣ制御部５から動作信号ｄ１が入力されている）。これにより、諧調表示用電圧Ｖが一定電圧（基準電圧Ｖｒｅｆの５０％）となっている。他の諧調表示データＤの場合においても同様に、アルゴリズム発生回路８にて求められた電圧がＣＤＡＣ４に与えられ、これにより、全諧調表示用電圧Ｖが一定電圧（基準電圧Ｖｒｅｆの５０％）となっている。 As is apparent from the one-dot chain line in the figure, it can be seen that the voltage applied to each CDAC 4 changes before the MSB of the gradation display data D in the test mode. For example, when the gradation display data D is “001”, 75% of the reference voltage Vref (the voltage obtained by the algorithm generation circuit 8) is given to the CDAC 4 (at this time, originally from the CDAC control unit 5). The operation signal d0 is input, but the CDAC4 receives the operation signal d1 from the CDAC control unit 5). Thereby, the gradation display voltage V is a constant voltage (50% of the reference voltage Vref). Similarly, in the case of the other gradation display data D, the voltage obtained by the algorithm generation circuit 8 is applied to the CDAC 4 so that the entire gradation display voltage V becomes a constant voltage (50% of the reference voltage Vref). It has become.

次に、液晶表示装置駆動回路２０の検査装置５０について説明する。 Next, the inspection device 50 of the liquid crystal display device driving circuit 20 will be described.

図５は、液晶表示装置駆動回路２０の検査装置５０の構成を示している。 FIG. 5 shows the configuration of the inspection device 50 of the liquid crystal display device drive circuit 20.

検査装置５０は、アナログ入力端子４１、判定電圧入力端子４２、４３、ダブルコンパレータ４４（判定手段）、比較結果処理回路４５、ストローブ入力端子４６、および出力端子４７を備え、さらに、アナログ入力端子４１と液晶表示装置駆動回路２０のアナログ出力端子７との間に、Ｍ倍アンプ６０（増幅手段）および加算器７０（オフセット手段）を備えている。 The inspection apparatus 50 includes an analog input terminal 41, determination voltage input terminals 42 and 43, a double comparator 44 (determination means), a comparison result processing circuit 45, a strobe input terminal 46, and an output terminal 47. And an analog output terminal 7 of the liquid crystal display device driving circuit 20 are provided with an M-fold amplifier 60 (amplifying means) and an adder 70 (offset means).

アナログ入力端子４１は、液晶表示装置駆動回路２０から出力される任意の単一電圧値の諧調表示用電圧Ｖが入力される端子であり、判定電圧入力端子４２は、ダブルコンパレータ４４にて任意の単一電圧値の諧調表示用電圧Ｖと比較判定するための判定電圧ＪＶ１が入力される端子であり、判定電圧入力端子４３は、ダブルコンパレータ４４にて任意の単一電圧値の諧調表示用電圧Ｖと比較判定するための判定電圧ＪＶ２が入力される端子である。ストローブ入力端子４６は、ストローブＳｔが入力される端子であり、出力端子４７は、比較結果処理回路４５からの判定結果を出力する。 The analog input terminal 41 is a terminal to which a gradation display voltage V having an arbitrary single voltage value output from the liquid crystal display device driving circuit 20 is input, and the determination voltage input terminal 42 is arbitrarily input by a double comparator 44. A determination voltage JV1 for comparison and determination with a gradation display voltage V having a single voltage value is input. A determination voltage input terminal 43 is a gradation display voltage having an arbitrary single voltage value by a double comparator 44. This is a terminal to which a determination voltage JV2 for comparison determination with V is input. The strobe input terminal 46 is a terminal to which the strobe St is input, and the output terminal 47 outputs the determination result from the comparison result processing circuit 45.

ダブルコンパレータ４４は、液晶表示装置駆動回路２０から出力される任意の単一電圧値の諧調表示用電圧Ｖが、判定電圧入力端子４２、４３から入力される判定電圧ＪＶ１、ＪＶ２間におさまっているか否かを比較判定し（本実施形態では、判定電圧ＪＶ１、ＪＶ２間におさまっている場合を合格とする）、その比較結果を比較結果処理回路４５に入力する。比較結果処理回路４５は、ストローブ入力端子４６からストローブＳｔが入力された時点の上記比較結果を判定結果として出力する。これにより、液晶表示装置駆動回路２０の出力電圧検査が行われる。 The double comparator 44 is configured so that the gradation display voltage V having an arbitrary single voltage value output from the liquid crystal display device driving circuit 20 is held between the determination voltages JV1 and JV2 input from the determination voltage input terminals 42 and 43. (In this embodiment, the case where it falls between the determination voltages JV1 and JV2 is accepted), and the comparison result is input to the comparison result processing circuit 45. The comparison result processing circuit 45 outputs the comparison result when the strobe St is input from the strobe input terminal 46 as a determination result. Thereby, the output voltage test of the liquid crystal display device drive circuit 20 is performed.

Ｍ倍アンプ６０は、液晶表示装置駆動回路２０から出力される任意の単一電圧値の諧調表示用電圧Ｖを増幅し、該諧調表示用電圧Ｖの誤差を顕著とする。加算器７０は、Ｍ倍アンプ６０にて増幅され、誤差が顕著となった諧調表示用電圧Ｖにオフセットを与え、該諧調表示用電圧Ｖをダブルコンパレータ４４の判定電圧ＪＶ１、ＪＶ２のレベルに移動させる。 The M-fold amplifier 60 amplifies the gradation display voltage V having an arbitrary single voltage value output from the liquid crystal display device driving circuit 20, and makes the error of the gradation display voltage V noticeable. The adder 70 gives an offset to the gradation display voltage V amplified by the M-fold amplifier 60 and the error becomes significant, and moves the gradation display voltage V to the levels of the determination voltages JV1 and JV2 of the double comparator 44. Let

なお、ダブルコンパレータ４４の測定精度を考慮して諧調表示用電圧Ｖの単一電圧値が定められる。それにより、判定電圧ＪＶ１、ＪＶ２が定められ、該判定電圧ＪＶ１、ＪＶ２に合わせてＭ倍アンプ６０の増幅度、加算器７０の加算値（オフセット量）が定められる。 The single voltage value of the gradation display voltage V is determined in consideration of the measurement accuracy of the double comparator 44. Thereby, determination voltages JV1 and JV2 are determined, and the amplification degree of the M-times amplifier 60 and the addition value (offset amount) of the adder 70 are determined in accordance with the determination voltages JV1 and JV2.

次に、検査装置５０の検査方法について図６（ａ）〜図６（ｄ）を用いて説明する。 Next, the inspection method of the inspection apparatus 50 will be described with reference to FIGS. 6 (a) to 6 (d).

図６（ａ）〜図６（ｄ）は、検査装置５０の検査工程を示す図である。まず、図６（ａ）は、液晶表示装置駆動回路２０から出力される任意の単一電圧値の諧調表示用電圧Ｖを示しており、図６（ｂ）は、上記図６（ａ）に示す諧調表示用電圧ＶがＭ倍アンプ６０にて増幅され、その誤差が顕著となった状態を示している。また、図６（ｃ）は、上記図６（ｂ）に示す諧調表示用電圧Ｖに加算器７０によりオフセットが与えられ、その結果、低い電圧（該諧調表示用電圧Ｖをダブルコンパレータ４４の判定電圧ＪＶ１、ＪＶ２のレベル）となった状態を示しており、図６（ｄ）は、上記図６（ｃ）に示す諧調表示用電圧Ｖが、ダブルコンパレータ４４にて判定電圧ＪＶ１、ＪＶ２と比較判定されている様子を示している。 FIG. 6A to FIG. 6D are diagrams illustrating the inspection process of the inspection apparatus 50. First, FIG. 6A shows a gradation display voltage V having an arbitrary single voltage value output from the liquid crystal display device drive circuit 20, and FIG. 6B shows the above-mentioned FIG. 6A. The gradation display voltage V shown is amplified by the M-fold amplifier 60, and the error becomes significant. In FIG. 6C, an offset is given to the gradation display voltage V shown in FIG. 6B by the adder 70, and as a result, a low voltage (the gradation display voltage V is determined by the double comparator 44). 6 (d) shows a state where the gradation display voltage V shown in FIG. 6 (c) is compared with the determination voltages JV1 and JV2 by the double comparator 44. FIG. The state of being judged is shown.

まず、図６（ａ）に示すような単一電圧値である諧調表示用電圧Ｖは、Ｍ倍アンプ６０によって増幅され、図６（ｂ）に示すように、その誤差が顕著となる。次いで、オフセット加算器７０によってオフセットが与えられ、図６（ｃ）に示すように、低い電圧とされる。その後、図６（ｄ）に示すように、ダブルコンパレータ４４にて、判定電圧ＪＶ１、ＪＶ２間におさまっているか否かが比較判定され、その比較結果が、比較結果処理回路４５に与えられる。該比較結果処理回路４５は、ストローブ入力端子４６からストローブＳｔが入力された時点の上記比較結果を判定結果として出力端子４７を介して外部に出力する。以上の動作により、液晶表示装置駆動回路２０の出力電圧検査が行われる。 First, the gradation display voltage V, which is a single voltage value as shown in FIG. 6A, is amplified by the M-fold amplifier 60, and the error becomes significant as shown in FIG. 6B. Next, an offset is given by the offset adder 70, and the voltage is lowered as shown in FIG. Thereafter, as shown in FIG. 6 (d), the double comparator 44 makes a comparison determination as to whether or not it falls between the determination voltages JV 1 and JV 2, and the comparison result is given to the comparison result processing circuit 45. The comparison result processing circuit 45 outputs the comparison result at the time when the strobe St is input from the strobe input terminal 46 as a determination result to the outside via the output terminal 47. With the above operation, the output voltage test of the liquid crystal display device drive circuit 20 is performed.

以上のように、本実施形態に係る液晶表示装置駆動回路２０は、電圧変更回路６を備え、諧調表示データＤのＭＳＢ前に、諧調表示用電圧Ｖの電圧値を任意の単一電圧値とする電圧を各ＣＤＡＣ４に与えることにより、全諧調表示用電圧Ｖの電圧値を任意の単一電圧値とすることができる。すなわち、各諧調間の電圧差をなくすことができる。これにより、ダブルコンパレータ４４の判定電圧ＪＶ１、ＪＶ２間に、複数の諧調表示用電圧が存在することを防ぐことができる。 As described above, the liquid crystal display device driving circuit 20 according to the present embodiment includes the voltage changing circuit 6, and before the MSB of the gradation display data D, the voltage value of the gradation display voltage V is changed to an arbitrary single voltage value. By applying the voltage to be applied to each CDAC 4, the voltage value of the all gradation display voltage V can be set to an arbitrary single voltage value. That is, the voltage difference between the gradations can be eliminated. Thereby, it is possible to prevent a plurality of gradation display voltages from being present between the determination voltages JV1 and JV2 of the double comparator 44.

また、本実施形態に係る液晶表示装置駆動回路２０の検査装置５０は、Ｍ倍アンプ６０および加算器７０を備えることにより、液晶表示装置駆動回路２０から出力される上記任意の単一電圧値の全諧調表示用電圧Ｖを増幅してその誤差を顕著とし、さらに、オフセットを与えてダブルコンパレータ４４の判定電圧ＪＶ１、ＪＶ２のレベルに移動させることができる。 In addition, the inspection device 50 of the liquid crystal display device driving circuit 20 according to the present embodiment includes the M-fold amplifier 60 and the adder 70 so that the arbitrary single voltage value output from the liquid crystal display device driving circuit 20 can be obtained. It is possible to amplify the all gradation display voltage V to make the error noticeable, and to move it to the level of the determination voltages JV1 and JV2 of the double comparator 44 by giving an offset.

これにより、ＣＤＡＣ４を備える液晶表示装置駆動回路２０の出力電圧検査を、安価で電圧測定精度が低いダブルコンパレータ４４にて行うことができ、その検査装置５０の低コスト化を図ることができる。また、コンパレータは、従来よりＩＣの機能試験に使用されているため、出力電圧検査と機能試験とを同時に行なうことができ、検査時間の短縮が可能となる。さらに、コンパレータは、判定を行う時期を容易に設定可能なため（ストローブの入力により設定している）、ＣＤＡＣ４の出力電圧保持時間の評価に最適である。 Thereby, the output voltage test of the liquid crystal display device drive circuit 20 including the CDAC 4 can be performed by the inexpensive double comparator 44 having a low voltage measurement accuracy, and the cost of the test device 50 can be reduced. Further, since the comparator has been conventionally used for the IC function test, the output voltage inspection and the function test can be performed at the same time, and the inspection time can be shortened. Further, the comparator can be easily set for the determination time (set by the input of the strobe), and is therefore optimal for evaluating the output voltage holding time of the CDAC4.

ただし、諧調表示データＤのＭＳＢ時におけるＤＡ変換動作が通常と異なる点、および諧調表示用電圧Ｖの電圧値が全て単一電圧値であり、フルレンジで出力されない点は、別途補足検査が必要である。該補足検査としては、諧調表示データＤのＭＳＢ時のＤＡ変換動作が正常に行われているか否か、また、最大振幅である、諧調表示データＤが全０時および全１時の諧調表示用電圧Ｖが正しく生成されているか否かを検査すればよい。どちらの補足検査においても、加算器７０の加算値の変更のみで行なえるよう考慮する。 However, a separate supplementary inspection is required for the point that the DA conversion operation in the MSB of the gradation display data D is different from the normal and the voltage value of the gradation display voltage V is all a single voltage value and is not output in the full range. is there. As the supplementary inspection, whether or not the DA conversion operation at the time of the MSB of the gradation display data D is normally performed, and the gradation display data D that is the maximum amplitude is for gradation display when the gradation display data D is all 0 and all 1 o'clock. It may be checked whether or not the voltage V is correctly generated. In either supplementary inspection, it is considered that the change can be performed only by changing the addition value of the adder 70.

〔実施の形態２〕
本発明の他の実施形態について説明すると以下の通りである。 [Embodiment 2]
Another embodiment of the present invention will be described as follows.

本実施形態は、上記実施の形態１における液晶表示装置駆動回路２０のスイッチ１０を備えない場合を考慮したものである。以下、この場合の液晶表示装置駆動回路２０Ａについて図７を用いて説明する。なお、液晶表示装置駆動回路２０Ａは、液晶表示装置駆動回路２０とほぼ同一の構成であり、以下の説明では相違点のみを記載する。 In the present embodiment, the case where the switch 10 of the liquid crystal display device driving circuit 20 in the first embodiment is not provided is considered. Hereinafter, the liquid crystal display device driving circuit 20A in this case will be described with reference to FIG. The liquid crystal display device driving circuit 20A has substantially the same configuration as the liquid crystal display device driving circuit 20, and only the differences will be described in the following description.

図７は、液晶表示装置駆動回路２０Ａの構成を示している。図示のように、スイッチ１０を設けないため、単一電圧発生回路９とＣＤＡＣ４とが接続され、基準電圧Ｖｒｅｆは単一電圧発生回路９にのみ入力される。 FIG. 7 shows a configuration of the liquid crystal display device driving circuit 20A. As illustrated, since the switch 10 is not provided, the single voltage generation circuit 9 and the CDAC 4 are connected, and the reference voltage Vref is input only to the single voltage generation circuit 9.

次に、液晶表示装置駆動回路２０Ａの動作（通常モード時）について説明する。 Next, the operation of the liquid crystal display device drive circuit 20A (in the normal mode) will be described.

まず、モード入力端子１を介して通常モードの開始を示すモード変更信号Ｍ３が、アルゴリズム発生回路８に入力される。アルゴリズム発生回路８は、これに基づいて、単一電圧発生回路９に、ライン選択器９Ｂに基準電圧Ｖｒｅｆを選択させる選択信号ｓｅ１を入力する。その後、デジタル入力端子３から諧調表示データＤがＣＤＡＣ制御部５に入力され、各ＣＤＡＣ４では、各諧調表示データＤに基づくＤＡ変換動作（上記従来技術と同様）が行われる。 First, a mode change signal M3 indicating the start of the normal mode is input to the algorithm generation circuit 8 via the mode input terminal 1. Based on this, the algorithm generation circuit 8 inputs a selection signal se1 for causing the single voltage generation circuit 9 to select the reference voltage Vref by the line selector 9B. Thereafter, gradation display data D is input from the digital input terminal 3 to the CDAC control unit 5, and each CDAC 4 performs a DA conversion operation based on each gradation display data D (similar to the above prior art).

次に、液晶表示装置駆動回路２０Ａの動作（テストモード時）について説明する。 Next, the operation of the liquid crystal display device driving circuit 20A (in the test mode) will be described.

まず、モード入力端子１を介してテストモードの開始を示すモード変更信号Ｍ４が、アルゴリズム発生回路８に入力される。アルゴリズム発生回路８は、これに基づいて、ＣＤＡＣ制御部５に、動作変更信号ｃｈを入力する。その後の動作については、上記実施の形態１と同様である。 First, a mode change signal M4 indicating the start of the test mode is input to the algorithm generation circuit 8 via the mode input terminal 1. Based on this, the algorithm generation circuit 8 inputs an operation change signal ch to the CDAC control unit 5. The subsequent operation is the same as that in the first embodiment.

以上のように、スイッチ１０を備えない場合でも、上記実施の形態１と同様の効果を奏することができる。この場合、電圧変更回路８は、テストモード時以外でも動作することとなる。 As described above, even when the switch 10 is not provided, the same effects as those of the first embodiment can be obtained. In this case, the voltage changing circuit 8 operates even when not in the test mode.

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。 The present invention is not limited to the above-described embodiments, and various modifications are possible within the scope shown in the claims, and embodiments obtained by appropriately combining technical means disclosed in different embodiments. Is also included in the technical scope of the present invention.

例えば、Ｍ倍アンプ６０および加算器７０を検査装置５０に設けず、液晶表示装置駆動回路２０（液晶表示装置駆動回路２０Ａ）内に設けてもよい。また、諧調表示用電圧Ｖの電圧値を任意の単一電圧値とする電圧をＣＤＡＣ４に与えるのは、諧調表示データＤのＭＳＢ前に限定されるわけではない。 For example, the M-fold amplifier 60 and the adder 70 may be provided in the liquid crystal display device driving circuit 20 (liquid crystal display device driving circuit 20A) without being provided in the inspection device 50. Further, the application of a voltage that makes the voltage value of the gradation display voltage V an arbitrary single voltage value to the CDAC 4 is not limited to before the MSB of the gradation display data D.

さらに、本実施形態では、液晶表示装置駆動回路２０の出力電圧検査を行う検査装置として、上述の検査装置５０を用いる場合について説明した。しかしながら、諧調表示データＤの諧調数により、検査装置５０を用いず、単に、コンパレータが備えられている検査装置で検査が可能な場合もある。従って、本発明は、諧調表示データＤの諧調数に応じてその組み合わせが適宜変更可能である。 Furthermore, in this embodiment, the case where the above-described inspection apparatus 50 is used as the inspection apparatus that performs the output voltage inspection of the liquid crystal display device driving circuit 20 has been described. However, depending on the number of gradations in the gradation display data D, there may be a case where the inspection can be performed simply by an inspection apparatus provided with a comparator without using the inspection apparatus 50. Therefore, the combination of the present invention can be changed as appropriate according to the number of gradations of the gradation display data D.

本発明に係る半導体装置、該半導体装置の検査装置、および上記半導体装置の検査方法は、それぞれ、多諧調表示の液晶表示装置駆動回路、該多諧調表示の液晶表示装置駆動回路の検査装置、および上記多諧調表示の液晶表示装置駆動回路の検査方法に好適に使用できる。 A semiconductor device, an inspection device for the semiconductor device, and an inspection method for the semiconductor device according to the present invention include a liquid crystal display device driving circuit for multi-tone display, an inspection device for the liquid crystal display device driving circuit for multi-tone display, and The present invention can be suitably used for the inspection method of the multi-tone display liquid crystal display device driving circuit.

本発明の一実施形態を示すものであり、液晶表示装置駆動回路の要部構成を示すブロック図である。1, showing an embodiment of the present invention, is a block diagram illustrating a configuration of a main part of a liquid crystal display device driving circuit. FIG. 上記液晶表示装置駆動回路に備えられている単一電圧発生回路の具体的な構成を示す図である。It is a figure which shows the specific structure of the single voltage generation circuit with which the said liquid crystal display device drive circuit is equipped. 上記液晶表示装置駆動回路のテストモード時の動作を示すフローチャートである。It is a flowchart which shows the operation | movement at the time of the test mode of the said liquid crystal display device drive circuit. 上記液晶表示装置駆動回路に３ビットの諧調表示データが入力された場合の通常モード時またはテストモード時のそれぞれの諧調表示用電圧を示す図である。It is a figure which shows each gradation display voltage at the time of the normal mode or test mode when 3 bits gradation display data is input into the said liquid crystal display device drive circuit. 上記液晶表示装置駆動回路の検査装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the inspection apparatus of the said liquid crystal display drive circuit. （ａ）は、上記液晶表示装置駆動回路から出力されるテストモード時の諧調表示用電圧を示す図であり、（ｂ）は、上記（ａ）に示す諧調表示用電圧が、検査装置に備えられているＭ倍アンプにて増幅され、誤差が顕著となった状態を示す図であり、（ｃ）は、上記（ｂ）に示す諧調表示用電圧が、上記検査装置に備えられている加算器により低い電圧となった状態を示す図であり、（ｄ）は、上記（ｃ）に示す諧調表示用電圧が、上記検査装置に備えられているダブルコンパレータにて判定電圧と比較判定されている様子を示す図である。(A) is a figure which shows the gradation display voltage at the time of the test mode output from the said liquid crystal display device drive circuit, (b) is equipped with the gradation display voltage shown to said (a) in an inspection apparatus. It is a figure which shows the state by which it amplified by the M amplifier used, and the error became remarkable, (c) is the addition with which the voltage for gradation display shown in said (b) is equipped with the said inspection apparatus (D) is a diagram in which the gradation display voltage shown in (c) is compared with the determination voltage by the double comparator provided in the inspection device. FIG. 本発明の他の実施形態を示すものであり、液晶表示装置駆動回路の要部構成を示すブロック図である。FIG. 32, showing another embodiment of the present invention, is a block diagram illustrating a configuration of a main part of a liquid crystal display device driving circuit. 従来のＣＤＡＣを備える液晶表示装置駆動回路の要部構成を示すブロック図である。It is a block diagram which shows the principal part structure of a liquid crystal display device drive circuit provided with the conventional CDAC. 上記ＣＤＡＣの具体的な構成を示す回路図である。It is a circuit diagram which shows the specific structure of the said CDAC. （ａ）は、動作信号１が与えられた場合の上記ＣＤＡＣの動作を示す図であり、（ｂ）は、動作信号０が与えられた場合の上記ＣＤＡＣの動作を示す図であり、（ｃ）は、再配分信号が与えられた場合の上記ＣＤＡＣの動作を示す図であり、（ｄ）は、リセット信号が与えられた場合の上記ＣＤＡＣの動作を示す図である。(A) is a figure which shows operation | movement of said CDAC when the operation signal 1 is given, (b) is a figure which shows operation | movement of said CDAC when the operation signal 0 is given, (c) ) Is a diagram showing the operation of the CDAC when a redistribution signal is given, and (d) is a diagram showing the operation of the CDAC when a reset signal is given. 上記従来のＣＤＡＣを備える液晶表示装置駆動回路に３ビットの諧調表示データが入力された場合の諧調表示用電圧を示す図である。It is a figure which shows the voltage for a gradation display when 3-bit gradation display data is input into the liquid crystal display device drive circuit provided with the said conventional CDAC. 上記従来の液晶表示装置駆動回路に備えられている上記ＣＤＡＣの動作を示すフローチャートである。It is a flowchart which shows operation | movement of said CDAC with which the said conventional liquid crystal display device drive circuit is equipped. 上記従来のＣＤＡＣを備える液晶表示装置駆動回路の検査装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the test | inspection apparatus of a liquid crystal display device drive circuit provided with the said conventional CDAC.

Explanation of symbols

６電圧変更回路（電圧変更手段）
８アルゴリズム発生回路（演算手段）
９単一電圧発生回路（単一電圧発生手段）
２０液晶表示装置駆動回路
２０Ａ液晶表示装置駆動回路
４４ダブルコンパレータ（判定手段）
５０検査装置（検査装置）
６０Ｍ倍アンプ（増幅手段）
７０加算器（オフセット手段） 6 Voltage change circuit (voltage change means)
8 Algorithm generation circuit (calculation means)
9 Single voltage generator (Single voltage generator)
20 Liquid crystal display device drive circuit 20A Liquid crystal display device drive circuit 44 Double comparator (determination means)
50 Inspection equipment (Inspection equipment)
60 M times amplifier (amplification means)
70 Adder (offset means)

Claims

In a semiconductor device that converts gradation display data from digital to analog by charge redistribution and outputs the gradation display voltage,
Voltage changing means for changing the voltage value of the gradation display voltage to a preset single voltage value;
A semiconductor device characterized in that a voltage having a single voltage value changed by the voltage changing means is output as a gradation display voltage corresponding to the gradation display data.

The voltage changing means is
A calculation means for predicting a voltage value of a gradation display voltage obtained by charge redistribution from the gradation display data and obtaining a difference between the predicted voltage value and the single voltage value;
2. The semiconductor device according to claim 1, further comprising single voltage generating means for generating a voltage corresponding to the voltage value of the difference obtained by the calculating means.

In a liquid crystal driving circuit comprising a semiconductor device that generates a liquid crystal display voltage according to gradation display data, and applying the liquid crystal display voltage to a liquid crystal display panel.
A liquid crystal display device, wherein the semiconductor device according to claim 1 is used as the semiconductor device.

An inspection apparatus for inspecting the semiconductor device according to claim 1,
Amplifying means for amplifying the voltage of the single voltage value output from the semiconductor device;
Offset means for giving an offset to the voltage amplified by the amplification means;
An inspection apparatus for a semiconductor device, comprising: determination means for comparing and determining the voltage offset by the offset means and a determination voltage for inspection.

An inspection method for inspecting a semiconductor device according to claim 1,
Amplifying the voltage of the single voltage value output from the semiconductor device;
Offset the amplified voltage,
A method for inspecting a semiconductor device, wherein the offset voltage is compared with a determination voltage for inspection.