JP2007188560A

JP2007188560A - Semiconductor integrated circuit

Info

Publication number: JP2007188560A
Application number: JP2006003990A
Authority: JP
Inventors: Motohiro Maruzumi; 元洋圓角
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-01-11
Filing date: 2006-01-11
Publication date: 2007-07-26

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit which can use an unused arbitrary address area of a memory area as a redundant cell without adding especially the redundant cell to the memory area and can relax a critical path at selection time of a redundant cell. <P>SOLUTION: The semiconductor integrated circuit has 2<SP>n</SP>address areas 11, a part of which includes; a memory area comprising one or more unused address areas; an address conversion circuit 12 to which logical address data controlled by a user is supplied and also fault address data which indicates a fault address in memory area and unused address data which indicates an unused address in the memory area are supplied, and which outputs physical address data which indicates actual address of the memory area; and an address decoder 13 which selects a memory cell of a memory area based on the address data outputted from the address conversion circuit. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体集積回路に係り、特に半導体メモリのリダンダンシ回路に関するもので、例えばメモリ混載ロジックＬＳＩに使用されるものである。 The present invention relates to a semiconductor integrated circuit, and more particularly to a redundancy circuit of a semiconductor memory, and is used, for example, in a memory embedded logic LSI.

半導体メモリのメモリセルアレイにおける不良セルの救済方式として、アドレス救済方式のリダンダンシ回路が用いられる。従来のアドレス救済方式は、メモリセルアレイの一部に冗長セルを設け、予めメモリセルアレイの不良アドレスを検知して記憶しておき、入力アドレスが不良アドレスである場合に冗長セルのアドレスに変更する。この方式では、全ての入力アドレスを記憶アドレス（不良アドレス）と比較する回路が必要である。この比較回路がデータのクリティカルパスとなり、大容量のアドレスを持つメモリではパフォーマンスが著しく劣化する。また、メモリセルアレイに未使用の領域があっても、冗長セルを必要とする。 As a repair method for defective cells in a memory cell array of a semiconductor memory, an address repair method redundancy circuit is used. In the conventional address relief system, a redundant cell is provided in a part of a memory cell array, a defective address in the memory cell array is detected and stored in advance, and when the input address is a defective address, the address is changed to the redundant cell address. This method requires a circuit that compares all input addresses with storage addresses (defective addresses). This comparison circuit becomes a critical path for data, and the performance is significantly deteriorated in a memory having a large capacity address. Further, even if there is an unused area in the memory cell array, a redundant cell is required.

なお、特許文献１には、メモリセルアレイにおける不良セルの分布に応じて、不良セル列を含むメモリセル列を他の正常なメモリセル列に置換するマッピング技術が開示されている。
特開２００１−２５６７９３号公報 Patent Document 1 discloses a mapping technique for replacing a memory cell column including a defective cell column with another normal memory cell column in accordance with the distribution of defective cells in the memory cell array.
JP 2001-256793 A

本発明は前記した従来の問題点を解決すべくなされたもので、メモリ領域に特別に冗長セルを付加することなく、メモリ領域の未使用の任意のアドレス領域を冗長セルとして利用することにより、冗長セル選択時のクリティカルパスを緩和し得る半導体集積回路を提供することを目的とする。 The present invention has been made to solve the above-described conventional problems, and by using any address area unused in the memory area as a redundant cell without adding a redundant cell to the memory area, An object of the present invention is to provide a semiconductor integrated circuit that can alleviate a critical path when a redundant cell is selected.

本発明の半導体集積回路は、２ⁿのアドレス領域を有し、その一部に１つ以上の未使用アドレス領域を有するメモリ領域と、使用者により制御される論理アドレスデータが供給されるとともに、前記メモリ領域における不良アドレスを示す不良アドレスデータおよび前記メモリ領域における未使用アドレスを示す未使用アドレスデータが供給され、前記メモリ領域の実際のアドレスを示す物理的なアドレスデータを出力するアドレス変換回路と、前記アドレス変換回路から出力されるアドレスデータに基づいて前記メモリ領域のメモリセルを選択するアドレスデコーダとを具備することを特徴とする。 The semiconductor integrated circuit of the present invention has 2 ⁿ address regions, a memory region having one or more unused address regions in a part thereof, and logical address data controlled by a user are supplied, An address conversion circuit for supplying defective address data indicating a defective address in the memory area and unused address data indicating an unused address in the memory area, and outputting physical address data indicating an actual address of the memory area; And an address decoder for selecting a memory cell in the memory area based on address data output from the address conversion circuit.

本発明の半導体集積回路によれば、メモリ領域に特別に冗長セルを付加することなく、メモリ領域の未使用の任意のアドレス領域を冗長セルとして利用することができ、冗長セル選択時のクリティカルパスを緩和することができる。 According to the semiconductor integrated circuit of the present invention, it is possible to use any unused address area in the memory area as a redundant cell without adding a redundant cell to the memory area. Can be relaxed.

以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In this description, common parts are denoted by common reference numerals throughout the drawings.

＜第１の実施形態＞
図１は、本発明の半導体集積回路の第１の実施形態に係るメモリ混載ロジックＬＳＩのブロック図である。図１において、例えばＳＲＡＭからなるメモリ領域１１は、２ⁿのアドレス領域を有し、その一部に１つ以上の未使用アドレス領域、本例では行アドレス領域を有する。アドレス変換回路１２は、メモリ混載ロジックＬＳＩの使用者により制御される論理アドレスデータ（論理Add）が同期的に供給されると共に、少なくともメモリ領域１１における不良アドレスを示す不良アドレスデータ（BIST or FUSE）および未使用アドレスを示す未使用アドレスデータ（冗長Add）が供給され、演算処理によってメモリ領域１１の実際のアドレスを示す物理的なアドレスデータ（物理Add）を出力する。 <First Embodiment>
FIG. 1 is a block diagram of a memory-embedded logic LSI according to the first embodiment of the semiconductor integrated circuit of the present invention. In FIG. 1, a memory area 11 made of, for example, SRAM has 2 ⁿ address areas, and one or more unused address areas, in this example, row address areas, are part of it. The address conversion circuit 12 is synchronously supplied with logical address data (logic Add) controlled by the user of the memory-embedded logic LSI, and at least defective address data (BIST or FUSE) indicating a defective address in the memory area 11. Then, unused address data (redundant Add) indicating an unused address is supplied, and physical address data (physical Add) indicating an actual address of the memory area 11 is output by arithmetic processing.

アドレスデコーダ１３は、行デコーダ１３ａおよび列デコーダ１３ｂにより構成されている。行デコーダ１３ａおよび列デコーダ１３ｂには行アドレスデータおよび列アドレスデータが供給され、行デコーダ１３ａおよび列デコーダ１３ｂの出力によりメモリ領域１１のメモリセルが選択される。本例ではアドレス変換回路１２から出力される物理Addが行デコーダ１３ａに供給される。 The address decoder 13 includes a row decoder 13a and a column decoder 13b. Row address data and column address data are supplied to the row decoder 13a and the column decoder 13b, and the memory cells in the memory region 11 are selected by the outputs of the row decoder 13a and the column decoder 13b. In this example, the physical Add output from the address conversion circuit 12 is supplied to the row decoder 13a.

未使用アドレスデータ（冗長Add）は、メモリ混載ロジックＬＳＩに搭載されたシステム毎（または、後述するようにメモリ混載ロジックＬＳＩの動作モード毎）に使用者により決定された任意のアドレスであり、例えば使用者により作成されたソフトウェアにより指定される。 Unused address data (redundant Add) is an arbitrary address determined by the user for each system (or for each operation mode of the memory-embedded logic LSI as will be described later) mounted on the memory-embedded logic LSI. Specified by software created by the user.

不良アドレスデータ（BIST or FUSE）は、任意の手段により入力される。例えば予め外部テスタにより検出された不良アドレスのデータを記憶した例えばヒューズ素子などからなる記憶部１４から転送される、または、ビルトインセルフテスト回路（以下BIST回路と称する）１５により検出された不良アドレスのデータが転送される。ここで、記憶部１４あるいはBIST回路１５は、メモリ混載ロジックＬＳＩに搭載されている。 The defective address data (BIST or FUSE) is input by any means. For example, data of a defective address detected in advance by an external tester is transferred from a storage unit 14 made of, for example, a fuse element, or a defective address detected by a built-in self-test circuit (hereinafter referred to as a BIST circuit) 15. Data is transferred. Here, the storage unit 14 or the BIST circuit 15 is mounted on a memory-embedded logic LSI.

図２は、図１中のアドレス変換回路１２の一構成例を示す回路図である。図２に示すアドレス変換回路は、記憶部１４またはBIST回路１５から供給される不良アドレスデータおよび未使用アドレスデータそれぞれの各ビットのデータが入力される複数個の第１の排他的ＯＲ回路２１と、これら複数個の第１の排他的ＯＲ回路２１の各出力および同期的に供給される論理Addの各ビットのデータが入力される複数個の第２の排他的ＯＲ回路２２とを有する。このような構成を有するアドレス変換回路１２により、３入力が各ビット毎にキャリーアップを行わないで加算され、ビット毎に１ビット加算の総和の最小重みビットＬＳＢが物理アドレスにマッピングされる。 FIG. 2 is a circuit diagram showing a configuration example of the address conversion circuit 12 in FIG. The address conversion circuit shown in FIG. 2 includes a plurality of first exclusive OR circuits 21 to which data of each bit of defective address data and unused address data supplied from the storage unit 14 or the BIST circuit 15 is input. Each of the plurality of first exclusive OR circuits 21 and a plurality of second exclusive OR circuits 22 to which data of each bit of the logic Add supplied synchronously are input. With the address conversion circuit 12 having such a configuration, the three inputs are added without carrying up for each bit, and the minimum weight bit LSB of the sum of 1-bit addition is mapped to the physical address for each bit.

この場合、未使用アドレスデータ（冗長Add）は、メモリ混載ロジックＬＳＩに搭載されたシステムの立ち上げ時に既に決定されている、または、メモリ混載ロジックＬＳＩの動作モード設定時に動作モード毎に決定される。また、不良アドレスデータは、メモリ混載ロジックＬＳＩに搭載されたシステムの立ち上げ時に既に決定されている。図２のアドレス変換回路１２では、システムの初期ロード時に既に決まる冗長Addと不良アドレスのデータが先に加算されるので、中間ノードである各第１の排他的ＯＲ回路２１の出力ノードａのレベルは常に固定されており、能動的な論理Addのクリティカルパスへの影響を第２の排他的ＯＲ回路２２の一段分に最小化することができる。 In this case, the unused address data (redundant add) is already determined when the system mounted on the memory-embedded logic LSI is started, or determined for each operation mode when the operation mode of the memory-embedded logic LSI is set. . Also, the defective address data has already been determined when the system mounted on the memory-embedded logic LSI is started up. In the address conversion circuit 12 of FIG. 2, since the redundant Add and the data of the defective address already determined at the initial loading of the system are added first, the level of the output node a of each first exclusive OR circuit 21 which is an intermediate node Is always fixed, and the influence of the active logic Add on the critical path can be minimized to one stage of the second exclusive OR circuit 22.

図３は、図２のアドレス変換回路１２に供給される論理Addと物理Add出力との対応関係の一例を示している。ここでは、使用者から見えるアドレスを論理Addとし、メモリ領域のアドレスを物理Addと定義する。アドレス変換回路１２でアドレス変換が行われない場合は、図３（ａ）に示すように、例えば不良アドレスデータと未使用アドレスデータが共に“０”である場合、および不良アドレスデータと未使用アドレスデータが共に“１”である場合である。アドレス変換回路１２でアドレス変換が行われる場合は、図３（ｂ）に示すように、例えば、置換セルが存在する未使用アドレスを７番地(0111)、不良セル（ＮＧセル）が存在する不良アドレスを１３番地(1101)とした場合にアドレス変換が行われたマッピング状態を示している。 FIG. 3 shows an example of the correspondence between the logical Add and physical Add output supplied to the address conversion circuit 12 of FIG. Here, an address that is visible to the user is defined as a logical add, and an address in the memory area is defined as a physical add. When the address conversion is not performed by the address conversion circuit 12, as shown in FIG. 3A, for example, when the defective address data and the unused address data are both “0”, and when the defective address data and the unused address are used. This is a case where both data are “1”. When the address conversion is performed by the address conversion circuit 12, as shown in FIG. 3B, for example, the unused address where the replacement cell exists is 7 (0111), and the defective cell (NG cell) is defective. When the address is 13 (1101), the mapping state in which the address conversion is performed is shown.

上記したように図２のアドレス変換回路１２の変換アルゴリズムにより、メモリ領域１１における２のｎ乗のアドレス空間で物理アドレスの７番地（未使用アドレス）と１３番地（不良アドレス）が入れ替わり、マッピングされる。また、他の論理アドレスについても、未使用アドレスデータと不良アドレスデータに基づいて再マッピングされる。この際、未使用アドレス(0111)と不良アドレス(1101)と論理アドレス（任意）のアドレスが桁毎に加算され、その和のＬＳＢの１ビットが各ビット桁の物理アドレスとして出力される。 As described above, according to the conversion algorithm of the address conversion circuit 12 in FIG. 2, the physical address 7 (unused address) and 13 (bad address) are swapped in the 2 n address space in the memory area 11 and mapped. The Other logical addresses are also remapped based on unused address data and defective address data. At this time, the unused address (0111), the defective address (1101), and the logical address (arbitrary) address are added for each digit, and one bit of the sum LSB is output as the physical address of each bit digit.

図４は、第１の実施形態において、不良アドレスデータをBIST回路１５から直接に読み込む場合の動作例を示すフローチャートである。まず、メモリ混載ロジックＬＳＩの電源を投入（Power ON）してシステムを立ち上げた時に、論理Add、NG Add、未使用Addをそれぞれ初期値０に設定する。 FIG. 4 is a flowchart showing an operation example when the defective address data is directly read from the BIST circuit 15 in the first embodiment. First, when the memory embedded logic LSI is powered on (Power ON) and the system is started up, the logic Add, NG Add, and unused Add are set to initial values 0, respectively.

次に、BIST回路１５のマーチパターンによりＮＧの判定処理が行われる。ＯＫの場合はＮＧと判定されるまでクロック動作とNG Addのインプリメントが継続され、ＮＧと判定された時点でクロック(Clock)動作がオフしてフラグが立てられ、NG Addデータが保持されるとともにアドレス変換回路１２に転送される。 Next, NG determination processing is performed based on the march pattern of the BIST circuit 15. In the case of OK, the clock operation and the implementation of NG Add are continued until it is determined as NG, and when it is determined as NG, the clock (Clock) operation is turned off and a flag is set, and the NG Add data is retained. It is transferred to the address conversion circuit 12.

上記した第１の実施形態のメモリ混載ロジックＬＳＩによれば、アドレス変換回路１２の論理構成を工夫することにより、メモリ領域１１の未使用の任意のアドレス領域を冗長セルとして利用し、不良アドレスを未使用アドレスに置換して不良セルを救済することが可能になる。したがって、メモリ領域１１に特別に冗長セルを付加することが不要であり、冗長セル選択時のクリティカルパスを緩和することができる。また、全ての入力アドレスを記憶アドレス（不良アドレス）と比較する処理を必要とせず、アドレス救済時のクリティカルパスを軽減することができる。 According to the memory-embedded logic LSI of the first embodiment described above, by devising the logical configuration of the address conversion circuit 12, any unused address area in the memory area 11 is used as a redundant cell, and a defective address is It becomes possible to rescue defective cells by replacing them with unused addresses. Therefore, it is not necessary to add a redundant cell to the memory area 11, and the critical path when selecting the redundant cell can be relaxed. In addition, it is not necessary to compare all input addresses with the storage address (defective address), and the critical path during address relief can be reduced.

また、図４に示したようなフローによれば、予め外部テスタにより検出して不良アドレスデータをヒューズ素子などに記憶する記憶部１４を用いる場合に必要とする別のテストフローや特殊なオプションプロセスを使わずに、BIST回路１５から直接に供給されるデータに基づいて簡単なアルゴリズムで未使用アドレスに置換することができる。 Further, according to the flow shown in FIG. 4, another test flow or special optional process required when using the storage unit 14 that is detected in advance by an external tester and stores defective address data in a fuse element or the like. Can be replaced with an unused address by a simple algorithm based on data directly supplied from the BIST circuit 15.

＜第２の実施形態＞
図５は、本発明の第２の実施形態に係るメモリ混載ロジックＬＳＩのブロック図である。図５において、メモリ領域５１は２ⁿ＋αのアドレス領域を有する。アドレス変換回路５２は、図２を参照して前述したアドレス変換回路１２に対して、メモリ領域５１のうち２ⁿのアドレス領域では前述した第１の実施形態と同様な原理でアドレスの置き換えを可能とし、α分のアドレス領域ではアドレスの置き換えができないように、アドレスの最大重みビットＭＳＢを用いて制御される論理回路（例えば二入力ＡＮＤ回路）５３が付加されている。つまり、ＭＳＢ＝０の時には、２ⁿのアドレス領域に対してアドレスの置き換えを行ってアクセスし、ＭＳＢ＝１の時には、２ⁿのアドレス領域に対するアドレスの置き換えを不可能とし、α分のアドレス領域に対してアクセスするようにアドレス変換回路５２を制御する。 <Second Embodiment>
FIG. 5 is a block diagram of a memory-embedded logic LSI according to the second embodiment of the present invention. In FIG. 5, the memory area 51 has an address area of 2 ⁿ + α. The address conversion circuit 52 can replace addresses in the ²ⁿ address areas of the memory area 51 based on the same principle as that of the first embodiment described above with respect to the address conversion circuit 12 described above with reference to FIG. In addition, a logic circuit (for example, a two-input AND circuit) 53 that is controlled using the maximum weight bit MSB of the address is added so that the address cannot be replaced in the address area for α. That is, when the MSB = 0, is accessed by performing replacement of address to 2 ⁿ of the address area of the time MSB = 1, and not a replacement address for the address area of 2 ^n, alpha content of the address region The address conversion circuit 52 is controlled so as to be accessed.

＜第３の実施形態＞
図６は、本発明の第３の実施形態に係るメモリ混載ロジックＬＳＩのブロック図である。図６において、メモリ領域６１は、２ⁿ−βのアドレス領域を有し、β分のアドレス領域は冗長領域として割り当てる。アドレス変換回路１２は、２ⁿ−βの使用アドレス領域に対して前述した第１の実施形態と同様な原理でアドレスの置き換えが可能である。 <Third Embodiment>
FIG. 6 is a block diagram of a memory-embedded logic LSI according to the third embodiment of the present invention. In FIG. 6, the memory area 61 has 2 ⁿ −β address areas, and β address areas are assigned as redundant areas. The address conversion circuit 12 can replace addresses in the same manner as in the first embodiment described above for the used address area of 2 ⁿ -β.

＜第４の実施形態＞
図７は、本発明の第４の実施形態に係るメモリ混載ロジックＬＳＩのブロック図である。図７において、メモリ領域７１は、メモリ混載ロジックＬＳＩの動作モード（例えばＡ、Ｂ）毎に未使用のアドレス空間が変わる。ここで、メモリ領域７１のNG Addは動作モードＡ、Ｂで同じであり、全ての動作モードＡ、Ｂを総合した時に実質的な未使用の空き領域がない場合でも、動作モードＡ、Ｂ毎に未使用のアドレス空間があれば、動作モードＡ、Ｂ毎に未使用アドレスデータを例えば図２に示したようなアドレス変換回路に供給することにより、動作モードＡ、Ｂ毎にアドレスの置き換えが可能となる。 <Fourth Embodiment>
FIG. 7 is a block diagram of a memory-embedded logic LSI according to the fourth embodiment of the present invention. In FIG. 7, in the memory area 71, an unused address space changes for each operation mode (for example, A, B) of the memory-embedded logic LSI. Here, NG Add in the memory area 71 is the same in the operation modes A and B, and even when there is no substantially unused empty area when all the operation modes A and B are combined, If there is an unused address space, the address replacement is performed for each of the operation modes A and B by supplying the unused address data for each of the operation modes A and B to the address conversion circuit as shown in FIG. It becomes possible.

なお、上記各実施形態では、本発明をメモリ混載ロジックＬＳＩに適用した場合を説明したが、例えばＤＲＡＭ、ＳＲＡＭなどの汎用メモリＬＳＩとロジック回路（アドレス変換回路を含む）ＬＳＩとの組み合わせに適用することも可能である。 In each of the above embodiments, the case where the present invention is applied to a memory-embedded logic LSI has been described. However, for example, the present invention is applied to a combination of a general-purpose memory LSI such as a DRAM or SRAM and a logic circuit (including an address conversion circuit) LSI. It is also possible.

本発明の半導体集積回路の第１の実施形態に係るメモリ混載ロジックＬＳＩのブロック図。1 is a block diagram of a memory-embedded logic LSI according to a first embodiment of a semiconductor integrated circuit of the present invention. 図１中のアドレス変換回路の回路図。FIG. 2 is a circuit diagram of an address conversion circuit in FIG. 1. 図２のアドレス変換回路の論理アドレス入力と物理アドレス出力との対応関係の一例を示す図。FIG. 3 is a diagram illustrating an example of a correspondence relationship between a logical address input and a physical address output of the address conversion circuit in FIG. 2. 本発明の第１の実施形態において不良アドレスデータをBIST回路から直接に読み込む場合の救済動作の一例を示すフローチャート。5 is a flowchart showing an example of a relief operation when defective address data is read directly from a BIST circuit in the first embodiment of the present invention. 本発明の第２の実施形態に係るメモリ混載ロジックＬＳＩのブロック図。The block diagram of the memory embedded logic LSI which concerns on the 2nd Embodiment of this invention. 本発明の第３の実施形態に係るメモリ混載ロジックＬＳＩのブロック図。FIG. 10 is a block diagram of a memory-embedded logic LSI according to a third embodiment of the present invention. 本発明の第４の実施形態に係るメモリ混載ロジックＬＳＩのブロック図。The block diagram of the memory embedded logic LSI which concerns on the 4th Embodiment of this invention.

Explanation of symbols

１１、５１、６１…メモリ領域、１２、５２…アドレス変換回路、１３…アドレスデコーダ、１３ａ…行デコーダ、１３ｂ…列デコーダ、１４…記憶部、１５…ビルトインセルフテスト回路。 DESCRIPTION OF SYMBOLS 11, 51, 61 ... Memory area | region, 12, 52 ... Address conversion circuit, 13 ... Address decoder, 13a ... Row decoder, 13b ... Column decoder, 14 ... Memory | storage part, 15 ... Built-in self test circuit.

Claims

It has 2 ⁿ address area, a memory area having one or more unused address space in a part thereof,
Logical address data controlled by a user is supplied, and defective address data indicating a defective address in the memory area and unused address data indicating an unused address in the memory area are supplied. An address conversion circuit that outputs physical address data indicating an address;
An address decoder that selects a memory cell in the memory area based on address data output from the address conversion circuit.

The address conversion circuit adds the logical address data, the defective address data, and the unused address data for each bit, and maps the minimum weight bit LSB of the sum of 1-bit addition for each bit to a physical address. The semiconductor integrated circuit according to claim 1.

2. The semiconductor integrated circuit according to claim 1, wherein the unused address is an arbitrary address determined by a user for each system mounted on the semiconductor integrated circuit or for each operation mode of the semiconductor integrated circuit.

The defective address data is transferred from a storage unit storing defective address data detected in advance by an external tester, or defective address data detected by a built-in self-test circuit mounted on a semiconductor integrated circuit is transferred. The semiconductor integrated circuit according to claim 1, wherein:

2. The unused address is already determined when a system mounted on a semiconductor integrated circuit is started, or is determined for each operation mode when setting an operation mode of the semiconductor integrated circuit. Semiconductor integrated circuit.