JP2007184809A

JP2007184809A - Oscillator

Info

Publication number: JP2007184809A
Application number: JP2006002115A
Authority: JP
Inventors: Norio Nomura; 記央野村; Nobuhiro Kawabe; 信宏河辺
Original assignee: Miyazaki Epson Corp
Current assignee: Miyazaki Epson Corp
Priority date: 2006-01-10
Filing date: 2006-01-10
Publication date: 2007-07-19

Abstract

<P>PROBLEM TO BE SOLVED: To solve a problem of a conventional oscillator wherein the waveform of an oscillation signal is more unsharpened as the oscillation frequency of the oscillation signal is higher. <P>SOLUTION: An oscillator includes: an oscillation circuit for generating an oscillation signal; an amplifier circuit for amplifying the generated oscillation signal; and a plurality of CMOS buffer circuits connected in parallel with each other, input terminals of the CMOS buffer circuits are connected together, output terminals of the CMOS buffer circuits are connected together, and each CMOS buffer circuit buffers the amplified oscillation signal. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、光通信システム及び無線通信システム等に用いられる発振装置に関し、特に、発振信号を外部装置等の負荷に供給するためのバッファ回路を有する発振装置に関する。 The present invention relates to an oscillation device used in an optical communication system, a wireless communication system, and the like, and more particularly, to an oscillation device having a buffer circuit for supplying an oscillation signal to a load such as an external device.

図３に示されるように、従来の発振装置ＯＳＣ１０は、発振回路１０（例えば、コルピッツ型発振回路）により生成された、発振周波数ｆ（例えば、数百ＭＨｚ）を有する発振信号Ｓ１０を、増幅回路２０（例えば、エミッタ接地増幅回路）により増幅し、更に、下記の特許文献１に記載されているように、ＣＭＯＳインバータ回路３０によりバッファリングした後、容量Ｃｐの容量性負荷Ｃ１０を有する外部装置ＥＸＴ１０に供給する。ここで、ＣＭＯＳインバータ回路３０の出力インピーダンスＺ０は、Ｚ０＝１／（２πｆ・Ｃｐ）により与えられる。 As shown in FIG. 3, the conventional oscillation device OSC10 is configured to amplify an oscillation signal S10 having an oscillation frequency f (for example, several hundred MHz) generated by an oscillation circuit 10 (for example, Colpitts type oscillation circuit). 20 (for example, grounded-emitter amplifier circuit) and further buffered by the CMOS inverter circuit 30 as described in Patent Document 1 below, and then the external device EXT10 having the capacitive load C10 having the capacity Cp. To supply. Here, the output impedance Z0 of the CMOS inverter circuit 30 is given by Z0 = 1 / (2πf · Cp).

特開平６−２０４７４８号公報JP-A-6-204748

しかしながら、上記した従来の発振装置ＯＳＣ１０では、上記の式から明らかなように、前記容量性負荷Ｃ１０の容量Ｃｐの増大に伴い、前記ＣＭＯＳインバータ回路３０の出力インピーダンスＺ０が小さくなり、加えて、発振信号Ｓ１０の発振周波数ｆの高周波化に伴い、出力インピーダンスＺ０がより小さくなり、結果的に、発振信号Ｓ１０の発振周波数ｆが高いほど、当該発振信号Ｓ１０の波形がより鈍るという問題があった。 However, in the above-described conventional oscillation device OSC10, as apparent from the above equation, as the capacitance Cp of the capacitive load C10 increases, the output impedance Z0 of the CMOS inverter circuit 30 decreases, and in addition, the oscillation As the oscillation frequency f of the signal S10 is increased, the output impedance Z0 becomes smaller. As a result, the higher the oscillation frequency f of the oscillation signal S10, the more dull the waveform of the oscillation signal S10.

本発明に係る発振装置は、上記した課題を解決すべく、（１）発振信号を生成する発振回路と、（２）前記生成された発振信号を増幅する増幅回路と、（３）相互に並列接続された複数のＣＭＯＳバッファ回路であって、当該複数のＣＭＯＳバッファ回路の入力端が一つに接続されており、当該複数のＣＭＯＳバッファ回路の出力端が一つに接続されており、各ＣＭＯＳバッファ回路が前記増幅された発振信号をバッファリングする前記複数のＣＭＯＳバッファ回路と、を含む。 In order to solve the above-described problems, an oscillation device according to the present invention includes: (1) an oscillation circuit that generates an oscillation signal; (2) an amplification circuit that amplifies the generated oscillation signal; and (3) parallel to each other. A plurality of connected CMOS buffer circuits, wherein the input ends of the plurality of CMOS buffer circuits are connected to one; the output ends of the plurality of CMOS buffer circuits are connected to one; And a plurality of CMOS buffer circuits for buffering the amplified oscillation signals.

本発明に係る発振装置によれば、相互に並列接続された前記複数のＣＭＯＳバッファ回路が、それぞれ、前記発振信号をバッファリングし、ＣＭＯＳバッファ回路１つ当たりが賄うべき容量性負荷が、従来のような１つのＣＭＯＳバッファ回路が賄うべき容量性負荷に比して小さくなる。この結果、前記複数のＣＭＯＳバッファ回路のそれぞれの出力インピーダンスを従来に比して大きくすることができ、これにより、発振信号の発振周波数が高くても、当該発振信号の波形が鈍ることを抑えることが可能となる。 According to the oscillation device of the present invention, the plurality of CMOS buffer circuits connected in parallel to each other buffer the oscillation signal, and the capacitive load to be covered by one CMOS buffer circuit is a conventional load. Such a CMOS buffer circuit is smaller than the capacitive load to be covered. As a result, the output impedance of each of the plurality of CMOS buffer circuits can be increased as compared with the conventional one, thereby suppressing the waveform of the oscillation signal from becoming dull even when the oscillation frequency of the oscillation signal is high. Is possible.

本発明に係る発振装置の実施例について図面を参照して説明する。 Embodiments of an oscillation device according to the present invention will be described with reference to the drawings.

図１は、実施例の発振装置の構成を示す。実施例の発振装置ＯＳＣ１は、図１に示されるように、外部装置ＥＸＴ１に発振信号Ｓ１を供給すべく、発振回路１と、増幅回路２と、ＣＭＯＳバッファ回路である２つのＣＭＯＳインバータ回路３ａ、３ｂを含む。 FIG. 1 shows the configuration of the oscillator according to the embodiment. As shown in FIG. 1, the oscillation device OSC1 according to the embodiment includes an oscillation circuit 1, an amplification circuit 2, and two CMOS inverter circuits 3a as CMOS buffer circuits to supply an oscillation signal S1 to the external device EXT1. 3b is included.

発振回路１は、例えば、水晶振動子（図示せず）を有するコルピッツ発振回路やハートレー発振回路からなり、発振周波数ｆを有する発振信号Ｓ１を生成する。 The oscillation circuit 1 includes, for example, a Colpitts oscillation circuit or a Hartley oscillation circuit having a crystal resonator (not shown), and generates an oscillation signal S1 having an oscillation frequency f.

増幅回路２は、例えば、エミッタ接地型増幅回路やベース接地型増幅回路からなり、前記発振回路１により生成された発振信号Ｓ１を増幅する。 The amplifier circuit 2 includes, for example, a grounded emitter amplifier circuit and a grounded base amplifier circuit, and amplifies the oscillation signal S1 generated by the oscillation circuit 1.

２つのＣＭＯＳインバータ回路３ａ、３ｂは、相互に並列接続されており、それぞれ、増幅回路２により増幅された発振信号Ｓ１をバッファリングした後、即ち、発振信号Ｓ１に波形整形を施した後、発振装置ＯＳＣ１０の出力端から、１つの発振信号Ｓ１として外部装置ＥＸＴ１に出力する。外部装置ＥＸＴ１は、図１に示されるように、容量性負荷Ｃ１（容量Ｃｐ）を有する。２つのＣＭＯＳインバータ回路３ａ、３ｂは、当該容量性負荷Ｃ１を分担することにより、ＣＭＯＳインバータ回路３ａ、３ｂの各々は、容量性負荷Ｃ１の１／２を担当することになる。ここで、ＣＭＯＳインバータ回路３ａ、３ｂの出力インピーダンスＺ１は、Ｚ１＝１／（２πｆ・（１／２・Ｃｐ））で与えられる。ＣＭＯＳインバータ回路３ａ、３ｂの出力インピーダンスＺ１は、図３に図示した従来の発振装置ＯＳＣ１０の出力インピーダンスＺ０、即ち、１／（２πｆ・Ｃｐ）に比較して大きくなることから、発振周波数ｆがたとえ高くても、発振信号Ｓ１の波形を従来の発振信号Ｓ１０の波形に比して鋭くすることが可能となる。 The two CMOS inverter circuits 3a and 3b are connected in parallel to each other, and each of them oscillates after buffering the oscillation signal S1 amplified by the amplifier circuit 2, that is, after shaping the oscillation signal S1. From the output terminal of the device OSC10, the oscillation signal S1 is output to the external device EXT1. As shown in FIG. 1, the external device EXT1 has a capacitive load C1 (capacitance Cp). The two CMOS inverter circuits 3a and 3b share the capacitive load C1, so that each of the CMOS inverter circuits 3a and 3b is responsible for 1/2 of the capacitive load C1. Here, the output impedance Z1 of the CMOS inverter circuits 3a and 3b is given by Z1 = 1 / (2πf · (1/2 · Cp)). The output impedance Z1 of the CMOS inverter circuits 3a and 3b is larger than the output impedance Z0 of the conventional oscillation device OSC10 shown in FIG. 3, that is, 1 / (2πf · Cp). Even if it is high, the waveform of the oscillation signal S1 can be made sharper than the waveform of the conventional oscillation signal S10.

《変形例》
図２は、変形例の発振装置の構成を示す。変形例の発振装置ＯＳＣ２は、図２に示されるように、実施例１の発振装置ＯＳＣ１と同様に、発振回路１と、増幅回路２とを含み、他方で、実施例１の発振装置ＯＳＣ１と異なり、ｎ個（３つ以上）の並列接続されたＣＭＯＳインバータ回路３ａ、３ｂ、３ｃ、．．．を含む。当該複数のＣＭＯＳインバータ回路３ａ、３ｂ、３ｃ、．．．の各々は、増幅回路２により増幅された発振信号Ｓ１をバッファリングする。これにより、当該複数のＣＭＯＳインバータ回路３ａ、３ｂ、３ｃ、．．．の各々の出力インピーダンスＺ２は、Ｚ２＝１／（２πｆ・（１／ｎ・Ｃｐ））により与えられる。当該出力インピーダンスＺ２は、実施例の発振装置ＯＳＣ１におけるＣＭＯＳインバータ回路３ａ、３ｂの出力インピーダンスＺ１より大きいことから、変形例のＣＭＯＳインバータ回路３ａ、３ｂ、３ｃ、．．．が出力し合成する発振信号Ｓ１の発振周波数ｆが高くても、当該発振信号Ｓ１の波形を、実施例のＣＭＯＳインバータ回路３ａ、３ｂが出力し合成する発振信号Ｓ１の波形に比して、より一層鋭くすることが可能となる。 <Modification>
FIG. 2 shows a configuration of a modified oscillation device. As shown in FIG. 2, the oscillation device OSC2 according to the modification includes the oscillation circuit 1 and the amplification circuit 2 as in the oscillation device OSC1 according to the first embodiment. On the other hand, the oscillation device OSC1 according to the first embodiment In contrast, n (three or more) CMOS inverter circuits 3a, 3b, 3c,. . . including. The plurality of CMOS inverter circuits 3a, 3b, 3c,. . . Each buffer the oscillation signal S1 amplified by the amplifier circuit 2. Thereby, the plurality of CMOS inverter circuits 3a, 3b, 3c,. . . Is given by Z2 = 1 / (2πf · (1 / n · Cp)). Since the output impedance Z2 is larger than the output impedance Z1 of the CMOS inverter circuits 3a and 3b in the oscillation device OSC1 of the embodiment, the CMOS inverter circuits 3a, 3b, 3c,. . . Even if the oscillation frequency f of the oscillation signal S1 outputted and synthesized is high, the waveform of the oscillation signal S1 is more compared to the waveform of the oscillation signal S1 outputted and synthesized by the CMOS inverter circuits 3a and 3b of the embodiment. It becomes possible to make it sharper.

実施例の発振装置のブロック図。The block diagram of the oscillation apparatus of an Example. 変形例の発振装置のブロック図。The block diagram of the oscillator of a modification. 従来の発振装置のブロック図。The block diagram of the conventional oscillation apparatus.

Explanation of symbols

ＯＳＣ１…発振装置、１…発振回路、２…増幅回路、３ａ、３ｂ…ＣＭＯＳバッファ回路、Ｓ１…発振信号、Ｃ１…容量性負荷。
OSC1 ... oscillator, 1 ... oscillator circuit, 2 ... amplifier circuit, 3a, 3b ... CMOS buffer circuit, S1 ... oscillation signal, C1 ... capacitive load.

Claims

An oscillation circuit for generating an oscillation signal;
An amplification circuit for amplifying the generated oscillation signal;
A plurality of CMOS buffer circuits connected in parallel to each other, the input ends of the plurality of CMOS buffer circuits being connected to one, and the output ends of the plurality of CMOS buffer circuits being connected to one An oscillation device comprising: a plurality of CMOS buffer circuits each buffering the amplified oscillation signal;