JP2007134607A - Semiconductor element - Google Patents

Semiconductor element Download PDF

Info

Publication number
JP2007134607A
JP2007134607A JP2005328189A JP2005328189A JP2007134607A JP 2007134607 A JP2007134607 A JP 2007134607A JP 2005328189 A JP2005328189 A JP 2005328189A JP 2005328189 A JP2005328189 A JP 2005328189A JP 2007134607 A JP2007134607 A JP 2007134607A
Authority
JP
Japan
Prior art keywords
semiconductor
polarization
junction
semiconductors
positive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005328189A
Other languages
Japanese (ja)
Other versions
JP5344445B2 (en
Inventor
Akira Nakajima
昭 中島
Kazukiro Adachi
和広 安達
Mitsutoshi Shimizu
三聡 清水
Hajime Okumura
元 奥村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
National Institute of Advanced Industrial Science and Technology AIST
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Institute of Advanced Industrial Science and Technology AIST filed Critical National Institute of Advanced Industrial Science and Technology AIST
Priority to JP2005328189A priority Critical patent/JP5344445B2/en
Publication of JP2007134607A publication Critical patent/JP2007134607A/en
Application granted granted Critical
Publication of JP5344445B2 publication Critical patent/JP5344445B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor element positively utilizing both positive and negative stationary charges generated by polarization, and also utilizing a polarized junction formed therewith. <P>SOLUTION: The semiconductor element has three or more layers of two kinds of semiconductors laminated to form a hetero-junction of at least two semiconductors. It has a polarized junction so formed as to simultaneously generate first and second conductive carriers with positive and negative stationary charges generated by polarization on the interface of the hetero-junction. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体素子に関し、特に半導体の分極接合を有する半導体素子に関するものである。   The present invention relates to a semiconductor element, and more particularly to a semiconductor element having a semiconductor polarization junction.

半導体素子及びそれらを用いた集積回路は、現代社会において必要不可欠なものとなっている。近年において、半導体の応用範囲はますますの広がりを見せており、今後も重要な役割を担っていくことは間違いない。とくに、これからさらに大きな課題となっていくであろうエネルギー問題及び環境問題においても、半導体素子の研究開発がキーテクノロジーとなっている。例えば、発電所で発生させた電力が、一般家庭や工場などで消費されるまでに、電力は様々な形態に変換・制御される。この大電力を扱う半導体の分野は、パワーエレクトロニクスと呼ばれる。限りある資源を有効に利用するためには、この変換・制御における損失をできる限り低減することが必要である。この変換・制御の効率に最も大きな影響を与えるのは、半導体素子のオン抵抗と耐圧である。そのため、より低いオン抵抗をもち、かつ、より高い耐圧をもつ半導体素子が必要とされている。しかし、オン抵抗と耐圧の間には、一般にトレードオフの関係が存在し、片方を改善すると他方が犠牲になる傾向にある。そのため、素子性能の向上には限界がある。   Semiconductor devices and integrated circuits using them are indispensable in modern society. In recent years, the application range of semiconductors has been expanding, and there is no doubt that it will continue to play an important role in the future. In particular, research and development of semiconductor devices is a key technology in the energy and environmental problems that will become even greater challenges in the future. For example, electric power generated in a power plant is converted and controlled in various forms before it is consumed in a general household or factory. This field of semiconductors that handle high power is called power electronics. In order to effectively use the limited resources, it is necessary to reduce the loss in this conversion / control as much as possible. The on-resistance and breakdown voltage of the semiconductor element have the greatest influence on the efficiency of the conversion / control. Therefore, a semiconductor element having a lower on-resistance and a higher breakdown voltage is required. However, there is generally a trade-off relationship between on-resistance and breakdown voltage, and if one is improved, the other tends to be sacrificed. For this reason, there is a limit to improving the device performance.

このトレードオフの関係を打破し、半導体素子の特性を向上させる方法として、大きく分けて2種類が考えられる。まず一つ目として、もっとも根本的な解決策は、これまで一般的に用いられてきたSiを、ワイドバンドギャップ半導体に置き換えて半導体素子を作る方法である。ワイドバンドギャップ半導体とはバンドギャップエネルギーがSi(1.1eV)に比べて大きな半導体のことであり、現在最も注目されているのは、SiC(〜3.0 eV)、III族窒化物半導体(〜6.2 eV)、及びII−VI族酸化物半導体(〜7.8 eV)である。バンドギャップエネルギーが大きいほど絶縁破壊電圧が高くなるため、これらの半導体を用いることで、同じ逆方向耐圧を持ちながら、オン抵抗がSiを使った整流ダイオードに比べ数百分の一に抑えられると予想されている。   There are roughly two types of methods for overcoming this trade-off relationship and improving the characteristics of semiconductor elements. First, the most fundamental solution is a method of making a semiconductor element by replacing Si, which has been generally used so far, with a wide band gap semiconductor. A wide band gap semiconductor is a semiconductor having a band gap energy larger than that of Si (1.1 eV). At present, the most attention is given to SiC (up to 3.0 eV), a group III nitride semiconductor ( -6.2 eV), and II-VI group oxide semiconductors (-7.8 eV). Since the breakdown voltage increases as the band gap energy increases, the use of these semiconductors reduces the on-resistance to a few hundredths compared to a rectifier diode using Si while having the same reverse breakdown voltage. Expected.

もう一つの方法は、近年大きな注目を集めている超接合という新しい技術を用いる方法である。超接合とは、従来のpn接合の改良型であり、半導体中にp型領域とn型領域を作りこみ、この二つの領域の総電荷量をほぼ等しく設計することにより、キャリア補償の効果を発生させ、空乏層内の電界分布を一定に保つ技術である。この超接合を用いると、それまで考えられていたSiの材料限界を超える性能が実現できることが分かっている。例えば、整流ダイオードであるMR−JBS (Multi RESURF Junction Barrier Schottky Rectifier)、及び電界効果型トランジスタであるCoolMosTMなどが報告されている。 Another method is to use a new technology called super-junction, which has been attracting much attention in recent years. A superjunction is an improved version of a conventional pn junction, in which a p-type region and an n-type region are formed in a semiconductor, and the total charge amount of these two regions is designed to be approximately equal, thereby improving the effect of carrier compensation. This is a technique for generating a constant electric field distribution in the depletion layer. Using this super-junction, it has been found that performance exceeding the material limit of Si previously considered can be realized. For example, MR-JBS (Multi RESURF Junction Barrier Schottky Rectifier), which is a rectifier diode, and CoolMos TM, which is a field effect transistor, have been reported.

しかし、この超接合の作製には精密な半導体プロセス技術、又は成長技術が必要とされるため、現在のところSiを用いた半導体素子でしか実用化されていない。例えば、MR−JBSでは、一旦エッチングによりn型Si基板に深い溝(トレンチ構造)を形成し、その後、結晶成長によりp型Siでこの溝を埋め込む方法などが取られる。このとき、形成する溝には高いアスペクト比(溝の幅と深さの比)が要求される。また、理想的な超接合を作るためには、正電荷と負電荷のドーピング総量を完全に等しく保つ必要がある。超接合構造は、この関係が崩れると、使用できる素子耐圧が制限されてしまう。しかし、そのようなことは原理的に不可能であり、実用上は、例えば特開2001−111041号公報に公開されているように、正電荷と負電荷のドーピング総量の誤差を数%以内に抑えて超接合を形成する。   However, since fabrication of this superjunction requires precise semiconductor process technology or growth technology, it is currently put to practical use only with semiconductor elements using Si. For example, in MR-JBS, a method of once forming a deep groove (trench structure) in an n-type Si substrate by etching and then embedding the groove with p-type Si by crystal growth is used. At this time, the groove to be formed is required to have a high aspect ratio (ratio of groove width to depth). Also, in order to make an ideal superjunction, it is necessary to keep the total doping amount of positive charge and negative charge completely equal. In the super junction structure, when this relationship is broken, the usable element breakdown voltage is limited. However, this is impossible in principle, and practically, as disclosed in, for example, Japanese Patent Application Laid-Open No. 2001-111041, the error of the total amount of positive and negative charges is within a few percent. Suppress and form a super junction.

以上、オン抵抗と耐圧のトレードオフを改善するためには、大きく分けてワイドバンドギャップ半導体を用いる方法と、超接合を用いる方法があることを述べた。つまり、この二つの方法を同時に用い、ワイドバンドギャップ半導体において超接合を持った素子を作製することができれば、理想的なパワーエレクトロニクス用の半導体素子を作ることができる。しかし、上述のように超接合の作製には高度な精度の半導体プロセス技術及び成長技術を要し、これをSi以外の半導体に適用するのは、従来技術でははなはだ困難であった。   As described above, in order to improve the trade-off between on-resistance and breakdown voltage, it has been described that there are a method using a wide band gap semiconductor and a method using a super junction. In other words, if these two methods can be used simultaneously to produce an element having a superjunction in a wide band gap semiconductor, an ideal semiconductor element for power electronics can be produced. However, as described above, super-junction fabrication requires highly accurate semiconductor process technology and growth technology, and it has been extremely difficult to apply this to semiconductors other than Si.

これまでに発明された様々な半導体素子の基本構造は、ドーピングによるp型及びn型の導電性制御、及びヘテロ接合によるバンド構造の制御であり、これらを組み合わせることで、それぞれの特徴を持った動作を実現している。もちろん、超接合を有するSi半導体素子もこれらの技術により製作される。   The basic structures of various semiconductor devices invented so far are p-type and n-type conductivity control by doping, and band structure control by heterojunction. Operation is realized. Of course, a Si semiconductor element having a super junction is also manufactured by these techniques.

一方で、半導体の分極を用いて、導電型を制御することも可能であることが知られている。分極とは、ヘテロ接合の界面において固定電荷が発生する現象であり、結晶が無歪でも発生する自発分極と、歪により発生するピエゾ分極がある。この固定電荷に引き寄せられ、ヘテロ接合界面の近傍に電子又は正孔が生じる。   On the other hand, it is known that the conductivity type can be controlled using the polarization of the semiconductor. Polarization is a phenomenon in which fixed charges are generated at the interface of the heterojunction, and includes spontaneous polarization that occurs even when the crystal is unstrained and piezoelectric polarization that occurs due to strain. Electrons or holes are generated in the vicinity of the heterojunction interface by being attracted by this fixed charge.

ドーピングによって形成されたキャリアに比べ、この分極によるキャリアは、様々な異なった特徴を持つ。まず、第一に、ドーピング技術では不可能な高濃度の固定電荷を空間的に集中させて発生させることができる。例えばIII族窒化物半導体のヘテロ接合では、1013 cm−2程度の面密度で分極電荷が得られる。このとき、界面の急峻性を1 nmと仮定すると、固定電荷密度は約1020 cm−3となり、非常に高密度になる。これによりドーピング技術のみでは困難なキャリアの空間的な分布を実現することができる。 Compared to carriers formed by doping, carriers due to this polarization have a variety of different characteristics. First of all, it is possible to generate a high concentration of fixed charges that are impossible with the doping technique and are spatially concentrated. For example, in a heterojunction of a group III nitride semiconductor, a polarization charge can be obtained with a surface density of about 10 13 cm −2 . At this time, assuming that the steepness of the interface is 1 nm, the fixed charge density is about 10 20 cm −3 , which is very high. This makes it possible to realize a spatial distribution of carriers that is difficult only with the doping technique.

第二に、原理的にキャリアの活性化エネルギーが無視できるという特徴をもつ。ここでいう活性化エネルギーとは、キャリアを発生させるための熱エネルギーのことである。ワイドバンドギャップ半導体では、ドーピングによる導電性の制御において、この活性化エネルギーが室温における熱エネルギーに比べ大きくなってしまう傾向にあり、問題となっている。しかし、分極を用いれば、この問題は生じない。つまりドーピングではp型、n型の制御が困難な半導体においても、導電性を制御できる可能性がある。   Second, in principle, the activation energy of carriers can be ignored. The activation energy here is thermal energy for generating carriers. Wide band gap semiconductors have a problem in that the activation energy tends to be larger than the thermal energy at room temperature in controlling the conductivity by doping. However, this problem does not occur if polarization is used. That is, there is a possibility that the conductivity can be controlled even in a semiconductor in which p-type and n-type control is difficult by doping.

第三に、このとき発生するキャリアは、上述のように空間的に集中しており、また、イオン化不純物散乱の影響も低いので、高い移動度を持つことができる。ドーピングによりキャリアを発生させた場合、例えば、バルクGaNの移動度は200 cm/Vs程度であるが、分極による2次元電子ガスにすることにより1000 cm/Vs以上の移動度が容易に得られる。 Thirdly, the carriers generated at this time are spatially concentrated as described above, and the influence of ionized impurity scattering is low, so that the mobility can be high. When carriers are generated by doping, for example, the mobility of bulk GaN is about 200 cm 2 / Vs, but mobility of 1000 cm 2 / Vs or more can be easily obtained by using a two-dimensional electron gas by polarization. It is done.

第四に、半導体中に分布する正及び負の電荷の総量を、制御することが容易であるということである。例えば2種類の半導体のヘテロ接合を考えた場合、そこに発生する固定電荷の総量は、接合する半導体の種類で決定される。つまり、接合の急峻性を変化させたり、界面に別の半導体層を挿入しても、固定電荷の総量には影響を与えない。   Fourth, it is easy to control the total amount of positive and negative charges distributed in the semiconductor. For example, when considering a heterojunction of two types of semiconductors, the total amount of fixed charges generated therein is determined by the type of semiconductor to be bonded. That is, changing the steepness of the junction or inserting another semiconductor layer at the interface does not affect the total amount of fixed charges.

以上のように、分極により発生するキャリアは、様々な特徴を持っている。そのため、ドーピングによるp型又はn型の制御技術、及びヘテロ接合によるバンドラインナップの制御に加えて、上述の分極現象を積極的に利用すれば、これまでにない半導体素子を実現できる。   As described above, carriers generated by polarization have various characteristics. Therefore, in addition to the p-type or n-type control technology by doping and the band lineup control by heterojunction, if the above-described polarization phenomenon is actively used, an unprecedented semiconductor device can be realized.

この分極という現象は、多くの半導体で見られる。しかし、上述のような観点にたった半導体素子は、これまであまり注目されてこなかった。その理由の一つとして、GaAsなどの、立方晶系の結晶構造をもつ半導体では、分極が小さいことがある。一方で、近年において高品質な単結晶が得られるようになった六方晶系の結晶構造をもつIII族窒化物半導体は、非常に大きな分極を生じることが知られている。   This phenomenon of polarization is seen in many semiconductors. However, the semiconductor element based on the above-mentioned viewpoint has not received much attention so far. One reason is that a semiconductor having a cubic crystal structure such as GaAs has a small polarization. On the other hand, it is known that a group III nitride semiconductor having a hexagonal crystal structure in which high-quality single crystals have been obtained in recent years produces extremely large polarization.

III族窒化物半導体は、光デバイスとして1990年代から注目され始めたIII−V族化合物半導体である。化学式としてはBAlGaIn1−x−y−zNで表される。III族窒化物半導体を用いた発光デバイスにおいて、この大きな分極は、量子閉じ込めシュクタル効果による発光効率の減少をまねくため、欠点とされてきた。これまでに、分極を積極的に利用した半導体素子として、III族窒化物半導体を用いた高電子移動度トランジスタがある。これは、分極により発生する正の固定電荷を利用したものである。しかし、正及び負の両方の固定電荷を利用し、それにより発生する電子及び正孔を積極的に利用した半導体素子は、これまで報告されていない。
特開平9−266311号公報 特開2001−111041号公報 特開2002−76370号公報
Group III nitride semiconductors are group III-V compound semiconductors that have begun to attract attention as optical devices since the 1990s. The chemical formula is represented by B x Al y Ga z In 1 -x-y-z N. In a light emitting device using a group III nitride semiconductor, this large polarization has been regarded as a drawback because it leads to a decrease in light emission efficiency due to the quantum confinement shktar effect. To date, there is a high electron mobility transistor using a group III nitride semiconductor as a semiconductor element that actively uses polarization. This utilizes positive fixed charges generated by polarization. However, a semiconductor device that utilizes both positive and negative fixed charges and positively uses electrons and holes generated thereby has not been reported so far.
JP-A-9-266611 JP 2001-111041 A JP 2002-76370 A

本発明の解決しようとする課題は、分極による正及び負の両方の固定電荷を積極的に利用し、それにより形成される分極接合を利用した半導体素子を提供することである。   The problem to be solved by the present invention is to provide a semiconductor device that positively utilizes both positive and negative fixed charges due to polarization and utilizes a polarization junction formed thereby.

本発明は、分極により生じる正及び負の固定電荷を積極的に利用するものであり、次のような半導体素子を提供することにより課題は解決される。
(1)2種類以上の半導体を、少なくとも2個以上の半導体のヘテロ接合を形成するように3層以上積層した半導体素子において、
上記ヘテロ接合の界面に分極により発生する正及び負の固定電荷による第一の導電型のキャリア及び第二の導電型のキャリアを同時に発生させるようにした分極接合を有することを特徴とする半導体素子。
(2)上記分極接合は、分極による正及び負の固定電荷に対して、分極以外の正及び負の固定電荷量低く抑えることにより、半導体中の正及び負の固定電荷量を等しくしたことを特徴とする半導体素子。
(3)上記分極接合は、意図的なドーピングを行わずに形成することにより、分極による正及び負の固定電荷に対して、分極以外の正及び負の固定電荷量を低く抑え、これにより半導体中の正及び負の固定電荷量を等しくしたことを特徴とする半導体素子。
(4)上記分極接合は、異なる種類の半導体の接合において、接合界面における半導体の組成の空間的な変化を調整することで、前記半導体層の積層方向に対する、分極電荷の空間的な分布を調整することを特徴とする半導体素子。
(5)上記分極接合は、異なる種類の半導体の接合において、半導体の組成を緩やかに変化させることで空間的な電荷の集中を低下させたことを特徴とする半導体素子。
(6)上記ヘテロ接合は、組成の異なるIII−V族化合物半導体により、形成された半導体素子。
(7)上記III−V族化合物半導体は、III族窒化物半導体であり、その化学式はBAlGaIn1−x−y−zNで表される半導体素子。
(式中x、y及びzは、0≦x≦1、0≦y≦1、0≦z≦1、x+y+z≦1を満足させる数値を持つものとする。)
(8)上記III族窒化物半導体は、c軸方向に積層されたことを特徴とする半導体素子。
(9)上記ヘテロ接合は、組成の異なるII−VI族酸化物半導体により、形成された半導体素子。
(10)上記ヘテロ接合は、結晶構造の異なるSiC化合物半導体により、形成された半導体素子。
The present invention actively utilizes positive and negative fixed charges generated by polarization, and the problem can be solved by providing the following semiconductor device.
(1) In a semiconductor element in which two or more kinds of semiconductors are stacked in three or more layers so as to form a heterojunction of at least two or more semiconductors.
A semiconductor device comprising a polarization junction configured to simultaneously generate a first conductivity type carrier and a second conductivity type carrier due to positive and negative fixed charges generated by polarization at an interface of the hetero junction .
(2) The above-mentioned polarization junction is such that the positive and negative fixed charges in the semiconductor are made equal by suppressing the positive and negative fixed charges other than the polarization low with respect to the positive and negative fixed charges due to the polarization. A featured semiconductor element.
(3) By forming the polarization junction without intentional doping, the amount of positive and negative fixed charges other than polarization is kept low with respect to positive and negative fixed charges due to polarization, thereby reducing the semiconductor. A semiconductor element characterized in that the positive and negative fixed charge amounts therein are equal.
(4) The polarization junction adjusts the spatial distribution of the polarization charge in the stacking direction of the semiconductor layer by adjusting the spatial variation of the semiconductor composition at the junction interface in the junction of different types of semiconductors. A semiconductor element characterized by:
(5) The semiconductor element characterized in that the polarization junction reduces a spatial charge concentration by gradually changing the composition of the semiconductor in the junction of different types of semiconductors.
(6) The heterojunction is a semiconductor element formed of III-V group compound semiconductors having different compositions.
(7) The group III-V compound semiconductor is a III-nitride semiconductor, chemical formulas semiconductor elements represented by B x Al y Ga z In 1 -x-y-z N.
(In the formula, x, y and z have numerical values satisfying 0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ z ≦ 1, and x + y + z ≦ 1.)
(8) The semiconductor element characterized in that the group III nitride semiconductor is laminated in the c-axis direction.
(9) The heterojunction is a semiconductor element formed of II-VI group oxide semiconductors having different compositions.
(10) The heterojunction is a semiconductor element formed of SiC compound semiconductors having different crystal structures.

本発明によれば耐圧を犠牲にせずに、分極により発生したキャリアの分だけオン抵抗を低減することができるため、この分極接合を、整流ダイオードや電界効果型トランジスタなどに応用すれば、オン抵抗と耐圧のトレードオフを改善することができる。
また分極による正又は負の固定電荷により発生する、少なくとも第一の導電型のキャリア又は第二の導電型のキャリアの高い移動度を用いることにより上記半導体素子のオン抵抗がさらに低減され、高周波特性も向上させることができる。
According to the present invention, the on-resistance can be reduced by the amount of carriers generated by polarization without sacrificing the withstand voltage. Therefore, if this polarization junction is applied to a rectifier diode, a field effect transistor or the like, the on-resistance And the breakdown voltage can be improved.
Further, by using the high mobility of at least the first conductivity type carrier or the second conductivity type carrier generated by positive or negative fixed charges due to polarization, the on-resistance of the semiconductor element is further reduced, and high frequency characteristics Can also be improved.

次に上記(2)〜(3)記載の半導体素子では、接合の性能は、半導体中の正及び負の固定電荷量の誤差が小さいほど向上するため、これにより上記半導体素子の耐圧をさらに向上させることができる。
次に上記(4)記載の半導体素子では、前記半導体層の積層方向に対する、分極電荷の空間的な分布を調整することができる。
次に上記(5)記載の半導体素子では、異なる種類の半導体の接合において、半導体の組成を緩やかに変化させることで空間的な電荷の集中を低下させることができる。
Next, in the semiconductor elements described in the above (2) to (3), the junction performance improves as the error in the positive and negative fixed charge amounts in the semiconductor decreases, and this further improves the breakdown voltage of the semiconductor element. Can be made.
Next, in the semiconductor element described in the above (4), the spatial distribution of polarization charges with respect to the stacking direction of the semiconductor layers can be adjusted.
Next, in the semiconductor element described in (5) above, spatial charge concentration can be reduced by gradually changing the composition of the semiconductor at the junction of different types of semiconductors.

図1に、2種類の半導体である半導体A1と半導体B2を交互に積層した場合の、分極の様子を示す。積層した半導体の種類や、その結晶方位、結晶歪の有無にもよるが、分極が起こるような半導体の場合、電荷量が同じで符号が逆の固定電荷が、面密度p cm−2の大きさで、交互に発生する。半導体の結晶歪及び結晶方位の影響を無視すれば、面密度pは、半導体Aと半導体Bの種類で一義的に決定する。例えば、図2のように半導体A1と半導体B2の界面において、その組成をなだらかに変化させたとする。その場合、分極電荷は、組成をなだらかに変化させた層3に広がって分布するため固定電荷の体積密度は減少する。しかし、面密度pは、変化しない。 FIG. 1 shows the state of polarization when two types of semiconductors, A1 and B2, are alternately stacked. Depending on the type of stacked semiconductor, its crystal orientation, and the presence or absence of crystal distortion, in the case of a semiconductor in which polarization occurs, a fixed charge having the same charge amount but the opposite sign has an area density p p cm −2 . Alternating in size. If the influence of crystal distortion and crystal orientation of the semiconductor is ignored, the surface density p p is uniquely determined by the types of the semiconductor A and the semiconductor B. For example, assume that the composition is gently changed at the interface between the semiconductor A1 and the semiconductor B2 as shown in FIG. In that case, the polarization charge spreads and distributes in the layer 3 whose composition has been changed gently, so that the volume density of the fixed charge decreases. However, the surface density p p does not change.

また、図3のように半導体Aと半導体Bの間に、これらとは種類の異なった半導体C4を挿入し、半導体Aと半導体Cの界面、及び半導体Bと半導体Cの界面にそれぞれ分極電荷が現れたとする。この場合でも、半導体Cによる結晶歪の影響を無視した場合、固定電荷の面密度pは、図3に示すように一定である。これらの分極の特徴と、既存のドーピング技術を組み合わせることで、様々な電荷分布の分極接合を作製することができる。特に、図1〜図3に示した、正及び負の固定電荷が、大きさが等しく交互に現れるという特徴は、分極接合を作るのには非常に便利である。 Also, as shown in FIG. 3, a semiconductor C4 of a different type is inserted between the semiconductor A and the semiconductor B, and polarization charges are respectively present at the interface between the semiconductor A and the semiconductor C and the interface between the semiconductor B and the semiconductor C. Suppose it appears. In this case, the case of ignoring the influence of crystal strains by the semiconductor C, the surface density p p fixed charge is constant as shown in FIG. By combining these polarization characteristics with existing doping techniques, polarization junctions with various charge distributions can be produced. In particular, the feature that the positive and negative fixed charges shown in FIGS. 1 to 3 appear alternately in equal magnitude is very convenient for making a polarization junction.

ここで、III族窒化物半導体の一種であるGaN、及びAlGa1−yNを積層した場合を例に、実際の電子と正孔の発生の様子を説明する。図4は、真性半導体であるGaN、及びAlGa1−yNをc軸方向に積層した場合のバンドラインナップの模式図である。このように、AlGa1−yN(000−1)/GaN(0001)及びAlGa1−yN(0001)/GaN(000−1)界面に、正及び負の分極による固定電荷による、電子及び正孔を、それぞれ発生させることができる。このように分極を用いて、電子及び正孔を交互に発生させた半導体のpn接合を、本明細書では「分極接合」と定義する。 Here, an actual state of generation of electrons and holes will be described by taking as an example a case where GaN, which is a kind of group III nitride semiconductor, and Al y Ga 1-y N are stacked. FIG. 4 is a schematic diagram of a band lineup in the case where GaN, which is an intrinsic semiconductor, and Al y Ga 1-y N are stacked in the c-axis direction. Thus, fixed charges due to positive and negative polarizations at the Al y Ga 1-y N (000-1) / GaN (0001) and Al y Ga 1-y N (0001) / GaN (000-1) interfaces. Can generate electrons and holes, respectively. In this specification, a pn junction of a semiconductor in which electrons and holes are alternately generated using polarization is defined as “polarization junction”.

電子及び正孔を発生させ、分極接合を実現するためには、いくつかの固有の設計条件がある。図5は、半導体A7、及び半導体B8を積層した場合のバンドラインナップの概略図である。現実の半導体において、完全な真性半導体を実現することは不可能であり、アンドープで成長させても、必ずわずかなn型又はp型になってしまう。例えば、III族窒化物半導体の場合は、アンドープの成長においてn型になりやすい。そのため、図5に示すように、電子と正孔の面密度に差が生じる。場合によっては、電子又は正孔のうち、どちらか一方のキャリアしか生じず、分極接合を形成できない場合もありうる。   In order to generate electrons and holes and realize polarization junction, there are several unique design conditions. FIG. 5 is a schematic diagram of a band lineup when the semiconductor A7 and the semiconductor B8 are stacked. In an actual semiconductor, it is impossible to realize a perfect intrinsic semiconductor, and even if it is grown undoped, it always becomes a slight n-type or p-type. For example, a group III nitride semiconductor tends to be n-type during undoped growth. Therefore, as shown in FIG. 5, there is a difference in the surface density of electrons and holes. In some cases, only one of electrons or holes may be generated, and a polarization junction may not be formed.

以下では、図5をもとに分極接合の基本的な設計方法を説明する。まず、量子効果及び熱の影響を無視し、かつドーピング及び結晶欠陥に起因するキャリアはすべて活性化しているものとした。また、半導体A及び半導体Bの各層の厚さに比べ、分極電荷及びキャリアの厚さ方向への広がりは無視できるとし、かつ正及び負の分極電荷をもつ半導体界面において、フェルミ準位Eはバンドギャップエネルギーの小さい半導体Aの伝導帯下端及び価電子帯上端にそれぞれ固定されているとした場合、半導体A及び半導体Bの各層の1サイクル分の、積層方向から見た電子及び正孔の面密度n及びpは、それぞれ次式で表される。 Hereinafter, a basic design method of the polarization junction will be described with reference to FIG. First, the influence of the quantum effect and heat was ignored, and all carriers due to doping and crystal defects were activated. Moreover, compared with the thickness of each layer of the semiconductor A and semiconductor B, spread in the thickness direction of the polarization charge and the carrier is negligible, and the semiconductor interface with the positive and negative polarization charge, the Fermi level E F is Assuming that the lower end of the conduction band and the upper end of the valence band of semiconductor A having a small band gap energy are fixed, the surfaces of electrons and holes viewed from the stacking direction for one cycle of each layer of semiconductor A and semiconductor B The densities n and p are each expressed by the following equations.

Figure 2007134607
Figure 2007134607

ここで、pは各界面の分極電荷の面密度の大きさ、EgAは半導体Aのバンドギャップエネルギー、d及びdは半導体A及び半導体Bの各層の厚さ、eA及びeBは半導体A及び半導体Bの誘電率、及びpA及びpBは半導体A及び半導体Bの分極以外の原因による固定電荷の面密度を、それぞれ表す。
式(1)及び式(2)は、変数が多く複雑なので、d≒d=d、e≒e=e、及びp≒p=pbackと近似すると次式が得られる。
Here, p p is the magnitude of the surface density of the polarization charge at each interface, Eg A is the band gap energy of the semiconductor A, d A and d B are the thicknesses of the layers of the semiconductor A and the semiconductor B, e A and e B Represents the dielectric constant of the semiconductor A and the semiconductor B, and p A and p B represent the areal density of the fixed charges due to causes other than the polarization of the semiconductor A and the semiconductor B, respectively.
Since the equations (1) and (2) have many variables and are complicated, the following equations are obtained by approximation with d A ≈d B = d, e A ≈e B = e, and p A ≈p B = p back. .

Figure 2007134607
Figure 2007134607

この式(3)及び(4)をもとに、分極接合の設計指針をいくつか示す。まず、半導体各層がn型でありpbackが正の定数とし、pは一定として、dに対するn及びpの変化を見積もった。図6がその概略図である。電子及び正孔を同時に発生させ、分極接合を実現するためには、dの最小値dminとdの最大値dmaxが存在することが分かる。また、理想に近い超接合の効果を発揮させるためには電子と正孔の比n/pは、1に近いことが望ましいが、そのための最適な接合距離doptがあることも分かる。 Based on the equations (3) and (4), some design guidelines for polarization junctions are shown. First, assuming that each semiconductor layer is n-type, p back is a positive constant, and p p is constant, changes in n and p with respect to d are estimated. FIG. 6 is a schematic diagram thereof. It can be seen that there is a minimum value d min of d and a maximum value d max of d in order to simultaneously generate electrons and holes and realize polarization junction. In addition, in order to exert a super junction effect close to the ideal, the electron / hole ratio n / p is desirably close to 1, but it can also be seen that there is an optimum junction distance d opt for that purpose.

次に、d及びpを一定に保ち、pbackを変化させた場合に、nとpに与える影響を図7に示す。同図からpbackの変化に対してn及びpが、直線的に増加又は減少することが分かる。やはり、n及びpを同時に発生させ、分極接合を実現するためには、pbackに許容範囲があることが分かる。また、n/p比を1に近づけるためには、pbackが小さいほど望ましいことが分かる。式(3)及び(4)から分かるように、pbackの影響を小さくするためにはp>> pbackdであることが望ましい。つまり、分極接合を形成するためには、分極により界面に発生する固定電荷に対し、各半導体層に含まれる固定電荷の総量を、小さくする必要がある。また、そのためには、各半導体層は意図的なドーピングを行わずに形成することが望ましい。 Next, FIG. 7 shows the influence on n and p when d and p p are kept constant and p back is changed. From the figure, it can be seen that n and p increase or decrease linearly with respect to changes in p back . It can be seen that there is an allowable range for p back in order to simultaneously generate n and p and realize polarization junction. It can also be seen that a smaller p back is desirable for bringing the n / p ratio closer to 1. As seen from equation (3) and (4), it is desirable to reduce the influence of p back is p p >> p back d. That is, in order to form a polarization junction, it is necessary to reduce the total amount of fixed charges contained in each semiconductor layer with respect to fixed charges generated at the interface due to polarization. For this purpose, each semiconductor layer is preferably formed without intentional doping.

また、分極接合における各界面の分極電荷密度を積層方向に対して変化させることでn/p比を1に近づける手法が考えられる。図8は、この手法をGaNとAlGa1−yNを用いた分極接合に適用した場合の概略図である。アンドープのIII族窒化物半導体はn型になりやすいため、図8のように段階的にAl組成を変化させて、分極による正及び負の固定電荷量に差をもうけ、それにより分極以外の固定電荷を補償し、n/p比を1に近づけている。 Further, a method of bringing the n / p ratio close to 1 by changing the polarization charge density at each interface in the polarization junction with respect to the stacking direction can be considered. FIG. 8 is a schematic diagram when this method is applied to a polarization junction using GaN and Al y Ga 1-y N. Since undoped group III nitride semiconductors are likely to be n-type, the Al composition is changed stepwise as shown in FIG. 8 to create a difference between positive and negative fixed charge amounts due to polarization, thereby fixing other than polarization. The charge is compensated and the n / p ratio is brought close to 1.

ところで、良好な分極接合を実現するためには、pが大きいことが望ましいことは、ここまでに述べた。しかし、pが大きい半導体の接合は、一般に格子不整合率も大きくなる場合が多い傾向にある。その原因は、分極が発生する原理の一つであるピエゾ分極は、格子不整合などによる格子歪によるものであり、その場合、歪により大きな分極電荷が得られることによる。 By the way, as mentioned above, in order to implement | achieve favorable polarization | polarized-light junction, it is desirable for pp to be large. However, semiconductor junctions with a large p p generally tend to have a large lattice mismatch rate. The cause is that piezo polarization, which is one of the principles of occurrence of polarization, is due to lattice distortion due to lattice mismatch or the like, and in that case, a large polarization charge is obtained by the strain.

一方で、格子不整合系の半導体の成長には、臨界膜厚を超えると格子緩和が起こってしまう。臨界膜厚は様々な要因により決定されるが、格子不整合率が大きいほど薄くなる傾向にある。格子緩和が起きると結晶歪が低減されるため、それにより分極電荷pが低下する可能性があり、また、半導体にミスフィット転位や貫通転位などの結晶欠陥が導入されてしまうため、それにより移動度など様々な半導体の特性が劣化するため、望ましくない。そのため、分極接合を形成するヘテロ接合が格子不整合系である場合、図9の設計条件が加わる。臨界膜厚は、MatthewsやPeopleの理論式からある程度予測できる。 On the other hand, in the growth of lattice-mismatched semiconductors, lattice relaxation occurs when the critical film thickness is exceeded. The critical film thickness is determined by various factors, but it tends to be thinner as the lattice mismatch rate is larger. Because lattice relaxation is caused a reduced crystal strain, whereby there is a possibility that the polarization charge p p is lowered, also the crystal defects such as a semiconductor misfit dislocations and dislocation from being introduced, whereby Since various semiconductor characteristics such as mobility deteriorate, it is not desirable. Therefore, when the heterojunction forming the polarization junction is a lattice mismatch system, the design condition of FIG. 9 is added. The critical film thickness can be predicted to some extent from the theoretical formulas of Matthews and People.

分極接合は、半導体の多層構造であるため、格子歪が蓄積し、格子緩和が起きやすい。そのため、各半導体層が格子歪によるエネルギーの蓄積を補償するような系が適している。図10は、III族窒化物半導体の分極接合において、この手法を適用した場合の概略図である。各AlGa1−yN層とGaIn1−zN層が、応力を補償しあうことで、積層を重ねたときの歪エネルギーが蓄積を抑制することができる。また、この構造は、AlGa1−yN層とGaN層を積層した場合に比べて、分極電荷密度を大きくすることもできる。 Since the polarization junction is a semiconductor multilayer structure, lattice strain accumulates and lattice relaxation is likely to occur. Therefore, a system in which each semiconductor layer compensates for energy accumulation due to lattice strain is suitable. FIG. 10 is a schematic view when this technique is applied to the polarization junction of a group III nitride semiconductor. Each Al y Ga 1-y N layer and the Ga z In 1-z N layer compensate each other for stress, thereby suppressing the accumulation of strain energy when the layers are stacked. This structure can also increase the polarization charge density as compared to the case where the Al y Ga 1-y N layer and the GaN layer are stacked.

また、半導体四元混晶を用いれば、格子整合を保ちながらpを変化させることができるため、図9に示した臨界膜厚の制約は無くなり、分極接合の設計が容易になる。図11は、III族窒化物半導体の分極接合において、この手法を適用した場合の概略図である。GaNに対して格子整合するAly1Gaz1In1−y1−z1N層14及びAly2Gaz2In1−y2−z2N層15を用いることで、臨界膜厚を無視して分極接合を設計することが可能になる。 Further, if the semiconductor quaternary mixed crystal is used, pp can be changed while maintaining lattice matching. Therefore, the critical film thickness restriction shown in FIG. 9 is eliminated, and the design of the polarization junction is facilitated. FIG. 11 is a schematic view when this technique is applied to the polarization junction of a group III nitride semiconductor. By using the Al y1 Ga z1 In 1-y1-z1 N layer 14 and the Al y2 Ga z2 In 1-y2-z2 N layer 15 that are lattice-matched to GaN, the polarization junction is designed ignoring the critical film thickness. It becomes possible to do.

次に本発明を適用した分極接合を有するpn接合ダイオードと、本発明を適用していない通常のpn接合ダイオードとの特性の比較を行う。図12は、本発明を適用していない通常のpn接合ダイオードの構造の概略図である。ドリフト層であるnGaN層19の両端にpGaN層18及びnGaN層20を形成したpin構造である。そして、nGaN層19のドナー濃度pback及び、その長さddriftを変化させてその特性を調べた。 Next, the characteristics of a pn junction diode having a polarization junction to which the present invention is applied and a normal pn junction diode to which the present invention is not applied are compared. FIG. 12 is a schematic diagram of the structure of a normal pn junction diode to which the present invention is not applied. This is a pin structure in which a p + GaN layer 18 and an n + GaN layer 20 are formed on both ends of an n GaN layer 19 that is a drift layer. Then, the characteristics were examined by changing the donor concentration p back of the n GaN layer 19 and its length d drift .

図13は、本発明を適用したpn接合ダイオードの構造の概略図である。分極接合領域22は、Al組成9%のnAl0.09Ga0.91N層及びnGaN層の積層構造により形成した。各層の厚さは、100 nmとした。各へテロ界面の分極電荷密度pの大きさは、理論値より5×1012 cm−2とした。分極接合領域の両端にはアクセプタ及びドナー不純物をドーピングし、p型化分極接合領域21及びn型化分極接合領域23を形成した。そして、分極接合領域22のドナー濃度pback及び、その長さddriftを変化させてその特性を調べた。 FIG. 13 is a schematic diagram of the structure of a pn junction diode to which the present invention is applied. The polarization junction region 22 was formed by a stacked structure of an n - Al 0.09 Ga 0.91 N layer having an Al composition of 9% and an n - GaN layer. The thickness of each layer was 100 nm. The size of the polarization density p p for each hetero interface was set to 5 × 10 12 cm -2 than the theoretical value. Both ends of the polarization junction region are doped with acceptor and donor impurities to form a p-type polarization junction region 21 and an n-type polarization junction region 23. Then, the characteristics were examined by changing the donor concentration p back of the polarization junction region 22 and its length d drift .

まず、図12の構造に逆バイアスをかけたときの素子の耐圧を、アバランシェモデルにより求めた。図14はそのシミュレーション結果である。まず、ddriftにより決定されるGaN固有の耐圧限界があることが分かる。つまり、不純物や欠陥のまったく存在しない完全な真性半導体であれば、耐圧はddriftのみで決定され、これを長くすれば、いくらでも耐圧は大きくなることを示している。一方で、現実の半導体では、必ず有限のpbackが存在し、これも耐圧の限界を決定する。同図からpbackが小さいほど、耐圧の限界が向上することが分かる。 First, the breakdown voltage of the element when a reverse bias was applied to the structure of FIG. 12 was obtained by an avalanche model. FIG. 14 shows the simulation result. First, it can be seen that there is a breakdown voltage limit specific to GaN determined by d drift . In other words, in the case of a perfect intrinsic semiconductor having no impurities or defects, the breakdown voltage is determined only by d drift , and the breakdown voltage increases as much as this is increased. On the other hand, in an actual semiconductor, there is always a finite p back , which also determines the limit of the withstand voltage. From the figure, it can be seen that the smaller the p back is, the higher the limit of the withstand voltage is.

図15は、本発明を適用した図13の構造の逆方向耐圧のシミュレーション結果である。耐圧の限界はGaNの材料限界と、pbackの大きさでほぼ決定されており、図14と見比べてみると分かるように、本発明を適用していないpn接合ダイオードの結果とほとんど一致した。図14及び図15の結果は、分極による固定電荷は、耐圧にほとんど影響を与えず、pbackの大きさで耐圧が決定されることを示している。つまり、正及び負の分極電荷はお互いに補償しあい、その結果残ったpbackが絶縁破壊を起こしていることが分かる。よって、本発明を適用した接合ダイオードでは、耐圧を犠牲にせずに、分極により発生したキャリアの分だけオン抵抗を低減することができる。このため、この分極接合を、整流ダイオードや電界効果型トランジスタなどの半導体素子に応用すれば、オン抵抗と耐圧のトレードオフを改善することができる。 FIG. 15 is a simulation result of the reverse breakdown voltage of the structure of FIG. 13 to which the present invention is applied. The limit of the withstand voltage is almost determined by the material limit of GaN and the size of p back , and as can be seen by comparing with FIG. 14, the result almost coincides with the result of the pn junction diode to which the present invention is not applied. The results of FIGS. 14 and 15 show that the fixed charge due to polarization hardly affects the breakdown voltage, and the breakdown voltage is determined by the magnitude of p back . That is, it can be seen that the positive and negative polarization charges compensate each other, and as a result, the remaining p back causes dielectric breakdown. Therefore, in the junction diode to which the present invention is applied, the on-resistance can be reduced by the amount of carriers generated by polarization without sacrificing the breakdown voltage. For this reason, if this polarization junction is applied to a semiconductor element such as a rectifier diode or a field effect transistor, the trade-off between on-resistance and breakdown voltage can be improved.

また、分極接合の性能を向上させるためには、正及び負の固定電荷量をできるだけ等しく保つ必要がある。例えば、p= 1×1013cm−2、pback= 1×1016cm−3とし、分極接合の各層の厚さを100nmとすると、正及び負の固定電荷の大きさの誤差はわずか2%となる。 Further, in order to improve the performance of the polarization junction, it is necessary to keep the positive and negative fixed charge amounts as equal as possible. For example, if p p = 1 × 10 13 cm −2 , p back = 1 × 10 16 cm −3 and the thickness of each layer of the polarization junction is 100 nm, the error in the magnitude of the positive and negative fixed charges is small. 2%.

次に、図16はIII族窒化物半導体によるショットキー接合ダイオードに、本発明を適用した場合の効果を確認したシミュレーション結果である。正及び負の固定電荷の大きさの誤差は、pback= 1×1017、1×1016、及び1×1015cm−3において、それぞれ40%、4.0%、及び0.4%である。この結果から、既存のショットキー接合ダイオードの一部に本発明による分極接合を用いることで、オン抵抗と耐圧のトレードオフを大きく改善できることが分かる。正及び負の固定電荷の大きさの誤差が40%と大きい場合でも、本発明の効果は得られる。ただし、上述のpn接合の場合と同様に、pbackの大きさにより、実現できる素子耐圧が制限される。そのため、本発明の適用にはpが大きく、かつpbackが小さいほど望ましい。また、図16から、本発明の効果は、高耐圧にいくほど向上することが分かる。例えば、10kV以上の高耐圧領域において、本発明を適用することで1/100以下にオン抵抗が改善されることが期待できる。 Next, FIG. 16 shows simulation results for confirming the effect of applying the present invention to a Schottky junction diode made of a group III nitride semiconductor. The positive and negative fixed charge magnitude errors are 40%, 4.0%, and 0.4% at p back = 1 × 10 17 , 1 × 10 16 , and 1 × 10 15 cm −3 , respectively. It is. From this result, it is understood that the trade-off between on-resistance and breakdown voltage can be greatly improved by using the polarization junction according to the present invention for a part of the existing Schottky junction diode. The effect of the present invention can be obtained even when the error in magnitude of the positive and negative fixed charges is as large as 40%. However, similarly to the case of the pn junction described above, the device breakdown voltage that can be realized is limited by the size of p back . Therefore, it is desirable for application of the present invention that pp is large and p back is small. Further, FIG. 16 shows that the effect of the present invention improves as the withstand voltage increases. For example, in the high breakdown voltage region of 10 kV or more, it can be expected that the on-resistance is improved to 1/100 or less by applying the present invention.

なお本発明の適用素子として、整流ダイオード及びショットキー接合ダイオードについて説明したが、本発明は、pn接合の一種である分極接合に関するものである。そのため既存のpn接合を、本発明による分極接合に置き換えることで、既存の半導体素子の全てに応用が可能である。例えば、整流ダイオード及びショットキー接合ダイオードに加えて電界効果型トランジスタなどの半導体素子に応用することができる。さらに、発光ダイオード、レーザー・ダイオード、及び受光素子などの光デバイスにも、基本はpn接合であるため、本発明の半導体素子を適用することができる。   In addition, although the rectifier diode and the Schottky junction diode were demonstrated as an application element of this invention, this invention relates to the polarization junction which is a kind of pn junction. Therefore, by replacing the existing pn junction with the polarization junction according to the present invention, application to all existing semiconductor elements is possible. For example, it can be applied to semiconductor elements such as field effect transistors in addition to rectifier diodes and Schottky junction diodes. Furthermore, the semiconductor device of the present invention can also be applied to optical devices such as a light emitting diode, a laser diode, and a light receiving element because the basic structure is a pn junction.

また、本明細書は分極接合の効果についてIII族窒化物半導体を例に挙げて説明を行ったが、本発明は、分極の発生する全ての半導体において適用可能である。例えば、ZnOに代表されるII−VI族酸化物半導体のヘテロ接合は、大きな分極による固定電荷が発生するため、本発明を適用することができる。ZnO/ZnMg1−mOなどのヘテロ接合がその一例である。II−VI族酸化物半導体は、非常に大きなバンドギャップをもつ半導体であり、パワー半導体素子として大きな可能性をもつ。また、ポリタイプの異なるSiCのヘテロ接合も、大きな分極を発生することが知られており、本発明を適用することができる。4H−SiC/3C−SiC、及び6H−SiC/3C−SiCなどのヘテロ接合がその例である。SiCもワイドバンドギャップ半導体であり、また、Siと同じ四族元素からなるため、Siで確立された既存の多くの技術を適用できるという利点がある。 Further, although the present specification has described the effect of polarization junction by taking a group III nitride semiconductor as an example, the present invention is applicable to all semiconductors in which polarization occurs. For example, the present invention can be applied to a heterojunction of a group II-VI oxide semiconductor typified by ZnO because fixed charges are generated due to large polarization. A heterojunction such as ZnO / Zn m Mg 1-m O is an example. The II-VI group oxide semiconductor is a semiconductor having a very large band gap, and has great potential as a power semiconductor element. Also, SiC heterojunctions of different polytypes are known to generate large polarization, and the present invention can be applied. Examples are heterojunctions such as 4H-SiC / 3C-SiC and 6H-SiC / 3C-SiC. SiC is also a wide band gap semiconductor, and is composed of the same group 4 element as Si, and therefore has an advantage that many existing technologies established with Si can be applied.

2種類の半導体を積層した場合に界面に発生する分極電荷の空間的分布の概略図Schematic of spatial distribution of polarization charge generated at the interface when two types of semiconductors are stacked 2種類の半導体を積層し、その界面における半導体の組成をなだらかに変化させたときの分極電荷の空間的分布の概略図Schematic diagram of spatial distribution of polarization charge when two kinds of semiconductors are stacked and the composition of the semiconductor at the interface is gently changed. 3種類の半導体を積層した場合に界面に発生する分極電荷の空間的分布の概略図Schematic diagram of spatial distribution of polarization charge generated at the interface when three kinds of semiconductors are stacked 2種類のIII族窒化物半導体を積層したときのバンドダイヤグラムの概略図Schematic of band diagram when two types of group III nitride semiconductors are stacked 2種類の半導体を積層した分極接合のバンドダイヤグラムの概略図Schematic diagram of band diagram of polarization junction with two types of semiconductors stacked 分極接合における接合距離に対する電子濃度及び正孔濃度の変化の概略図Schematic of changes in electron concentration and hole concentration with respect to the junction distance in polarization junctions 分極接合における分極以外の固定電荷濃度に対する電子濃度及び正孔濃度の変化の概略図Schematic of changes in electron and hole concentrations for fixed charge concentrations other than polarization in polarization junctions III族窒化物半導体による分極接合において分極以外の固定電荷を補償して全体の固定電荷の大きさを小さくするための構造の概略図Schematic diagram of the structure to reduce the size of the total fixed charge by compensating for fixed charges other than polarization in polarization junctions with group III nitride semiconductors 接合距離に対する臨界膜厚による制限の概略図Schematic diagram of critical film thickness limitation on bonding distance III族窒化物半導体における分極接合において歪エネルギーの蓄積を低減した構造の概略図Schematic diagram of structure with reduced strain energy accumulation in polarization junctions in group III nitride semiconductors III族窒化物半導体の格子整合系による積層構造により形成した分極接合の概略図Schematic diagram of a polarization junction formed by a layered structure of a group III nitride semiconductor lattice-matched system シミュレーションに用いた本発明を適用していないpn接合ダイオードの構造の概略図Schematic diagram of the structure of a pn junction diode used in the simulation to which the present invention is not applied シミュレーションに用いた本発明を適用したpn接合ダイオードの構造の概略図Schematic diagram of the structure of a pn junction diode to which the present invention is applied used for simulation 本発明を適用していないpn接合ダイオードのシミュレーション結果Simulation results of a pn junction diode to which the present invention is not applied 本発明を適用したpn接合ダイオードのシミュレーション結果Simulation results of a pn junction diode to which the present invention is applied ショットキー接合ダイオードにおけるオン抵抗と耐圧のシミュレーション結果Simulation results of on-resistance and breakdown voltage in Schottky junction diodes

符号の説明Explanation of symbols

1 半導体A層
2 半導体A層と種類の異なる半導体B層
3 半導体Aと半導体Bの組成をなだらかに変化させた層
4 半導体A及び半導体Bと種類の異なる半導体C層
5 i−GaN層
6 i−AlGa1−yN層
7 半導体A層
8 半導体B層
9−1 Al組成の異なるnAlGa1−y
9−2 Al組成の異なるnAlGa1−y
9−3 Al組成の異なるnAlGa1−y
9−4 Al組成の異なるnAlGa1−y
9−5 Al組成の異なるnAlGa1−y
10 nGaN層
11 無歪GaN
12 圧縮歪GaIn1−zN層
13 引っ張り歪AlGa1−yN層
14 GaNに格子整合したAly1Gaz1In1−y1−z1N層
15 GaNに格子整合したAly2Gaz2In1−y2−z2N層
16 アノード電極
17 カソード電極
18 pGaN層
19 nGaN層
20 nGaN層
21 p型化分極接合領域
22 分極接合領域
23 n型化分極接合領域
DESCRIPTION OF SYMBOLS 1 Semiconductor A layer 2 Semiconductor B layer 3 which is different from semiconductor A layer 3 Layer in which composition of semiconductor A and semiconductor B is gently changed 4 Semiconductor C layer 5 which is different from semiconductor A and semiconductor B 5 i-GaN layer 6 i -Al y Ga 1-y n layer 7 semiconductor A layer 8 semiconductor layer B 9-1 Al composition different n - Al y Ga 1-y n
9-2 Al composition different n - Al y Ga 1-y N
9-3 Al composition different n - Al y Ga 1-y N
9-4 Al composition different n - Al y Ga 1-y N
9-5 Al composition different n - Al y Ga 1-y N
10 n - GaN layer 11 Unstrained GaN
12 compressive strain Ga z In 1 -z N layer 13 tensile strain Al y Ga 1 -y N layer 14 Al y1 Ga z1 In 1 -y 1 -z1 N layer lattice matched to GaN 15 Al y2 Ga z2 lattice matched to GaN In 1 -y 2 -z 2 N layer 16 Anode electrode 17 Cathode electrode 18 p + GaN layer 19 n GaN layer 20 n + GaN layer 21 p-type polarization junction region 22 Polarization junction region 23 n-type polarization junction region

Claims (10)

2種類以上の半導体を、少なくとも2個以上の半導体のヘテロ接合を形成するように3層以上積層した半導体素子において、
上記ヘテロ接合の界面に分極により発生する正及び負の固定電荷による第一の導電型のキャリア及び第二の導電型のキャリアを同時に発生させるようにした分極接合を有することを特徴とする半導体素子。
In a semiconductor element in which two or more kinds of semiconductors are stacked in three or more layers so as to form a heterojunction of at least two or more semiconductors,
A semiconductor device comprising a polarization junction configured to simultaneously generate a first conductivity type carrier and a second conductivity type carrier due to positive and negative fixed charges generated by polarization at an interface of the hetero junction .
上記分極接合は、分極による正及び負の固定電荷に対して、分極以外の正及び負の固定電荷量低く抑えることにより、半導体中の正及び負の固定電荷量を等しくしたことを特徴とする請求項1に記載の半導体素子。 The polarization junction is characterized in that the positive and negative fixed charges in the semiconductor are equalized by keeping the positive and negative fixed charges other than the polarization low with respect to the positive and negative fixed charges due to the polarization. 2. The semiconductor element according to claim 1. 上記分極接合は、意図的なドーピングを行わずに形成することにより、分極による正及び負の固定電荷に対して、分極以外の正及び負の固定電荷量を低く抑え、これにより半導体中の正及び負の固定電荷量を等しくしたことを特徴とする請求項1に記載の半導体素子。 By forming the polarization junction without intentional doping, the amount of positive and negative fixed charges other than polarization is kept low with respect to positive and negative fixed charges due to polarization. 2. The semiconductor element according to claim 1, wherein the negative fixed charge amounts are equal. 上記分極接合は、異なる種類の半導体の接合において、接合界面における半導体の組成の空間的な変化を調整することで、前記半導体層の積層方向に対する、分極電荷の空間的な分布を調整することを特徴とする請求項1に記載の半導体素子。 The above-mentioned polarization junction adjusts the spatial distribution of polarization charge in the stacking direction of the semiconductor layer by adjusting the spatial change of the semiconductor composition at the junction interface in the junction of different types of semiconductors. 2. The semiconductor element according to claim 1, wherein 上記分極接合は、異なる種類の半導体の接合において、半導体の組成を緩やかに変化させることで空間的な電荷の集中を低下させたことを特徴とする請求項1に記載の半導体素子。 2. The semiconductor element according to claim 1, wherein the polarization junction reduces a concentration of spatial charges by gradually changing the composition of the semiconductor in the junction of different types of semiconductors. 上記ヘテロ接合は、組成の異なるIII−V族化合物半導体により、形成された請求項1乃至5のいずれか1項に記載の半導体素子。 The semiconductor device according to claim 1, wherein the heterojunction is formed of a group III-V compound semiconductor having a different composition. 上記III−V族化合物半導体は、III族窒化物半導体であり、その化学式はBAlGaIn1−x−y−zNで表される請求項6に記載の半導体素子。
(式中x、y及びzは、0≦x≦1、0≦y≦1、0≦z≦1、x+y+z≦1を満足させる数値を持つものとする。)
The group III-V compound semiconductor is a III-nitride semiconductor, semiconductor device of claim 6 chemical formulas represented by B x Al y Ga z In 1 -x-y-z N.
(In the formula, x, y and z have numerical values satisfying 0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ z ≦ 1, and x + y + z ≦ 1.)
上記III族窒化物半導体は、c軸方向に積層されたことを特徴とする請求項7に記載の半導体素子。 The semiconductor element according to claim 7, wherein the group III nitride semiconductor is stacked in a c-axis direction. 上記ヘテロ接合は、組成の異なるII−VI族酸化物半導体により、形成された請求項1乃至5のいずれか1項に記載の半導体素子。 The semiconductor element according to claim 1, wherein the heterojunction is formed of II-VI group oxide semiconductors having different compositions. 上記ヘテロ接合は、結晶構造の異なるSiC化合物半導体により、形成された請求項1乃至5のいずれか1項に記載の半導体素子。
The semiconductor element according to claim 1, wherein the heterojunction is formed of SiC compound semiconductors having different crystal structures.
JP2005328189A 2005-11-11 2005-11-11 Semiconductor element Active JP5344445B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005328189A JP5344445B2 (en) 2005-11-11 2005-11-11 Semiconductor element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005328189A JP5344445B2 (en) 2005-11-11 2005-11-11 Semiconductor element

Publications (2)

Publication Number Publication Date
JP2007134607A true JP2007134607A (en) 2007-05-31
JP5344445B2 JP5344445B2 (en) 2013-11-20

Family

ID=38155997

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005328189A Active JP5344445B2 (en) 2005-11-11 2005-11-11 Semiconductor element

Country Status (1)

Country Link
JP (1) JP5344445B2 (en)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008135575A (en) * 2006-11-28 2008-06-12 Furukawa Electric Co Ltd:The Semiconductor electronic device
JP2011082331A (en) * 2009-10-07 2011-04-21 National Institute Of Advanced Industrial Science & Technology Semiconductor element
WO2011162243A1 (en) * 2010-06-24 2011-12-29 ザ ユニバーシティ オブ シェフィールド Semiconductor device
JP2012186410A (en) * 2011-03-08 2012-09-27 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device
WO2013005372A1 (en) * 2011-07-01 2013-01-10 パナソニック株式会社 Semiconductor device
JP2013055148A (en) * 2011-09-01 2013-03-21 Fujitsu Ltd Semiconductor device
JP5374520B2 (en) * 2008-12-26 2013-12-25 ルネサスエレクトロニクス株式会社 Semiconductor device, Schottky barrier diode, electronic device, and manufacturing method of semiconductor device
US8710550B2 (en) 2011-10-31 2014-04-29 Hitachi, Ltd. Semiconductor device with hetero-junction bodies
WO2014108945A1 (en) * 2013-01-08 2014-07-17 パナソニック株式会社 Nitride semiconductor device
WO2015040682A1 (en) * 2013-09-18 2015-03-26 株式会社日立製作所 Nitride semiconductor diode
JP2017011070A (en) * 2015-06-19 2017-01-12 株式会社デンソー Nitride semiconductor device and method of manufacturing the same
JP2017201715A (en) * 2017-07-18 2017-11-09 株式会社東芝 Semiconductor device
US9991335B2 (en) 2014-04-18 2018-06-05 Powdec K.K. Semiconductor device having a polarization super junction field effect transistor, electric equipment, bidirectional field effect transistor, and mounted structure body having the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6701767B2 (en) 2015-09-22 2020-05-27 株式会社デンソー Semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11162850A (en) * 1997-08-27 1999-06-18 Matsushita Electric Ind Co Ltd Silicon carbide substrate and its production, and semiconductor element using the same
JP2001274375A (en) * 2000-03-28 2001-10-05 Nec Corp Heterojunction field effect transistor
JP2003081692A (en) * 2001-09-10 2003-03-19 Sharp Corp Oxide insulating material, method of forming the same and semiconductor element
WO2004034475A1 (en) * 2002-10-09 2004-04-22 Matsushita Electric Industrial Co., Ltd. Plasma oscillation switching device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11162850A (en) * 1997-08-27 1999-06-18 Matsushita Electric Ind Co Ltd Silicon carbide substrate and its production, and semiconductor element using the same
JP2001274375A (en) * 2000-03-28 2001-10-05 Nec Corp Heterojunction field effect transistor
JP2003081692A (en) * 2001-09-10 2003-03-19 Sharp Corp Oxide insulating material, method of forming the same and semiconductor element
WO2004034475A1 (en) * 2002-10-09 2004-04-22 Matsushita Electric Industrial Co., Ltd. Plasma oscillation switching device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JPN7011004145; Sten Heikman, Stacia Keller, Yuan Wu, James S.Speck, StevenP.DenBaars, Umesh K.Mishra: 'Polarization effects in AlGaN/GaN and GaN/AlGaN/GaN heterostructures' Journal of Applied Physics Vlume 93, Number 12, 20030615, PP.10114-10118, American Institute of Physics *

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008135575A (en) * 2006-11-28 2008-06-12 Furukawa Electric Co Ltd:The Semiconductor electronic device
JP5374520B2 (en) * 2008-12-26 2013-12-25 ルネサスエレクトロニクス株式会社 Semiconductor device, Schottky barrier diode, electronic device, and manufacturing method of semiconductor device
JP2011082331A (en) * 2009-10-07 2011-04-21 National Institute Of Advanced Industrial Science & Technology Semiconductor element
JP5079143B2 (en) * 2010-06-24 2012-11-21 ザ・ユニバーシティ・オブ・シェフィールド Semiconductor elements, field effect transistors and diodes
CN102947921A (en) * 2010-06-24 2013-02-27 谢菲尔德大学 Semiconductor device
WO2011162243A1 (en) * 2010-06-24 2011-12-29 ザ ユニバーシティ オブ シェフィールド Semiconductor device
US8785976B2 (en) 2010-06-24 2014-07-22 The University Of Sheffield Polarization super-junction low-loss gallium nitride semiconductor device
JP2012186410A (en) * 2011-03-08 2012-09-27 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device
JPWO2013005372A1 (en) * 2011-07-01 2015-02-23 パナソニック株式会社 Semiconductor device
WO2013005372A1 (en) * 2011-07-01 2013-01-10 パナソニック株式会社 Semiconductor device
JP2013055148A (en) * 2011-09-01 2013-03-21 Fujitsu Ltd Semiconductor device
US8710550B2 (en) 2011-10-31 2014-04-29 Hitachi, Ltd. Semiconductor device with hetero-junction bodies
WO2014108945A1 (en) * 2013-01-08 2014-07-17 パナソニック株式会社 Nitride semiconductor device
JPWO2014108945A1 (en) * 2013-01-08 2017-01-19 パナソニックIpマネジメント株式会社 Nitride semiconductor devices
US9680001B2 (en) 2013-01-08 2017-06-13 Panasonic Intellectual Property Management Co., Ltd. Nitride semiconductor device
WO2015040682A1 (en) * 2013-09-18 2015-03-26 株式会社日立製作所 Nitride semiconductor diode
US9991335B2 (en) 2014-04-18 2018-06-05 Powdec K.K. Semiconductor device having a polarization super junction field effect transistor, electric equipment, bidirectional field effect transistor, and mounted structure body having the same
JP2017011070A (en) * 2015-06-19 2017-01-12 株式会社デンソー Nitride semiconductor device and method of manufacturing the same
JP2017201715A (en) * 2017-07-18 2017-11-09 株式会社東芝 Semiconductor device

Also Published As

Publication number Publication date
JP5344445B2 (en) 2013-11-20

Similar Documents

Publication Publication Date Title
JP5344445B2 (en) Semiconductor element
US9685323B2 (en) Buffer layer structures suited for III-nitride devices with foreign substrates
US8362492B2 (en) Electronic field effect devices and methods for their manufacture
US9362389B2 (en) Polarization induced doped transistor
JP5400266B2 (en) Field effect transistor
CN107851663B (en) Semiconductor device and method for manufacturing semiconductor device
US9219189B2 (en) Graded electron blocking layer
EP2082431B1 (en) Field-effect-transistor comprising a boron aluminum nitride diamond heterostructure
JP4705481B2 (en) Nitride semiconductor device
JP4873448B2 (en) Rectifier diode
US8772785B2 (en) Semiconductor device, schottky barrier diode, electronic apparatus, and method of producing semiconductor device
JP2007250991A (en) Semiconductor structure comprising superlattice structure, and semiconductor device equipped therewith
US20060054929A1 (en) Semiconductor device
WO2016092887A1 (en) Silicon carbide epitaxial substrate and silicon carbide semiconductor device
WO2013168371A1 (en) Epitaxial substrate, semiconductor device, and semiconductor device manufacturing method
CN112436056A (en) High electron mobility transistor
CN102931230A (en) Double-heterojunction gallium nitride based HEMT (High Electron Mobility Transistor) taking aluminum-gallium-nitrogen as high-resistance layer and manufacturing method thereof
JP5223201B2 (en) Field effect transistor
JP6001345B2 (en) Semiconductor substrate for transistor, transistor, and method for manufacturing semiconductor substrate for transistor
Xing et al. Unique opportunity to harness polarization in GaN to override the conventional power electronics figure-of-merits
US9331169B2 (en) Nitride semiconductor Schottky diode and method for manufacturing same
WO2024050867A1 (en) Silicon carbide heterojunction normally-closed high-electron-mobility transistor and preparation method therefor
Shur et al. GaN-based electronic devices
CN117334734A (en) InAlN/GaN high electron mobility transistor with graded back barrier buffer layer and manufacturing method

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080327

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111115

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120327

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120528

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120925

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121121

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130423

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130612

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20130624

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130806

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130807

R150 Certificate of patent or registration of utility model

Ref document number: 5344445

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250