JP2007128931A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
本発明は、半導体集積回路に関する。 The present invention relates to a semiconductor integrated circuit.
従来、LSIでは、LSIプロセスをスケーリングすることが、LSIの高性能化に対して大きな役割を担ってきた。LSIプロセスのスケーリングとは、トランジスタの縮小化であり、トランジスタが小さくなればトランジスタ中を流れる電子の通電時間が短縮化され、信号処理速度の向上が可能になる。 Conventionally, in an LSI, scaling the LSI process has played a major role in improving the performance of the LSI. The scaling of the LSI process is a reduction in the size of the transistor. If the transistor becomes smaller, the energization time of electrons flowing in the transistor is shortened, and the signal processing speed can be improved.
スケーリングでは、トランジスタのゲートからソースやドレインに若しくは、ソースやドレインからゲートに電荷がゲート絶縁膜を経てしみ出す事によりゲートからソースやドレイン間に電流パス(ゲートリーク電流)が発生する現象(ゲートリーク)である。この現象が顕著になると、チップ内のトランジスタがオフオフしているのにかかわらず、各回路で電流パスが発生する事でチップの消費電力が増大する。 Scaling is a phenomenon in which a current path (gate leakage current) is generated between the gate and the source or drain when the charge oozes from the gate to the source or drain of the transistor or from the source or drain to the gate through the gate insulating film. Leak). When this phenomenon becomes prominent, the power consumption of the chip increases due to the occurrence of a current path in each circuit regardless of whether the transistors in the chip are turned off or off.
そこで、ゲートリークを減らすための解決策として、ゲート絶縁膜の材料を従来のSiO2やSiONなどからHfO2などの誘電率の高い材料(High−K材料)にするという方法が考えられている。この方法は、High−K材料を使用することで、スケーリング則に従ったままゲート絶縁膜の厚さだけを増大させて、ゲートリーク電流を減少させようというものである。そのため、High−K材料を用いることで、スケーリングにおけるゲートリーク電流の減少が可能になる。
Therefore, as a solution for reducing gate leakage, a method is considered in which the material of the gate insulating film is changed from a
尚、リーク電流の低減を可能とする半導体集積回路に関する先行技術文献として例えば特許文献1−4がある。
For example,
しかしながら、通常、ゲート絶縁膜にHfSiON膜などのHigh−K材料を用いた場合、フェルミレベル・ピンニング現象によりトランジスタのしきい値が上昇する。特にPチャネルトランジスタでこの現象の影響が大きくなり問題となっている。この現象の主な原因として下記(1)(2)の原因が考えられている。 However, normally, when a High-K material such as an HfSiON film is used for the gate insulating film, the threshold value of the transistor rises due to the Fermi level pinning phenomenon. In particular, P-channel transistors are problematic because of the large influence of this phenomenon. The following causes (1) and (2) are considered as main causes of this phenomenon.
(1)Si−Hfがdipoleをつくり、ゲートがP+ポリの場合、このときの電子がアクセプタとして働きフエルミレベルが上昇する(Fermi Level Pinning at the PolySi/Metal Oxide Interface)。 (1) When Si-Hf creates dipole and the gate is P + poly, the electrons at this time act as an acceptor and the Fermi level rises (Fermi Level Pinning at the PolySi / Metal Oxide Interface).
(2)界面反応でHf中の酸素とゲートシリコンとが結合して酸化膜を形成するとき、HfO中に酸素欠損による空孔が生じる。さらに、酸素イオンが酸素原子としてゲート側に出るとHfO中には2個の電子が残り、酸素欠損の空孔に入る。空孔の準位はポリゲート内のフエルミレベルよりも高いため、電子はフェルミレベルに移動する(Physics in Fermi Level Pinning at the PolySi/Hf-based High-K Oxide Interface K.Shiraishi,Univ.of Tsukuba,VL Tech.2004)。 (2) When oxygen in Hf and gate silicon are combined to form an oxide film by an interfacial reaction, vacancies due to oxygen vacancies are generated in HfO. Furthermore, when oxygen ions exit to the gate as oxygen atoms, two electrons remain in HfO and enter oxygen deficient vacancies. Since the vacancy level is higher than the Fermi level in the polygate, electrons move to the Fermi level (Physics in Fermi Level Pinning at the PolySi / Hf-based High-K Oxide Interface K.Shiraishi, Univ.of Tsukuba, VL Tech.2004).
つまり、ゲート絶縁膜にHigh−K材料を用いることで、ゲートリークを抑えたままの微細化が可能になるが、低しきい値化が困難であるため、高速動作が可能な半導体集積回路の実現が難しくなるという問題点があった。 In other words, by using a High-K material for the gate insulating film, miniaturization can be performed while suppressing gate leakage, but it is difficult to reduce the threshold value, so that a semiconductor integrated circuit capable of high-speed operation can be obtained. There was a problem that it was difficult to realize.
そこで、本発明の課題は、半導体集積回路の高速動作の実現とゲートリークの抑制とを両立できる半導体集積回路を提案することにある。 Accordingly, an object of the present invention is to propose a semiconductor integrated circuit capable of realizing both high-speed operation of the semiconductor integrated circuit and suppression of gate leakage.
上記課題を解決する為に、請求項1に記載の発明は、第1の動作速度を有する第1の回路部分と、前記第1の動作速度より速い第2の動作速度を有する第2の回路部分とを備え、前記第1の回路部分は、High−K材料のゲート絶縁膜を有する第1のトランジスタを含み、前記第2の回路部分は、非High−K材料のゲート絶縁膜を有し、前記第1のトランジスタよりもしきい値の低い第2のトランジスタを含むものである。
In order to solve the above problems, the invention according to
請求項1に記載の発明によれば、第1の動作速度を有する第1の回路部分と、第1の動作速度より速い第2の動作速度を有する第2の回路部分とを備え、第1の回路部分は、High−K材料のゲート絶縁膜を有する第1のトランジスタを含むので、半導体集積回路のゲートリーク電流を低減でき、また、第2の回路部分は、非High−K材料のゲート絶縁膜を有し、第1のトランジスタよりもしきい値の低い第2のトランジスタを含むので、半導体集積回路の高速動作を実現でき、よって半導体集積回路の高速動作の実現とゲートリークを抑制とを両立できる。 According to the first aspect of the present invention, the first circuit portion having the first operation speed and the second circuit portion having the second operation speed higher than the first operation speed are provided. Since the circuit portion of FIG. 1 includes the first transistor having the gate insulating film of the High-K material, the gate leakage current of the semiconductor integrated circuit can be reduced, and the second circuit portion includes the gate of the non-High-K material. Since the second transistor having an insulating film and having a threshold value lower than that of the first transistor is included, high-speed operation of the semiconductor integrated circuit can be realized, and thus high-speed operation of the semiconductor integrated circuit and gate leakage can be suppressed. Can be compatible.
<実施の形態1>
この実施の形態に係る半導体集積回路(LSI)1は、図1の様に、半導体基板3と、半導体基板3の表層に形成されその表層を各素子形成領域に区分する素子間分離絶縁膜5と、半導体基板3の各素子間形成領域上にゲート絶縁膜7a,8aを介して形成されたゲート電極7,8と、各ゲート絶縁膜7a,8aの両側に形成されたドレイン・ソース領域9とを備えて構成される。尚、図1では便宜上2つのトランジスタのみが図示されている。
<
As shown in FIG. 1, a semiconductor integrated circuit (LSI) 1 according to this embodiment includes a semiconductor substrate 3 and an element isolation insulating film 5 formed on the surface layer of the semiconductor substrate 3 and dividing the surface layer into element formation regions. And
この半導体集積回路1は、動作速度が比較的遅い第1のパス(第1の動作速度を有する第1の回路部分)16と、動作速度が比較的速い第2のパス(第1の動作速度より速い動作速度を有する第2の回路部分)15とを備え、第1のパス16は、High−K材料(HfO2やHfSiONなどの下記の通常の材料よりも誘電率の高い材料(誘電率の比較的高い材料))のゲート絶縁膜8aを有する第1のトランジスタを含み、第2のパス15は、非High−K材料(SiO2やSiONなどの通常の材料(誘電率の比較的低い))のゲート絶縁膜7aを有し、前記第1のトランジスタよりもしきい値の低い第2のトランジスタを含んで構成される。
This semiconductor integrated
また、High−K材料で形成されたゲート絶縁膜8aは、非High−K材料で形成されたゲート絶縁膜7aよりも厚く形成される。 Further, the gate insulating film 8a formed of the High-K material is formed thicker than the gate insulating film 7a formed of the non-High-K material.
この様にこの半導体集積回路1では、全てのトランジスタをHigh−K材料のゲート絶縁膜を有するトランジスタにせずに、動作速度が比較的遅い第1のパス16に非High−K材料のゲート絶縁膜8aを有するトランジスタを含む様にしている。その理由は以下の通りである。
As described above, in this semiconductor integrated
即ち、背景技術で述べた様に、High−K材料でゲート絶縁膜を形成したトランジスタは低しきい値の実現(即ちトランジスタの高速動作化の実現)が困難であるため、High−K材料でゲート絶縁膜を形成したトランジスタだけで構成されたLSIでは、従来のスケーリングに従った高速動作化は困難である。他方、低しきい値化が可能な非High−K材料(通常の材料)でゲート絶縁膜を形成したトランジスタだけで構成されたLSIでは、LSI全体のゲートリークが無視できない大きさになる。 That is, as described in the background art, a transistor having a gate insulating film formed of a High-K material is difficult to realize a low threshold (that is, to realize a high-speed operation of the transistor). In an LSI composed only of a transistor having a gate insulating film, it is difficult to achieve high-speed operation according to conventional scaling. On the other hand, in an LSI including only a transistor in which a gate insulating film is formed of a non-High-K material (ordinary material) capable of lowering the threshold, the gate leak of the entire LSI cannot be ignored.
しかしながら、高速なLSIを実現しようとするとき、LSIの全てのパスの全てのトランジスタが低しきい値のトランジスタである必要はない。一例としてクロック同期のラッチを用いた論理回路の場合を考える(図2)。 However, when trying to realize a high-speed LSI, it is not necessary that all transistors in all paths of the LSI are low threshold transistors. As an example, consider the case of a logic circuit using a clock-synchronized latch (FIG. 2).
図2に示される理論回路に含まれる全ての論理素子a1,b1〜b3,c1〜c7内の全てのトランジスタは、High−K材料のゲート絶縁膜を有するトランジスタであるとする。図2より、各パスA,B,Cの論理段数の大小関係は、パスAの理論段数(理論段数1)<パスBの理論段数(理論段数3)<パスCの理論段数(理論段数7)であるので、各パスA,B,Cの遅延の大小関係は、パスAの遅延<パスBの遅延<パスCの遅延となる。パスA,B,Cのみを含むこの理論回路の動作速度(動作周波数)は、最も遅いパスCの遅延によって決定される。これは、論理回路のスペックは最も遅いパスの遅延によってのみ決定され、その他のパスの遅延は影響を及ぼさないことを意味する。そのため、この論理回路の動作速度を大きくするには、最も遅いパスCの遅延を小さくすればよい(即ちパスCの動作速度を速くすればよい)。 It is assumed that all the transistors in all the logic elements a1, b1 to b3, c1 to c7 included in the theoretical circuit shown in FIG. 2 are transistors having a gate insulating film made of a High-K material. As shown in FIG. 2, the relationship between the number of logical stages of paths A, B, and C is as follows. The number of theoretical stages of path A (theoretical stage number 1) <the number of theoretical stages of path B (theoretical stage number 3) Therefore, the relationship between the delays of the paths A, B, and C is such that the delay of the path A <the delay of the path B <the delay of the path C. The operating speed (operating frequency) of this theoretical circuit including only paths A, B, and C is determined by the delay of the slowest path C. This means that the spec of the logic circuit is determined only by the delay of the slowest path and the delays of the other paths have no effect. Therefore, in order to increase the operation speed of this logic circuit, the delay of the slowest path C can be reduced (that is, the operation speed of path C can be increased).
そこで、この点に注目し、図3のように、パスC上の全ての論理素子c1〜c7内のトランジスタを、非High−K材料(通常の材料)のゲート絶縁膜を有すると共に低しきい値(例えば他のパスA,B上のトランジスタよりも低いしきい値)のトランジスタにする。これによりパスCの遅延は小さくなり(即ちパスCの動作速度は速くなり)、論理回路全体の高速動作が可能になる。他方、パスAおよびパスB上の論理素子a1,b1〜b3内のトランジスタについては、High−K材料のゲート絶縁膜を有するトランジスタとする。これにより、論理回路内の全てのパスA,B,C上の各論理素子a1,b1〜b3,c1〜c7内のトランジスタを非High−K材料のゲート絶縁膜を有するトランジスタにした場合よりも、回路全体のゲートリークを小さくできる。 Therefore, paying attention to this point, as shown in FIG. 3, the transistors in all the logic elements c1 to c7 on the path C have a gate insulating film made of a non-High-K material (ordinary material) and a low threshold. A transistor having a value (for example, a threshold value lower than that of transistors on other paths A and B) is selected. As a result, the delay of the path C is reduced (that is, the operation speed of the path C is increased), and the high-speed operation of the entire logic circuit is enabled. On the other hand, the transistors in the logic elements a1, b1 to b3 on the path A and the path B are transistors having a gate insulating film made of a High-K material. As a result, the transistors in the logic elements a1, b1 to b3, c1 to c7 on all the paths A, B, and C in the logic circuit are made to be transistors having a gate insulating film made of a non-High-K material. The gate leakage of the entire circuit can be reduced.
図2および図3ではパスが3つ(パスA,B,C)の場合で説明したが、実際のLSIではパスCのような高速動作が必要なパス(動作速度が相対的に速いパス)は一部であるため、そのような一部のパスには、非High−K材料のゲート絶縁膜を有すると共に低しきい値(他のパス上のトランジスタよりも低いしきい値)のトランジスタを含ませ、その他の大部分のパス(動作速度が相対的に遅いパス)は、High−K材料のゲート絶縁膜を有するトランジスタを含ませる。これにより回路の高速動作を実現しつつ回路全体のゲートリークを低減できる。 2 and 3, the case where there are three paths (paths A, B, and C) has been described. However, in an actual LSI, a path that requires high-speed operation such as path C (a path with a relatively high operating speed). Therefore, in some of such paths, a transistor having a gate insulating film made of a non-High-K material and having a low threshold (threshold lower than those on other paths) is used. In addition, most other paths (passes with relatively low operating speed) include transistors having a gate insulating film of a High-K material. As a result, gate leakage of the entire circuit can be reduced while realizing high-speed operation of the circuit.
この様な理由で、この半導体集積回路1では、全てのトランジスタをHigh−K材料のゲート絶縁膜を有するトランジスタにせずに、高速動作が求められるパス(動作速度が相対的に速いパス)は非High−K材料のゲート絶縁膜を有するトランジスタを含み、その他のパス(動作速度が相対的に遅いパス)はHigh−K材料のゲート絶縁膜を有するトランジスタを含む様にする。
For this reason, in this semiconductor integrated
尚、図3では、パスC上の全ての論理素子c1〜c7内のトランジスタ(即ちパス単位でトランジスタ)を非High−K材料のゲート絶縁膜を有するトランジスタとしたが、要求スペックによっては、図4の様にパスC上の一部の論理素子c4〜c7内のトランジスタだけを非High−K材料のゲート絶縁膜を有するトランジスタとしてもよく、また、図5の様にパスCの両端のラッチ回路LachC-1,LachC-2内のトランジスタも非High−K材料のゲート絶縁膜を有するトランジスタとしてもよく、また、図6の様にパスCだけでなくパスBの一部の論理素子b2,b3内のトランジスタも非High−K材料のゲート絶縁膜を有するトランジスタにするなど、必要とされる動作速度に応じて様々な実施方法が考えられる。 In FIG. 3, the transistors in all the logic elements c1 to c7 on the path C (that is, transistors in units of paths) are transistors having a gate insulating film made of a non-High-K material. 4, only the transistors in some of the logic elements c4 to c7 on the path C may be transistors having a gate insulating film made of a non-High-K material, and the latches at both ends of the path C as shown in FIG. The transistors in the circuits LachC-1 and LachC-2 may also be transistors having a gate insulating film made of a non-High-K material. In addition to the path C as shown in FIG. Various implementation methods are conceivable depending on the required operation speed, such as a transistor having a gate insulating film made of a non-High-K material for the transistor in b3.
以上の様に構成された半導体集積回路1によれば、第1の動作速度を有する(即ち動作速度が比較的遅い)第1の回路部分(ここではパス)16と、第1の動作速度よりも速い動作速度を有する(即ち動作速度が比較的速い)第2の回路部分(ここではパス)15とを備え、第1の回路部分16は、High−K材料のゲート絶縁膜8aを有する第1のトランジスタを含み、半導体集積回路1のゲートリーク電流を低減でき、また、第2の回路部分15は、非High−K材料のゲート絶縁膜7aを有し、前記第1のトランジスタよりもしきい値の低い第2のトランジスタを含むので、半導体集積回路1の高速動作を実現でき、よって半導体集積回路1の高速動作の実現とゲートリークを抑制とを両立できる。
According to the semiconductor integrated
また、High−K材料で形成されるゲート絶縁膜8aは、非High−K材料で形成されるゲート絶縁膜7aよりも厚く形成されので、High−K材料で形成されるゲート絶縁膜7aでのゲートリークをより低減できる。 Further, since the gate insulating film 8a formed of the High-K material is formed thicker than the gate insulating film 7a formed of the non-High-K material, the gate insulating film 7a formed of the High-K material Gate leakage can be further reduced.
また、上記の様にパス単位で、非High−K材料のゲート絶縁膜を有するトランジスタからなる回路部分(パスC)を形成する場合は、パス単位で効果的に半導体集積回路1の高速動作の実現とゲートリークの抑制とを両立できる。
Further, when forming a circuit portion (path C) made of a transistor having a gate insulating film made of a non-High-K material in units of paths as described above, the semiconductor integrated
尚、半導体集積回路1の所定の内部回路の高速化且つ低ゲートリーク化(ゲートリークの抑制)を実現すべく、第1および第2の回路部分16,15を当該所定の内部回路内の回路部分だけに適用してもよい。
The first and
<実施の形態2>
上記の実施の形態1において更に、High−K材料では特にPチャネルトランジスタの低しきい値化が困難なことに注目して、動作速度が比較的速い第2の回路部分(例えばパス)15を、非High−K材料のゲート絶縁膜を有し、前記第1のトランジスタよりもしきい値の低いPチャネルトランジスタと、High−K材料のゲート絶縁膜を有し、前記第1のトランジスタよりもしきい値の低いNチャネルトランジスタとを含む様に構成してもよい。
<
Further, in the first embodiment, the second circuit portion (for example, the path) 15 having a relatively high operation speed is provided by paying attention to the fact that it is difficult to reduce the threshold value of the P-channel transistor particularly with the High-K material. A P-channel transistor having a non-High-K material gate insulating film and having a threshold value lower than that of the first transistor; and a High-K material gate insulating film having a threshold value higher than that of the first transistor. A low-value N-channel transistor may be included.
こうする事により、半導体集積回路1のゲートリークの抑制を重視しつつ、半導体集積回路1の高速動作の実現とゲートリークの抑制とを両立できる。
By doing so, it is possible to achieve both high-speed operation of the semiconductor integrated
<実施の形態3>
上記の実施の形態2において更に、動作速度が相対的に速い第2の回路部分15において、High−K材料のゲート絶縁膜を有し、前記第1のトランジスタよりもしきい値の低いNチャネルトランジスタと、非High−K材料のゲート絶縁膜を有し、前記第1のトランジスタよりもしきい値の低いNチャネルトランジスタとを含む様に構成してもよい。
<Embodiment 3>
Further, in the second embodiment, in the second circuit portion 15 having a relatively high operation speed, an N-channel transistor having a gate insulating film of a High-K material and having a threshold value lower than that of the first transistor. And an N-channel transistor having a gate insulating film made of a non-High-K material and having a threshold value lower than that of the first transistor.
この様に、第2の回路部分15のうちの一部のNチャネルトランジスタを、High−K材料のゲート絶縁膜を有すると共に前記第1のトランジスタよりもしきい値の低いNチャネルトランジスタにすれば、より一層半導体集積回路1のゲートリークの抑制を重視しつつ、半導体集積回路1の高速動作の実現とゲートリークの抑制とを両立できる。
In this way, if some of the N-channel transistors in the second circuit portion 15 are N-channel transistors having a gate insulating film of a High-K material and having a threshold value lower than that of the first transistor, It is possible to achieve both high-speed operation of the semiconductor integrated
<実施の形態4>
上記の実施の形態1,2,3では、パス単位で、非High−K材料のゲート絶縁膜を有するトランジスタからなる回路部分を形成する場合を説明したが、キャッシュメモリに用いるメモリブロックなど、予め高速動作が求められるブロックに関して、ブロック単位でトランジスタのゲート絶縁膜を非High−K材料で形成するなど、ブロック単位で非High−K材料のゲート絶縁膜を有するトランジスタからなる回路部分を形成する場合を考えてもよい。
<Embodiment 4>
In the first, second, and third embodiments, the case where a circuit portion including a transistor having a gate insulating film made of a non-High-K material is formed on a pass-by-pass basis. For a block requiring high-speed operation, a circuit portion including a transistor having a non-High-K material gate insulating film is formed on a block basis, such as forming a gate insulating film of a transistor on a block basis using a non-High-K material. You may think.
この様にした場合は、ブロック単位で効果的に半導体集積回路1の高速動作の実現とゲートリークの抑制とを両立できる。
In such a case, it is possible to achieve both realization of high-speed operation of the semiconductor integrated
<実施の形態5>
上記の実施の形態1において更に、トランジスタのゲート電極7,8への印加電圧を制御する電圧制御手段を備え、その電圧制御手段により、非High−K材料のゲート絶縁膜7を有するトランジスタに対し、未使用中またはスリープ中は、電源遮断するかまたは印加電圧を低下させる様にしてもよい。
<Embodiment 5>
In the first embodiment, voltage control means for controlling the voltage applied to the
その様にする場合の半導体集積回路(LSI)1Bの一例を図7に示す。図7の半導体集積回路1Bは、電源電圧Vddが印加された電源電圧供給線11と、例えば接地電圧Vgrdが印加された接地電圧供給線13と、それぞれ各電圧供給線11,13間に設けられ、トランジスタ等の素子で構成された1つ以上(図では2つ)の回路部分(例えばパスやブロック)(内部回路)15,16と、電源電圧供給線11と各回路部分15,16との間に設けられた電圧制御手段17,18とを備える。この構成の下では、電源電圧供給線11からの電源電圧は、各電圧制御手段17,18により電圧調整されて各回路部分15,16に供給される。
An example of a semiconductor integrated circuit (LSI) 1B in such a case is shown in FIG. The semiconductor integrated circuit 1B of FIG. 7 is provided between the power supply
回路部分15は、動作速度が相対的に速い回路部分であり、この回路部分15は、非High−K材料のゲート絶縁膜を有すると共に低いしきい値(回路部分16を構成する後述のトランジスタよりも低いしきい値)のトランジスタを含んで構成される。また、回路部分16は、動作速度が相対的に遅い回路部分であり、この回路部分16は、High−K材料のゲート絶縁膜を有するトランジスタを含んで構成される。
The circuit portion 15 is a circuit portion having a relatively high operation speed. The circuit portion 15 has a gate insulating film made of a non-High-K material and has a low threshold value (from a transistor described later constituting the circuit portion 16). (Which also has a low threshold). The
電圧制御手段17は、その制御端子17aに入力される制御信号により制御され、未使用中またはスリープ中は、回路部分15(即ち回路部分15内のトランジスタ)に対して、電源遮断するかまたは印加電圧を低下させる。また、電圧制御手段18は、その制御端子18aに入力される制御信号により制御され、未使用中またはスリープ中も、回路部分16(即ち回路部分16内のトランジスタ)に対して電源電圧を印加する。
The voltage control means 17 is controlled by a control signal input to the control terminal 17a. When not in use or in sleep, the voltage control means 17 shuts off or applies power to the circuit portion 15 (that is, a transistor in the circuit portion 15). Reduce voltage. The voltage control means 18 is controlled by a control signal input to the
以上の様に構成された半導体集積回路1Bによれば、電圧制御手段17により、非High−K材料のゲート絶縁膜7aを有するトランジスタに対しては、未使用中またはスリープ中は、電源遮断させるかまたは印加電圧を低下させるので、非High−K材料のゲート絶縁膜7aを有するトランジスタでのゲートリークを低減できる。 According to the semiconductor integrated circuit 1B configured as described above, the voltage control means 17 causes the power supply to the transistor having the gate insulating film 7a made of non-High-K material to be shut off when not in use or during sleep. Alternatively, since the applied voltage is lowered, gate leakage in the transistor having the gate insulating film 7a made of a non-High-K material can be reduced.
<実施の形態6>
上記の実施の形態5において更に、電圧制御手段18により回路部分16に対しても(即ちHigh−K材料のゲート絶縁膜を有するトランジスタに対しても)、未使用中またはスリープ中は、電源遮断するかまたは印加電圧を低下させる様にしてもよい。
<Embodiment 6>
Further, in the fifth embodiment, the voltage control means 18 also shuts off the power supply to the circuit portion 16 (that is, to a transistor having a gate insulating film made of a High-K material), or when not in use or in sleep mode. Alternatively, the applied voltage may be lowered.
この様にすれば、High−K材料のゲート絶縁膜8aを有するトランジスタでのゲートリークを更に低減できる。 In this way, gate leakage in the transistor having the gate insulating film 8a made of High-K material can be further reduced.
1 半導体集積回路、3 半導体基板、5 素子間分離絶縁膜、7a,8a ゲート絶縁膜、7,8 ゲート電極、11 電源電圧供給線、13 接地電圧供給線、15 回路部分(第2のパス)、16 回路部分(第1のパス)、17,18 電圧制御手段。
DESCRIPTION OF
Claims (8)
前記第1の動作速度より速い第2の動作速度を有する第2の回路部分とを備え、
前記第1の回路部分は、High−K材料のゲート絶縁膜を有する第1のトランジスタを含み、
前記第2の回路部分は、非High−K材料のゲート絶縁膜を有し、前記第1のトランジスタよりもしきい値の低い第2のトランジスタを含むことを特徴とする半導体集積回路。 A first circuit portion having a first operating speed;
A second circuit portion having a second operating speed that is faster than the first operating speed,
The first circuit portion includes a first transistor having a gate insulating film of High-K material;
2. The semiconductor integrated circuit according to claim 1, wherein the second circuit portion includes a second transistor having a gate insulating film made of a non-High-K material and having a threshold value lower than that of the first transistor.
前記第2の回路部分は、
前記非High−K材料のゲート絶縁膜を有し、前記第1のトランジスタよりもしきい値の低いPチャネルトランジスタと、
前記High−K材料のゲート絶縁膜を有し、前記第1のトランジスタよりもしきい値の低いNチャネルトランジスタとを含むことを特徴とする請求項1に記載の半導体集積回路。 The second transistor is a P-channel transistor;
The second circuit portion is
A P-channel transistor having a gate insulating film of the non-High-K material and having a threshold value lower than that of the first transistor;
The semiconductor integrated circuit according to claim 1, further comprising: an N-channel transistor having a gate insulating film of the High-K material and having a threshold value lower than that of the first transistor.
前記High−K材料のゲート絶縁膜を有し、前記第1のトランジスタよりもしきい値の低いNチャネルトランジスタと、
前記非High−K材料のゲート絶縁膜を有し、前記第1のトランジスタよりもしきい値の低いNチャネルトランジスタとを含むことを特徴とする請求項2に記載の半導体集積回路。 The second circuit portion is
An N-channel transistor having a gate insulating film of the High-K material and having a threshold value lower than that of the first transistor;
3. The semiconductor integrated circuit according to claim 2, further comprising: an N-channel transistor having a gate insulating film made of the non-High-K material and having a threshold value lower than that of the first transistor.
前記電圧制御手段は、前記非High−K材料のゲート絶縁膜を有するトランジスタに対し、未使用中またはスリープ中は、電源遮断するかまたは印加電圧を低下させることを特徴とする請求項1〜請求項5の何れかに記載の半導体集積回路。 Voltage control means for controlling the voltage applied to the gate electrode of the transistor;
The voltage control means cuts off the power or lowers the applied voltage when the transistor having the gate insulating film of the non-High-K material is not used or in the sleep state. 6. The semiconductor integrated circuit according to any one of items 5.
The semiconductor integrated circuit according to claim 1, wherein the first and second circuits are circuit portions in an internal circuit of the semiconductor integrated circuit.
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JP2005317838A JP2007128931A (en) | 2005-11-01 | 2005-11-01 | Semiconductor integrated circuit |
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