JP2007116203A - Method for manufacturing semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To enable an alignment mark to be surely recognized after a post electrode is formed in a manufacturing process of a CSP. <P>SOLUTION: When a resist film 55, for forming a post electrode 10 on a silicon substrate 2 in a wafer state, is exposed, an exposure mask for forming the post electrode is employed for a semiconductor element forming region 1A, and an exposure mask for forming an alignment post electrode is employed for an alignment mark forming region 21A. Consequently, in the semiconductor element forming region 1A, only the post electrode 10 is formed, and in the alignment mark forming region 21A, only a temporary alignment post electrode 22 and a regular alignment post electrode 23 are formed. Here, the temporary alignment post electrode 22 has a function for temporarily positioning the silicon substrate 2 in a wafer state, and the regular alignment post electrode 23 has a function for actually positioning the silicon substrate 2 in a wafer state. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

この発明は半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device.

従来、半導体集積回路ウエハに形成された接続パッドに外部接続用のポスト電極を形成する際、フォトマスクのアライメントは、ウエハのオリエンテーションフラットを使用した場合には、誤差が大きくなるため、接続パッドの周縁部を被覆する絶縁膜の開口部を基準として行うようにしていた。しかしながら、ポスト電極の数が増大したり、その配列ピッチが微少化するに伴い、絶縁膜の開口部を基準とするアライメントでは精度を維持することができなくなってきている。このため、接続パッドに直接アライメントマークを形成するように改善したものがある（例えば、特許文献１参照）。   Conventionally, when a post electrode for external connection is formed on a connection pad formed on a semiconductor integrated circuit wafer, the alignment of the photomask has a large error when the orientation flat of the wafer is used. This is done based on the opening of the insulating film covering the peripheral edge. However, as the number of post electrodes increases and the arrangement pitch becomes smaller, it is impossible to maintain accuracy with alignment based on the opening of the insulating film. For this reason, there is an improvement in which an alignment mark is directly formed on a connection pad (see, for example, Patent Document 1).

特許文献１に記載された方法は、接続パッドの周縁または周縁部近傍に金属薄膜の欠落部分により形成したアライメントマークを設け、このアライメントマークをウエハの対角線両端部近傍に設けてウエハ全体のセッティングを行うものである。   In the method described in Patent Document 1, an alignment mark formed by a missing portion of a metal thin film is provided in the periphery of the connection pad or in the vicinity of the periphery, and this alignment mark is provided in the vicinity of both ends of the diagonal line of the wafer to set the entire wafer Is what you do.

特開平１１−１９５６６７号公報JP-A-11-195667

ところで、近年、半導体集積回路ウエハ全面にポスト電極を形成した後、半導体集積回路ウエハ上の全面に封止材を形成し、全ポスト電極をこの封止材で充填してパッケージングを行い、この後、ダイシングにより各半導体集積回路素子に分離する、所謂、ウエハレベルパッケージ（ＷＬＰ）が開発されている。このウエハレベルパッケージでは、半導体集積回路ウエハ上に封止材を成膜し、ポスト電極の上面露出および封止材の平坦化のための研磨をした後、各ポスト電極上面への半田印刷、半田ボール搭載、パッケージ裏面への捺印等、ポスト電極形成後にアライメントの必要な工程がある。   By the way, in recent years, after forming a post electrode on the entire surface of the semiconductor integrated circuit wafer, a sealing material is formed on the entire surface of the semiconductor integrated circuit wafer, and all the post electrodes are filled with this sealing material to perform packaging. Later, a so-called wafer level package (WLP) has been developed in which each semiconductor integrated circuit element is separated by dicing. In this wafer level package, a sealing material is deposited on a semiconductor integrated circuit wafer, polished to expose the top surface of the post electrode and flatten the sealing material, and then solder printing and soldering on the top surface of each post electrode There are processes that require alignment after the formation of the post electrodes, such as ball mounting and marking on the back of the package.

然るに、上記特許文献１に記載された方法では、アライメントマーク形成後、実際には、半導体集積回路ウエハの全面に下地金属層を形成して全ての接続パッド上を覆うため、この下地金属層上にポスト電極を形成した後にはアライメントマークとしての機能は消失してしまう。   However, in the method described in Patent Document 1, after the alignment mark is formed, the base metal layer is actually formed on the entire surface of the semiconductor integrated circuit wafer to cover all the connection pads. After the post electrode is formed, the function as the alignment mark is lost.

このため、ポスト電極形成後の各工程におけるアライメントは、封止材から露出されたポスト電極上面の形状をアライメントマークとして行っているが、このようにすると、アライメントマークとしてのポスト電極とそうでないポスト電極との識別が困難となり、誤認識率の高いものとなっていた。   For this reason, the alignment in each step after the formation of the post electrode is performed by using the shape of the upper surface of the post electrode exposed from the sealing material as an alignment mark. It was difficult to discriminate from the electrode, and the recognition rate was high.

そこで、この発明は、ポスト電極形成後において、アライメントマークを確実に認識し、アライメントを効率的に行うことができる半導体装置の製造方法を提供することを目的とする。   SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor device capable of reliably recognizing an alignment mark and performing alignment efficiently after forming a post electrode.

請求項１に記載の発明は、各々複数のポスト電極を有する複数の半導体素子形成領域と、該半導体素子形成領域と同じ平面サイズを有し、互いに異なる形状であって、仮位置決めを行なうための仮アライメント用ポスト電極と本位置決めを行なうための本アライメント用ポスト電極とを有するアライメントマーク形成領域とを備えた半導体基板の製造方法であって、前記ポスト電極および前記アライメント用ポスト電極を形成するためのレジスト膜を、ポスト電極形成用露光マスクを用いた露光とアライメント用ポスト電極形成用露光マスクを用いた露光とを行なって、前記半導体素子形成領域に前記ポスト電極形成用の開口部を形成し、前記アライメントマーク形成領域に前記仮アライメント用ポスト電極形成用の開口部および前記本アライメント用ポスト電極形成用の開口部を形成し、各開口部内に、それぞれ、前記ポスト電極、前記仮アライメント用ポスト電極および前記本アライメント用ポスト電極を形成し、各ポスト電極の周囲を、前記ポスト電極、前記仮アライメント用ポスト電極および前記本アライメント用ポスト電極の上面を露出する封止膜で覆うことを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記仮アライメント用ポスト電極をその平面形状が円形状または正方形状となるように形成し、前記本アライメント用ポスト電極をその平面形状がほぼＬ字形状またはほぼ十字形状となるように形成することを特徴とするものである。
請求項３に記載の発明は、請求項１に記載の発明において、前記ポスト電極形成用露光マスクと前記アライメント用ポスト電極形成用露光マスクとは１つの露光マスクの別々のフィールドに形成されていることを特徴とするものである。
請求項４に記載の発明は、請求項３に記載の発明において、前記アライメントマーク形成領域は前記半導体基板の左上、右上、左下および右下に設けられ、前記アライメント用ポスト電極形成用露光マスク用フィールドに左上用、右上用、左下用および右下用のアライメント用ポスト電極形成用露光マスクが２行２列で形成され、前記各アライメント用ポスト電極形成用露光マスクを用いて前記レジスト膜の左上、右上、左下および右下を露光することを特徴とするものである。
請求項５に記載の発明は、請求項４に記載の発明において、前記１つの露光マスクの他の２つのフィールドに絶縁膜形成用露光マスクおよび再配線形成用露光マスクが形成されていることを特徴とするものである。
請求項６に記載の発明は、請求項１に記載の発明において、前記仮アライメント用ポスト電極を用いて仮アライメントを行い、レンズ倍率を高くして、前記本アライメント用ポスト電極を用いて本アライメントを行うことを特徴とするものである。
請求項７に記載の発明は、請求項６に記載の発明において、前記仮アライメント用ポスト電極の平面形状は円形状または正方形状であり、前記本アライメント用ポスト電極の平面形状はほぼＬ字形状またはほぼ十字形状であることを特徴とするものである。
請求項８に記載の発明は、請求項６に記載の発明において、前記半導体基板の位置合わせを行う前記ポスト電極形成後の工程として、半田ボール形成、マーク形成、ダイシングのいずれかが含まれることを特徴とするものである。 According to the first aspect of the present invention, there are provided a plurality of semiconductor element forming regions each having a plurality of post electrodes, the same planar size as the semiconductor element forming regions, different shapes, and for temporary positioning A method for manufacturing a semiconductor substrate comprising an alignment mark forming region having a temporary alignment post electrode and a main alignment post electrode for performing main positioning, wherein the post electrode and the alignment post electrode are formed. The resist film is subjected to exposure using a post electrode forming exposure mask and exposure using an alignment post electrode forming exposure mask to form an opening for forming the post electrode in the semiconductor element forming region. In the alignment mark formation region, the temporary alignment post electrode forming opening and the main array are formed. Forming an opening for forming a post electrode for the attachment, and forming the post electrode, the temporary alignment post electrode, and the main alignment post electrode in each opening, and surrounding the post electrodes around the post The upper surface of the electrode, the temporary alignment post electrode, and the main alignment post electrode is covered with an exposed sealing film.
According to a second aspect of the present invention, in the first aspect of the present invention, the temporary alignment post electrode is formed so that a planar shape thereof is a circular shape or a square shape, and the main alignment post electrode is formed as a flat surface. It is characterized in that it is formed so as to have a substantially L shape or a substantially cross shape.
The invention according to claim 3 is the invention according to claim 1, wherein the post electrode forming exposure mask and the alignment post electrode forming exposure mask are formed in different fields of one exposure mask. It is characterized by this.
According to a fourth aspect of the present invention, in the invention of the third aspect, the alignment mark forming regions are provided on the upper left, upper right, lower left and lower right of the semiconductor substrate, and for the alignment post electrode forming exposure mask. In the field, upper left, upper right, lower left and lower right alignment post electrode forming exposure masks are formed in two rows and two columns, and the upper left of the resist film is formed using each of the alignment post electrode forming exposure masks. The upper right, the lower left and the lower right are exposed.
According to a fifth aspect of the invention, in the invention of the fourth aspect, an insulating mask forming exposure mask and a rewiring forming exposure mask are formed in the other two fields of the one exposure mask. It is a feature.
According to a sixth aspect of the present invention, in the first aspect of the invention, temporary alignment is performed using the temporary alignment post electrode, the lens magnification is increased, and the main alignment post electrode is used. It is characterized by performing.
The invention according to claim 7 is the invention according to claim 6, wherein the planar shape of the temporary alignment post electrode is circular or square, and the planar shape of the alignment post electrode is substantially L-shaped. Alternatively, it is characterized by having a substantially cross shape.
The invention according to claim 8 is the invention according to claim 6, wherein the post-electrode formation process for aligning the semiconductor substrate includes any of solder ball formation, mark formation, and dicing. It is characterized by.

この発明によれば、半導体素子形成領域にポスト電極形成用の開口部を形成し、アライメントマーク形成領域に仮アライメント用ポスト電極形成用の開口部および本アライメント用ポスト電極形成用の開口部を形成し、各開口部内に、それぞれ、ポスト電極、仮アライメント用ポスト電極および本アライメント用ポスト電極を形成し、各ポスト電極の周囲を、前記ポスト電極、前記仮アライメント用ポスト電極および前記本アライメント用ポスト電極の上面を露出する封止膜で覆っているので、ポスト電極形成後においてアライメントマークを確実に認識し、アライメントを効率的に行うことができる。   According to the present invention, the opening for forming the post electrode is formed in the semiconductor element forming region, and the opening for forming the temporary alignment post electrode and the opening for forming the alignment post electrode are formed in the alignment mark forming region. A post electrode, a temporary alignment post electrode, and a main alignment post electrode are formed in each opening, and the post electrode, the temporary alignment post electrode, and the main alignment post are formed around each post electrode. Since the upper surface of the electrode is covered with an exposed sealing film, the alignment mark can be reliably recognized after the post electrode is formed, and alignment can be performed efficiently.

図１はこの発明の一実施形態としての半導体素子の平面図を示し、図２は図１のII−II線に沿う断面図を示す。この半導体素子１は、ＣＳＰ(chip size package)と呼ばれるものであり、平面正方形状のシリコン基板２を備えている。シリコン基板２の上面中央部には所定の機能の半導体集積回路（図示せず）が設けられ、上面周辺部にはアルミニウム系金属等からなる複数の接続パッド３が半導体集積回路に接続されて設けられている。   FIG. 1 is a plan view of a semiconductor element as one embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along line II-II in FIG. The semiconductor element 1 is called a CSP (chip size package) and includes a silicon substrate 2 having a planar square shape. A semiconductor integrated circuit (not shown) having a predetermined function is provided at the center of the upper surface of the silicon substrate 2, and a plurality of connection pads 3 made of aluminum-based metal are provided at the periphery of the upper surface so as to be connected to the semiconductor integrated circuit. It has been.

接続パッド３の中央部を除くシリコン基板２の上面には酸化シリコンや窒化シリコン等からなる絶縁膜４が設けられ、接続パッド３の中央部は絶縁膜４に設けられた開口部５を介して露出されている。絶縁膜４の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる保護膜（絶縁膜）６が設けられている。この場合、絶縁膜４の開口部５に対応する部分における保護膜６には開口部７が設けられている。   An insulating film 4 made of silicon oxide, silicon nitride, or the like is provided on the upper surface of the silicon substrate 2 except for the central portion of the connection pad 3. Exposed. A protective film (insulating film) 6 made of epoxy resin, polyimide resin or the like is provided on the upper surface of the insulating film 4. In this case, an opening 7 is provided in the protective film 6 in a portion corresponding to the opening 5 of the insulating film 4.

両開口部５、７を介して露出された接続パッド３の上面から保護膜６の上面の所定の箇所にかけて銅等からなる下地金属層８が設けられている。下地金属層８の上面には銅からなる再配線９が設けられている。再配線９の接続パッド部上面には銅からなるポスト電極１０が設けられている。   A base metal layer 8 made of copper or the like is provided from the upper surface of the connection pad 3 exposed through both openings 5 and 7 to a predetermined portion of the upper surface of the protective film 6. A rewiring 9 made of copper is provided on the upper surface of the base metal layer 8. A post electrode 10 made of copper is provided on the upper surface of the connection pad portion of the rewiring 9.

再配線９を含む保護膜６の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる封止膜１１がその上面がポスト電極１０の上面と面一となるように設けられている。したがって、ポスト電極１０の上面は露出されている。この場合、ポスト電極１０の平面形状は円形状となっている。そして、ポスト電極１０の露出された上面には半田ボール１２が設けられている。   A sealing film 11 made of epoxy resin, polyimide resin or the like is provided on the upper surface of the protective film 6 including the rewiring 9 so that the upper surface is flush with the upper surface of the post electrode 10. Therefore, the upper surface of the post electrode 10 is exposed. In this case, the planar shape of the post electrode 10 is circular. A solder ball 12 is provided on the exposed upper surface of the post electrode 10.

次に、図３は図１および図２に示す半導体素子１を製造した際に同時に得られるアライメントマーク付素子の一例の平面図を示し、図４は図３のIV−IV線に沿う断面図を示す。このアライメントマーク付素子２１の一部の構造は、半導体素子１の一部の構造と同じとなっている。   Next, FIG. 3 shows a plan view of an example of an element with an alignment mark obtained at the same time when the semiconductor element 1 shown in FIGS. 1 and 2 is manufactured, and FIG. 4 is a sectional view taken along line IV-IV in FIG. Indicates. A part of the structure of the alignment mark-equipped element 21 is the same as a part of the structure of the semiconductor element 1.

すなわち、アライメントマーク付素子２１の一部では、半導体素子１のシリコン基板２の平面サイズと同じ平面サイズを有するシリコン基板２の上面中央部に所定の機能の半導体集積回路（図示せず）が設けられ、上面周辺部には複数の接続パッド３が半導体集積回路に接続されて設けられ、接続パッド３の中央部を除くシリコン基板２の上面に絶縁膜４が設けられ、接続パッド３の中央部が絶縁膜４に設けられた開口部５を介して露出されている。   That is, in a part of the element 21 with the alignment mark, a semiconductor integrated circuit (not shown) having a predetermined function is provided at the center of the upper surface of the silicon substrate 2 having the same planar size as that of the silicon substrate 2 of the semiconductor element 1. A plurality of connection pads 3 are connected to the semiconductor integrated circuit at the periphery of the upper surface, and an insulating film 4 is provided on the upper surface of the silicon substrate 2 excluding the center portion of the connection pad 3. Is exposed through an opening 5 provided in the insulating film 4.

そして、アライメントマーク付素子２１の他部では、開口部５を介して露出された接続パッド３の上面を含む絶縁膜４の上面に保護膜６が設けられている。この場合、絶縁膜４の開口部５に対応する部分における保護膜６には開口部は形成されていない。保護膜６の上面中央部および右下には下地金属層８が設けられている。各下地金属層８の上面には仮アライメント用ポスト電極２２および本アライメント用ポスト電極２３が設けられている。保護膜６の上面には封止膜１１がその上面が両アライメント用ポスト電極２２、２３の上面と面一となるように設けられている。   In the other part of the alignment mark-equipped element 21, a protective film 6 is provided on the upper surface of the insulating film 4 including the upper surface of the connection pad 3 exposed through the opening 5. In this case, no opening is formed in the protective film 6 in a portion corresponding to the opening 5 of the insulating film 4. A base metal layer 8 is provided at the center of the upper surface of the protective film 6 and at the lower right. A temporary alignment post electrode 22 and a main alignment post electrode 23 are provided on the upper surface of each base metal layer 8. The sealing film 11 is provided on the upper surface of the protective film 6 so that the upper surface thereof is flush with the upper surfaces of the alignment post electrodes 22 and 23.

この場合、仮アライメント用ポスト電極２２の平面形状は円形状となっている。本アライメント用ポスト電極２３の平面形状は、仮アライメント用ポスト電極２２の平面形状である円形状と異なり、ほぼＬ字形状となっている。そして、仮アライメント用ポスト電極２２は、後述するウエハ状態のシリコン基板の仮位置決めを行なうためのものであり、比較的大きめに形成され、例えば、直径１ｍｍである。本アライメント用ポスト電極２３は、後述するウエハ状態のシリコン基板の本位置決めを行なうためのものであり、比較的小さめに形成され、例えば、一辺の長さ０．４５ｍｍ、幅０．１５ｍｍである。   In this case, the planar shape of the temporary alignment post electrode 22 is circular. The planar shape of the alignment post electrode 23 is substantially L-shaped, unlike the circular shape that is the planar shape of the temporary alignment post electrode 22. The temporary alignment post electrode 22 is used for temporary positioning of a silicon substrate in a wafer state, which will be described later, and is formed to be relatively large, and has a diameter of, for example, 1 mm. The post electrode 23 for alignment is used for the main positioning of a silicon substrate in a wafer state, which will be described later. The post electrode 23 is formed relatively small, and has a side length of 0.45 mm and a width of 0.15 mm, for example.

次に、上記構成の半導体素子１を複数個有する半導体装置の製造方法の一例について説明する。まず、図５に示すように、ウエハ状態のシリコン基板（半導体基板）２を用意する。ここで、図５において、縦線と横線とで囲まれた正方形状で無印の領域は半導体素子形成領域１Ａであり、×印の領域はアライメントマーク形成領域２１Ａである。この場合、アライメントマーク形成領域２１Ａは、半導体素子形成領域１Ａと同じ平面サイズを有し、シリコン基板２の左上、右上、左下および右下の４箇所に設けられている。   Next, an example of a method for manufacturing a semiconductor device having a plurality of semiconductor elements 1 having the above configuration will be described. First, as shown in FIG. 5, a silicon substrate (semiconductor substrate) 2 in a wafer state is prepared. Here, in FIG. 5, the square and unmarked region surrounded by the vertical and horizontal lines is the semiconductor element formation region 1A, and the region marked by X is the alignment mark formation region 21A. In this case, the alignment mark formation region 21A has the same planar size as the semiconductor element formation region 1A, and is provided at four locations on the upper left, upper right, lower left and lower right of the silicon substrate 2.

次に、図６は図５のほぼVI−VI線に沿う断面図を示す。この状態では、半導体素子形成領域１Ａとアライメントマーク形成領域２１Ａとは同じ構造となっている。すなわち、ウエハ状態のシリコン基板２の各領域１Ａ、２１Ａにおける上面中央部には半導体集積回路（図示せず）が形成され、上面周辺部にはアルミニウム系金属等からなる接続パッド３が半導体集積回路に接続されて形成されている。   Next, FIG. 6 shows a sectional view taken substantially along the line VI-VI in FIG. In this state, the semiconductor element formation region 1A and the alignment mark formation region 21A have the same structure. That is, a semiconductor integrated circuit (not shown) is formed at the center of the upper surface of each region 1A, 21A of the silicon substrate 2 in the wafer state, and connection pads 3 made of aluminum-based metal or the like are formed at the periphery of the upper surface of the semiconductor integrated circuit. It is connected to and formed.

接続パッド３の中央部を除くシリコン基板２の上面には酸化シリコン等からなる絶縁膜４が形成され、接続パッド３の中央部は絶縁膜４に形成された開口部５を介して露出されている。なお、アライメントマーク形成領域２１Ａと半導体素子形成領域１Ａとの間にはダイシングライン３１が設けられている。   An insulating film 4 made of silicon oxide or the like is formed on the upper surface of the silicon substrate 2 excluding the central portion of the connection pad 3, and the central portion of the connection pad 3 is exposed through an opening 5 formed in the insulating film 4. Yes. A dicing line 31 is provided between the alignment mark formation region 21A and the semiconductor element formation region 1A.

次に、この製造方法で使用する露光マスクについて、図７および図８を参照して説明する。図７に示す露光マスク３２は、第１〜第４のフィールド３３〜３６を有している。第１のフィールド３３には、２行２列の４つの半導体素子形成領域１Ａに対応して、保護膜（絶縁膜）形成用露光マスク３３Ａが２行２列に形成されている。この場合、保護膜形成用露光マスク３３Ａでは、図示していないが、保護膜６をパターン形成するためのフォトレジストがポジ型の場合には、保護膜６の開口部７形成領域以外の領域に遮光部が形成されている。   Next, an exposure mask used in this manufacturing method will be described with reference to FIGS. The exposure mask 32 shown in FIG. 7 has first to fourth fields 33 to 36. In the first field 33, a protective film (insulating film) forming exposure mask 33A is formed in two rows and two columns corresponding to four semiconductor element formation regions 1A in two rows and two columns. In this case, although not shown in the protective film forming exposure mask 33A, when the photoresist for patterning the protective film 6 is a positive type, the protective film 6 is exposed to a region other than the region where the opening 7 is formed. A light shielding portion is formed.

第２のフィールド３４には、２行２列の４つの半導体素子形成領域１Ａに対応して、再配線形成用露光マスク３４Ａが２行２列に形成されている。この場合、再配線形成用露光マスク３４Ａでは、図示していないが、再配線９を電解メッキにより形成するためのフォトレジストがポジ型の場合には、再配線９形成領域以外の領域に遮光部が形成されている。   In the second field 34, a rewiring formation exposure mask 34A is formed in two rows and two columns corresponding to four semiconductor element formation regions 1A in two rows and two columns. In this case, although not shown in the rewiring formation exposure mask 34A, when the photoresist for forming the rewiring 9 by electrolytic plating is a positive type, a light shielding portion is formed in a region other than the rewiring 9 formation region. Is formed.

第３のフィールド３５には、２行２列の４つの半導体素子形成領域１Ａに対応して、ポスト電極形成用露光マスク３５Ａが２行２列に形成されている。この場合、ポスト電極形成用露光マスク３５Ａでは、ポスト電極１０を電解メッキにより形成するためのフォトレジストがネガ型の場合には、ポスト電極１０形成領域に対応する部分に円形状の遮光部３５ａが形成されている。   In the third field 35, post electrode forming exposure masks 35A are formed in two rows and two columns corresponding to four semiconductor element forming regions 1A in two rows and two columns. In this case, in the exposure mask 35A for forming the post electrode, when the photoresist for forming the post electrode 10 by electrolytic plating is a negative type, a circular light shielding portion 35a is provided in a portion corresponding to the post electrode 10 formation region. Is formed.

第４のフィールド３６は、空きフィールドとなっている。露光マスク３２に空きフィールドとしての第４のフィールド３６を設けている理由は、後述の如く、図８に示す第２の露光マスク４１が有効なフィールドとして第１〜第４のフィールド４２〜４５を有するため、フィールド数を第２の露光マスク４１に合わせるためである。   The fourth field 36 is an empty field. The reason why the fourth field 36 as an empty field is provided in the exposure mask 32 is that the first to fourth fields 42 to 45 are effective fields for the second exposure mask 41 shown in FIG. This is because the number of fields is matched with the second exposure mask 41.

図８に示す露光マスク４１は、第１〜第４のフィールド４２〜４５を有している。第１のフィールド４２には、図５で左上のアライメントマーク形成領域２１Ａに対応して、１つのアライメント用ポスト電極形成用露光マスク４２Ａが形成されている。この場合、アライメント用ポスト電極形成用露光マスク４２Ａでは、中央部に円形状の遮光部４２ａが形成され、右下にほぼＬ字形状の遮光部４２ｂが当該露光マスクの右下角部に沿って形成されている。   The exposure mask 41 shown in FIG. 8 has first to fourth fields 42 to 45. In the first field 42, one alignment post electrode forming exposure mask 42A is formed corresponding to the upper left alignment mark forming region 21A in FIG. In this case, in the alignment post electrode forming exposure mask 42A, a circular light shielding portion 42a is formed at the center, and a substantially L-shaped light shielding portion 42b is formed along the lower right corner of the exposure mask at the lower right. Has been.

第２のフィールド４３には、図５で右上のアライメントマーク形成領域２１Ａに対応して、１つのアライメント用ポスト電極形成用露光マスク４３Ａが形成されている。この場合、アライメント用ポスト電極形成用露光マスク４３Ａでは、中央部に円形状の遮光部４３ａが形成され、左下にほぼＬ字形状の遮光部４３ｂが当該露光マスクの左下角部に沿って形成されている。   In the second field 43, one alignment post electrode forming exposure mask 43A is formed corresponding to the upper right alignment mark forming region 21A in FIG. In this case, in the alignment post electrode forming exposure mask 43A, a circular light shielding portion 43a is formed at the center, and a substantially L-shaped light shielding portion 43b is formed along the lower left corner of the exposure mask at the lower left. ing.

第３のフィールド４４には、図５で左下のアライメントマーク形成領域２１Ａに対応して、１つのアライメント用ポスト電極形成用露光マスク４４Ａが形成されている。この場合、アライメント用ポスト電極形成用露光マスク４４Ａでは、中央部に円形状の遮光部４４ａが形成され、右上にほぼＬ字形状の遮光部４４ｂが当該露光マスクの右上角部に沿って形成されている。   In the third field 44, one alignment post electrode forming exposure mask 44A is formed corresponding to the alignment mark forming region 21A in the lower left in FIG. In this case, in the alignment post electrode forming exposure mask 44A, a circular light shielding portion 44a is formed at the center, and a substantially L-shaped light shielding portion 44b is formed at the upper right along the upper right corner of the exposure mask. ing.

第４のフィールド４５には、図５で右下のアライメントマーク形成領域２１Ａに対応して、１つのアライメント用ポスト電極形成用露光マスク４５Ａが形成されている。この場合、アライメント用ポスト電極形成用露光マスク４５Ａでは、中央部に円形状の遮光部４５ａが形成され、左上にほぼＬ字形状の遮光部４５ｂが当該露光マスクの左上角部に沿って形成されている。   In the fourth field 45, one alignment post electrode forming exposure mask 45A is formed corresponding to the lower right alignment mark forming region 21A in FIG. In this case, in the alignment post electrode forming exposure mask 45A, a circular light shielding portion 45a is formed at the center, and a substantially L-shaped light shielding portion 45b is formed along the upper left corner of the exposure mask at the upper left. ing.

さて、図６に示すものを用意したら、次に、図９に示すように、開口部５を介して露出された接続パッド３を含む絶縁膜４の上面全体にエポキシ系樹脂等からなる保護膜６を形成する。次に、保護膜６の上面にポジ型のレジスト膜３２をパターン形成するが、この場合、保護膜６の上面全体にポジ型のレジスト膜５１を形成し、次いで、露光を行なう。   6 is prepared, next, as shown in FIG. 9, a protective film made of epoxy resin or the like on the entire upper surface of the insulating film 4 including the connection pads 3 exposed through the openings 5. 6 is formed. Next, a positive resist film 32 is patterned on the upper surface of the protective film 6. In this case, a positive resist film 51 is formed on the entire upper surface of the protective film 6, and then exposure is performed.

すなわち、図７に示す露光マスク３２の第１のフィールド３３に２行２列に形成された保護膜形成用露光マスク３３Ａを用いて、図５に示す半導体素子形成領域１Ａに対して２行２列毎にステップ露光を行なう。すると、半導体素子形成領域１Ａにおけるレジスト膜５１の絶縁膜４の開口部５に対応する部分が露光される。   That is, using the protective film forming exposure mask 33A formed in 2 rows and 2 columns in the first field 33 of the exposure mask 32 shown in FIG. Step exposure is performed for each column. Then, the part corresponding to the opening 5 of the insulating film 4 of the resist film 51 in the semiconductor element formation region 1A is exposed.

次に、現像を行なうと、絶縁膜４の開口部５に対応する部分におけるレジスト膜５１に開口部５２が形成される。次に、図１０に示すように、レジスト膜５１をマスクとして保護膜６をエッチングすると、レジスト膜５１の開口部５２下における保護膜６に開口部７が形成される。一方、アライメントマーク形成領域２１Ａにおいては、レジスト膜５１は露光されないため、レジスト膜５１に開口部は形成されず、したがって絶縁膜４の開口部５に対応する部分における保護膜６にも開口部は形成されない。次に、レジスト膜５１を剥離する。   Next, when development is performed, an opening 52 is formed in the resist film 51 in a portion corresponding to the opening 5 of the insulating film 4. Next, as shown in FIG. 10, when the protective film 6 is etched using the resist film 51 as a mask, an opening 7 is formed in the protective film 6 below the opening 52 of the resist film 51. On the other hand, since the resist film 51 is not exposed in the alignment mark formation region 21A, no opening is formed in the resist film 51. Therefore, the opening is also formed in the protective film 6 corresponding to the opening 5 of the insulating film 4. Not formed. Next, the resist film 51 is peeled off.

次に、図１１に示すように、両開口部５、７を介して露出された接続パッド３を含む保護膜６の上面全体に下地金属層８を形成する。この場合、下地金属層８は、無電解メッキにより形成された銅層のみであってもよく、またスパッタにより形成された銅層のみであってもよく、さらにスパッタにより形成されたチタン等の薄膜層上にスパッタにより銅層を形成したものであってもよい。   Next, as shown in FIG. 11, a base metal layer 8 is formed on the entire upper surface of the protective film 6 including the connection pads 3 exposed through the openings 5 and 7. In this case, the base metal layer 8 may be only a copper layer formed by electroless plating, or may be only a copper layer formed by sputtering, and a thin film such as titanium formed by sputtering. A copper layer may be formed on the layer by sputtering.

次に、下地金属層８の上面にポジ型のレジスト膜５３をパターン形成するが、この場合、下地金属層８の上面全体にポジ型のレジスト膜５３を形成し、次いで、露光を行なう。すなわち、図７に示す露光マスク３２の第２のフィールド３４に２行２列に形成された再配線形成用露光マスク３４Ａを用いて、図５に示す半導体素子形成領域１Ａに対して２行２列毎にステップ露光を行なう。すると、半導体素子形成領域１Ａにおけるレジスト膜５３の再配線９形成領域に対応する部分が露光される。   Next, a positive resist film 53 is patterned on the upper surface of the base metal layer 8. In this case, the positive resist film 53 is formed on the entire upper surface of the base metal layer 8, and then exposure is performed. That is, using the rewiring forming exposure mask 34A formed in the second field 34 of the second field 34 of the exposure mask 32 shown in FIG. Step exposure is performed for each column. Then, a portion corresponding to the rewiring 9 formation region of the resist film 53 in the semiconductor element formation region 1A is exposed.

次に、現像を行なうと、再配線９形成領域に対応する部分におけるレジスト膜５３に開口部５４が形成される。次に、下地金属層８をメッキ電流路として銅の電解メッキを行なうと、レジスト膜５３の開口部５４内における下地金属層８の上面に再配線９が形成される。一方、アライメントマーク形成領域２１Ａにおいては、レジスト膜５３は露光されないため、レジスト膜５３に開口部は形成されず、したがって下地金属層８の上面に再配線も形成されない。次に、レジスト膜５３を剥離する。   Next, when development is performed, an opening 54 is formed in the resist film 53 in a portion corresponding to the rewiring 9 formation region. Next, when copper is electroplated using the base metal layer 8 as a plating current path, the rewiring 9 is formed on the upper surface of the base metal layer 8 in the opening 54 of the resist film 53. On the other hand, in the alignment mark formation region 21A, the resist film 53 is not exposed, so that no opening is formed in the resist film 53, and therefore no rewiring is formed on the upper surface of the base metal layer 8. Next, the resist film 53 is peeled off.

次に、図１２に示すように、再配線９を含む下地金属層８の上面にネガ型のメッキレジスト膜５５をパターン形成するが、この場合、再配線９を含む下地金属層８の上面全体にネガ型のメッキレジスト膜５５を形成し、次いで、露光を行なう。すなわち、図７に示す露光マスク３２の第３のフィールド３５に２行２列に形成されたポスト電極形成用露光マスク３５Ａを用いて、図５に示す半導体素子形成領域１Ａに対して２行２列毎にステップ露光を行なう。すると、半導体素子形成領域１Ａにおけるレジスト膜５５のポスト電極１０形成領域に対応する部分以外が露光される。   Next, as shown in FIG. 12, a negative plating resist film 55 is formed on the upper surface of the base metal layer 8 including the rewiring 9. In this case, the entire upper surface of the base metal layer 8 including the rewiring 9 is formed. Then, a negative type plating resist film 55 is formed and then exposed. That is, by using the post electrode forming exposure mask 35A formed in the second field 2 in the third field 35 of the exposure mask 32 shown in FIG. Step exposure is performed for each column. Then, a portion other than the portion corresponding to the post electrode 10 formation region of the resist film 55 in the semiconductor element formation region 1A is exposed.

また、図８に示す露光マスク４１の第１のフィールド４２に形成された１つのアライメント用ポスト電極形成用露光マスク４２Ａを用いて、図５で左上のアライメントマーク形成領域２１Ａに対して露光を行なう。すると、図５で左上のアライメントマーク形成領域２１Ａにおけるレジスト膜５５の両アライメント用ポスト電極２２、２３形成領域に対応する部分以外が露光される。   Further, the upper left alignment mark forming region 21A in FIG. 5 is exposed using one alignment post electrode forming exposure mask 42A formed in the first field 42 of the exposure mask 41 shown in FIG. . Then, the portions other than the portions corresponding to the formation regions of the alignment post electrodes 22 and 23 of the resist film 55 in the upper left alignment mark formation region 21A in FIG. 5 are exposed.

また、図８に示す露光マスク４１の第２〜第４のフィールド４３〜４５に形成されたアライメント用ポスト電極形成用露光マスク４３Ａ〜４５Ａを用いて、図５で残りの３つのアライメントマーク形成領域２１Ａに対して露光を行なう。すると、図５で残りの３つのアライメントマーク形成領域２１Ａにおけるレジスト膜５５の両アライメント用ポスト電極２２、２３形成領域に対応する部分以外が露光される。   Further, the remaining three alignment mark formation regions in FIG. 5 are formed using the alignment post electrode formation exposure masks 43A to 45A formed in the second to fourth fields 43 to 45 of the exposure mask 41 shown in FIG. 21A is exposed. Then, in FIG. 5, the remaining three alignment mark formation regions 21A other than the portions corresponding to the formation regions of the alignment post electrodes 22 and 23 of the resist film 55 are exposed.

次に、現像を行なうと、半導体素子形成領域１Ａでは、再配線９の接続パッド部つまりポスト電極１０形成領域に対応する領域におけるレジスト膜５５に開口部５６が形成される。また、アライメントマーク形成領域２１Ａでは、両アライメント用ポスト電極２２、２３形成領域に対応する領域におけるレジスト膜５５に開口部５７、５８が形成される。   Next, when development is performed, in the semiconductor element formation region 1A, an opening 56 is formed in the resist film 55 in a region corresponding to the connection pad portion of the rewiring 9, that is, the post electrode 10 formation region. In the alignment mark formation region 21A, openings 57 and 58 are formed in the resist film 55 in regions corresponding to the alignment post electrode 22 and 23 formation regions.

次に、下地金属層８をメッキ電流路として銅の電解メッキを行うと、半導体素子形成領域１Ａでは、レジスト膜５５の開口部５６内における再配線９の接続パッド部上面にポスト電極１０が形成される。また、アライメントマーク形成領域２１Ａでは、レジスト膜５５の開口部５７、５８内における下地金属層８の上面に仮アライメント用ポスト電極２２および本アライメント用ポスト電極２３が形成される。次に、レジスト膜５５を剥離する。   Next, when copper is electroplated using the base metal layer 8 as a plating current path, the post electrode 10 is formed on the upper surface of the connection pad portion of the rewiring 9 in the opening 56 of the resist film 55 in the semiconductor element formation region 1A. Is done. In the alignment mark formation region 21A, the temporary alignment post electrode 22 and the main alignment post electrode 23 are formed on the upper surface of the base metal layer 8 in the openings 57 and 58 of the resist film 55. Next, the resist film 55 is peeled off.

次に、図１３に示すように、再配線９および両アライメント用ポスト電極２２、２３をマスクとして下地金属層８の不要な部分をエッチングして除去すると、半導体素子形成領域１Ａでは、再配線９下にのみ下地金属層８が残存され、アライメントマーク形成領域２１Ａでは、両アライメント用ポスト電極２２、２３下にのみ下地金属層８が残存される。   Next, as shown in FIG. 13, when unnecessary portions of the base metal layer 8 are removed by etching using the rewiring 9 and the alignment post electrodes 22 and 23 as masks, the rewiring 9 is formed in the semiconductor element formation region 1A. The underlying metal layer 8 remains only below, and the underlying metal layer 8 remains only below the alignment post electrodes 22 and 23 in the alignment mark formation region 21A.

次に、図１４に示すように、ポスト電極１０、再配線９および両アライメント用ポスト電極２２、２３を含む保護膜６の上面全体にエポキシ系樹脂等からなる封止膜１１をその厚さがポスト電極１０および両アライメント用ポスト電極２２、２３の高さよりもやや厚くなるように形成する。したがって、この状態では、ポスト電極１０および両アライメント用ポスト電極２２、２３の上面は封止膜１１によって覆われている。   Next, as shown in FIG. 14, the sealing film 11 made of epoxy resin or the like is formed on the entire upper surface of the protective film 6 including the post electrode 10, the rewiring 9, and the alignment post electrodes 22 and 23. The post electrode 10 and the alignment post electrodes 22 and 23 are formed so as to be slightly thicker. Accordingly, in this state, the upper surfaces of the post electrode 10 and the alignment post electrodes 22 and 23 are covered with the sealing film 11.

次に、封止膜１１、ポスト電極１０および両アライメント用ポスト電極２２、２３の上面側を適宜に研磨して除去することにより、図１５に示すように、ポスト電極１０および両アライメント用ポスト電極２２、２３の上面を露出させるとともに、この露出されたポスト電極１０および両アライメント用ポスト電極２２、２３の上面を含む封止膜１１の上面を平坦化する。   Next, by appropriately polishing and removing the upper surfaces of the sealing film 11, the post electrode 10, and both alignment post electrodes 22, 23, as shown in FIG. 15, the post electrode 10 and both alignment post electrodes are removed. The top surfaces of the sealing film 11 including the exposed top surfaces of the post electrode 10 and the alignment post electrodes 22 and 23 are planarized.

次に、図１６に示すように、ポスト電極１０の上面に半田ボール１２を形成する。次に、シリコン基板２の下面において各半導体素子形成領域１Ａに対応する領域の所定の箇所に所定のマーク（捺印）を形成する。次に、図１７に示すように、ダイシングライン３１で切断すると、図１および図２に示す半導体素子１が複数個得られ、また、図３および図４に示すアライメントマーク付素子２１が４個得られる。   Next, as shown in FIG. 16, solder balls 12 are formed on the upper surface of the post electrode 10. Next, a predetermined mark (printing) is formed at a predetermined position in a region corresponding to each semiconductor element formation region 1 </ b> A on the lower surface of the silicon substrate 2. Next, as shown in FIG. 17, by cutting along the dicing line 31, a plurality of semiconductor elements 1 shown in FIGS. 1 and 2 are obtained, and four elements 21 with alignment marks shown in FIGS. 3 and 4 are obtained. can get.

ところで、ポスト電極１０形成工程後における半田ボール１２形成工程、マーク（捺印）形成工程およびダイシング工程では、ウエハ状態のシリコン基板２の位置合わせを行なう必要がある。また、各ポスト電極１０の上面に半田ボール１２を形成する前に、各ポスト電極１０の上面に半田層を印刷する場合があり、この場合にも、位置合わせが必要である。さらに、マーク（捺印）形成工程後でダイシング工程前に電気的コンタクト検査工程を行なう場合も、ウエハ状態のシリコン基板２の位置合わせを行なう必要がある。このような場合には、アライメントマーク形成領域２１Ａに形成された両アライメント用ポスト電極２２、２３をアライメントマークとして使用する。   Incidentally, in the solder ball 12 forming step, the mark (printing) forming step and the dicing step after the post electrode 10 forming step, it is necessary to align the silicon substrate 2 in the wafer state. In some cases, a solder layer is printed on the upper surface of each post electrode 10 before the solder ball 12 is formed on the upper surface of each post electrode 10. In this case, alignment is necessary. Further, when the electrical contact inspection process is performed after the mark (printing) forming process and before the dicing process, it is necessary to align the silicon substrate 2 in the wafer state. In such a case, the alignment post electrodes 22 and 23 formed in the alignment mark formation region 21A are used as alignment marks.

すなわち、ポスト電極１０が形成された半導体素子形成領域１Ａと同じ平面サイズを有するアライメントマーク形成領域２１Ａにアライメント用ポスト電極２２、２３を形成しているので、ウエハ状態のシリコン基板２の位置合わせを行なうとき、アライメントマーク形成領域２１Ａに形成されたアライメント用ポスト電極２２、２３をアライメントマークとして容易に認識することができ、アライメントマーク誤認識の発生を防止することができる。   That is, since the alignment post electrodes 22 and 23 are formed in the alignment mark formation region 21A having the same planar size as the semiconductor element formation region 1A in which the post electrode 10 is formed, the alignment of the silicon substrate 2 in the wafer state is performed. When performed, the alignment post electrodes 22 and 23 formed in the alignment mark formation region 21A can be easily recognized as alignment marks, and the occurrence of erroneous alignment mark recognition can be prevented.

この場合、仮アライメント用ポスト電極２２は、その平面形状が円形状で、ポスト電極１０の平面形状と同じであるが、その直径が１ｍｍとポスト電極１０の直径（例えば、０．２５ｍｍ）よりもかなり大きい上、アライメントマーク形成領域２１Ａに形成されているため、ポスト電極１０と誤認識されることはない。   In this case, the provisional alignment post electrode 22 has a circular planar shape, which is the same as the planar shape of the post electrode 10, but the diameter is 1 mm and the diameter of the post electrode 10 (for example, 0.25 mm). Since it is quite large and is formed in the alignment mark formation region 21A, it is not erroneously recognized as the post electrode 10.

ところで、仮アライメント用ポスト電極２３は、ウエハ状態のシリコン基板２の仮位置決めを行なうためのものであり、本アライメント用ポスト電極２３は、ウエハ状態のシリコン基板２の本位置決めを行なうためのものである。例えば、ダイシング装置に、仮位置決め用カメラおよび本位置決め用カメラを備えさせる。この場合、仮位置決め用カメラは、視野範囲が比較的広く、レンズ倍率が比較的低いものであり、本位置決め用カメラは、視野範囲が比較的狭く、レンズ倍率が比較的高いものである。   The temporary alignment post electrode 23 is for temporary positioning of the silicon substrate 2 in the wafer state, and the main alignment post electrode 23 is for main positioning of the silicon substrate 2 in the wafer state. is there. For example, the dicing apparatus is provided with a temporary positioning camera and a main positioning camera. In this case, the temporary positioning camera has a relatively wide field of view and a relatively low lens magnification, and the positioning camera has a relatively narrow field of view and a relatively high lens magnification.

そして、仮位置決めは、ウエハ状態のシリコン基板２上の本アライメント用ポスト電極２３を本位置決め用カメラの視野範囲内に収めるために行なう。本位置決めは、ダイシング装置の場合、ウエハ状態のシリコン基板２のダイシングライン３１をダイシングソーが正確に切断するようにするために行なうものであり、仮位置決め後の位置決めであるため、高精度の位置決めを行なうことができる。   The temporary positioning is performed so that the post-alignment electrode 23 on the silicon substrate 2 in the wafer state is within the field of view of the main-positioning camera. In the case of a dicing apparatus, this positioning is performed so that the dicing saw accurately cuts the dicing line 31 of the silicon substrate 2 in the wafer state. Can be performed.

しかも、この場合、本アライメント用ポスト電極２３の平面形状を、仮アライメント用ポスト電極２２の平面形状である円形状と異なり、ほぼＬ字形状としているので、両アライメント用ポスト電極２２、２３を混同することがなく、アライメントマーク誤認識の発生を確実に防止することができる。   In addition, in this case, the planar shape of the alignment post electrode 23 is substantially L-shaped, unlike the circular shape that is the planar shape of the temporary alignment post electrode 22, so the alignment post electrodes 22 and 23 are confused. Thus, it is possible to reliably prevent misrecognition of the alignment mark.

なお、上記実施形態では、図７および図８にそれぞれ示す第１および露光マスク３２、４１を用いているため、レチクルといわれるステップ露光用の露光マスクが２枚必要であり、露光マスク作成費用が嵩む上、ポスト電極形成工程で露光マスクを交換しなければならず、工程時間が長くなってしまう。そこで、次に、１枚の露光マスクで済む、他の露光マスクについて、図１８を参照して説明する。   In the above embodiment, since the first and exposure masks 32 and 41 shown in FIGS. 7 and 8 are used, two exposure masks for step exposure called a reticle are required, and the exposure mask production cost is low. In addition, the exposure mask must be exchanged in the post electrode forming process, and the process time becomes long. Accordingly, another exposure mask that requires only one exposure mask will be described with reference to FIG.

図１８に示す露光マスク３２において、図７に示す場合と異なる点は、第４のフィールド３６に、図８に示す４つのアライメント用ポスト電極形成用露光マスク４２Ａ〜４５Ａを２行２列に形成した点である。この場合、アライメント用ポスト電極形成用露光マスク４２Ａは右下に配置され、アライメント用ポスト電極形成用露光マスク４３Ａは左下に配置され、アライメント用ポスト電極形成用露光マスク４４Ａは右上に配置され、アライメント用ポスト電極形成用露光マスク４５Ａは左上に配置されている。   The exposure mask 32 shown in FIG. 18 is different from the case shown in FIG. 7 in that the four alignment post electrode formation exposure masks 42A to 45A shown in FIG. This is the point. In this case, the alignment post electrode forming exposure mask 42A is disposed at the lower right, the alignment post electrode forming exposure mask 43A is disposed at the lower left, and the alignment post electrode forming exposure mask 44A is disposed at the upper right. The post electrode forming exposure mask 45A is disposed on the upper left.

なお、露光マスク３２の第１〜第３のフィールド３３〜３５に形成される露光マスク数は、２行２列に限らず、例えば、２行４列としてもよい。この場合、例えば、図１９に示すように、第４のフィールド３６に、８つのアライメント用ポスト電極形成用露光マスク６１〜６８を２行４列に形成するようにしてもよい。ただし、この場合、アライメントマーク付素子（つまり半導体素子）の平面形状は長方形状であるため、アライメント用ポスト電極形成用露光マスク６１〜６８も長方形状となっている。   The number of exposure masks formed in the first to third fields 33 to 35 of the exposure mask 32 is not limited to 2 rows and 2 columns, and may be 2 rows and 4 columns, for example. In this case, for example, as shown in FIG. 19, eight alignment post-electrode forming exposure masks 61 to 68 may be formed in the fourth field 36 in two rows and four columns. However, in this case, since the planar shape of the alignment mark-equipped element (that is, the semiconductor element) is rectangular, the alignment post electrode forming exposure masks 61 to 68 are also rectangular.

そして、アライメント用ポスト電極形成用露光マスク６１では、左上にほぼＬ字形状の遮光部６１ａが当該露光マスクの左上角部に沿って形成されている。アライメント用ポスト電極形成用露光マスク６２では、右上にほぼＬ字形状の遮光部６２ａが当該露光マスクの右上角部に沿って形成されている。アライメント用ポスト電極形成用露光マスク６３では、左辺中央部に円形状の遮光部６３ａが形成されている。アライメント用ポスト電極形成用露光マスク６４では、右辺中央部に円形状の遮光部６４ａが形成されている。   In the alignment post electrode forming exposure mask 61, a substantially L-shaped light shielding portion 61a is formed on the upper left along the upper left corner of the exposure mask. In the alignment post electrode forming exposure mask 62, a substantially L-shaped light shielding portion 62a is formed on the upper right along the upper right corner of the exposure mask. In the alignment post electrode forming exposure mask 63, a circular light shielding portion 63a is formed at the center of the left side. In the alignment post electrode forming exposure mask 64, a circular light shielding portion 64a is formed at the center of the right side.

アライメント用ポスト電極形成用露光マスク６５では、左辺中央部に円形状の遮光部６５ａが形成されている。アライメント用ポスト電極形成用露光マスク６６では、右辺中央部に円形状の遮光部６６ａが形成されている。アライメント用ポスト電極形成用露光マスク６７では、左下にほぼＬ字形状の遮光部６７ａが当該露光マスクの左下角部に沿って形成されている。アライメント用ポスト電極形成用露光マスク６８は、右下にほぼＬ字形状の遮光部６８ａが当該露光マスクの右下角部に沿って形成されている。   In the alignment post electrode forming exposure mask 65, a circular light shielding portion 65a is formed at the center of the left side. In the alignment post electrode forming exposure mask 66, a circular light shielding portion 66a is formed at the center of the right side. In the alignment post electrode forming exposure mask 67, a substantially L-shaped light-shielding portion 67a is formed at the lower left along the lower left corner of the exposure mask. In the alignment post electrode forming exposure mask 68, a substantially L-shaped light shielding portion 68a is formed at the lower right along the lower right corner of the exposure mask.

また、露光マスク３２の第１〜第３のフィールド３３〜３５に形成される露光マスク数は、例えば、４行３列としてもよい。この場合、例えば、図２０に示すように、第４のフィールド３６に、１２のアライメント用ポスト電極形成用露光マスク７１〜８２を４行３列に形成するようにしてもよい。ただし、この場合も、アライメントマーク付素子（つまり半導体素子）の平面形状は長方形状であるため、アライメント用ポスト電極形成用露光マスク７１〜８２も長方形状となっている。また、無印のアライメント用ポスト電極形成用露光マスク７１、７４、７６、７７、７９、８２は、空きマスクで、遮光部は形成されていない。   The number of exposure masks formed in the first to third fields 33 to 35 of the exposure mask 32 may be, for example, 4 rows and 3 columns. In this case, for example, as shown in FIG. 20, twelve alignment post electrode forming exposure masks 71 to 82 may be formed in the fourth field 36 in four rows and three columns. However, in this case as well, since the planar shape of the alignment mark-equipped element (that is, the semiconductor element) is rectangular, the alignment post electrode forming exposure masks 71 to 82 are also rectangular. The unmarked alignment post electrode forming exposure masks 71, 74, 76, 77, 79, and 82 are empty masks and are not formed with a light shielding portion.

そして、アライメント用ポスト電極形成用露光マスク７２では、左上にほぼＬ字形状の遮光部７２ａが当該露光マスクの左上角部に沿って形成されている。アライメント用ポスト電極形成用露光マスク７３では、右上にほぼＬ字形状の遮光部７３ａが当該露光マスクの右上角部に沿って形成されている。アライメント用ポスト電極形成用露光マスク７５では、中央部に円形状の遮光部７５ａが形成されている。アライメント用ポスト電極形成用露光マスク７８では、中央部に円形状の遮光部７８ａが形成されている。アライメント用ポスト電極形成用露光マスク８０では、左下にほぼＬ字形状の遮光部８０ａが当該露光マスクの左下角部に沿って形成されている。アライメント用ポスト電極形成用露光マスク８１は、右下にほぼＬ字形状の遮光部８１ａが当該露光マスクの右下角部に沿って形成されている。   In the alignment post electrode forming exposure mask 72, a substantially L-shaped light shielding portion 72a is formed on the upper left along the upper left corner of the exposure mask. In the alignment post electrode forming exposure mask 73, a substantially L-shaped light shielding portion 73a is formed on the upper right along the upper right corner of the exposure mask. In the alignment post electrode forming exposure mask 75, a circular light shielding portion 75a is formed at the center. In the alignment post electrode forming exposure mask 78, a circular light shielding portion 78a is formed at the center. In the alignment post electrode forming exposure mask 80, a substantially L-shaped light-shielding portion 80a is formed at the lower left along the lower left corner of the exposure mask. In the alignment post electrode forming exposure mask 81, a substantially L-shaped light shielding portion 81a is formed at the lower right along the lower right corner of the exposure mask.

なお、仮アライメント用ポスト電極２２の平面形状は、円形状に限らず、例えば、正方形状としてもよい。また、本アライメント用ポスト電極２３の平面形状は、ほぼＬ字形状に限らず、例えば、ほぼ十字形状としてもよい。   The planar shape of the temporary alignment post electrode 22 is not limited to a circular shape, and may be a square shape, for example. Further, the planar shape of the alignment post electrode 23 is not limited to a substantially L shape, and may be a substantially cross shape, for example.

この発明の一実施形態としての半導体素子の平面図。The top view of the semiconductor element as one Embodiment of this invention. 図１のII−II線に沿う断面図。Sectional drawing which follows the II-II line | wire of FIG. 図１および図２に示す半導体素子を製造した際に同時に得られるアライメントマーク付素子の一例の平面図。The top view of an example of the element with an alignment mark obtained simultaneously when manufacturing the semiconductor element shown in FIG. 1 and FIG. 図３のIV−IV線に沿う断面図。Sectional drawing which follows the IV-IV line of FIG. 上記一実施形態における半導体素子を複数個有する半導体装置の製造に際し、当初用意したウエハ状態のシリコン基板の平面図。The top view of the silicon substrate of the wafer state initially prepared in the case of manufacture of the semiconductor device which has two or more semiconductor elements in the said one Embodiment. 図５のほぼVI−VI線に沿う断面図。Sectional drawing which follows the VI-VI line of FIG. 露光マスクの平面図。The top view of an exposure mask. 露光マスクの平面図。The top view of an exposure mask. 図６に続く工程の断面図。Sectional drawing of the process following FIG. 図９に続く工程の断面図。Sectional drawing of the process following FIG. 図１０に続く工程の断面図。Sectional drawing of the process following FIG. 図１１に続く工程の断面図。Sectional drawing of the process following FIG. 図１２に続く工程の断面図。Sectional drawing of the process following FIG. 図１３に続く工程の断面図。Sectional drawing of the process following FIG. 図１４に続く工程の断面図。FIG. 15 is a cross-sectional view of the process following FIG. 14. 図１５に続く工程の断面図。FIG. 16 is a cross-sectional view of the process following FIG. 15. 図１６に続く工程の断面図。FIG. 17 is a cross-sectional view of the process following FIG. 16. 他の露光マスクの平面図。The top view of other exposure masks. さらに他の露光マスクの一部の平面図。Furthermore, the top view of a part of other exposure mask. さらに他の露光マスクの一部の平面図。Furthermore, the top view of a part of other exposure mask.

符号の説明Explanation of symbols

１ 半導体素子
２ シリコン基板
６ 保護膜
８ 下地金属層
９ 再配線
１０ ポスト電極
１１ 封止膜
１２ 半田ボール
２１ アライメントマーク付素子
２２ 仮アライメント用ポスト電極
２３ 本アライメント用ポスト電極
１Ａ 半導体素子形成領域
２１Ａ アライメントマーク形成領域
３２ 露光マスク
３３Ａ 保護膜形成用露光マスク
３４Ａ 再配線形成用露光マスク
３５Ａ ポスト電極形成用露光マスク
４１ 露光マスク
４２Ａ〜４５Ａ アライメント用ポスト電極形成用露光マスク DESCRIPTION OF SYMBOLS 1 Semiconductor element 2 Silicon substrate 6 Protective film 8 Base metal layer 9 Rewiring 10 Post electrode 11 Sealing film 12 Solder ball 21 Element with alignment mark 22 Post electrode for temporary alignment 23 Post electrode for alignment 1A Semiconductor element formation area 21A Alignment Mark formation region 32 Exposure mask 33A Protective film formation exposure mask 34A Rewiring formation exposure mask 35A Post electrode formation exposure mask 41 Exposure mask 42A to 45A Alignment post electrode formation exposure mask

Claims (8)

各々複数のポスト電極を有する複数の半導体素子形成領域と、該半導体素子形成領域と同じ平面サイズを有し、互いに異なる形状であって、仮位置決めを行なうための仮アライメント用ポスト電極と本位置決めを行なうための本アライメント用ポスト電極とを有するアライメントマーク形成領域とを備えた半導体基板の製造方法であって、前記ポスト電極および前記アライメント用ポスト電極を形成するためのレジスト膜を、ポスト電極形成用露光マスクを用いた露光とアライメント用ポスト電極形成用露光マスクを用いた露光とを行なって、前記半導体素子形成領域に前記ポスト電極形成用の開口部を形成し、前記アライメントマーク形成領域に前記仮アライメント用ポスト電極形成用の開口部および前記本アライメント用ポスト電極形成用の開口部を形成し、各開口部内に、それぞれ、前記ポスト電極、前記仮アライメント用ポスト電極および前記本アライメント用ポスト電極を形成し、各ポスト電極の周囲を、前記ポスト電極、前記仮アライメント用ポスト電極および前記本アライメント用ポスト電極の上面を露出する封止膜で覆うことを特徴とする半導体装置の製造方法。   A plurality of semiconductor element forming regions each having a plurality of post electrodes, the same planar size as the semiconductor element forming region, and different shapes from each other. A method for manufacturing a semiconductor substrate including an alignment mark forming region having a post-alignment post electrode for performing a post-electrode forming resist film for forming the post electrode and the post-alignment electrode Exposure using an exposure mask and exposure using an exposure mask for forming an alignment post electrode are performed to form an opening for forming the post electrode in the semiconductor element formation region, and the temporary mark in the alignment mark formation region. Opening for forming post electrode for alignment and formation of post electrode for main alignment The post electrode, the temporary alignment post electrode, and the main alignment post electrode are formed in each opening, and the periphery of each post electrode is formed around the post electrode and the temporary alignment. A method of manufacturing a semiconductor device, wherein the post electrode and the upper surface of the alignment post electrode are covered with an exposed sealing film. 請求項１に記載の発明において、前記仮アライメント用ポスト電極をその平面形状が円形状または正方形状となるように形成し、前記本アライメント用ポスト電極をその平面形状がほぼＬ字形状またはほぼ十字形状となるように形成することを特徴とする半導体装置の製造方法。   2. The temporary alignment post electrode according to claim 1, wherein the planar shape is circular or square, and the alignment post electrode is substantially L-shaped or substantially cross-shaped. A method for manufacturing a semiconductor device, wherein the semiconductor device is formed to have a shape. 請求項１に記載の発明において、前記ポスト電極形成用露光マスクと前記アライメント用ポスト電極形成用露光マスクとは１つの露光マスクの別々のフィールドに形成されていることを特徴とする半導体装置の製造方法。   2. The semiconductor device according to claim 1, wherein the post electrode forming exposure mask and the alignment post electrode forming exposure mask are formed in different fields of one exposure mask. Method. 請求項３に記載の発明において、前記アライメントマーク形成領域は前記半導体基板の左上、右上、左下および右下に設けられ、前記アライメント用ポスト電極形成用露光マスク用フィールドに左上用、右上用、左下用および右下用のアライメント用ポスト電極形成用露光マスクが２行２列で形成され、前記各アライメント用ポスト電極形成用露光マスクを用いて前記レジスト膜の左上、右上、左下および右下を露光することを特徴とする半導体装置の製造方法。   The alignment mark formation region is provided in the upper left, upper right, lower left and lower right of the semiconductor substrate, and the alignment post electrode forming exposure mask field is used for upper left, upper right, and lower left. 1 and 2 are formed in 2 rows and 2 columns, and the upper left, upper right, lower left and lower right of the resist film are exposed using the alignment post electrode forming exposure masks. A method of manufacturing a semiconductor device. 請求項４に記載の発明において、前記１つの露光マスクの他の２つのフィールドに絶縁膜形成用露光マスクおよび再配線形成用露光マスクが形成されていることを特徴とする半導体装置の製造方法。   5. The method of manufacturing a semiconductor device according to claim 4, wherein an exposure mask for forming an insulating film and an exposure mask for forming a rewiring are formed in the other two fields of the one exposure mask. 請求項１に記載の発明において、前記仮アライメント用ポスト電極を用いて仮アライメントを行い、レンズ倍率を高くして、前記本アライメント用ポスト電極を用いて本アライメントを行うことを特徴とする半導体装置の製造方法。   The semiconductor device according to claim 1, wherein temporary alignment is performed using the temporary alignment post electrode, lens magnification is increased, and main alignment is performed using the main alignment post electrode. Manufacturing method. 請求項６に記載の発明において、前記仮アライメント用ポスト電極の平面形状は円形状または正方形状であり、前記本アライメント用ポスト電極の平面形状はほぼＬ字形状またはほぼ十字形状であることを特徴とする半導体装置の製造方法。   The planar shape of the temporary alignment post electrode is a circular shape or a square shape, and the planar shape of the main alignment post electrode is a substantially L shape or a substantially cross shape. A method for manufacturing a semiconductor device. 請求項６に記載の発明において、前記半導体基板の位置合わせを行う前記ポスト電極形成後の工程として、半田ボール形成、マーク形成、ダイシングのいずれかが含まれることを特徴とする半導体装置の製造方法。   7. The method of manufacturing a semiconductor device according to claim 6, wherein the post-electrode forming step for aligning the semiconductor substrate includes any of solder ball formation, mark formation, and dicing. .
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