JP2007096247A - Chip-type electronic part - Google Patents
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Abstract
Description
本発明は、例えばチップバリスタ等のチップ型電子部品に関するものである。 The present invention relates to a chip-type electronic component such as a chip varistor.
従来のチップ型電子部品としては、例えば特許文献1に記載されているように、ZnOを主成分とする材料からなる複数のバリスタ層と、各バリスタ層間に形成された内部電極と、内部電極と電気的に接続された外部端子電極とを備えたバリスタが知られている。
近年では、高速伝送用のチップバリスタの開発が進んでいる。高速伝送用のチップバリスタは、バリスタ部とインダクタ部とを有している。このようなチップバリスタを回路基板に実装する際に、誤ってインダクタ部が回路基板側となるように実装されると、インダクタ部のL値が減少してしまう。そのため、上記チップバリスタのような方向性のある素子を回路基板に実装するときには、素子の方向を識別する必要がある。 In recent years, chip varistors for high-speed transmission have been developed. A chip varistor for high-speed transmission has a varistor part and an inductor part. When such a chip varistor is mounted on a circuit board, if the inductor section is mistakenly mounted on the circuit board side, the L value of the inductor section decreases. Therefore, when a directional element such as the chip varistor is mounted on a circuit board, it is necessary to identify the direction of the element.
本発明の目的は、素子の方向を容易に且つ正確に識別することができるチップ型電子部品を提供することである。 An object of the present invention is to provide a chip-type electronic component that can easily and accurately identify the direction of an element.
本発明のチップ型電子部品は、ZnOを主成分とする材料を含有してなる素体を有するZnO系半導体素子と、素体の表面に形成され、ZnO系半導体素子の方向を識別するためのマークとを備え、マークはZrO2からなっていることを特徴とするものである。 The chip-type electronic component according to the present invention has a ZnO-based semiconductor element having an element body containing a material containing ZnO as a main component and a surface of the element body for identifying the direction of the ZnO-based semiconductor element. And the mark is made of ZrO 2 .
このようにZnO系半導体素子における素体の表面にマークを形成することにより、ZnO系半導体素子の方向が画像認識等により容易に分かるようになるので、ZnO系半導体素子の方向を確実に識別することができる。ここで、ZnOを主成分とする材料を含有してなる素体は、半導体化により着色される傾向にあるため、ZnO系半導体素子に対しては、ZrO2のような白いマークとするのが好適である。また、マークの材質をZrO2とした場合には、マークの材質を例えばMg(OH)2やTiO2とした場合に比べて、マークが剥がれにくく、変色しにくく、更には素子の特性を変化させることが少ない。このことは、本発明者等の実験等によって明らかにされている。従って、そのようなZrO2マークとすることにより、ZnO系半導体素子の特性に殆ど影響を及ぼすことなく、マークの高耐久性が実現されるようになる。 By forming the mark on the surface of the element body in the ZnO-based semiconductor element in this manner, the direction of the ZnO-based semiconductor element can be easily recognized by image recognition or the like, so that the direction of the ZnO-based semiconductor element is surely identified. be able to. Here, an element body containing a material containing ZnO as a main component tends to be colored by making it into a semiconductor. Therefore, for a ZnO-based semiconductor element, a white mark such as ZrO 2 is used. Is preferred. Further, when the mark material is ZrO 2 , the mark is less likely to be peeled off, discolored, and the characteristics of the element are changed as compared with the case where the mark material is Mg (OH) 2 or TiO 2 , for example. There is little to let you. This has been clarified by experiments of the present inventors. Therefore, by using such a ZrO 2 mark, high durability of the mark can be realized without substantially affecting the characteristics of the ZnO-based semiconductor element.
好ましくは、ZrO2からなるマークは、ZnO系半導体素子との同時焼成によって形成されたものである。焼成前の状態では、焼成後に比べて、ZnO系半導体素子の方向を容易に選別することが可能である。従って、ZrO2からなるマークをZnO系半導体素子との同時焼成によって形成することにより、方向性のあるZnO系半導体素子における素体の表面の適正な位置に確実にマークを形成することができる。また、素体の表面にマークを形成する工程の一部が焼成工程と一緒に実施されるので、チップ型電子部品の製造工程の簡略化を図ることができる。 Preferably, the mark made of ZrO 2 is formed by simultaneous firing with a ZnO-based semiconductor element. In the state before firing, the direction of the ZnO-based semiconductor element can be easily selected as compared with after firing. Therefore, by forming the mark made of ZrO 2 by simultaneous firing with the ZnO-based semiconductor element, the mark can be reliably formed at an appropriate position on the surface of the element body in the directional ZnO-based semiconductor element. Moreover, since a part of the process of forming the mark on the surface of the element body is performed together with the firing process, the manufacturing process of the chip-type electronic component can be simplified.
また、好ましくは、ZnO系半導体素子は、素体の一部を構成するバリスタ部と、バリスタ部に対して積層され、素体の他の一部を構成するインダクタ部とを有し、ZrO2からなるマークは、素体のインダクタ部側の表面に形成されている。この場合には、バリスタ部とインダクタ部とを有するZnO系半導体素子を回路基板に実装する際には、ZnO系半導体素子においてZrO2からなるマークが形成された表面が上面となるように実装することにより、誤ってインダクタ部が回路基板側になるように実装されることを簡単に防止できる。 Also, preferably, ZnO based semiconductor device includes a varistor portion constituting a part of the body, is laminated to the varistor portion, and a inductor portion constituting the other part of the body, ZrO 2 The mark made of is formed on the surface of the element body on the inductor portion side. In this case, when mounting a ZnO-based semiconductor element having a varistor part and an inductor part on a circuit board, the ZnO-based semiconductor element is mounted so that the surface on which the mark made of ZrO 2 is formed is the upper surface. Thus, it is possible to easily prevent the inductor portion from being erroneously mounted on the circuit board side.
本発明によれば、ZrO2からなるマークをZnO系半導体素子における素体の表面に形成したので、ZnO系半導体素子の方向を容易に且つ正確に識別することができる。これにより、例えばZnO系半導体素子を回路基板に実装する際に、ZnO系半導体素子の方向を間違えることを回避できる。また、マークの消滅及び変色が防止されるため、マークを確実に画像認識することができる。さらに、マークがZnO系半導体素子の特性に影響を及ぼすことも防止できる。 According to the present invention, since the mark made of ZrO 2 is formed on the surface of the element body in the ZnO-based semiconductor element, the direction of the ZnO-based semiconductor element can be easily and accurately identified. Thereby, for example, when mounting a ZnO-based semiconductor element on a circuit board, it is possible to avoid making a mistake in the direction of the ZnO-based semiconductor element. In addition, since the disappearance and discoloration of the mark are prevented, the image of the mark can be reliably recognized. Furthermore, it is possible to prevent the mark from affecting the characteristics of the ZnO-based semiconductor element.
以下、本発明に係わるチップ型電子部品の好適な実施形態について、図面を参照して詳細に説明する。 DESCRIPTION OF EMBODIMENTS Hereinafter, a preferred embodiment of a chip-type electronic component according to the present invention will be described in detail with reference to the drawings.
図1は、本発明に係わるチップ型電子部品の一実施形態を示す斜視図である。同図において、本実施形態のチップ型電子部品1は、高速伝送用のZnO系バリスタ素子2を備えている。
FIG. 1 is a perspective view showing an embodiment of a chip-type electronic component according to the present invention. In the figure, a chip-type
ZnO系バリスタ素子2は、直方体状の素体3と、この素体3の両側の端面3a,3bを含む部分にそれぞれ設けられた端子電極4,5と、素体3の側面3cを含む部分に設けられた端子電極6と、素体3の反対側の側面3dを含む部分に端子電極6と対向するように設けられた外部導体7とを備えている。素体3の寸法は、例えば長さ1mm程度×幅0.5mm程度×高さ0.3mm程度である。端子電極4は、ZnO系バリスタ素子2の入力端子電極として機能し、端子電極5は、ZnO系バリスタ素子2の出力端子電極として機能する。端子電極6は、ZnO系バリスタ素子2のグランド端子電極として機能する。
The ZnO-based
図2は、素体3の構成を示す分解斜視図である。同図において、素体3は、インダクタ部(コイル部)8と、バリスタ部9と、保護層10とを有している。素体3は、バリスタ部9、インダクタ部8及び保護層10が下方から順に積層された構造をなしている。
FIG. 2 is an exploded perspective view showing the configuration of the
インダクタ部8は、相互に極性反転結合される内部導体11,12を有している。インダクタ部8は、内部導体11が形成されたインダクタ層13と内部導体12が形成されたインダクタ層14とが積層されることによって構成されている。ここで、「極性反転結合」とは、内部導体11に相当するインダクタンス成分の巻き始めを端子電極4側とし、内部導体12に相当するインダクタンス成分の巻き始めを内部導体11と接続される側とした場合に、内部導体11,12の結合が「正」であることを意味する。即ち、「極性反転結合」とは、内部導体11に端子電極4から電流が流れ込み、内部導体12に内部導体11と接続される側から電流が流れ込み、内部導体11に生じる磁束と内部導体12に生じる磁束12とを互いに強め合うことを意味する。
The
内部導体11の一端は、素体3の端面3aに露出するように引き出されて、端子電極4に接続されている。内部導体12の一端は、素体3の端面3bに露出するように引き出されて、端子電極5に接続されている。内部導体11,12の他端は、素体3の側面3dに露出するように引き出されて、外部導体7に接続されている。つまり、内部導体11,12の他端同士は、外部導体7を通して電気的に接続されることとなる。
One end of the
内部導体11,12は、インダクタ層13,14の積層方向から見て相互に重なり合う領域11a,12aをそれぞれ含んでいる。内部導体11,12同士は、領域11a,12aにおいて容量結合している。なお、内部導体11,12同士は、上記のような外部導体7ではなく、素体3の内部に形成されたスルーホール導体等によって接続されていても良い。内部導体11,12を形成する導電材は、例えばPd、Ag及びAg−Pd合金等の何れかである。
The
インダクタ層13,14は、ZnOを主成分とするセラミック材料から形成されている。このインダクタ層13,14を形成するセラミック材料としては、ZnOに加えて、添加物として希土類(例えばPr)またはBiの一種以上とCr、Ca、Si、K等の金属元素とが含有されている。また、インダクタ層13,14には、バリスタ部9との体積変化率の差の低減を目的として、希土類またはBiが添加されていても良い。インダクタ層13,14に含まれる金属元素は、金属単体やこれらの酸化物等の種々の形態で存在させることができる。
The
バリスタ部9は、内部電極15,16を有している。バリスタ部9は、内部電極15が形成されたバリスタ層17と内部電極16が形成されたバリスタ層18とが積層されることによって構成されている。
The
内部電極15の一端は、素体3の側面3dに露出するように引き出されて、外部導体7に接続されている。これにより、上記の内部導体11,12の他端と内部電極15の一端とは、外部導体7を通して電気的に接続されることとなる。内部電極15の他端は、素体3の側面3cに露出しておらず、当該側面3cから引き込まれた位置にある。内部電極16の一端は、素体3の側面3cに露出するように引き出されて、端子電極6に接続されている。内部電極16の他端は、素体3の側面3dに露出しておらず、当該側面3dから引き込まれた位置にある。
One end of the
内部電極15,16は、バリスタ層17,18の積層方向から見て相互に重なり合う領域15a,16aをそれぞれ含んでいる。これにより、バリスタ層17における領域15a,16aに対応する部位が、電圧非直線特性(バリスタ特性)を発現する領域として機能する。内部電極15,16を形成する導電材は、例えばPd、Ag及びAg−Pd合金等の何れかである。
The
バリスタ層17,18は、ZnOを主成分とするセラミック材料から形成されている。このセラミック材料中には、添加物として、希土類(例えばPr)及びBiからなる群より選ばれる少なくとも一種の元素、Coが更に含まれている。ここで、バリスタ層17,18は、希土類に加えてCoを含むことから、優れたバリスタ特性を有するものとなるほか、高い誘電率(ε)を有するものとなる。バリスタ層17,18を形成するセラミック材料としては、添加物として更にAlを含んでいても良く、この場合にはバリスタ層17,18が低抵抗となる。バリスタ層17,18に含まれる金属元素は、金属単体やこれらの酸化物等の形態で存在させることができる。なお、バリスタ層17,18は、更なる特性の向上を図るべく、添加物として、上記以外の金属元素等(例えばCr、Ca、Si、K等)を更に含有していても良い。 The varistor layers 17 and 18 are made of a ceramic material mainly composed of ZnO. This ceramic material further contains Co as an additive, at least one element selected from the group consisting of rare earths (eg, Pr) and Bi. Here, since the varistor layers 17 and 18 contain Co in addition to the rare earth, the varistor layers 17 and 18 have excellent varistor characteristics and also have a high dielectric constant (ε). The ceramic material forming the varistor layers 17 and 18 may further contain Al as an additive. In this case, the varistor layers 17 and 18 have low resistance. The metal elements contained in the varistor layers 17 and 18 can be present in the form of simple metals or their oxides. The varistor layers 17 and 18 may further contain a metal element other than the above (for example, Cr, Ca, Si, K, etc.) as an additive in order to further improve the characteristics.
保護層10は、ZnOを主成分とするセラミック材料からなる層であり、インダクタ部8を保護する。保護層10は、ZnOに加えて、添加物として、例えば希土類、Cr、Ca、Si、K等を含有している。なお、保護層10は1層だけでも良いし、複数層あっても良い。
The
このようなインダクタ部8、バリスタ部9及び保護層10からなる素体3に設けられた端子電極4〜6及び外部導体7は、内部導体11,12や内部電極15,16を形成するPdまたはAg−Pd等の金属と良好に電気的に接続でき、しかも素体3に対する接着性が良好な金属材料、例えばAgで形成されている。また、半田付け性向上のために、更にNiやSn等のめっき層を形成しても良い。
The
以上のようなZnO系バリスタ素子2において、素体3の保護層10側の表面には、ZnO系バリスタ素子2の上下方向を識別するための例えば円形の方向識別マーク19が設けられている。ここでは、素体3において方向識別マーク19が付されている表面が、実装すべき回路基板(図示せず)に対して上面となる。方向識別マーク19は、ZrO2からなっている。このZrO2からなる方向識別マーク19は、ZnO系バリスタ素子2との同時焼成(後述)によって形成されている。
In the ZnO-based
ZnOを主成分とするセラミック材料は、添加物の注入により半導体化された状態で焼成すると、着色されるようになる。例えば、ZnOを主成分とするセラミック材料にPrが添加されると、元来は白色であるZnOは、焼結体の粒界部分にPr酸化物の形態で存在し、全体としてPr酸化物の色(茶色)を呈するようになる。つまり、焼結後の素体3は、茶色に着色されることになる。このため、方向識別マーク19を素体3と鮮明に区別するためには、ZrO2マークのような白いマークを付するのが適切である。
A ceramic material containing ZnO as a main component is colored when fired in a semiconductor state by injection of an additive. For example, when Pr is added to a ceramic material containing ZnO as a main component, ZnO, which is originally white, exists in the form of Pr oxide in the grain boundary portion of the sintered body, and the Pr oxide as a whole Color (brown) comes to be exhibited. That is, the
次に、上記のチップ型電子部品1を製造する方法について、図3により説明する。まず、上記のインダクタ層13,14、バリスタ層17,18及び保護層10の原料となるセラミック材料を含むペーストを作製する(工程101)。具体的には、これらのペーストは、主成分であるZnOに対して、上述した添加物を加え、更にバインダ等を添加して混合することにより調製する。
Next, a method for manufacturing the chip-type
続いて、それらのペーストをプラスチックフィルム上にドクターブレード法等により塗布した後、ペーストを乾燥させて、セラミックグリーンシートを形成する(工程102)。これにより、インダクタ層形成用のグリーンシート(以下、インダクタシート)、バリスタ層形成用のグリーンシート(以下、バリスタシート)及び保護層形成用のグリーンシート(以下、保護シート)が、それぞれ所要枚数ずつ得られる。 Subsequently, the paste is applied on a plastic film by a doctor blade method or the like, and then the paste is dried to form a ceramic green sheet (step 102). Accordingly, the required number of green sheets for forming the inductor layer (hereinafter referred to as inductor sheet), green sheets for forming the varistor layer (hereinafter referred to as varistor sheet), and green sheets for forming the protective layer (hereinafter referred to as protective sheet) are respectively required. can get.
続いて、上記の内部導体11,12及び内部電極15,16を形成するための導電ペーストを用意し、この導電ペーストをインダクタシート及びバリスタシート上に、所望のパターンとなるようにスクリーン印刷する(工程103)。これにより、インダクタシートに内部導体11,12が形成され、バリスタシートに内部電極15,16が形成される。
Subsequently, a conductive paste for forming the
また、上記の方向識別マーク19を形成するためのZrO2ペーストを用意し、このZrO2ペーストを保護シート上の所定位置にスクリーン印刷する(工程104)。このとき、保護シートは、ZnOを主成分とする材料からなるグリーンシートであるため、白っぽくなっている。このため、白いZrO2ペーストをそのまま保護シート上に印刷すると、ZrO2の画像認識が行いにくくなる。そこで、ZrO2ペーストにカーボンブラックや有機色素(例えばアマランス)を微量に混合させることで、ZrO2ペーストを着色するのが望ましい。カーボンブラックや有機色素は、後述する焼成によって飛散するため、焼成後に残ることはない。このため、焼成後には、ZrO2は白い状態になる。
Further, a ZrO 2 paste for forming the
続いて、内部電極15,16が印刷されたバリスタシートを順次積層し、この上に、内部導体11,12が印刷されたインダクタシートを順次積層する。そして、これらの積層構造の上に保護シートを更に重ねた状態で、これらのシートを圧着することにより、積層体を得る(工程105)。このとき、保護シートが複数枚ある場合には、例えば画像解析装置によりZrO2を認識し、そのZrO2ペーストが印刷された保護シートが最上層となるように保護シートを積層する。
Subsequently, the varistor sheets on which the
続いて、そのようにして得られた積層体を所望のサイズとなるようにチップ単位に切断した後、このチップを所定の温度(例えば1000〜1400℃)で焼成することにより、素体3を得る(工程106)。これにより、着色された素体3の保護層10側の表面には、白っぽい方向識別マーク19が形成されることになる。
Subsequently, the laminated body thus obtained is cut into chips so as to have a desired size, and then the chip is baked at a predetermined temperature (for example, 1000 to 1400 ° C.), whereby the
最後に、素体3の表面の所定領域に、Agを主成分とするペーストを転写して焼き付けた後、更にめっきを施すことにより、上記の端子電極4〜6及び外部導体7をそれぞれ形成する(工程107)。これにより、上述したチップ型電子部品1が完成する。
Finally, a paste containing Ag as a main component is transferred and baked in a predetermined region on the surface of the
ここで、方向識別マーク19の材質を、本実施形態のようにZrO2とした場合と、Mg(OH)2及びTiO2とした場合とにおける比較結果を図4に示す。なお、これらの材質は、全て上記の焼成温度に対して殆ど影響の無いものである。
Here, FIG. 4 shows a comparison result between the case where the material of the
図4から分かるように、方向識別マーク19の材質がMg(OH)2及びTiO2である場合には、製造工程においてマークの剥がれが見られた。また、方向識別マーク19の材質がMg(OH)2である場合には、製造工程においてマークが白から変色し、方向識別マーク19の材質がTiO2である場合には、方向識別マーク19を設けることでバリスタ素子2の電気的特性に変化が見られた。
As can be seen from FIG. 4, when the material of the
これに対し、方向識別マーク19の材質がZrO2である場合には、製造工程においてマークの剥がれや変色が特に見られず、更にはバリスタ素子2の電気的特性が変化することも殆ど無かった。
On the other hand, when the material of the
また、ZnOに対してZrO2がどのような準位を作るか分子軌道計算したところ、ZnOのバンドギャップ間に準位は形成されず、ZnOを半導体化する可能性の低いことが予想された。 In addition, when a molecular orbital calculation was performed to determine what level ZrO 2 forms with respect to ZnO, no level was formed between the band gaps of ZnO, and it was predicted that there was a low possibility of making ZnO a semiconductor. .
以上のことから、ZnOを主成分とするグリーンシートに付ける方向識別マーク19としては、ZrO2製のマークが最も適正であることが実証された。
From the above, it has been proved that the ZrO 2 mark is the most appropriate as the
以上のような本実施形態のチップ型電子部品1にあっては、素体3の保護層10側の表面に方向識別マーク19を設けたので、ZnO系バリスタ素子2の上下方向を簡単且つ確実に識別することができる。つまり、ZnO系バリスタ素子2において方向識別マーク19が付いている面側がインダクタ部8側であることを、直ちに知ることができる。
In the chip-type
ここで、チップ型電子部品1を回路基板(図示せず)に実装する際に、誤ってZnO系バリスタ素子2のインダクタ部8を回路基板側にした状態で実装すると、インダクタ部8が回路基板のグランド電極に近くなるため、例えば回路基板のグランド電極とインダクタ部8の内部導体11,12との間に浮遊容量が発生し、インダクタ部8のL値自体が変化し、ZnO系バリスタ素子2の特性に悪影響を及ぼしてしまう。そこで、方向識別マーク19が付いている側の面が回路基板に対してZnO系バリスタ素子2の上面となるように、チップ型電子部品1を回路基板に実装することにより、バリスタ部9が必ず回路基板側に位置することになる。この場合には、ZnO系バリスタ素子2の特性に悪影響を及ぼすことを回避できる。
Here, when the chip-type
また、方向識別マーク19がZrO2で形成されているので、方向識別マーク19が容易に消失することは無く、また方向識別マーク19が容易に変色することも無い。このため、画像解析装置等による方向識別マーク19の識別が長期間にわたって確実に行えるようになる。さらに、方向識別マーク19をZrO2マークとすることにより、ZnO系バリスタ素子2の電気的特性に悪影響を及ぼすことが防止される。
Further, since the
また、方向識別マーク19は、ZrO2ペーストをスクリーン印刷し、積層体を形成した後、積層体の焼成と一緒に形成される。つまり、積層体の焼成前に、予め積層体のインダクタ部側の面にマーク付けの基礎となるZrO2ペーストの印刷が行われるため、上下方向の正しい位置への方向識別マーク19の形成を簡単かつ確実に行うことができる。また、積層体の焼成工程と方向識別マーク19の形成工程とを完全に別々に実施する場合に比べて、チップ型電子部品1の製造工程を簡素化することができる。
Further, the
さらに、方向識別マーク19を金属材料で形成する場合には、マーク下地層の表面にメッキを付着することになるので、方向識別マーク19の変形が生じたり、メッキの伸びの発生により端子電極4〜6等とのショートが起きる可能性があるが、方向識別マーク19をZrO2マークとすることで、そのような不具合を防止することができる。
Further, when the
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、内部導体が形成されたインダクタ層13,14を1層ずつ設け、内部電極が形成されたバリスタ層17,18を1層ずつ設ける構成としたが、内部導体が形成されたインダクタ層13,14を繰り返し積層することで、インダクタ部におけるコイルのターン数を増加させても良いし、また内部電極が形成されたバリスタ層17,18を繰り返し積層しても良い。 The present invention is not limited to the above embodiment. For example, in the above embodiment, the inductor layers 13 and 14 having the inner conductors are provided one by one, and the varistor layers 17 and 18 having the inner electrodes are provided one by one. However, the inner conductors are formed. In addition, the inductor layers 13 and 14 may be repeatedly stacked to increase the number of turns of the coil in the inductor portion, or the varistor layers 17 and 18 having the internal electrodes may be stacked repeatedly.
また、上記実施形態では、端子電極4〜6及び外部導体7が素体3にそれぞれ1つずつ設けられているが、図5に示すように、端子電極4〜6及び外部導体7を素体3にそれぞれ複数(図5では2つ)ずつ設け、インダクタ及びバリスタが複数組となっているアレイ素子としても良い。
Moreover, in the said embodiment, although the terminal electrodes 4-6 and the
また、方向識別マーク19の位置や形状等も、上記実施形態に限定されるものではない。図6及び図7に示されるように、素体3の表面の略中央に、長方形の方向識別マーク19を設けるようにしてもよい。方向識別マーク19は、素体3の長手方向に伸びる細長い形状となっている。これにより、方向識別マーク19と端子電極4〜6及び外部導体7とが干渉するのが抑制されることとなり、方向識別マーク19の認識精度が向上すると共に、ZnO系バリスタ素子2(素体3)の小型化が可能となる。
Further, the position and shape of the
また、上記実施形態では、方向識別マーク19の形成工程の一部を積層体の焼成と同時に行うようにしたが、積層体の焼成後に方向識別マーク19を形成しても良い。
Moreover, in the said embodiment, although a part of formation process of the
さらに、上記実施形態のチップ型電子部品1は、上下方向に方向性のあるZnO系バリスタ素子2を備えたものであるが、本発明は、特にこれには限られず、例えばZnOを主成分とする材料を含有してなる素体を有し、方向性のあるZnO系半導体素子を備えたものであれば、適用可能である。このとき、ZnO系半導体素子としては、上下方向に方向性のあるものだけでなく、横方向に方向性のあるものでも良い。横方向に方向性のあるZnO系半導体素子については、素体の一側面に、ZrO2からなる方向識別マークを設ければ良い。
Furthermore, the chip-type
1…チップ型電子部品、2…ZnO系バリスタ素子(ZnO系半導体素子)、3…素体、8…インダクタ部、9…バリスタ部、10…保護層、13,14…インダクタ層、17,18…バリスタ層、19…方向識別マーク。
DESCRIPTION OF
Claims (3)
前記素体の表面に形成され、前記ZnO系半導体素子の方向を識別するためのマークとを備え、
前記マークはZrO2からなっていることを特徴とするチップ型電子部品。 A ZnO-based semiconductor element having an element body containing a material mainly composed of ZnO;
A mark formed on the surface of the element body for identifying the direction of the ZnO-based semiconductor element;
The chip-type electronic component, wherein the mark is made of ZrO 2 .
前記ZrO2からなるマークは、前記素体の前記インダクタ部側の表面に形成されていることを特徴とする請求項1または2記載のチップ型電子部品。 The ZnO-based semiconductor element has a varistor part that constitutes a part of the element body, and an inductor part that is stacked on the varistor part and constitutes another part of the element body,
3. The chip-type electronic component according to claim 1, wherein the mark made of ZrO 2 is formed on a surface of the element body on the inductor portion side.
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Application Number | Priority Date | Filing Date | Title |
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---|---|---|---|
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JP2005379191A JP4276233B2 (en) | 2005-08-30 | 2005-12-28 | Chip-type electronic components |
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---|---|
JP2007096247A true JP2007096247A (en) | 2007-04-12 |
JP4276233B2 JP4276233B2 (en) | 2009-06-10 |
Family
ID=37981525
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005379191A Active JP4276233B2 (en) | 2005-08-30 | 2005-12-28 | Chip-type electronic components |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4276233B2 (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010040717A (en) * | 2008-08-04 | 2010-02-18 | Tdk Corp | Chip-type electronic part |
WO2012005052A1 (en) * | 2010-07-06 | 2012-01-12 | 株式会社村田製作所 | Electronic component and method of producing same |
JP2012070243A (en) * | 2010-09-24 | 2012-04-05 | Murata Mfg Co Ltd | Method for manufacturing multilayered antenna |
-
2005
- 2005-12-28 JP JP2005379191A patent/JP4276233B2/en active Active
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2012005052A1 (en) * | 2010-07-06 | 2012-01-12 | 株式会社村田製作所 | Electronic component and method of producing same |
JPWO2012005052A1 (en) * | 2010-07-06 | 2013-09-02 | 株式会社村田製作所 | Electronic component and manufacturing method thereof |
TWI484694B (en) * | 2010-07-06 | 2015-05-11 | Murata Manufacturing Co | Electronic parts and manufacturing methods thereof |
JP5868317B2 (en) * | 2010-07-06 | 2016-02-24 | 株式会社村田製作所 | Electronic component and manufacturing method thereof |
JP2012070243A (en) * | 2010-09-24 | 2012-04-05 | Murata Mfg Co Ltd | Method for manufacturing multilayered antenna |
Also Published As
Publication number | Publication date |
---|---|
JP4276233B2 (en) | 2009-06-10 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080711 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080910 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120313 Year of fee payment: 3 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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