JP2007088054A

JP2007088054A - Semiconductor device

Info

Publication number: JP2007088054A
Application number: JP2005272477A
Authority: JP
Inventors: Yuuri Masuoka; 有里益岡; Naohiko Kimizuka; 直彦君塚; Kiyotaka Imai; 清隆今井
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2005-09-20
Filing date: 2005-09-20
Publication date: 2007-04-05

Abstract

<P>PROBLEM TO BE SOLVED: To enable adequate control of a plurality of FET's in different threshold voltages with a single substrate bias voltage, which has been difficult in the conventional semiconductor devices. <P>SOLUTION: The semiconductor device 1 comprises a semiconductor substrate 10 and FET's 20, 30. These FET's 20, 30 have different threshold voltages, respectively. A second impurity peak at the location deeper than a first impurity peak as the impurity peak of impurity implanted region for adjusting the threshold voltage, exists in the region held by the source regions and drain regions of the FET's 20, 30. Here, the FET 20 and the FET 30 are different each other at least in one of the depth and amplitude of the second impurity peak. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

ＦＥＴ（電界効果トランジスタ）を備える半導体装置の製造においては、当該ＦＥＴの閾値電圧を調整するために、リンイオン等の不純物を半導体基板中に注入することが行われる。また、この注入とは別に、特許文献１に開示されているように、パンチスルーストッパ領域を形成するための不純物注入が行われることもある。パンチスルーストッパ領域は、上述した閾値電圧調整用の不純物注入領域に比して、半導体基板中の深い位置に設けられる。このパンチスルーストッパ領域により、ＦＥＴにおいて空乏層が拡がり過ぎるのが防止される。 In manufacturing a semiconductor device including an FET (field effect transistor), an impurity such as phosphorus ion is implanted into a semiconductor substrate in order to adjust the threshold voltage of the FET. In addition to this implantation, impurity implantation for forming a punch-through stopper region may be performed as disclosed in Patent Document 1. The punch-through stopper region is provided deeper in the semiconductor substrate than the above-described threshold voltage adjusting impurity implantation region. This punch-through stopper region prevents the depletion layer from spreading too much in the FET.

これら２種類の注入が行われた半導体装置においては、ＦＥＴのソース領域とドレイン領域とで挟まれた領域に、閾値電圧調整用の不純物注入領域の不純物ピークと、それよりも深い位置に現れるパンチスルーストッパ領域の不純物ピークとが共存することになる。 In a semiconductor device in which these two types of implantation are performed, a punch appearing at a deeper position than the impurity peak in the impurity implantation region for adjusting the threshold voltage in a region sandwiched between the source region and the drain region of the FET. The impurity peak in the through stopper region coexists.

なお、空乏層が拡がり過ぎるのを防止する目的で、パンチスルーストッパ領域の代わりにポケット領域が設けられることもある。ポケット領域は、ＦＥＴにおいてＬＤＤ（Light Doped Drain）領域の直下に設けられる。
特開２００２−３６８１２６号公報 In order to prevent the depletion layer from spreading too much, a pocket region may be provided instead of the punch-through stopper region. The pocket region is provided immediately below an LDD (Light Doped Drain) region in the FET.
JP 2002-368126 A

ところで、近年、ＦＥＴの低消費電力化を図るべく、基板バイアス効果を利用することが行われてきている。基板バイアス効果とは、基板電位に依存してＦＥＴの閾値電圧が変化する現象である。すなわち、基板バイアス電圧を調整して、閾値電圧を動作時には比較的低く、待機時には比較的高く設定することにより、ＦＥＴの消費電力を低減することができる。ここで、基板電位Ｖ_ｂｓの変化に対する閾値電圧Ｖ_ｔｈの変化のし易さは、基板バイアス係数γと呼ばれ、下記式で定義される。
γ＝ΔＶ_ｔｈ／ΔＶ_ｂｓ…（１） By the way, in recent years, the substrate bias effect has been used in order to reduce the power consumption of the FET. The substrate bias effect is a phenomenon in which the threshold voltage of the FET changes depending on the substrate potential. That is, by adjusting the substrate bias voltage and setting the threshold voltage relatively low during operation and relatively high during standby, the power consumption of the FET can be reduced. Here, the ease of change of the threshold voltage V _th with respect to the change of the substrate potential V _bs is called a substrate bias coefficient γ and is defined by the following equation.
γ = ΔV _th / ΔV _bs (1)

しかしながら、基板バイアス係数は、閾値電圧に依存するため、閾値電圧が相異する複数のＦＥＴ間では、基板バイアス係数も相異することになる。それゆえ、相異なる閾値電圧を有する複数のＦＥＴを備える半導体装置において、それらのＦＥＴの閾値電圧を単一の基板バイアス電圧で制御しようとすれば、特性シフト量（閾値電圧の変化量）がＦＥＴ間で相異してしまう。このことは、回路のスピードバランスを崩し、誤動作を引き起こす原因になり得る。 However, since the substrate bias coefficient depends on the threshold voltage, the substrate bias coefficient also differs between a plurality of FETs having different threshold voltages. Therefore, in a semiconductor device including a plurality of FETs having different threshold voltages, if an attempt is made to control the threshold voltages of these FETs with a single substrate bias voltage, the characteristic shift amount (threshold voltage change amount) will be reduced. It will be different. This can cause the circuit to lose its speed balance and cause malfunction.

一方で、ＦＥＴ間での特性シフト量の相異を緩和すべく、閾値電圧毎に異なる基板バイアス電圧で制御しようとすれば、複数の基板バイアス電圧を発生させなければならないため、必要なエリア面積が増大してしまう。このことは、半導体装置の小型化を妨げる要因となる。 On the other hand, if it is attempted to control with different substrate bias voltages for each threshold voltage in order to alleviate the difference in the characteristic shift amount between the FETs, a plurality of substrate bias voltages must be generated. Will increase. This is a factor that hinders downsizing of the semiconductor device.

本発明による半導体装置は、半導体基板と、上記半導体基板に設けられ、互いに異なる閾値電圧をもつ第１および第２の電界効果トランジスタと、を備え、上記第１および第２の電界効果トランジスタの少なくとも一方は、上記閾値電圧調整用の不純物注入領域の不純物ピークである第１の不純物ピークを有し、上記各電界効果トランジスタは、上記第１の不純物ピークよりも深く且つソース・ドレイン領域の接合界面よりも浅い位置に現れる第２の不純物ピークを有し、上記第１の電界効果トランジスタと上記第２の電界効果トランジスタとでは、上記第２の不純物ピークの深さまたは大きさの少なくとも一方が相異なることを特徴とする。 A semiconductor device according to the present invention includes a semiconductor substrate and first and second field effect transistors provided on the semiconductor substrate and having different threshold voltages, and at least one of the first and second field effect transistors. One has a first impurity peak which is an impurity peak in the impurity implantation region for adjusting the threshold voltage, and each field effect transistor is deeper than the first impurity peak and has a junction interface between the source and drain regions. A second impurity peak appearing at a shallower position, and in the first field effect transistor and the second field effect transistor, at least one of the depth or the size of the second impurity peak is a phase. It is characterized by being different.

この半導体装置においては、閾値電圧が相異なる第１および第２のＦＥＴにそれぞれ、閾値電圧調整用の不純物注入領域とは別の不純物注入領域が設けられている。そして、この不純物注入領域の不純物ピーク（第２の不純物ピーク）は、第１および第２のＦＥＴ間で相異している。ここで、基板バイアス係数は、閾値電圧にだけでなく、上記第２の不純物ピークにも依存する。したがって、第２の不純物ピークを第１および第２のＦＥＴ間で相異させることにより、当該ピークが両者間で等しい場合に比して、特性シフト量の差を小さく抑えることができる。これにより、回路のスピードバランスを崩すことなしに、閾値電圧が相異なる第１および第２のＦＥＴの閾値電圧を単一の基板バイアス電圧で制御することが可能となる。 In this semiconductor device, the first and second FETs having different threshold voltages are provided with impurity implantation regions different from the threshold voltage adjusting impurity implantation region. The impurity peak (second impurity peak) in this impurity implantation region is different between the first and second FETs. Here, the substrate bias coefficient depends not only on the threshold voltage but also on the second impurity peak. Therefore, by making the second impurity peak different between the first and second FETs, the difference in the characteristic shift amount can be suppressed smaller than when the peak is the same between the two. This makes it possible to control the threshold voltages of the first and second FETs having different threshold voltages with a single substrate bias voltage without breaking the circuit speed balance.

本発明によれば、信頼性に優れるとともに小型化に適した半導体装置が実現される。 According to the present invention, a semiconductor device having excellent reliability and suitable for downsizing can be realized.

以下、図面を参照しつつ、本発明による半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。 Hereinafter, preferred embodiments of a semiconductor device according to the present invention will be described in detail with reference to the drawings. In the description of the drawings, the same reference numerals are assigned to the same elements, and duplicate descriptions are omitted.

図１は、本発明による半導体装置の一実施形態を示す断面図である。半導体装置１は、半導体基板１０、およびＦＥＴ２０，３０を備えている。本実施形態において半導体基板１０は、Ｐ型のシリコン基板である。半導体基板１０中には、Ｐ型ウエル領域１２，１４、および素子分離領域としてＳＴＩ（シャロー・トレンチ・アイソレーション）１６が形成されている。 FIG. 1 is a sectional view showing an embodiment of a semiconductor device according to the present invention. The semiconductor device 1 includes a semiconductor substrate 10 and FETs 20 and 30. In the present embodiment, the semiconductor substrate 10 is a P-type silicon substrate. In the semiconductor substrate 10, P-type well regions 12 and 14 and an STI (shallow trench isolation) 16 as an element isolation region are formed.

ＦＥＴ２０（第１の電界効果トランジスタ）は、Ｎ型のＦＥＴであり、ソース・ドレイン領域２２、ＬＤＤ領域２３、ゲート電極２４およびゲート絶縁膜２５を有している。ソース・ドレイン領域２２およびＬＤＤ領域２３は、Ｐ型ウエル領域１２中に形成されている。また、ゲート電極２４の側面上には、オフセットスペーサ２９を介してサイドウォール２６が形成されている。 The FET 20 (first field effect transistor) is an N-type FET, and includes a source / drain region 22, an LDD region 23, a gate electrode 24, and a gate insulating film 25. The source / drain region 22 and the LDD region 23 are formed in the P-type well region 12. A sidewall 26 is formed on the side surface of the gate electrode 24 via an offset spacer 29.

ＦＥＴ３０（第２の電界効果トランジスタ）は、Ｎ型のＦＥＴであり、ソース・ドレイン領域３２、ＬＤＤ領域３３、ゲート電極３４およびゲート絶縁膜３５を有している。ソース・ドレイン領域３２およびＬＤＤ領域３３は、Ｐ型ウエル領域１４中に形成されている。また、ゲート電極３４の側面上には、オフセットスペーサ３９を介してサイドウォール３６が形成されている。 The FET 30 (second field effect transistor) is an N-type FET, and includes a source / drain region 32, an LDD region 33, a gate electrode 34, and a gate insulating film 35. The source / drain region 32 and the LDD region 33 are formed in the P-type well region 14. A sidewall 36 is formed on the side surface of the gate electrode 34 via an offset spacer 39.

ゲート電極２４，３４の材料は、例えば、ポリシリコンまたは金属である。ゲート電極２４，３４は、ポリシリコンおよび金属の積層構造を有していてもよい。また、ゲート絶縁膜２５，３５の厚みは、互いに等しい。ゲート絶縁膜２５，３５は、例えば、シリコン酸化膜、酸窒化膜または高誘電率膜である。高誘電率膜は、シリコン酸化膜や酸窒化膜よりも比誘電率の高い膜であり、いわゆるｈｉｇｈ−ｋ膜を用いることができる。高誘電率膜は、比誘電率１０以上の材料により構成することができる。具体的には、高誘電率膜は、Ｈｆ、Ｚｒ、Ｔａ、Ａｌおよびランタノイド元素からなる群から選択される一または二以上の元素を含む酸化膜またはシリケート膜とすることができる。なお、当該膜中にＮ（窒素）が含まれていてもよい。 The material of the gate electrodes 24 and 34 is, for example, polysilicon or metal. The gate electrodes 24 and 34 may have a laminated structure of polysilicon and metal. The gate insulating films 25 and 35 have the same thickness. The gate insulating films 25 and 35 are, for example, a silicon oxide film, an oxynitride film, or a high dielectric constant film. The high dielectric constant film is a film having a relative dielectric constant higher than that of a silicon oxide film or an oxynitride film, and a so-called high-k film can be used. The high dielectric constant film can be made of a material having a relative dielectric constant of 10 or more. Specifically, the high dielectric constant film can be an oxide film or a silicate film containing one or more elements selected from the group consisting of Hf, Zr, Ta, Al, and a lanthanoid element. Note that N (nitrogen) may be contained in the film.

これらのＦＥＴ２０，３０は、互いに異なる閾値電圧を持っている。具体的には、ＦＥＴ３０の方が、ＦＥＴ２０よりも高い閾値電圧を持っている。なお、図１には示されていないが、半導体装置１には、Ｎ型ＦＥＴであるＦＥＴ２０，３０の他に、Ｐ型ＦＥＴも設けられている。 These FETs 20 and 30 have different threshold voltages. Specifically, the FET 30 has a higher threshold voltage than the FET 20. Although not shown in FIG. 1, the semiconductor device 1 is provided with a P-type FET in addition to the FETs 20 and 30 which are N-type FETs.

図２は、ＦＥＴ２０の一部分（ソース・ドレイン領域２２およびＬＤＤ領域２３を含む部分）を示す断面図である。同図において、点線Ｌ１は、閾値電圧調整用の不純物注入領域の不純物ピーク（第１の不純物ピーク）の位置を示している。すなわち、ＦＥＴ２０は、当該ＦＥＴ２０の閾値電圧調整用の不純物注入領域を有している。また、点線Ｌ２は、パンチスルーストッパ領域の不純物ピーク（第２の不純物ピーク）の位置を示している。この第２の不純物ピークは、上記第１の不純物ピークよりも深い位置に現れている。ここで、第１および第２の不純物ピークの深さは、半導体基板１０の表面から不純物ピークまでの距離として定義され、図中にそれぞれｄ１，ｄ２で示されている。 FIG. 2 is a sectional view showing a part of FET 20 (a part including source / drain region 22 and LDD region 23). In the figure, a dotted line L1 indicates the position of the impurity peak (first impurity peak) in the impurity implantation region for adjusting the threshold voltage. That is, the FET 20 has an impurity implantation region for adjusting the threshold voltage of the FET 20. A dotted line L2 indicates the position of the impurity peak (second impurity peak) in the punch-through stopper region. The second impurity peak appears at a position deeper than the first impurity peak. Here, the depths of the first and second impurity peaks are defined as distances from the surface of the semiconductor substrate 10 to the impurity peaks, and are indicated by d1 and d2 in the drawing, respectively.

これら第１および第２の不純物ピークは、ＦＥＴ２０のソース領域とドレイン領域とで挟まれた領域（図中に斜線を付した領域）に存在している。すなわち、第２の不純物ピークは、第１の不純物ピークよりも深く、且つソース・ドレイン領域２２の接合界面よりも浅い位置に存在する。よって、上記接合界面の深さをｄ３とすれば、ｄ１<ｄ２<ｄ３の関係が成り立つ。 These first and second impurity peaks are present in a region sandwiched between the source region and the drain region of the FET 20 (a hatched region in the drawing). That is, the second impurity peak is deeper than the first impurity peak and shallower than the junction interface of the source / drain regions 22. Therefore, if the depth of the bonding interface is d3, the relationship d1 <d2 <d3 is established.

図３は、ＦＥＴ２０のソース領域とドレイン領域とで挟まれた領域の不純物プロファイルの一例を示すグラフである。同図において、横軸および縦軸は、それぞれ深さおよび不純物濃度を表している。第１および第２の不純物ピークの大きさは、それぞれｈ１，ｈ２で示されている。ｈ２は、好ましくは（ｈ１）／１０以上である。 FIG. 3 is a graph showing an example of an impurity profile in a region sandwiched between the source region and the drain region of the FET 20. In the figure, the horizontal axis and the vertical axis represent depth and impurity concentration, respectively. The magnitudes of the first and second impurity peaks are indicated by h1 and h2, respectively. h2 is preferably (h1) / 10 or more.

ＦＥＴ３０についても同様に、第１および第２の不純物ピークが存在し、やはりｄ１<ｄ２<ｄ３の関係が成り立つ。ここで、ＦＥＴ２０とＦＥＴ３０とでは、第２の不純物ピークの深さまたは大きさの少なくとも一方が相異なる。すなわち、ＦＥＴ２０における第２の不純物ピークの深さおよび大きさをそれぞれｄ２_１，ｈ２_１、ＦＥＴ３０における第２の不純物ピークの深さおよび大きさをそれぞれｄ２_２，ｈ２_２とすれば、「ｄ２_１≠ｄ２_２またはｈ２_１≠ｈ２_２」という条件が成り立つ。例えば、ｄ２_１<ｄ２_２且つｈ２_１<ｈ２_２である。 Similarly, the FET 30 has first and second impurity peaks, and the relationship d1 <d2 <d3 is also established. Here, the FET 20 and the FET 30 are different from each other in at least one of the depth and the size of the second impurity peak. That is, if the depth and size of the second impurity peak in the FET 20 are d2 ₁ and h2 ₁ , respectively, and the depth and size of the second impurity peak in the FET 30 are d2 ₂ and h2 ₂ , respectively, “d2 ₁ ≠ d2 ₂ or h2 ₁ ≠ h2 ₂ ”is satisfied. For example, d2 ₁ <d2 ₂ and h2 ₁ <h2 ₂ .

図４〜図６を参照しつつ、半導体装置１の製造方法の一例を説明する。まず、半導体基板１０に所定のパターンを形成した後、エッチング等を行うことによりＳＴＩ１６を形成する。また、半導体基板１０の全面に、後にゲート絶縁膜２５，３５等となる酸化膜５２を形成する（図４（ａ））。続いて、ＦＥＴ２０が形成される領域が開口されたレジストＲ１をマスクとして、ボロン等のＰ型不純物を注入する（図４（ｂ））。 An example of a method for manufacturing the semiconductor device 1 will be described with reference to FIGS. First, after forming a predetermined pattern on the semiconductor substrate 10, the STI 16 is formed by performing etching or the like. Further, an oxide film 52 to be the gate insulating films 25 and 35 later is formed on the entire surface of the semiconductor substrate 10 (FIG. 4A). Subsequently, a P-type impurity such as boron is implanted using the resist R1 having an opening in the region where the FET 20 is formed as a mask (FIG. 4B).

この注入は、（１）ウエル注入、（２）閾値電圧調整用の注入、および（３）パンチスルーストッパ領域形成用の３つの注入を含む。これらの３つの注入の順番は、任意である。一方、注入の深さは、（２）、（３）、（１）の順に深くなる。（２）の注入においては、例えば深さ０．１μｍ以下の領域に不純物ピーク（第１の不純物ピーク）が現れるようにし、ドーズ量は例えば１×１０^１１〜５×１０^１３ｃｍ^−２とする。一方、（３）の注入においては、例えば深さ０．０５μｍ以上０．１５μｍ以下の領域に不純物ピーク（第２の不純物ピーク）が現れるようにし、ドーズ量は例えば１×１０^１２〜５×１０^１３ｃｍ^−２とする。ただし、第２の不純物ピークの深さが、第１の不純物ピークよりも深く、且つソース・ドレイン領域の接合界面よりも浅くなるような注入条件とする。 This implantation includes (1) well implantation, (2) implantation for adjusting a threshold voltage, and (3) three implantations for forming a punch-through stopper region. The order of these three injections is arbitrary. On the other hand, the depth of implantation increases in the order of (2), (3), and (1). In the implantation of (2), for example, an impurity peak (first impurity peak) appears in a region having a depth of 0.1 μm or less, and the dose amount is, for example, 1 × 10 ^{11 to} 5 × 10 ¹³ cm ⁻² . . On the other hand, in the implantation of (3), for example, an impurity peak (second impurity peak) appears in a region having a depth of 0.05 μm or more and 0.15 μm or less, and the dose amount is, for example, 1 × 10 ^{12 to} 5 × 10. ¹³ cm ⁻² . However, the implantation conditions are such that the depth of the second impurity peak is deeper than the first impurity peak and shallower than the junction interface of the source / drain regions.

同様に、ＦＥＴ３０が形成される領域が開口されたレジストＲ２をマスクとして、Ｐ型不純物を注入する（図４（ｃ））。この注入も、上記（１）〜（３）の３つの注入を含む。ただし、ＦＥＴ２０とＦＥＴ３０とでは、所望の閾値電圧が相異するために、（２）の注入の条件も相異する。また、（３）の注入についても、第２の不純物ピークの深さまたは大きさを両ＦＥＴ２０，３０間で相異させるべく、相異なる注入条件で実行される。例えば、ＦＥＴ３０についての（３）の注入は、ＦＥＴ２０についてのそれに比して、第２の不純物ピークが深く且つ大きくなるような条件で実行される。なお、図４（ｂ）で説明した工程と図４（ｃ）で説明した工程とは、順序が入れ替わってもよい。 Similarly, P-type impurities are implanted using the resist R2 having an opening in the region where the FET 30 is to be formed as a mask (FIG. 4C). This injection also includes the above three injections (1) to (3). However, since the desired threshold voltage is different between the FET 20 and the FET 30, the conditions for the implantation in (2) are also different. Also, the implantation of (3) is performed under different implantation conditions so that the depth or size of the second impurity peak is different between the FETs 20 and 30. For example, the implantation of (3) for the FET 30 is performed under the condition that the second impurity peak is deeper and larger than that for the FET 20. Note that the order of the process described in FIG. 4B and the process described in FIG. 4C may be interchanged.

次に、半導体基板１０上に、後にゲート電極２４，３４等となるポリシリコン膜５４を形成する（図５（ａ））。このとき、必要に応じて、ポリシリコン膜５４中にイオンを注入してもよい。なお、以下の工程では、ＦＥＴ２０が形成される領域およびＦＥＴ３０が形成される領域に対して、同一の処理がなされる。したがって、同図には、ＦＥＴ２０が形成される領域とＰ型ＦＥＴが形成される領域とを示している。Ｎ型ウエル領域１８は、当該Ｐ型ＦＥＴ用のウエル領域である。 Next, a polysilicon film 54 to be gate electrodes 24, 34 and the like later is formed on the semiconductor substrate 10 (FIG. 5A). At this time, ions may be implanted into the polysilicon film 54 as necessary. In the following steps, the same processing is performed on the region where the FET 20 is formed and the region where the FET 30 is formed. Therefore, FIG. 2 shows a region where the FET 20 is formed and a region where the P-type FET is formed. The N-type well region 18 is a well region for the P-type FET.

続いて、ポリシリコン膜５４に対して、パターニングおよびエッチング等を施すことにより、ゲート電極２４，４４を形成する（図５（ｂ））。さらに、ゲート電極２４，４４の側面上にそれぞれオフセットスペーサ２９，４９を形成する。その後、Ｐ型ＦＥＴが形成される領域を覆うレジストＲ３をマスクとして、リン等のＮ型不純物を注入する。これにより、ＬＤＤ領域２３を形成する（図５（ｃ））。このとき、ＬＤＤ領域２３と共に、エクステンションおよび／またはポケット領域を形成してもよい。同様に、Ｎ型ＦＥＴが形成される領域を覆うレジストＲ４をマスクとして、Ｐ型不純物を注入する。これにより、ＬＤＤ領域４３を形成する（図５（ｄ））。このときも、ＬＤＤ領域４３と共に、エクステンションおよび／またはポケット領域を形成してもよい。なお、図５（ｃ）で説明した工程と図５（ｄ）で説明した工程とは、順序が入れ替わってもよい。また、図５（ｃ）の工程の後に、この工程で注入された不純物を活性化させるためのアニールを行ってもよい。 Subsequently, patterning and etching are performed on the polysilicon film 54 to form gate electrodes 24 and 44 (FIG. 5B). Further, offset spacers 29 and 49 are formed on the side surfaces of the gate electrodes 24 and 44, respectively. Thereafter, N-type impurities such as phosphorus are implanted using the resist R3 covering the region where the P-type FET is formed as a mask. Thereby, the LDD region 23 is formed (FIG. 5C). At this time, an extension and / or a pocket region may be formed together with the LDD region 23. Similarly, a P-type impurity is implanted using a resist R4 covering a region where an N-type FET is to be formed as a mask. Thereby, the LDD region 43 is formed (FIG. 5D). Also at this time, an extension and / or pocket region may be formed together with the LDD region 43. Note that the order of the process described in FIG. 5C and the process described in FIG. 5D may be interchanged. Further, after the step of FIG. 5C, annealing for activating the impurities implanted in this step may be performed.

次に、オフセットスペーサ２９，４９が形成されたゲート電極２４，４４の側面上に、それぞれサイドウォール２６，４６を形成する（図６（ａ））。その後、Ｐ型ＦＥＴが形成される領域を覆うレジストＲ５をマスクとして、Ｎ型不純物を注入する。これにより、ソース・ドレイン領域２２を形成する（図６（ｂ））。同様に、Ｎ型ＦＥＴが形成される領域を覆うレジストＲ６をマスクとして、Ｐ型不純物を注入する。これにより、ソース・ドレイン領域４２を形成する（図６（ｃ））。以上により、図１に示す半導体装置１を得る。なお、図６（ｂ）で説明した工程と図６（ｃ）で説明した工程とは、順序が入れ替わってもよい。また、図６（ｂ）および図６（ｃ）の工程の後に、これらの工程で注入された不純物を活性化させるためのアニールを行ってもよい。 Next, side walls 26 and 46 are formed on the side surfaces of the gate electrodes 24 and 44 on which the offset spacers 29 and 49 are formed (FIG. 6A). Thereafter, N-type impurities are implanted using the resist R5 covering the region where the P-type FET is formed as a mask. As a result, source / drain regions 22 are formed (FIG. 6B). Similarly, P-type impurities are implanted using the resist R6 covering the region where the N-type FET is formed as a mask. As a result, source / drain regions 42 are formed (FIG. 6C). Thus, the semiconductor device 1 shown in FIG. 1 is obtained. Note that the order of the process described in FIG. 6B and the process described in FIG. 6C may be interchanged. Further, after the steps shown in FIGS. 6B and 6C, annealing for activating the impurities implanted in these steps may be performed.

本実施形態の効果を説明する。半導体装置１においては、第２の不純物ピークがＦＥＴ２０，３０間で相異している。ここで、基板バイアス係数は、閾値電圧にだけでなく、上記第２の不純物ピークにも依存する。したがって、第２の不純物ピークをＦＥＴ２０，３０間で相異させることにより、当該ピークが両者間で等しい場合に比して、特性シフト量の差を小さく抑えることができる。例えば、ＦＥＴ３０についての第２の不純物ピークを、ＦＥＴ２０についてのそれに比して、深く且つ大きくすればよい。 The effect of this embodiment will be described. In the semiconductor device 1, the second impurity peak is different between the FETs 20 and 30. Here, the substrate bias coefficient depends not only on the threshold voltage but also on the second impurity peak. Therefore, by making the second impurity peak different between the FETs 20 and 30, it is possible to suppress the difference in the characteristic shift amount smaller than when the peak is the same between the two. For example, the second impurity peak for the FET 30 may be deeper and larger than that for the FET 20.

図７は、本発明の効果を確認するために行った実験の結果を示すグラフである。この実験においては、第２の不純物ピークを固定して第１の不純物ピークにより閾値電圧を変化させた場合（Conventional channel：従来技術）、および第２の不純物ピークを変化させて閾値電圧を変化させた場合（Proposed channel：本発明）のそれぞれについて、基板バイアス電圧印加時の閾値電圧シフト量を測定した。横軸は、同じゲート長で基板バイアス電圧を印加していないときの閾値電圧を表している。また、縦軸は、基板バイアス電圧を−１Ｖ印加したときの閾値電圧シフト量、すなわち基板バイアス電圧を−１Ｖ印加したときの閾値電圧から基板バイアス電圧を印加していないときの閾値電圧を減じた値を表している。前者の場合には閾値電圧と閾値電圧シフト量との間に強い相関関係がある一方で、後者の場合には閾値電圧が変化しても閾値電圧シフト量は略一定となっている。つまり、第２の不純物ピークを調整することで、広い閾値電圧範囲において、基板バイアス電圧印加時の閾値シフト量を略一定に保てることがわかる。 FIG. 7 is a graph showing the results of experiments conducted to confirm the effects of the present invention. In this experiment, when the second impurity peak is fixed and the threshold voltage is changed by the first impurity peak (Conventional channel: conventional technology), and the second impurity peak is changed and the threshold voltage is changed. In each case (Proposed channel: present invention), the threshold voltage shift amount at the time of applying the substrate bias voltage was measured. The horizontal axis represents the threshold voltage when the substrate bias voltage is not applied with the same gate length. The vertical axis represents the threshold voltage shift amount when the substrate bias voltage is applied at -1 V, that is, the threshold voltage when the substrate bias voltage is not applied from the threshold voltage when the substrate bias voltage is applied at -1 V. Represents a value. In the former case, there is a strong correlation between the threshold voltage and the threshold voltage shift amount, while in the latter case, the threshold voltage shift amount is substantially constant even if the threshold voltage changes. That is, it can be seen that by adjusting the second impurity peak, the threshold shift amount when the substrate bias voltage is applied can be kept substantially constant over a wide threshold voltage range.

これにより、閾値電圧が相異なるＦＥＴ２０，３０に単一の基板バイアス電圧を印加しても、ＦＥＴ２０，３０の特性シフト量（閾値電圧の変化量）が互いに略等しいため、回路のスピードバランスを維持することができる。換言すれば、回路のスピードバランスを崩すことなしに、閾値電圧が相異なるＦＥＴ２０，３０の閾値電圧を単一の基板バイアス電圧で制御することが可能となる。このため、信頼性に優れるとともに小型化に適した半導体装置１が実現されている。 As a result, even if a single substrate bias voltage is applied to the FETs 20 and 30 having different threshold voltages, the characteristic shift amounts (change amounts of the threshold voltages) of the FETs 20 and 30 are substantially equal to each other, so that the circuit speed balance is maintained. can do. In other words, the threshold voltages of the FETs 20 and 30 having different threshold voltages can be controlled with a single substrate bias voltage without breaking the circuit speed balance. For this reason, the semiconductor device 1 which is excellent in reliability and suitable for downsizing is realized.

このように第２の不純物ピークがＦＥＴ２０，３０間で相異しているのは、上述した製造方法において、パンチスルーストッパ領域を形成する際の注入条件をＦＥＴ２０，３０間で相異させていることに起因する。この点、従来は、工程数の削減等の理由から、同一の半導体基板中に形成される複数の同一導電型のＦＥＴ間で閾値電圧が相異なる場合であっても、これら複数の同一導電型のＦＥＴに対して、閾値電圧調整用の注入を除いては、同一の注入条件を適用していた。 As described above, the second impurity peak is different between the FETs 20 and 30 because the implantation conditions for forming the punch-through stopper region are different between the FETs 20 and 30 in the manufacturing method described above. Due to that. In this regard, conventionally, even if the threshold voltages are different between a plurality of FETs of the same conductivity type formed in the same semiconductor substrate for reasons such as reduction in the number of processes, the plurality of the same conductivity types. The same implantation conditions were applied to the FETs except for the threshold voltage adjustment implantation.

それゆえ、従来の半導体装置においては、閾値電圧が相異なる複数の同一導電型のＦＥＴ間で、第１の不純物ピークが相異なる一方で、第２の不純物ピークは互いに等しかった。ここで、不純物ピークが等しいとは、不純物ピークの深さおよび大きさが共に等しいことをいう。そのため、上述したように、閾値電圧の差がそのまま基板バイアス係数の差に表れ、それにより複数のＦＥＴの閾値電圧を単一の基板バイアス電圧で好適に制御することが困難であるという問題があった。また、閾値電圧の低いＦＥＴは、基板バイアス係数が小さいため、高い基板バイアス電圧を必要とする。しかしながら、基板バイアス電圧を高くすると、半導体装置の信頼性の劣化につながってしまうという問題もあった。 Therefore, in the conventional semiconductor device, the first impurity peak is different among the plurality of FETs of the same conductivity type having different threshold voltages, while the second impurity peak is equal to each other. Here, the phrase “impurity peaks are equal” means that the depth and size of the impurity peaks are both equal. Therefore, as described above, the threshold voltage difference appears as it is in the substrate bias coefficient difference, which makes it difficult to suitably control the threshold voltages of a plurality of FETs with a single substrate bias voltage. It was. Further, an FET having a low threshold voltage has a low substrate bias coefficient, and therefore requires a high substrate bias voltage. However, when the substrate bias voltage is increased, there is a problem that the reliability of the semiconductor device is deteriorated.

これに対して、本実施形態においては、基板バイアス係数が閾値電圧にだけでなく第２の不純物ピークにも依存することに着目し、閾値電圧が相異なる複数の同一導電型のＦＥＴ間で第２の不純物ピークを相異ならしめることにより、これらの問題を解決している。 On the other hand, in the present embodiment, focusing on the fact that the substrate bias coefficient depends not only on the threshold voltage but also on the second impurity peak, the first bias is applied between a plurality of FETs of the same conductivity type having different threshold voltages. These problems are solved by making the two impurity peaks different.

第２の不純物ピークは、各ＦＥＴ２０，３０のパンチスルーストッパ領域の不純物ピークである。このようにパンチスルーストッパ領域を利用することにより、半導体装置１の製造工程を複雑化させることなしに、第２の不純物ピークを設けることができる。 The second impurity peak is an impurity peak in the punch-through stopper region of each FET 20, 30. By using the punch-through stopper region in this way, the second impurity peak can be provided without complicating the manufacturing process of the semiconductor device 1.

ここで、第１および第２の不純物ピークの大きさを設定する方法の例を示す。図７に示す閾値電圧の範囲内で閾値電圧が低いトランジスタにおいては、元来チャネル不純物濃度が低い（１×１０^１２〜５×１０^１２ｃｍ^−２程度の注入）。そのため、第２の不純物ピークの注入量が第１の不純物ピークの１／２以上であれば、Proposed channel（図７参照）の効果が充分に得られる。一方、閾値電圧が高いトランジスタにおいては、第１の不純物ピークの濃度が５×１０^１２〜５×１０^１３ｃｍ^−２程度と高い。それゆえ第２の不純物ピークの寄与が小さくなるため、第２の不純物ピークの注入量が第１の不純物ピークの１／１０以上（１×１０^１２〜５×１０^１２ｃｍ^−２程度）であれば、Proposed channelの効果を充分に得ることができる。このため、広い閾値電圧範囲を制御しようと考えた場合に、第２の不純物ピークの大きさを第１の不純物ピークの大きさの１／１０以上とすることで、基板バイアス係数を好適に調整することができる。 Here, an example of a method for setting the sizes of the first and second impurity peaks will be described. In the transistor having a low threshold voltage within the range of the threshold voltage shown in FIG. 7, the channel impurity concentration is originally low (implantation of about 1 × 10 ^{12 to} 5 × 10 ¹² cm ⁻² ). Therefore, if the implantation amount of the second impurity peak is ½ or more of the first impurity peak, the effect of the Proposed channel (see FIG. 7) can be sufficiently obtained. On the other hand, in a transistor having a high threshold voltage, the concentration of the first impurity peak is as high as about 5 × 10 ^{12 to} 5 × 10 ¹³ cm ⁻² . Therefore, since the contribution of the second impurity peak is small, the implantation amount of the second impurity peak is 1/10 or more (about 1 × 10 ^{12 to} 5 × 10 ¹² cm ⁻² ) of the first impurity peak. If so, the effect of the Proposed channel can be sufficiently obtained. For this reason, when it is intended to control a wide threshold voltage range, the substrate bias coefficient is suitably adjusted by setting the size of the second impurity peak to 1/10 or more of the size of the first impurity peak. can do.

また、本実施形態によれば、上述の効果に加え、製造ばらつきに起因する閾値電圧ばらつきが抑制された半導体装置を実現することもできる。図９（ａ）は、基板バイアス係数が一定でない従来技術の半導体装置Ｄｉｅ−Ａ、Ｄｉｅ−Ｂについて、基板バイアス電圧を印加しない場合（Ｖ_ｂｏｄｙ＝０Ｖ）と基板バイアス電圧を−０．６Ｖ印加した場合（Ｖ_ｂｏｄｙ＝−０．６Ｖ）の閾値電圧の発生頻度（サンプル数）をプロットした図である。図９（ｂ）は、基板バイアス係数が略一定である本実施形態の半導体装置Ｄｉｅ−ａ、Ｄｉｅ−ｂについて、基板バイアス電圧を印加しない場合（Ｖ_ｂｏｄｙ＝０Ｖ）と基板バイアス電圧を−０．６Ｖ印加した場合（Ｖ_ｂｏｄｙ＝−０．６Ｖ）の閾値電圧の発生頻度（サンプル数）をプロットした図である。 Further, according to the present embodiment, it is possible to realize a semiconductor device in which threshold voltage variations due to manufacturing variations are suppressed in addition to the effects described above. FIG. 9A shows a case where no substrate bias voltage is applied (V _body = 0V) and a substrate bias voltage of −0.6 V is applied to the conventional semiconductor devices Die-A and Die-B whose substrate bias coefficients are not constant. It is the figure which plotted the occurrence frequency (the number of samples) of the threshold voltage in the case of (V _body = −0.6 V). FIG. 9B shows a case where the substrate bias voltage is not applied to the semiconductor devices Die-a and Die-b of this embodiment in which the substrate bias coefficient is substantially constant when the substrate bias voltage is not applied (V _body = 0V). It is the figure which plotted the occurrence frequency (sample number) of the threshold voltage at the time of applying .6V (V _body = -0.6V).

Ｄｉｅ−Ａ、Ｄｉｅ−Ｂ、Ｄｉｅ−ａ、Ｄｉｅ−ｂの閾値電圧は、基板バイアス電圧を印加しない状態で０．４６Ｖおよび０．５５Ｖの2種類の閾値電圧を持つ設計としているが、Ｄｉｅ−Ｂ、Ｄｉｅ−ｂの閾値電圧は、図９（ａ）および図９（ｂ）それぞれの上側のグラフのように、製造ばらつきに起因して所望の閾値電圧からのずれが生じている。製造ばらつきにより所望の値からのずれが生じたＤｉｅ−Ｂ、Ｄｉｅ−ｂに対して、基板バイアス電圧を印加することで、所望の値であるＤｉｅ−Ａ、Ｄｉｅ−ａの閾値電圧に調整を行う。この結果を示すのが図９（ｂ）の下側のグラフである。基板バイアス電圧を印加した場合、図９（ａ）の下側のグラフに示すように、Ｄｉｅ−Ｂでは、２種類の閾値電圧が基板バイアス電圧の印加により調整できていない。一方で、図９（ｂ）の下側のグラフに示すように、Ｄｉｅ−ｂでは、２種類の閾値電圧が略重なっている。したがって、本発明によれば、基板バイアス電圧を印加することによって、製造ばらつきに起因する閾値電圧のずれを基板バイアス印加により調整可能であり、異なるチップ間のばらつきを抑制できることがわかる。 The threshold voltages of Die-A, Die-B, Die-a, and Die-b are designed to have two types of threshold voltages of 0.46 V and 0.55 V without applying the substrate bias voltage. As shown in the upper graphs of FIGS. 9A and 9B, the threshold voltages of B and Die-b deviate from the desired threshold voltages due to manufacturing variations. By applying a substrate bias voltage to Die-B and Die-b that have deviated from the desired values due to manufacturing variations, the threshold voltages of Die-A and Die-a that are desired values are adjusted. Do. This result is shown in the lower graph of FIG. When the substrate bias voltage is applied, as shown in the lower graph of FIG. 9A, in Die-B, two types of threshold voltages cannot be adjusted by applying the substrate bias voltage. On the other hand, as shown in the lower graph of FIG. 9B, two types of threshold voltages substantially overlap in Die-b. Therefore, according to the present invention, by applying the substrate bias voltage, it is possible to adjust the deviation of the threshold voltage due to the manufacturing variation by applying the substrate bias, and it is possible to suppress the variation between different chips.

ＦＥＴ２０，３０のゲート絶縁膜２５，３５の厚みは、互いに等しい。このため、これらの厚みが相異なる場合に比して、半導体装置１の製造工程が簡略化されている。ＦＥＴ２０，３０は閾値電圧が相異なるにも関わらず、ゲート絶縁膜２５，３５の厚みを等しくできるのは、これらのＦＥＴ２０，３０に閾値電圧調整用の不純物注入領域を設けているためである。 The thicknesses of the gate insulating films 25 and 35 of the FETs 20 and 30 are equal to each other. For this reason, compared with the case where these thickness differs, the manufacturing process of the semiconductor device 1 is simplified. Although the FETs 20 and 30 have different threshold voltages, the gate insulating films 25 and 35 can have the same thickness because the FETs 20 and 30 are provided with impurity implantation regions for adjusting the threshold voltage.

ゲート絶縁膜２５，３５として高誘電率膜を用いた場合、仕事関数を変化させることによって閾値電圧を制御することが可能である。これにより、第２の不純物ピークの深さおよび大きさについて、設計自由度が高まる。第２の不純物ピークに閾値電圧制御の役割を持たせる必要がなくなるからである。 When high dielectric constant films are used as the gate insulating films 25 and 35, the threshold voltage can be controlled by changing the work function. This increases the degree of freedom in designing the depth and size of the second impurity peak. This is because it is not necessary to provide the second impurity peak with the role of threshold voltage control.

ゲート電極２４，３４の材料が、Ｔｉ、Ｗ、Ｔａ、ＲｕもしくはＨｆ等の金属またはその窒化物である場合にも、仕事関数を変化させることによって閾値電圧を制御することが可能である。また、図８に示すように、ゲート電極２４，３４が、ポリシリコン２７，３７と、Ｎｉ、Ｔｉ、Ｃｏ、ＷもしくはＰｔ等の金属または金属シリサイド２８，３８との積層構造を有する場合にも、仕事関数を変化させることによって閾値電圧を制御することが可能である。これにより、第２の不純物ピークの深さおよび大きさについて、設計自由度が高まる。 Even when the material of the gate electrodes 24 and 34 is a metal such as Ti, W, Ta, Ru, or Hf or a nitride thereof, the threshold voltage can be controlled by changing the work function. Further, as shown in FIG. 8, when the gate electrodes 24 and 34 have a laminated structure of polysilicon 27 and 37 and a metal such as Ni, Ti, Co, W or Pt or metal silicide 28 and 38. It is possible to control the threshold voltage by changing the work function. This increases the degree of freedom in designing the depth and size of the second impurity peak.

各ゲート電極２４，３４，４４の側面上にオフセットスペーサ２９，３９，４９が形成されている。これにより、ＦＥＴの短チャネル効果を抑制するとともに、ゲート電極およびＬＤＤ領域間のオーバーラップ容量を低減させることができる。 Offset spacers 29, 39, 49 are formed on the side surfaces of the gate electrodes 24, 34, 44, respectively. Thereby, the short channel effect of the FET can be suppressed and the overlap capacitance between the gate electrode and the LDD region can be reduced.

本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。上記実施形態においては第２の不純物ピークがパンチスルーストッパ領域の不純物ピークである例を示したが、第２の不純物ピークは、ソース領域とドレイン領域とで挟まれた領域において、第１の不純物ピークよりも深い位置に存在していれば、パンチスルーストッパ領域以外の不純物ピークであってもよい。 The semiconductor device according to the present invention is not limited to the above embodiment, and various modifications are possible. In the above embodiment, the second impurity peak is an impurity peak in the punch-through stopper region. However, the second impurity peak is the first impurity in the region sandwiched between the source region and the drain region. As long as it exists at a position deeper than the peak, it may be an impurity peak other than the punch-through stopper region.

また、上記実施形態においてはＦＥＴ２０，３０の双方に閾値電圧調整用の不純物注入領域が設けられた例を示したが、ＦＥＴ２０，３０のうち一方にのみ当該不純物注入領域を設けてもよい。すなわち、閾値電圧が比較的低いＦＥＴ２０には、当該不純物注入領域を設けない構成としてもよい。 In the above-described embodiment, the example in which the impurity implantation region for adjusting the threshold voltage is provided in both the FETs 20 and 30 is shown. However, the impurity implantation region may be provided in only one of the FETs 20 and 30. In other words, the FET 20 having a relatively low threshold voltage may not be provided with the impurity implantation region.

本発明による半導体装置の一実施形態を示す断面図である。It is sectional drawing which shows one Embodiment of the semiconductor device by this invention. 図１の半導体装置の一部を示す断面図である。FIG. 2 is a cross-sectional view showing a part of the semiconductor device of FIG. 1. 図１の半導体装置に設けられたＦＥＴの不純物プロファイルの一例を示すグラフである。2 is a graph showing an example of an impurity profile of an FET provided in the semiconductor device of FIG. 1. （ａ）〜（ｃ）は、図１の半導体装置の製造方法の一例を示す工程図である。(A)-(c) is process drawing which shows an example of the manufacturing method of the semiconductor device of FIG. （ａ）〜（ｄ）は、図１の半導体装置の製造方法の一例を示す工程図である。(A)-(d) is process drawing which shows an example of the manufacturing method of the semiconductor device of FIG. （ａ）〜（ｃ）は、図１の半導体装置の製造方法の一例を示す工程図である。(A)-(c) is process drawing which shows an example of the manufacturing method of the semiconductor device of FIG. 本発明の効果を確認するために行った実験の結果を示すグラフである。It is a graph which shows the result of the experiment conducted in order to confirm the effect of this invention. 実施形態に係る半導体装置の変形例を示す断面図である。It is sectional drawing which shows the modification of the semiconductor device which concerns on embodiment. （ａ）および（ｂ）は、本発明の効果を確認するために行った実験の結果を示すグラフである。(A) And (b) is a graph which shows the result of the experiment conducted in order to confirm the effect of this invention.

Explanation of symbols

１半導体装置
１０半導体基板
１２，１４Ｐ型ウエル領域
１８Ｎ型ウエル領域
２０ＦＥＴ
２２ソース・ドレイン領域
２３ＬＤＤ領域
２４ゲート電極
２５ゲート絶縁膜
２６サイドウォール
２９オフセットスペーサ
３０ＦＥＴ
３２ソース・ドレイン領域
３３ＬＤＤ領域
３４ゲート電極
３５ゲート絶縁膜
３６サイドウォール
３９オフセットスペーサ
DESCRIPTION OF SYMBOLS 1 Semiconductor device 10 Semiconductor substrate 12, 14 P-type well region 18 N-type well region 20 FET
22 Source / drain region 23 LDD region 24 Gate electrode 25 Gate insulating film 26 Side wall 29 Offset spacer 30 FET
32 Source / drain region 33 LDD region 34 Gate electrode 35 Gate insulating film 36 Side wall 39 Offset spacer

Claims

A semiconductor substrate;
First and second field effect transistors provided on the semiconductor substrate and having different threshold voltages,
At least one of the first and second field effect transistors has a first impurity peak that is an impurity peak of the impurity implantation region for adjusting the threshold voltage,
Each field effect transistor has a second impurity peak that appears at a position deeper than the first impurity peak and shallower than the junction interface between the source and drain regions,
The semiconductor device, wherein the first field effect transistor and the second field effect transistor are different in at least one of the depth and the size of the second impurity peak.

The semiconductor device according to claim 1,
The semiconductor device, wherein a size of the second impurity peak is 1/10 or more of a size of the first impurity peak.

The semiconductor device according to claim 1 or 2,
A semiconductor device in which the gate insulating films of the first and second field effect transistors have the same thickness.

The semiconductor device according to claim 1,
The gate insulating film of each said field effect transistor is a semiconductor device which is a high dielectric constant film | membrane.

The semiconductor device according to claim 1,
A semiconductor device in which a material of a gate electrode of each field effect transistor is a metal.

The semiconductor device according to claim 1,
The gate electrode of each field effect transistor is a semiconductor device having a laminated structure of polysilicon and metal.

The semiconductor device according to claim 1,
A semiconductor device configured to apply a substrate bias voltage to the semiconductor substrate.