JP2007072992A

JP2007072992A - Control unit

Info

Publication number: JP2007072992A
Application number: JP2005262382A
Authority: JP
Inventors: Masafumi Nakayama; 雅史中山
Original assignee: Koyo Electronics Industries Co Ltd
Current assignee: Koyo Electronics Industries Co Ltd
Priority date: 2005-09-09
Filing date: 2005-09-09
Publication date: 2007-03-22

Abstract

<P>PROBLEM TO BE SOLVED: To enable efficient reading of operation parameters set by a DIP switch. <P>SOLUTION: A DIP switch 14 for setting the operation parameters of an apparatus is connected to unused higher order bits of input/output pins DATA 16-23 in a CPU 10 for connecting to a data bus. When program execution is started by switching on the equipment power, the CPU 10 reads in the operation parameters through the DIP switch 14, copies the read operation parameters to a memory 13, and subsequently, boots the OS, and sets equipment operation specifications based on the operation parameters stored in the memory 13. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、ユーザが動作パラメータを設定することが可能なプログラマブル表示器等の制御装置に関するものであり、特に、動作パラメータをより少ない構成部品により読み込むことが可能な制御装置に関するものである。 The present invention relates to a control device such as a programmable display that allows a user to set operation parameters, and more particularly to a control device that can read operation parameters with fewer components.

プログラマブル表示器は、プログラマブルロジックコントローラ（ＰＬＣ）に制御されて外部機器を表示画面上に表示部品として表示して外部機器の状況を表示したり、表示画面上でその表示部品を操作して外部機器を操作したりすることができるものである（特許文献１参照）。 The programmable display is controlled by a programmable logic controller (PLC) to display an external device as a display component on the display screen to display the status of the external device or to operate the display component on the display screen. Can be operated (see Patent Document 1).

このようなプログラマブル表示器において、動作パラメータ（表示器サイズや表示解像度等の製品としての仕様）の設定は、図４を参照して説明するように、ＤＩＰ（ディップ）スイッチ１４のスイッチ極の設定により行われ、そのＤＩＰスイッチ１４により設定した動作パラメータは、ＣＰＵ１０からアドレスバスを通じてアドレスデコーダ１９にアドレスを伝送し、アドレスデコーダ１９はそのアドレスに対応するバッファ２０にチップセレクト信号を送信し、バッファ２０はそのチップセレクト信号に応答して開き、ＣＰＵ１０はＤＩＰスイッチ１４で設定した動作パラメータを読み込み、読み込んだ動作パラメータを設定する。この場合、動作パラメータの設定は電源が投入された後、１回だけ行われるものであるから、アドレスデコーダ１９やバッファ２０は、動作パラメータの設定に必要ではあるが、回路規模を増大させている。
特開２００４−２５２９２０号公報 In such a programmable display, the operation parameters (specifications of the product such as the display size and display resolution) are set by setting the switch pole of the DIP (dip) switch 14 as described with reference to FIG. The operation parameters set by the DIP switch 14 are transmitted from the CPU 10 to the address decoder 19 through the address bus, and the address decoder 19 transmits a chip select signal to the buffer 20 corresponding to the address. Is opened in response to the chip select signal, and the CPU 10 reads the operation parameters set by the DIP switch 14 and sets the read operation parameters. In this case, since the setting of the operation parameter is performed only once after the power is turned on, the address decoder 19 and the buffer 20 are necessary for setting the operation parameter, but the circuit scale is increased. .
JP 2004-252920 A

本発明は、電源投入後の動作シーケンスにデータバス幅変更機能を有する制御装置において、アドレスデコーダやバッファを用いずに動作パラメータの設定を可能となしてアドレスデコーダやバッファの削減を可能として回路規模の縮小を可能とすることを解決すべき課題としている。 According to the present invention, in a control device having a data bus width changing function in an operation sequence after power is turned on, operation parameters can be set without using an address decoder or buffer, and the number of address decoders and buffers can be reduced. It is an issue to be solved to enable reduction of

本発明はまた、上記制御装置がさらに、ＣＰＬＤ（コンプレックスプログラマブルロジックデバイス）を備えている場合において、ＣＰＵにおいてＯＳ起動後に未使用となるデータバス用の入出力ピンを有効活用し、かつ、ＣＰＬＤ内部でアドレスデコーダやバッファを論理構成している場合には、それらの削減により、ＣＰＬＤの入出力ピンを他の用途に有効活用可能とすることを他の解決すべき課題としている。 In the present invention, in the case where the control device further includes a CPLD (complex programmable logic device), the CPU effectively uses the input / output pins for the data bus that are not used after the OS is started. In the case where the address decoder and the buffer are logically configured, another problem to be solved is to enable the input / output pins of the CPLD to be effectively used for other purposes by reducing them.

本発明による制御装置は、電源投入後の動作シーケンスにデータバス幅変更機能を有する制御装置において、所定のスイッチ極数を備えそれらスイッチ極の設定により動作パラメータを設定するＤＩＰスイッチと、下位ビットのデータバスと上位ビットのデータバスそれぞれに対応して下位ビットのデータバス接続用入出力ピンと上位ビットでかつ通常動作時に未使用のデータバス接続用入出力ピンを有するＣＰＵとを備え、ディップスイッチの各スイッチ極をＣＰＵの上位ビットのデータバス接続用入出力ピンに上位ビットのデータバスを介して接続してなり、ＣＰＵは、装置の電源が投入されプログラムの実行が開始されてデフォルト値のデータバス幅が上位ビットのデータバスを含むときに、その上位ビットのデータバスを通じてＤＩＰスイッチに設定されている動作パラメータを読み込み、次いで、データバス幅を通常動作用である下位ビットのデータバス幅に設定して上記読み込んだ動作パラメータをメモリにコピーし、次いで、ＯＳのブートを実施してＯＳをロードするとともにＯＳにジャンプして上記メモリ内の動作パラメータを基に当該装置の動作仕様を設定することを特徴とするものである。ＤＩＰスイッチの形式は何でもよくスライド形やロータリ形やその他に限定されない。 The control device according to the present invention is a control device having a data bus width changing function in an operation sequence after power-on. A DIP switch having a predetermined number of switch poles and setting operation parameters by setting the switch poles, Corresponding to each of the data bus and the upper bit data bus, the CPU has a lower bit data bus connection input / output pin and a CPU having an upper bit and an unused data bus connection input / output pin during normal operation. Each switch pole is connected to the upper bit data bus connection I / O pin of the CPU via the upper bit data bus, and the CPU is turned on to start the program and execute the default data. When the bus width includes the data bus of the upper bit, DI is sent through the data bus of the upper bit. Read the operating parameters set in the switch, then set the data bus width to the lower-bit data bus width for normal operation, copy the read operating parameters to memory, and then boot the OS Then, the OS is loaded and jumped to the OS to set the operation specifications of the device based on the operation parameters in the memory. Any type of DIP switch may be used, and it is not limited to a slide type, a rotary type, or the like.

本発明によれば、動作パラメータの設定値をＤＩＰスイッチからＣＰＵにデータバスを介して、直接、読み込み可能となして、アドレスデコーダやバッファを不要化して回路規模を縮小することができる。 According to the present invention, the setting value of the operation parameter can be directly read from the DIP switch to the CPU via the data bus, and the circuit scale can be reduced by eliminating the need for an address decoder and a buffer.

本発明によればまた、アドレスデコーダやバッファをＣＰＬＤで構成していた場合、アドレスデコーダやバッファの削除によりＣＰＬＤの入出力ピンを他の用途に活用することができるとともに、ＣＰＬＤの内部ロジックを簡素化することができる。 According to the present invention, when the address decoder and the buffer are configured by CPLD, the CPLD input / output pins can be used for other purposes by deleting the address decoder and buffer, and the internal logic of the CPLD can be simplified. Can be

以下、添付した図面を参照して、本発明の実施の形態に係る制御装置を説明する。この実施の形態では制御装置としてプログラマブル表示器に適用して説明する。図１は、実施の形態のプログラマブル表示器を含む制御システムのブロック図を示す。この制御システムは、センサ等の各種デバイスを制御するプログラマブルロジックコントローラ（ＰＬＣ）１と、ＰＬＣ１に専用ネットワーク２を介して接続されたプログラマブル表示器３と、を備えている。プログラマブル表示器３は、実行プログラムに従い動作し、ＰＬＣ１と通信して外部機器４の状態を表示し、通信結果やオペレータの指示に応じて外部機器４への制御指示をＰＬＣ１へ送信する。制御システムはまた、共通ネットワーク５を介してプログラマブル表示器３との間でデータ通信処理を行い、また、ユーザ画面をプログラマブル表示器３に転送したり、プログラマブル表示器３から配信されたＰＬＣ１の入出力データを収集したりする処理を行うホストコンピュータ６を備える。 Hereinafter, a control device according to an embodiment of the present invention will be described with reference to the accompanying drawings. In this embodiment, description will be made by applying the present invention to a programmable display as a control device. FIG. 1: shows the block diagram of the control system containing the programmable display of embodiment. This control system includes a programmable logic controller (PLC) 1 that controls various devices such as sensors, and a programmable display 3 that is connected to the PLC 1 via a dedicated network 2. The programmable display 3 operates according to the execution program, communicates with the PLC 1 to display the state of the external device 4, and transmits a control instruction to the external device 4 to the PLC 1 according to a communication result or an operator instruction. The control system also performs data communication processing with the programmable display 3 via the common network 5, transfers the user screen to the programmable display 3, and inputs the PLC 1 distributed from the programmable display 3. A host computer 6 that performs processing for collecting output data is provided.

図２は図１に示すプログラマブル表示器３の詳細なブロック図である。図２を参照して、プログラマブル表示器３は、当該表示器３の全体を制御する主制御部としてのＣＰＵ１０、インターフェース（Ｉ／Ｆ）１１、ＯＳ（オペレーティングシステム）（ＮＡＮＤ型フラッシュＲＯＭ）１２、メモリ１３、ＤＩＰスイッチ１４、インターフェース（Ｉ／Ｆ）１５、入力部１６、表示部１７、コンプレックスプログラマブルロジックデバイス（ＣＰＬＤ）１８を備える。ＣＰＵ１０はプログラマブル表示器３の全体の動作を制御する。ＣＰＵ１０はビデオＲＡＭを内蔵している。インターフェース１１は通信ケーブルを介してホストコンピュータ６との間でＰＬＣ１の監視や制御データ、表示データ、その他のデータの転送を行う。プログラマブル表示器３はＯＳ１２を備えることにより汎用のパーソナルコンピュータと同様な機能を備える。ＯＳ１２はＮＡＮＤ型フラッシュＲＯＭに格納されている。このＮＡＮＤ型フラッシュＲＯＭにはアプリケーションプログラムも格納されている。メモリ１３はプログラムやデータ等が格納ないし記憶されるメモリであり、ＲＡＭ、フラッシュＲＯＭ、等により構成されている。これらメモリ１３において、ＲＡＭはＣＰＵ１０の作業エリアを提供することができる。フラッシュＲＯＭにはブートプログラム（ブートローダ）等が格納されている。ビデオＲＡＭには、表示部１７に表示させる表示データを一時的に蓄えることができる。 FIG. 2 is a detailed block diagram of the programmable display 3 shown in FIG. Referring to FIG. 2, the programmable display 3 includes a CPU 10 as a main control unit that controls the entire display 3, an interface (I / F) 11, an OS (operating system) (NAND flash ROM) 12, A memory 13, a DIP switch 14, an interface (I / F) 15, an input unit 16, a display unit 17, and a complex programmable logic device (CPLD) 18 are provided. The CPU 10 controls the overall operation of the programmable display 3. The CPU 10 has a built-in video RAM. The interface 11 monitors the PLC 1 and transfers control data, display data, and other data to and from the host computer 6 via a communication cable. The programmable display 3 has the same function as a general-purpose personal computer by including the OS 12. The OS 12 is stored in a NAND flash ROM. The NAND flash ROM also stores application programs. The memory 13 is a memory that stores or stores programs, data, and the like, and includes a RAM, a flash ROM, and the like. In these memories 13, the RAM can provide a work area for the CPU 10. The flash ROM stores a boot program (boot loader) and the like. Display data to be displayed on the display unit 17 can be temporarily stored in the video RAM.

ＤＩＰスイッチ１４はプログラマブル表示器３の動作パラメータを設定するものであり、８ビット構成のスライド形式のものである。ＤＩＰスイッチ１４の形式は、ロータリー形式、その他の形式でもよいことはもちろんである。インターフェース１５は、通信ケーブルを介してＰＬＣ１との間で外部機器４の制御、監視等のデータを転送する。ＣＰＬＤ１８は、内部の論理回路を外部から与えられるプログラム情報（プログラム言語情報）に従って配線可能な極めて多数の論理素子（ゲート）および記憶素子（フリップフロップ、レジスタ、メモリ）と、与えられたプログラム情報によりそれらを配線するプログラミング回路とを有する。なお、ＣＰＬＤ１８以外のプログラム可能なロジックＩＣとしてはＦＰＧＡ（フィールドプログラマブルゲートアレイ）がある。ＣＰＬＤ１８の詳細なブロック図の図示は略する。 The DIP switch 14 sets an operation parameter of the programmable display device 3 and is a slide type having an 8-bit configuration. Of course, the DIP switch 14 may be of a rotary type or any other type. The interface 15 transfers data such as control and monitoring of the external device 4 to and from the PLC 1 via a communication cable. The CPLD 18 includes an extremely large number of logic elements (gates) and storage elements (flip-flops, registers, memories) that can be wired according to program information (program language information) given from the outside, and the given program information. And a programming circuit for wiring them. As a programmable logic IC other than the CPLD 18, there is an FPGA (Field Programmable Gate Array). The detailed block diagram of the CPLD 18 is not shown.

以上のプログラマブル表示器３において、ＣＰＵ１０は、３２ビットのデータバス用の入出力ピンＤＡＴＡ０−ＤＡＴＡ３１を有している。入出力ピンＤＡＴＡ０−ＤＡＴＡ１５は、下位ビットであり、入出力ピンＤＡＴＡ１６−ＤＡＴＡ３１は上位ビットである。この上位ビットの入出力ピンＤＡＴＡ１６−ＤＡＴＡ３１は通常動作時では未使用である。 In the programmable display 3 described above, the CPU 10 has input / output pins DATA0 to DATA31 for a 32-bit data bus. The input / output pins DATA0 to DATA15 are lower bits, and the input / output pins DATA16 to DATA31 are upper bits. These high-order bit input / output pins DATA16 to DATA31 are not used during normal operation.

ＤＩＰスイッチ１４は、８個のスイッチ極１４１−１４８を有し、８ビットで動作パラメータを設定することができる。 The DIP switch 14 has eight switch poles 141 to 148, and can set an operation parameter with 8 bits.

ＤＩＰスイッチ１４のスイッチ極１４１−１４８それぞれと、ＣＰＵ１０の１６個の上位ビットの入出力ピンＤＡＴＡ１６−ＤＡＴＡ３１のうちの８個の入出力ピンＤＡＴＡ１６−ＤＡＴＡ２３それぞれとは、個別に８本のデータバスＤＢ１６−ＤＢ２３を介して接続されている。 Each of the switch poles 141 to 148 of the DIP switch 14 and each of the eight input / output pins DATA16 to DATA23 of the 16 upper bit input / output pins DATA16 to DATA31 of the CPU 10 are individually provided with eight data buses DB16. -Connected via DB23.

以上の構成において、プログラマブル表示器３の電源投入に伴いＣＰＵ１０はブートプログラムの実行を開始する。このときのデータバス幅のデフォルトは３２ビットである。ＣＰＵ１０は、下位ビットのデータバス幅ＤＢ０−ＤＢ１５から上記プログラムを読み込んで当該プログラムを実行するとともに、８個の入出力ピンＤＡＴＡ１６−ＤＡＴＡ２３それぞれにデータバスＤＢ１６−ＤＢ２３を介して接続されているＤＩＰスイッチ１４のスイッチ極１４１−１４８それぞれの設定状態から、表示部のサイズ、表示解像度等の各種動作パラメータを読み込み、読み込んだ動作パラメータを一旦、内部レジスタに格納する。 In the above configuration, the CPU 10 starts executing the boot program as the programmable display 3 is turned on. The default data bus width at this time is 32 bits. The CPU 10 reads the program from the lower-bit data bus widths DB0 to DB15 and executes the program, and is connected to each of the eight input / output pins DATA16 to DATA23 via the data bus DB16 to DB23. Various operation parameters such as the size of the display unit and the display resolution are read from the setting states of the 14 switch electrodes 141 to 148, and the read operation parameters are temporarily stored in an internal register.

次いで、ＣＰＵ１０は上記プログラムに従い、データバス幅をデフォルトの通常動作用である下位ビットのデータバス幅ＤＢ０−ＤＢ１５に設定してメモリにアクセス可能として上記読み込んだ動作パラメータを内部レジスタからメモリにコピーする。次いで、ＣＰＵ１０は、ＯＳのブートを実施してＯＳをロードするとともにＯＳにジャンプして上記メモリ内の動作パラメータを基に当該装置の動作仕様を設定する。 Next, in accordance with the program, the CPU 10 sets the data bus width to the default low-order data bus width DB0-DB15 for normal operation, makes the memory accessible, and copies the read operation parameters from the internal register to the memory. . Next, the CPU 10 boots the OS, loads the OS, jumps to the OS, and sets the operation specifications of the device based on the operation parameters in the memory.

以上のように実施の形態によると、ＤＩＰスイッチ１４の動作パラメータの設定値をＣＰＵ１０に直接、データバスを介して読み込み可能となしたから、アドレスデコーダやバッファが不要化し、構成部品を削減することができる。 As described above, according to the embodiment, since the setting value of the operation parameter of the DIP switch 14 can be directly read into the CPU 10 via the data bus, an address decoder and a buffer become unnecessary, and the number of components can be reduced. Can do.

また、実施の形態によると、アドレスデコーダやバッファをＣＰＬＤ１８に構成する場合では、ＣＰＬＤ１８に対するＣＰＵ１０、ＤＩＰスイッチ１４との接続のための入出力ピンを他の用途に活用することができ、かつ、ＣＰＬＤ１８内部にアドレスデコーダやバッファを論理構成する必要がなくなり、ＣＰＬＤ１８内部の論理構成を簡素化することができる。 According to the embodiment, when the address decoder and the buffer are configured in the CPLD 18, the input / output pins for connecting the CPU 10 and the DIP switch 14 to the CPLD 18 can be used for other purposes, and the CPLD 18 It is not necessary to logically configure an address decoder or buffer inside, and the logical configuration inside the CPLD 18 can be simplified.

図１のプログラマブル表示器を含む制御システムのブロック図である。FIG. 2 is a block diagram of a control system including the programmable display of FIG. 1. 本発明の実施の形態に係るプログラマブル表示器のブロック図である。It is a block diagram of the programmable display which concerns on embodiment of this invention. 図２のプログラマブル表示器のＣＰＵとＤＩＰスイッチとの接続構成を示す図である。It is a figure which shows the connection structure of CPU and DIP switch of the programmable display of FIG. 従来のプログラマブル表示器におけるＣＰＵとＤＩＰスイッチとの接続構成を示す図である。It is a figure which shows the connection structure of CPU and DIP switch in the conventional programmable display.

Explanation of symbols

１ＰＬＣ
３プログラマブル表示器
４外部機器
６ホストコンピュータ
１０ＣＰＵ
１４ＤＩＰスイッチ
１８ＣＰＬＤ 1 PLC
3 Programmable Display 4 External Device 6 Host Computer 10 CPU
14 DIP switch 18 CPLD

Claims

In a control device having a data bus width changing function in an operation sequence after power-on, a DIP switch having a predetermined number of switch poles and setting operation parameters by setting the switch poles, a lower bit data bus, and upper bit data Corresponding to each bus, a lower bit data bus connection input / output pin and an upper bit CPU having a data bus connection input / output pin that is not used during normal operation are provided. The bit is connected to the I / O pin for connecting the data bus via the upper bit data bus, and the CPU is turned on to start the program execution and the default data bus width is the upper bit data. When the bus is included, it is set to the DIP switch through the data bus of the upper bit. Read the operation parameters, then set the data bus width to the data bus width of the lower bits for normal operation, copy the read operation parameters to the memory, and then boot the OS to load the OS In addition, the control device jumps to the OS and sets the operation specifications of the device based on the operation parameters in the memory.