JP2007043134A - Semiconductor chip package and its manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体チップパッケージ及びその製造方法に関する The present invention relates to a semiconductor chip package and a manufacturing method thereof.
半導体微細加工技術を応用したマイクロマシニング技術を用いて、数百μm程度の微小構造体を製造する技術が発展してきている。例えば、各種のセンサ、光通信分野における光スイッチ、高周波(RF)部品等への応用が始まっている。 A technology for manufacturing a micro structure having a size of about several hundred μm by using a micromachining technology to which a semiconductor microfabrication technology is applied has been developed. For example, application to various sensors, optical switches in the field of optical communication, high frequency (RF) components, etc. has begun.
このような微小構造体は、従来の半導体製造プロセスにより製造することが出来るため、単一のチップに集積できる。 Since such a microstructure can be manufactured by a conventional semiconductor manufacturing process, it can be integrated on a single chip.
上述した微小構造体を含む、特定の機能を有するシステムが構築されているチップは、Micro−Electrical−Mechanical−Systems:MEMS、又はMicro−System−Technology:MISTと称されている(以下、MEMSデバイスと称する。)。このようなMEMSデバイスとしては、いわゆる加速度センサが知られている(例えば、特許文献1参照。)。 A chip in which a system having a specific function including the above-described microstructure is constructed is referred to as “Micro-Electrical-Mechanical-Systems: MEMS” or “Micro-System-Technology: MIST” (hereinafter, MEMS device). Called). A so-called acceleration sensor is known as such a MEMS device (see, for example, Patent Document 1).
この文献に開示されているピエゾ型加速度センサチップによれば、枠状のフレームを備えている。このフレームは、中央部及び梁部を含んでいる。この梁部はフレームの内周側面の少なくとも一部分と中央部との間で延在している。重り(可動)部は、この中央部に揺動自在に支持されている。支持部材は、フレームの下面側を支持して、重り部の外周縁の切り込み部を解して包囲している。 According to the piezo-type acceleration sensor chip disclosed in this document, a frame-like frame is provided. This frame includes a central portion and a beam portion. The beam portion extends between at least a part of the inner peripheral side surface of the frame and the central portion. The weight (movable) part is supported at the center part so as to be swingable. The support member supports the lower surface side of the frame and surrounds the cutout portion on the outer peripheral edge of the weight portion.
この可動部は、外力(応力)を受けて運動する構成部分であるので、可動部とも称せられ、可動部と梁部とは、一体的な微小構造体として作り込まれている。この梁部は肉薄で、しかも細幅で形成されている。 Since this movable part is a component that moves by receiving an external force (stress), it is also referred to as a movable part, and the movable part and the beam part are built as an integral microstructure. The beam portion is thin and has a narrow width.
このような構成を有するセンサチップは、一般的にパッケージ化されたデバイスとされる。 A sensor chip having such a configuration is generally a packaged device.
以下、図11を参照して、従来の加速度センサチップパッケージの構成例につき、説明する。 Hereinafter, a configuration example of a conventional acceleration sensor chip package will be described with reference to FIG.
図11(A)は、従来の加速度センサチップパッケージを上面側からみた、構成要素を説明するための概略的な平面図である。なお、内部の構成を示すため、保護カバー(後述する)の上面側の図示を省略して、透過的な図としてある。 FIG. 11A is a schematic plan view for explaining the components of a conventional acceleration sensor chip package as viewed from the upper surface side. In addition, in order to show an internal structure, illustration of the upper surface side of a protective cover (after-mentioned) is abbreviate | omitted and it is a transparent figure.
図11(B)は、図11(A)のA―A´で示した一点鎖線で切断した切り口を示す模式的な図である。 FIG. 11B is a schematic diagram illustrating a cut surface taken along the alternate long and short dash line indicated by AA ′ in FIG.
この加速度センサチップパッケージ100は、加速度センサチップ110を具えている。加速度センサチップ110は、電極パッド112を有している。電極パッド112は、加速度センサチップ110から信号を出力するか、又は加速度センサチップ110に信号を入力するためのパッドである。また、加速度センサチップ110には、機械的に動作する可動構造体114が作り込まれている。
The acceleration
さらに、加速度センサチップ110は、可動構造体114を封止して、その動作を規制する封止基板116を有している。この封止基板116は、接着剤122により、基板120に接合されている。
Furthermore, the
基板120には、保護カバー130の開放口の端縁が接着されている。保護カバー130は、加速度センサチップ110を封止する閉空間140を画成する。
The edge of the opening of the
また、基板120の端縁には、外部端子150が設けられている。外部端子150は、保護カバー130と相俟って形成される閉空間140内部から、その外部へ導出される。閉空間140内では、センサチップ110の電極パッド112と外部端子150とがボンディングワイヤ160により、電気的に接続されている。
An
さらに、加速度センサの検知部の動作を妨げることなく全体をモールド樹脂により封止することを目的として、当該検知部の外周域に、例えば枠状のモールド樹脂阻止部を設ける構成が知られている(特許文献2参照。)。
上述した従来の加速度センサチップパッケージによれば、加速度センサチップと外部端子とがボンディングワイヤにより電気的に接続されている。そして、このボンディングワイヤを収めつつ、加速度センサチップを封止するために、保護カバーを用いている。したがって、トランスファーモールドや、液状樹脂を用いたポッティングによる封止が行えず、パッケージが占める体積が大きくなってしまっている。 According to the conventional acceleration sensor chip package described above, the acceleration sensor chip and the external terminal are electrically connected by the bonding wire. A protective cover is used to seal the acceleration sensor chip while accommodating this bonding wire. Therefore, sealing by transfer molding or potting using a liquid resin cannot be performed, and the volume occupied by the package has increased.
また、従来の加速度センサチップパッケージの製造方法においては、加速度センサチップをダイシングしてから、パッケージ化していたため、ダイシング時の切削屑が、可動(錘)部の周辺に付着して、可動部が作動しなくなってしまう虞があった。 Further, in the conventional method of manufacturing an acceleration sensor chip package, since the acceleration sensor chip is diced and then packaged, cutting waste during dicing adheres to the periphery of the movable (weight) portion, and the movable portion is There was a risk that it would not work.
さらに、例えば特許文献2が開示するように、加速度センサチップに特殊な部材を付加するものとすれば、製造工程がより煩雑になってしまうことから、加速度センサチップのみならず最終製品である加速度センサチップパッケージのスループットが悪化してしまう虞がある。
Furthermore, as disclosed in, for example,
このように、加速度センサチップパッケージのより一層の小型化を図るための技術、また、加速度センサチップパッケージを製造するにあたり、特に可動部の破損を防止して、歩留まり向上させることができ、かつ生産性を向上したより簡易な製造方法を実現するための技術が嘱望されている As described above, the technology for further downsizing the acceleration sensor chip package, and the manufacture of the acceleration sensor chip package, in particular, can prevent the movable part from being damaged and improve the yield and production. Technology to realize a simpler manufacturing method with improved performance is desired
この発明は、上記課題に鑑みてなされたものである。上述した課題を解決するにあたり、この発明の半導体チップパッケージは、主として下記のような構成を備えている。 The present invention has been made in view of the above problems. In solving the above-described problems, the semiconductor chip package of the present invention mainly has the following configuration.
本発明の半導体チップパッケージは、上面及び上面と対向する下面を有するフレーム部、フレーム部内に設けられている可動部を含む可動構造体、フレーム部の上面側に配列されている複数の第1電極パッド、フレーム部の上面に、可動構造体を囲んで設けられている閉環状の第1封止部、及び第1封止部上に設けられていて、可動構造体を封止する薄板状部材を有する、MEMSチップである第1半導体チップと、第1表面及び第1表面と対向する第2表面、及び第1表面側に配列されている複数の第2半導体チップと、半導体チップ搭載領域が設けられている第1主表面、第1主表面と対向する第2主表面、及び半導体チップ搭載領域外である第1主表面の端縁に沿って設けられている第3電源パッドを有する基板であって、第1及び第2半導体チップが半導体チップ搭載領域上に搭載されている基板と、第1電極パッド及び第2電極パッドを接続する第1ボンディングワイヤと、第2電極パッド及び第3電極パッドを接続する第2ボンディングワイヤとを有している。 A semiconductor chip package of the present invention includes a frame portion having an upper surface and a lower surface opposite to the upper surface, a movable structure including a movable portion provided in the frame portion, and a plurality of first electrodes arranged on the upper surface side of the frame portion A closed annular first sealing portion provided on the upper surface of the pad and the frame portion so as to surround the movable structure, and a thin plate-like member which is provided on the first sealing portion and seals the movable structure A first semiconductor chip that is a MEMS chip, a first surface, a second surface facing the first surface, a plurality of second semiconductor chips arranged on the first surface side, and a semiconductor chip mounting region A substrate having a first main surface provided, a second main surface facing the first main surface, and a third power supply pad provided along an edge of the first main surface outside the semiconductor chip mounting region The first and first A substrate on which a semiconductor chip is mounted on a semiconductor chip mounting region, a first bonding wire for connecting the first electrode pad and the second electrode pad, and a second bonding wire for connecting the second electrode pad and the third electrode pad And have.
本発明の半導体チップパッケージの製造方法は、上面及び上面と対向する下面を有するフレーム部、フレーム部内に設けられている可動部を含む可動構造体、フレーム部の上面側に配列されている複数の第1電極パッドを有する第1半導体チップであって、フレーム部の上面に、可動構造体を囲んで設けられている閉環状の第1封止部と、第1封止部上に設けられていて、可動構造体を封止する薄板状部材とを形成して、MEMSチップである第1半導体チップを準備する工程と、複数の辺からなる第1表面、第1表面と対向する第2表面、及び第1表面側に配列されている複数の第2電極パッドを有する第2半導体チップをそれぞれ準備する工程と、半導体チップ搭載領域が設けられている第1主表面、第1主表面と対向する第2主表面、及び半導体チップ搭載領域外である第1主表面の端縁に沿って設けられている第3電極パッドを有する基板を準備する工程と、基板の前記チップ搭載領域上に、第1及び第2半導体チップを搭載する工程と、第1電極パッド及び第2電極パッドを接続する第1ボンディングワイヤ、並びに第2電極パッド及び第3電極パッドを接続する第2ボンディングワイヤを設ける工程とを有している。 A manufacturing method of a semiconductor chip package of the present invention includes a frame portion having an upper surface and a lower surface opposite to the upper surface, a movable structure including a movable portion provided in the frame portion, and a plurality of elements arranged on the upper surface side of the frame portion. A first semiconductor chip having a first electrode pad, which is provided on a top surface of a frame portion and a closed annular first sealing portion provided surrounding the movable structure, and on the first sealing portion. Forming a thin plate-like member for sealing the movable structure and preparing a first semiconductor chip as a MEMS chip; a first surface comprising a plurality of sides; a second surface facing the first surface And preparing a second semiconductor chip having a plurality of second electrode pads arranged on the first surface side, a first main surface provided with a semiconductor chip mounting region, and facing the first main surface A second main surface to And a step of preparing a substrate having a third electrode pad provided along the edge of the first main surface outside the semiconductor chip mounting region, and the first and second semiconductors on the chip mounting region of the substrate A step of mounting the chip, and a step of providing a first bonding wire for connecting the first electrode pad and the second electrode pad, and a second bonding wire for connecting the second electrode pad and the third electrode pad. .
本発明の半導体チップパッケージの構成によれば、必須の空間のみを確保することができるので、パッケージの顕著な小型化が実現されるとともに、様々なパッケージ形状に適用することができる。 According to the configuration of the semiconductor chip package of the present invention, since only an essential space can be ensured, the package can be significantly reduced in size and can be applied to various package shapes.
また、この発明の半導体チップパッケージの製造方法によれば、簡易な工程で製造される加速度センサチップパッケージの歩留まりを顕著に向上させることができる。 Further, according to the method for manufacturing a semiconductor chip package of the present invention, the yield of the acceleration sensor chip package manufactured by a simple process can be remarkably improved.
さらに、この発明の半導体チップパッケージの製造方法によれば、パッケージを構成するMEMSチップ(第1半導体チップ)は、ウェハレベルでチップ毎に第1封止部を形成した後に個片化されるので、半導体基板の位置を決めてさえすれば、チップ毎の位置を決めることなく第1封止部を形成することができる。すなわち、チップ毎の位置決めが不要となるため、位置精度、すなわち繰り返し精度を向上させることができ、結果として、第1封止部の形成を精度良く行うことができる。従って、MEMSチップ、ひいてはこれを含むパッケージの歩留まり及び生産性を向上させることができる。 Furthermore, according to the method for manufacturing a semiconductor chip package of the present invention, the MEMS chip (first semiconductor chip) constituting the package is singulated after the first sealing portion is formed for each chip at the wafer level. As long as the position of the semiconductor substrate is determined, the first sealing portion can be formed without determining the position for each chip. That is, since positioning for each chip becomes unnecessary, it is possible to improve the positional accuracy, that is, the repeatability, and as a result, the first sealing portion can be formed with high accuracy. Therefore, the yield and productivity of the MEMS chip, and hence the package including the MEMS chip, can be improved.
以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、従って、この発明は、特に図示例にのみ限定されるものではない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. It should be noted that the drawings only schematically show the shapes, sizes, and arrangement relationships of the constituent components to the extent that the present invention can be understood. Therefore, the present invention is limited only to the illustrated examples. It is not a thing.
また、以下の説明において、特定の材料、条件及び数値限定条件等を用いることがあるが、これらは好適例の1つに過ぎず、従って、この発明は、何らこれら好適例に限定されるものではない。 In the following description, specific materials, conditions, numerical limiting conditions, and the like may be used. However, these are only preferred examples, and therefore the present invention is not limited to these preferred examples. is not.
さらに、以下の説明に用いる各図において、同様の構成成分については、その重複する説明を省略する場合もあることを理解されたい。 Furthermore, in each figure used for the following description, it is to be understood that a duplicate description of the same component may be omitted.
<第1の実施の形態>
(半導体チップの構成)
まず、図1を参照して、この発明の半導体チップの構成例につき説明する。ここでは機能素子として、いわゆるピエゾ抵抗素子を具えたピエゾ型加速度センサチップを例にとって説明する。
<First Embodiment>
(Configuration of semiconductor chip)
First, a configuration example of a semiconductor chip according to the present invention will be described with reference to FIG. Here, a piezo-type acceleration sensor chip having a so-called piezoresistive element will be described as an example of the functional element.
ここでいう加速度センサチップとは、所定の加速度を計測することができるチップ(以下、単にチップとも称する。)であり、また、加速度センサチップパッケージとは、かかる加速度センサチップを含む、パッケージ化されたデバイスである。 The acceleration sensor chip here is a chip capable of measuring a predetermined acceleration (hereinafter also simply referred to as a chip), and the acceleration sensor chip package is a package including such an acceleration sensor chip. Device.
図1(A)及び(B)に示すように、第1半導体チップ10は、チップ11を含んでいる。チップ11は、上面13a及びこの上面13aと対向する下面13bを有するフレーム部13を含んでいる。フレーム部13は、チップ11の外形(輪郭)を画成する四角枠状の外枠である。
As shown in FIGS. 1A and 1B, the
チップ11には、開口部16が設けられている。この例では、開口部16は、フレーム部13が囲む貫通孔として設けられている。
The chip 11 is provided with an
チップ11は、可動構造体15を具えている。この可動構造体15は、梁部14aと可動(錘)部14bとを有している。可動部14bは、梁部14aと一体的につながって可動に設けられている。
The chip 11 includes a
フレーム部13からは、梁部14aが、開口部16内に突出延在している。この梁部14aは肉薄で、しかも細幅にされている。梁部14aは、可動部14bの運動時に撓む可撓部である。
A
梁部14aの開口部16内に突出する先端側には、上述した可動部14bが設けられている。可動部14bは、梁部14aにより開口部16内に吊り下げられていて、かつ開口部16内に収められている。
The
この可動部14bの上面14baの高さは、フレーム部13及び梁部14aの高さとほぼ同一としてあり、また、可動部14bの厚さAは、フレーム部13の厚さBよりも小さくしてある。すなわち、可動部14bは、梁部14aにより、開口部16の中空に支持されている。
The height of the upper surface 14ba of the
可動構造体15は、例えば、シリコンウェハに作り込まれている。フレーム部13と梁部14aとは、一体的につながっている。このつながっている部分により、フレーム部13は、梁部14aを支持し、かつ、梁部14aは可動部14bを支持している。
The
可動部14bは、加速度の計測のため、平面方向の他に図1(B)に示す白抜き矢印a及びb方向に運動できるように構成する必要がある。従って、可動部14bがフレーム部13と直接的に接触しないようにするために、及び梁部14aによって当該運動が抑制されないようにするために、可動部14bとフレーム部13との間、およびフレーム部13と可動部14bとの間のつながり部分を除いた梁部14aの側縁と可動部との間は、間隙16aを以って切り離してある。
The
この例では、可動構造体15を、4つの部分からなる梁部14aと、この梁部14aの4つの部分により4方向から支持される可動部14bとを含む構成として説明した。しかしながら、この発明の半導体チップの構成は、上述の構成例に限定されえず、従来公知のMEMSチップが具えるあらゆる可動構造体の構成例に適用することができる。半導体チップが、加速度センサチップである場合には、例えば、梁部14aが一方向のみから可動部14bを支持する構成の加速度センサチップであっても適用が可能である。
In this example, the
この第1半導体チップ10は、チップ11の上面(又は下面)方向から見た平面的な外形寸法と同一サイズとされている。その形状は、この例では直方体状として記載してあるが、これに限定されるものではない。
The
図1(A)及び(B)に示す構成例では、四角枠状のフレーム部13の上面側の各片の中心から開口部16内に直角に突出した4つの部分からなる梁部14aが設けられている。
In the configuration example shown in FIGS. 1 (A) and 1 (B), a
可動部14bは、梁部14aの突出した4つの部分の先端側で支持されている。可動部14bは、この例では立方体状としてある。すなわち、可動部14bの平面的形状は四角形であって、梁部14aは、立方体の上面に相当する四角形の4辺の中央部分でそれぞれつながっている。
The
図示例では、可動部14bの形状を立方体とした。しかしながら、これに限定されず、想定される加速度、測定条件等に応じた、任意好適な所望の形状とすることができる。
In the illustrated example, the shape of the
梁部14aには、検出素子19が設けられている。この検出素子19は、この例ではピエゾ抵抗素子としてある。
A
この検出素子19は、測定目的とする加速度が測定できる、設計に応じた適当な個数で、好適な位置に設けておけば良い。これら検出素子19は、この可動構造体15の変位量(加速度)を検出するための素子である。
The
検出素子19は、例示したピエゾ抵抗素子に限定されない。例えば静電容量型等の任意のタイプの加速度センサに適用される、任意好適な検出素子を選択して適宜適用することができる。
The
さらにピエゾ抵抗素子19のそれぞれには、信号を外部に出力するか、又はピエゾ抵抗素子19に信号を入力するための配線が接続されている(図示せず。)。この配線には、例えば、従来公知の配線構造を適用できる。また、配線材料としては、アルミニウム(Al)等の一般的な材料を適用することができる。
Further, each
フレーム部13上には、第1封止部20が、開口部16、すなわち間隙16aを囲んで、かつフレーム部13が開口部16を画成する端縁から離間して設けられている。
On the
図1(B)に示すように、第1封止部20は、この例では等幅の閉じた線状、すなわち、閉環状としてある。その輪郭、すなわち、外郭及び内郭の形状は、矩形状としてある。
As shown in FIG. 1B, in this example, the
第1封止部20は、好ましくは、例えば、従来公知の液状樹脂、又は任意好適な接着手段を有するボンディングシートといったシート状部材を用いるのが良い。
The
このフレーム部13上に設けられている第1封止部20より外側のフレーム部13の部分領域を外側領域13cとも称する。
A partial region of the
第1封止部20の上面20aには、薄板状部材30が、この例では第1封止部20自体が有する接着力により接合されている。
In this example, the
薄板状部材30は、上述した梁部14a及び可動部14bからは離間して接合されている。すなわち、薄板状部材30は、可動構造体15を開口部16(間隙16a)の上面側から離間して、梁部14aの可撓及び可動部の可動を妨げないように封止する。この薄板状部材30は、樹脂、シリコン(Si)、ガラス、銅等の金属を材料とするものを適用することができる。また、シリコンを適用する場合は、シリコンにチップ11から出力される信号を処理するための回路が形成された制御チップのように機能を持たせたものであっても良い。
The
薄板状部材30は、上述した可動構造体15を封止して、可動部14bの上面14ba方向への動作を規制する機能を果たす。従って、薄板状部材30と可動部14bの上面14baとの間隙の高さCは、加速度センサとしての所定の加速度が測定できる範囲で、可動部14bの矢印a方向(図1(B)参照)への変位を妨げない程度であって、梁部14aが過剰な変位によって破壊される限界変位量よりも小さい程度に設定される。すなわち、上述した第1封止部20の厚さは、この所定の加速度が測定できる高さと梁部14aの変位の限界の高さとを勘案して設定すれば良い。また、可動部14bの下面14bbと半導体チップ10の搭載面(図示せず)との間隙Dもまた、Cと同様に所定の加速度が測定できる高さと、梁部14aの変位の限界の高さとを勘案して設定すれば良い。例えば2mm角程度の加速度センサを形成する場合には、C及びDをそれぞれ10〜30μm程度の間隙とすれば良い。
The thin plate-
薄板状部材30の外形サイズは、第1封止部20の外郭を端縁とするできる限り小さい大きさが好ましい。なお、薄板状部材30の外形サイズは、第1封止部20の外郭よりも大きいサイズであっても問題ないが、後述する第1電極パッドに対するワイヤボンディングに支障をきたさない範囲で任意好適なサイズであれば良い。また、薄板状部材30の厚みは任意好適なものとできるが、半導体チップ10の厚みを全体として薄型化するためにも、MEMSチップとしての機能を損なわない範囲で、可能な限り薄型とするのが良い。
The outer size of the
上述のように、この発明の第1半導体チップ10は、可能な限り薄厚の薄板状部材30を用いる。従って、可動構造体15の効果的な封止を行いつつ、パッケージの厚さを、より薄型化することができる。
As described above, the
フレーム部13上に設けられている第1封止部20よりも外側に位置するフレーム部13の外側領域13cには、複数の第1電極パッド18が設けられている。第1電極パッド18は、この絶縁膜から露出して設けられている。
A plurality of
一般に、加速度センサチップの表面には、いわゆるパッシベーション膜等の絶縁膜が設けられている。すなわち、この第1電極パッド18は、この絶縁膜から露出して設けられている。
In general, an insulating film such as a so-called passivation film is provided on the surface of the acceleration sensor chip. That is, the
第1電極パッド18は、梁部14aの検出素子19に、上述した図示しない配線を経て電気的に接続される。
The
この例では、4つの辺を有する矩形の1つの辺に沿って、5つの第1電極パッドがワイヤボンディングが可能なように、互い違いに2列に配列されている。 In this example, five first electrode pads are alternately arranged in two rows so that wire bonding is possible along one side of a rectangle having four sides.
次に、この半導体チップ10の動作について簡単に説明する。
Next, the operation of the
半導体チップ10に加速度がかかると、可動部14bが変位する。すなわち、可動部14bを支持する梁部14aには、可動部14bの変位量に応じた大きさの撓みが発生する。この撓みの大きさを、梁部14aに設けられている検出素子19の電気的な抵抗値の変化量として計測する。計測された抵抗値の変化量は、検出素子19と電気的に接続されている第1電極パッド18を介して出力される。このようにして、半導体チップ10に加わる加速度が定量的に検出される。
When acceleration is applied to the
この発明の半導体チップの構成によれば、衝撃等の応力に対して脆弱な可動部を最小の面積、かつ最小の高さで封止することができるので、この半導体チップのさらなる薄型化が実現される。 According to the configuration of the semiconductor chip of the present invention, since the movable part vulnerable to stress such as impact can be sealed with the minimum area and the minimum height, the semiconductor chip can be further thinned. Is done.
(半導体チップの製造方法)
次に、図2から図5を参照して、上述した第1半導体チップ10の製造方法について説明する。
(Semiconductor chip manufacturing method)
Next, a method for manufacturing the
この発明の半導体チップの製造方法は、ウェハレベルで可動構造体を作り込み、第1封止部及び薄板状部材を設けて、可動構造体を封止し、最後に個片化する点に特色を有している。 The semiconductor chip manufacturing method of the present invention is characterized in that a movable structure is formed at a wafer level, a first sealing portion and a thin plate-like member are provided, the movable structure is sealed, and finally separated into individual pieces. have.
以下、具体的な製造方法につき、説明する。なお、この発明の製造方法例の説明では、ウェハレベルでの処理では半導体チップが形成されるチップ領域が格子状に多数配列された状態で同時に形成されていくものであるところ、説明を容易にするために、チップ領域のうち隣接する2つのチップ領域にて半導体チップが形成される工程を図示して説明する。 Hereinafter, a specific manufacturing method will be described. In the description of the manufacturing method example of the present invention, the processing at the wafer level is such that a large number of chip regions in which semiconductor chips are formed are simultaneously formed in a grid-like arrangement, so that the description is easy. For this purpose, a process of forming a semiconductor chip in two adjacent chip areas of the chip area will be described with reference to the drawings.
図2(A)は、ウェハレベルでの製造途中の半導体チップの概略的な平面図であり、図2(B)は、図2(A)のA−A´で示した一点鎖線で切断した切り口を示す概略的な図である。 FIG. 2A is a schematic plan view of a semiconductor chip being manufactured at the wafer level, and FIG. 2B is cut along the one-dot chain line indicated by AA ′ in FIG. It is a schematic diagram showing a cut end.
図3(A)及び図3(B)は、図2から続く模式的な説明図である。図4(A)及び図4(B)は、図3から続く模式的な説明図である。図5(A)及び図5(B)は、図4から続く模式的な説明図である。 3A and 3B are schematic explanatory diagrams continuing from FIG. 4A and 4B are schematic explanatory diagrams continuing from FIG. 5A and 5B are schematic explanatory diagrams continuing from FIG.
はじめに、図2(A)及び図2(B)に示すように、半導体基板であるシリコンウェハ80を準備する。シリコンウェハ80は、第1の面80aと、この第1の面80aに対向する第2の面80bとを有している。
First, as shown in FIGS. 2A and 2B, a
シリコンウェハ80には、予め複数のチップ領域80cを区画して設定しておく。このチップ領域80cは、後述する個片化工程により、最終的に半導体チップ11となる領域である。なお、図中、このチップ領域80cを画成する点線L1は、スクライブライン(ダイシングライン)となる。
In the
次いで、図3(A)及び図3(B)に示すように、可動構造体15を、従来公知のホトリソグラフィ工程、エッチング工程等により、シリコンウェハ80を加工することにより、一体的に形成する。すなわち、チップ領域80c内に、加速度センサの本質的な機能を担う可動構造体15を作り込む。この可動構造体15は、上述したように、可動部14bと、この可動部14bを支持する梁部14aとを含む構造を有している。
Next, as shown in FIGS. 3A and 3B, the
かかる可動構造体15を含む加速度センサチップ11の具体的な構成要素の形成工程は、任意好適な従来公知のプロセスを用いることができる。
Any suitable conventionally known process can be used for forming specific components of the acceleration sensor chip 11 including the
梁部14aの所定の位置には、通常のウェハプロセスにより、加速度を検出するための素子である機能素子19、すなわち、この例ではピエゾ抵抗素子19を作り込む。
A
また、ピエゾ抵抗素子19には、例えばアルミニウム(Al)を材料とし、常法に従って、その一端が電気的に接続される配線を作り込む(図示せず。)。この配線の他端は、チップ領域80c内であって、可動構造体15よりも外側の領域、すなわち、後述するフレーム部13の任意好適な位置にまで延在するように導出しておく。この配線は、上述したように絶縁膜により覆われる。
For the
この図示しない配線の他端には、フレーム部13の表面から露出する第1電極パッド18が電気的に接続されるように形成される。この第1電極パッド18は、例えば、加速度センサチップ11のフレーム部13の最表面に設けられた絶縁膜から、配線の一部を露出させて形成しても良い。
A
次に、図4(A)及び図4(B)に示すように、第1封止部20を形成する。第1封止部20は、マトリクス上に複数存在するチップ領域80cそれぞれに1つずつ形成される。例えば、第1封止部20をシート状部材により形成する場合には、上述したシート部材を予め形成しておき、チップ領域80c毎に載置していけば良い。また、第1封止部20を、例えば液状樹脂を以って形成する場合には、従来公知のディスペンサを用いたディスペンス方式、すなわち注入工程により形成すれば良い。第1封止部20は、シリコンウェハ80の第1の面(表面)80a上に隙間なく密着させて接合される。
Next, as shown in FIGS. 4A and 4B, the
このように、ウェハレベルで、チップ領域80c毎に第1封止部20を形成すれば、シリコンウェハ80の位置を基準に位置合わせを行うため、個片化されたチップ毎、あるいは個々のチップ領域80c毎に位置合わせをする必要が無くなり、位置精度、特に繰り返し精度を向上させることができる。結果として、第1封止部20の形成を、各チップ領域80cにおいて精度良く行うことができる。従って、歩留まりの向上が期待される。
As described above, if the
次に、図5(A)及び図5(B)に示すように、薄板状部材30を第1封止部20の上面20a前面に隙間なく接合する。この薄板状部材30は、可動構造体15からは離間して接合される。すなわち、この薄板状部材30は可動構造体15を、第1封止部20と相俟ってその上側から封止する。
Next, as shown in FIGS. 5A and 5B, the
この工程は、第1封止部20をシート状部材により形成する場合には、選択されたシート状部材に適切な処理を行うことによって第1封止部20と薄板状部材30とを密着させて接着すれば良い。例えば、第1封止部20が熱圧着シートである場合には、第1封止部20の上面20a上に薄板状部材30を載置して、所定の条件で隙間なく熱圧着すれば良い。
In this step, when the
また、第1封止部20が例えば液状樹脂である場合には、第1封止部20の上面20aに薄板状部材30を載置して、所定の条件で液状樹脂の硬化処理を行えば良い。
Further, when the
次いで、図5(A)及び図5(B)中、隣接するチップ領域80c間の領域に対して、すなわち、上述したスクライブラインL1に沿って、従来公知のダイシング装置を用いてダイシングを行う。
Next, in FIGS. 5A and 5B, dicing is performed on a region between
このようにして、図1を用いて説明した、同一構造を有する複数個の半導体チップ10を1枚のウェハから製造することができる。
In this way, a plurality of
この発明の半導体チップの製造方法によれば、ウェハレベルで第1封止部20の形成を行うので、第1封止部20のチップ領域80c内での位置精度、すなわち繰り返し精度を向上させることができる。結果として、第1封止部20の形成を、各チップ領域80cにおいて精度良く行うことができる。従って、製造される半導体チップ10の歩留まりの向上が期待される。さらに、薄板状部材30を配置した後にダイシングを行うことによって、ダイシング時の切削屑が可動部の周辺及び内部に付着して、可動部が作動しなくなる不具合を解消することができる。
According to the semiconductor chip manufacturing method of the present invention, since the
(第2の実施の形態)
図6を参照して、この発明の第2の実施の形態の構成例につき説明する。第2の実施の形態は、既に説明した構成を有する半導体チップを含むパッケージ化された半導体装置に関する。
(Second Embodiment)
With reference to FIG. 6, a configuration example of the second embodiment of the present invention will be described. The second embodiment relates to a packaged semiconductor device including a semiconductor chip having the configuration described above.
図6(A)は、第2の実施の形態の半導体チップパッケージを上面側から見た、構成要素を説明するための概略的な平面図である。図6(B)は、図6(A)のA−A´で示した一点鎖線で切断した切り口を示す模式的な図である。 FIG. 6A is a schematic plan view for explaining the components when the semiconductor chip package of the second embodiment is viewed from the upper surface side. FIG. 6B is a schematic diagram illustrating a cut surface taken along the alternate long and short dash line indicated by AA ′ in FIG.
この実施の形態の半導体チップパッケージは、半導体チップが搭載される基板として、いわゆるセラミックヘッダを適用することを特徴としている。 The semiconductor chip package of this embodiment is characterized by applying a so-called ceramic header as a substrate on which a semiconductor chip is mounted.
ここでいうセラミックヘッダとは、半導体チップを納めて搭載する凹部を有するセラミック基板、すなわち容器状のセラミック基板である。 The ceramic header here is a ceramic substrate having a recess for housing and mounting a semiconductor chip, that is, a container-shaped ceramic substrate.
図6(A)及び図6(B)に示すように、半導体チップパッケージ1は、セラミックヘッダ40を含んでいる。
As shown in FIGS. 6A and 6B, the
セラミックヘッダ40は、第1主表面40a及びこの第1主表面40aと対向する第2主表面40bを有している。また、セラミックヘッダ40は、第1主表面40aから露出する複数の第3電極パッド42を有している。これら複数の第3電極パッド42の配置位置及び個数は、第3電極パッド42に接続される第2半導体チップ50の第2電極パッド52の個数及び配置位置を勘案し、搭載される第2半導体チップ50から露出する領域に設ければ良い。
The
セラミックヘッダ40は、複数の外部端子44を有している。外部端子44は、第2主表面40bから露出させて設けられている。外部端子44は、半導体チップパッケージ1を実装基板等に電気的に接続するための電極として機能する。
The
この例では、セラミックヘッダ40は、単層構造の基材40Xを有している。セラミックヘッダ40は、第1主表面40a側である基材40Xの表面40Xa上に、複数の配線部を含む第1配線層41を有している。この第1配線層41上には、第1配線層41を覆って、第1絶縁膜43が設けられている。この第1絶縁膜43の表面43aがセラミックヘッダ40の第1主表面40aとなっている。この第1絶縁膜43には、開口部が設けられていて、第1配線層41の配線部の一部分を露出させている。この露出部分は第3電極パッド42とされている。
In this example, the
セラミックヘッダ40は、第2主表面40b側である基材40Xの裏面40Xb上に複数の配線部を含む第2配線層45を有している。第2配線層45上には、この第2配線層を覆って、第2絶縁膜46が設けられている。この第2絶縁膜46の表面46bがセラミックヘッダ40の第2主表面40bに相当する。
The
第2絶縁膜46には、開口部が設けられていて、第2配線層45の配線部の一部分を露出させている。この露出部分は、外部端子44とされている。外部端子44はこの例では平面的なパッドとしてある。
The second insulating
セラミックヘッダ40は、凹部49aを画成する側壁部49を有している。すなわち側壁部49は、第1主表面40aの端縁領域40aaに設けられている。
The
ここでいう端縁領域40aaとは、半導体チップが搭載される領域と側壁部49とにはさまれた枠状の領域である。また、端縁領域40aaより内側の半導体チップが搭載される容器の内底面に相当する領域は内側領域40abとも称される。この例では、第1半導体チップ10及び第2半導体チップ50は内側領域40abに設けられ、第3電極パッド42は、内側領域40abに設けられている。
The edge region 40aa here is a frame-like region sandwiched between the region where the semiconductor chip is mounted and the
第3電極パッド42は、矩形状の内側領域40abの矩形の1辺に沿って5つが直線状に配列されている。
Five
側壁部49は、端縁領域40aaに、第1主表面40aに対して垂直方向に直立して設けられている。図6(A)に示すように、側壁部49は、内側領域40abを一続きに囲む閉環の枠状に設けられている。
第1半導体チップ10及び第2半導体チップ50は、内側領域40abに搭載されている。
The
第1半導体チップ10の構成については、図1から図5を参照にして既に説明したとおりであるので、その詳細な説明は省略する。
The configuration of the
以下、第2半導体チップ50の構成につき説明する。第2半導体チップ50は、例えばMEMSチップの動作を制御する、電気的な動作を行う半導体チップである。制御チップは、一般的に、アンプ機能、角度校正機能、AD変換機能、DA変換機能、メモリ機能等の機能を有している。
Hereinafter, the configuration of the
第2半導体チップ50は、矩形状の第1表面50a及びこの第1表面50aと対向する第2表面50bを有している直方体状の形状を有している。第2半導体チップ50は、第2電極パッド52を有している。第2電極パッド52は、第1表面50aから露出して設けられている。第2電極パッド52は、矩形の1辺に沿って、この例では2列に10個が配列されている。
The
第2電極パッド52は、第1半導体チップ接続用パッド52b及び基板接続用パッド52aを含んでいる。2列の第2電極パッド52のうち、端縁側の1列は、基板接続用パッド52aとも称する。基板接続用パッド52aは、セラミックヘッダ40の第3電極パッド42と接続するための電極パッドである。第2半導体チップ中央側の1列は、第1半導体チップ接続用パッド52bとも称される。第1半導体チップ接続用パッド52bは、第1半導体チップ10の第1電極パッド18と接続するための電極パッドである。
The
第2半導体チップ50は、その第2表面50bを第1主表面40aと対向させ、かつ第3電極パッド42が露出するように、セラミックヘッダ40に搭載されている。このとき、第2半導体チップ50は、第2電極パッド52の配列と第3電極パッド42との配列が互いにワイヤボンディングできるように配置される。図6(A)に示すように、この例では、第2半導体チップ50は、第2電極パッド52の配列と第3電極パッド42の配列が互いに平行になるように配列されている。
The
第1半導体チップ10は、フレーム部13の下面13bを、第2半導体チップ50の第1表面50aと対向させ、かつ第2電極パッド52が露出するように、第2半導体チップ50上に搭載されている。このとき、第1半導体チップ10は、第1電極パッド18の配列と第2電極パッド52の配列とが、互いにワイヤボンディングできるように配置される。この例では、第1半導体チップ10は、第1電極パッド18の配列と第2電極パッド52の配列とが互いに平行になるように搭載されている。
The
第1半導体チップ10及び第2半導体チップ50並びにセラミックヘッダ40は、ボンディングワイヤ62により、互いに電気的に接続されている。ボンディングワイヤ62は、金(Au)等の金属細線を用いて常法に従ってボンディングを行えば良い。
The
第1電極パッド18と第1半導体チップ接続用パッド52bとは、第1ボンディングワイヤ62aにより、1対1の対応関係で接続されている。
The
基板接続用パッド52aと第3電極パッド42とは、第2ボンディングワイヤ62bにより、1対1の対応関係で接続されている。
The
このようなパッケージ形態とすれば、可動部のみを動作可能に封止し、MEMSチップ全体、ボンディングワイヤ等を閉空間内に封止する必要がなくなるので、半導体チップパッケージのさらなる薄型化及び小型化が可能となる。 With such a package configuration, only the movable part is operatively sealed, and it is not necessary to seal the entire MEMS chip, bonding wires, etc. in a closed space, so that the semiconductor chip package can be further reduced in thickness and size. Is possible.
また、セラミックヘッダは、剛性が極めて高いので、パッケージの外力に対する剛性をより高めることができる。 Moreover, since the ceramic header has extremely high rigidity, the rigidity against the external force of the package can be further increased.
ここで、図6を参照して、この発明の半導体チップパッケージの動作について簡単に説明する。加速度センサチップである第1半導体チップ10が加速度を検出したとする。検出された加速度にかかる信号は、第1電極パッド18から第1ボンディングワイヤ62a、第1半導体チップ接続用パッド52bを経て、制御チップである第2半導体チップ50に入力される。第2半導体チップ50で処理された信号は、基板接続用パッド52a、第2ボンディングワイヤ62b、第3電極パッド42、セラミックヘッダ40の外部端子44を経て、図示しない外部装置に出力される。第1半導体チップ10又は第2半導体チップ50に信号を入力する場合には、信号は逆の経路を辿ることとなる。
Here, the operation of the semiconductor chip package of the present invention will be briefly described with reference to FIG. It is assumed that the
(半導体チップパッケージの製造方法)
図6を参照して、半導体チップパッケージの製造方法につき説明する。
(Semiconductor chip package manufacturing method)
With reference to FIG. 6, a method for manufacturing a semiconductor chip package will be described.
まず、既に説明した構成を有するMEMSチップである第1半導体チップ、セラミックヘッダ40、及び第2半導体チップ50を準備する。
First, a first semiconductor chip, a
セラミックヘッダ40のチップ搭載領域、すなわち内側領域40abに、第1半導体チップ10及び第2半導体チップ50を搭載する。この例では、第1半導体チップ10及び第2半導体チップ50は互いに積層されているので、これらを予め積層体として準備し、この積層体をセラミックヘッダ40に搭載しても良い。
The
第1半導体チップ10及び第2半導体チップ50は、互いに積層せずに、内側領域40ab内に、別個に、或いは並べて搭載しても良い。
The
最後に、第1半導体チップ10の第1電極パッド18及び第2半導体チップ50の第2電極パッド52を接続する第1ボンディングワイヤ62a、並びに第2半導体チップ50の第2電極パッド52及びセラミックヘッダ40の第3電極パッド42を接続する第2ボンディングワイヤ62bを、従来公知のボンディング装置を用いて、常法に従って設ける。以上の工程により、半導体チップパッケージ1が製造される。
Finally, the
このような工程によれば、セラミックヘッダ40全体を封止する必要がないので、より簡易な方法で半導体チップパッケージ1を製造することができる。
According to such a process, since it is not necessary to seal the entire
(第3の実施の形態)
(半導体チップパッケージの構成例)
図7を参照して、この発明の第3の実施の形態の半導体装置の構成例につき説明する。第3の実施の形態は、第2の実施例のいわゆるセラミックヘッダの代わりに、金属、樹脂等の基板を具えるパッケージ化された半導体装置に関する。
(Third embodiment)
(Configuration example of semiconductor chip package)
A configuration example of the semiconductor device according to the third embodiment of the present invention will be described with reference to FIG. The third embodiment relates to a packaged semiconductor device having a substrate made of metal, resin or the like instead of the so-called ceramic header of the second embodiment.
図7(A)は、第3の実施の形態の半導体チップパッケージを上面側からみた、構成要素を説明するための概略的な平面図である。図7(B)は、図7(A)のA−A´で示した一点鎖線で切断した切り口を示す模式的な図である。なお図7(A)において、図7(B)に示した第2封止部は、内部の構成をわかりやすくするために省略してある。 FIG. 7A is a schematic plan view for explaining the components when the semiconductor chip package of the third embodiment is viewed from the upper surface side. FIG. 7B is a schematic diagram illustrating a cut surface taken along the alternate long and short dash line indicated by AA ′ in FIG. In FIG. 7A, the second sealing portion shown in FIG. 7B is omitted for easy understanding of the internal configuration.
この実施の形態の半導体装置1を説明するにあたり、上述の第2の実施の形態の半導体装置における構成要素と同一の構成要素については、その詳細な説明を省略する。
In describing the
半導体チップパッケージ1は、基板40を含んでいる。基板40の主たる構成要素である基材40Xとしては、耐熱性ガラス基板、エポキシ樹脂、BTレジンといった耐熱性高分子材料等が適用されて好適である。また、基板40として、銅(Cu)、銅合金といった材料を基材とする金属基板を適用することもできる。
The
基板40が具える具体的な構成要素については、すでに説明したセラミックヘッダの構成と同様であるため、その詳細な説明を省略する。なお、図示例では、基板40は平板状の形状を有するものを示したが、すでに説明した、いわゆるセラミックヘッダと同様にチップを納める凹部を有する容器状の形状を有するいわゆる封止キャップを用いることもできる。
Since specific components provided in the
半導体装置1は、第1半導体チップ10と、第2半導体チップ50と、及び第1半導体チップ10の第1電極パッド18、第2半導体チップの第2電極パッド52及び基板40の第3電極パッド42をそれぞれ接続するボンディングワイヤ62を封止する第2封止部70を具えている。第2封止部70は、例えば、エポキシ系のモールド樹脂や液状封止材といった封止樹脂を用い、従来公知の例えばトランスファーモールド法によって行うことができる。
The
このような構成にすれば、高価なセラミックヘッダの代わりに、より安価な基板を使用することができるので、顕著なコストダウンが可能となる。 With such a configuration, a cheaper substrate can be used instead of an expensive ceramic header, so that a significant cost reduction is possible.
なお、第2封止部70は、図6を参照して説明したセラミックヘッダ40を有する構成例に適用することもできる。すなわち、所望により、第2の実施の形態のセラミックヘッダ40の凹部49a内に設けられている第1半導体チップ10、第2半導体チップ50、及びボンディングワイヤ62を、封止樹脂にて封止する構成例としても良い。
In addition, the 2nd sealing
(第4の実施の形態)
図8を参照して、この発明の第4の実施の形態の半導体装置の構成例につき説明する。第4の実施の形態は、第2の実施の形態のセラミックヘッダ及び第3の実施の形態の基板の代わりに、リードフレームを具えるパッケージ化された半導体装置に関する。
(Fourth embodiment)
A configuration example of a semiconductor device according to the fourth embodiment of the present invention will be described with reference to FIG. The fourth embodiment relates to a packaged semiconductor device having a lead frame instead of the ceramic header of the second embodiment and the substrate of the third embodiment.
図8(A)は、第4の実施の形態の半導体チップパッケージを上面側からみた、構成要素を説明するための概略的な平面図である。図8(B)は、図8(A)のA−A´で示した一点鎖線で切断した切り口を示す模式的な図である。なお、図8(A)において、図8(B)に示した第2封止部70は、内部構成をわかりやすくするために省略し、点線で輪郭のみを示してある。
FIG. 8A is a schematic plan view for explaining the components when the semiconductor chip package of the fourth embodiment is viewed from the upper surface side. FIG. 8B is a schematic diagram showing a cut surface taken along the alternate long and short dash line indicated by AA ′ in FIG. In FIG. 8A, the
この実施の形態の半導体装置1を説明するにあたり、上述の第2の実施の形態の半導体装置及び第3の実施の形態の半導体装置における構成要素と同一の構成要素については、その詳細な説明を省略する。
In describing the
半導体チップパッケージ1は、リードフレーム90を含んでいる。リードフレーム90としては、銅(Cu)等の材料により形成されている従来公知のリードフレームを適用することができる。すなわち、リードフレーム90は、第1半導体装置10及び第2半導体装置50が搭載されるチップ搭載部92及びこのチップ搭載部92とは離間する複数のリード94を有している。
The
チップ搭載部92は、第1の面92a及びこの第1の面92aに対向する第2の面92bを有する。この例ではチップ搭載部92は矩形状であって、第1の面92a上に第2半導体チップ50が搭載できる大きさとされている。
The
リード94は、細長の薄板状の形状を有している。リード94は、チップ搭載部92の矩形の端縁を構成する1辺から離間して、第2半導体チップ50の基板接続用パッド52aと同数である5つが互いに等間隔に離間するように設けられている。
The
第1ボンディングワイヤ62aは、第1半導体チップ10の第1電極パッド18と第2半導体チップ50の第1半導体チップ接続用パッド52bとを1対1の関係で接続している。第2ボンディングワイヤ62bは、複数のリード94及び基板接続用パッド52aを1対1の対応関係で接続している。すなわち、リード94は、基板接続用パッド52aと同数が設けられている。
The
半導体装置1は、リードフレーム90のチップ搭載部92、複数のリード94の一部分、第1半導体チップ10、第2半導体チップ50、及びボンディングワイヤ62を封止する第2封止部70を具えている。
The
第2封止部70は、例えば、エポキシ系のモールド樹脂や液状封止材といった封止樹脂を用い、従来公知の金型を有する半導体封止装置を用いて、常法に従って行うことができる。このとき、リード94の一部分は露出部94aとして第2封止部70の外に露出させる。この露出部94aは、外部端子として機能する。
The
リードフレームは、一般的に、金属の薄板により構成されるため、半導体装置をより薄型化することが可能となる。 Since the lead frame is generally composed of a thin metal plate, the semiconductor device can be made thinner.
この実施の形態の半導体装置1は、常法に従って製造することができる。すなわち、リードフレーム90のチップ搭載部92上に第1半導体チップ10及び第2半導体装置50を搭載する。第1半導体チップ10の第1電極パッド18及び第2半導体チップ50の第2電極パッド52を第1ボンディングワイヤ62aによりボンディングする。第2半導体チップ50の第2電極パッド52及びリードフレーム90のリード94を第2ボンディングワイヤ62bにより接続する。金型を用いた封止工程により、露出部94aを露出させつつ第2封止部70を形成する。リードフレーム本体からチップ搭載部92及び露出部94aより外側に位置するリード94を切り離して個片化する。以上の工程により、すでに説明した構成を有する半導体装置1が完成する。
The
(第4の実施の形態の他の適用例)
図9を参照して、この発明の第4の実施の形態の他の適用例につき説明する。他の適用例の半導体装置は、第1半導体チップ上に第2半導体チップを搭載した半導体装置に関する。
(Another application example of the fourth embodiment)
With reference to FIG. 9, another application example of the fourth embodiment of the present invention will be described. A semiconductor device according to another application example relates to a semiconductor device in which a second semiconductor chip is mounted on a first semiconductor chip.
図9(A)は、第4の実施の形態の他の適用例の半導体チップパッケージを上面側からみた、構成要素を説明するための概略的な平面図である。図9(B)は、図9(A)のA−A´で示した一点鎖線で切断した切り口を示す模式的な図である。なお、図9(A)において、図9(B)に示した第2封止部70は、内部構成を判りやすくするために省略し、点線で輪郭のみを示してある。
FIG. 9A is a schematic plan view for explaining the components of a semiconductor chip package of another application example of the fourth embodiment as viewed from the upper surface side. FIG. 9B is a schematic diagram illustrating a cut surface taken along the alternate long and short dash line indicated by AA ′ in FIG. In FIG. 9A, the
この適用例の半導体装置1を説明するにあたり、上述の第4の実施の形態の半導体装置における構成要素と同一の構成要素については、その詳細な説明を省略する。
In describing the
半導体チップパッケージ1は、リードフレーム90を含んでいる。リードフレーム90は、第1半導体装置10が搭載されるチップ搭載部92と、チップ搭載部92の周囲に離間して配置されるリード94とを有している。リードフレーム90の材料としては、銅(Cu)等の材料が用いられ、従来公知のリードフレームの形成方法によって形成される。
The
チップ搭載部92は、第1の面92a及びこの第1の面92aに対向する第2の面92bを有する。この例では、チップ搭載部92は矩形状であって、第1の面92a上に第1半導体チップ10が搭載できる大きさとされている。また、リード94は、細長の薄板状の形状を有している。
The
第1半導体チップ10は、チップ搭載部92上に配置される。第2半導体チップ50は、第1半導体チップ10上に配置される。このとき第2半導体チップ50は、第1半導体チップの第1電極パッド18を露出させるように搭載される。このため、第1半導体チップ10の第1電極パッド18は、第1半導体チップ10の1辺の近傍に配置され、第2半導体チップ50は、第1半導体チップ10の第1電極パッド18が配置されている1辺近傍を露出させて搭載される。
The
第1半導体チップ10のチップ搭載部92上の配置位置は、チップ搭載部92の中央であっても、いずれかの辺の近傍であってもよい。本適用例では、第2半導体チップ50の上面側からみた平面的な面積が第1半導体チップ10よりも大きいため、第1半導体チップ10はチップ搭載部92の1辺の近傍に配置されている。
The arrangement position of the
これは、第1半導体チップ10、第2半導体チップ50、及びチップ搭載部92が重なり合ったときに、上面側から平面的にみた場合に面積が可能な限り小さくなるようにするためである。さらに、第2半導体チップ50とチップ搭載部92とが重なり合う面積が少ない場合には、金型による封止時に第2半導体チップ50の第2表面50bからの樹脂の応力が大きく、第2半導体チップ50が第1半導体チップ10から剥離してしまう虞が大きくなる。このため、本適用例では、チップ搭載部92は第2半導体チップ50とも完全に重なり合う大きさに設定される。
This is because when the
第2半導体チップ50には、第2電極パッド52が形成されている。第2電極パッドは、本適用例では、第2半導体チップ50の第1電極パッド18近傍の辺とその辺に対向する辺とに沿って配列されている。第2電極パッド52は、前述のように基板接続用パッド52aと第1半導体チップ接続用パッド52bとからなり、第1電極パッド18近傍の辺に沿って基板接続用パッド52aと第1半導体チップ接続用パッド52bとが混在して配列されており、第1電極パッド18近傍の辺に対向する辺に沿って基板接続用電極パッド52aが配列されている。
A
第1ボンディングワイヤ62aは、第1半導体チップ10の第1電極パッド18と第2半導体チップ50の第1半導体チップ接続用パッド52bとを1対1の対応関係で接続している。
The
第2ボンディングワイヤ62bは、第2半導体チップ50の基板接続用パッド52aとリードフレーム90のリード94とを1対1の対応関係で接続している。
The
半導体装置1は、リードフレーム90のチップ搭載部92、複数のリード94の一部分、第1半導体チップ10、第2半導体チップ50、及びボンディングワイヤ62を封止する第2封止部70を具えている。第2封止部70の材料、形状等に関しては、第4の実施の形態での説明を参照することで選択、適用が可能であるので、ここではその詳細な説明を省略する。
The
このとき、チップ搭載部92及び第1半導体チップ10、第1ボンディングワイヤ62aの一部分を覆うコート材75を設けた後に第2封止材70を設けても良い。
At this time, the
コート材75は、第2封止部70よりも弾性率の低い液状樹脂からなり、第1半導体チップ10を衝撃から保護するものである。従って、コート材75を設けた場合は、さらに半導体装置1の耐衝撃性を向上させることができる。
The
この適用例の半導体装置1は、常法に従って製造することができる。すなわち、リードフレーム90のチップ搭載部92上に第1半導体チップ10を搭載し、第1半導体チップ10上に第2半導体チップ50を搭載する。第1半導体チップ10の第1電極パッド18及び第2半導体チップ50の第2電極パッド52を第1ボンディングワイヤ62aにより接続する。第2半導体チップ50の第2電極パッド及びリードフレーム90のリード94を第2ボンディングワイヤ62bにより接続する。金型を用いた封止工程により、リード94の一部分を露出させて第2封止部70を形成する。金型を用いた封止工程を行う前に第1半導体チップ10とチップ搭載部92と第1ボンディングワイヤ62aの一部分をディスペンス方式等により封止してコート材75を形成しても良い。その後、リードフレーム本体からリード94の露出した部分を切り離して個片化する。以上の工程により、すでに説明した構成を有する半導体装置1が完成する。
The
(第5の実施の形態)
図10を参照して、この発明の第5の実施の形態の半導体装置の構成例につき説明する。第5の実施の形態は、第4の実施の形態の薄板状部材を省略し、直接第2半導体チップを搭載した半導体装置に関する。
(Fifth embodiment)
With reference to FIG. 10, a configuration example of a semiconductor device according to the fifth embodiment of the present invention will be described. The fifth embodiment relates to a semiconductor device in which the thin plate-like member of the fourth embodiment is omitted and the second semiconductor chip is directly mounted.
図10(A)は、第5の実施の形態の半導体チップパッケージを上面側からみた、構成要素を説明するための概略的な平面図である。図10(B)は、図10(A)のA−A´で示した一点鎖線で切断した切り口を示す模式的な図である。なお、図10(A)において、図10(B)に示した第2封止部70は、内部構成を判りやすくするために省略し、点線で輪郭のみを示してある。
FIG. 10A is a schematic plan view for explaining the components when the semiconductor chip package of the fifth embodiment is viewed from the upper surface side. FIG. 10B is a schematic diagram showing a cut surface taken along the alternate long and short dash line indicated by AA ′ in FIG. In FIG. 10A, the
この実施の形態の半導体装置1を説明するにあたり、上述の第4の実施の形態の半導体装置における構成要素と同一の構成要素については、その詳細な説明を省略する。
In describing the
半導体チップパッケージ1は、リードフレーム90と第1半導体チップ10と第2半導体チップ50と第1ボンディングワイヤ62aと第2ボンディングワイヤ62bと第2封止部70とからなる。
The
リードフレーム90は、第1半導体チップ10が搭載されるチップ搭載部92と、チップ搭載部92の周囲に離間して配置されるリード94とを有している。リードフレーム90の材料としては、銅(Cu)等の材料が用いられ、従来公知のリードフレームの形成方法によって形成される。
The
第1半導体チップ10は、可動構造体15と、可動構造体15を囲むフレーム部13と第1封止部20と、第1電極パッド18とを有している。可動構造体15は、梁部14aと可動部14bとからなり、フレーム部13と梁部14aと可動部14bとは一体的に形成されている。
The
梁部14aは、フレーム部13及び可動部14bと比較して肉薄に形成され、かつ細幅に形成されている。梁部14aは、フレーム部13と可動部14bを可撓的に接続し、可動部14bは、フレーム部13の内側にフレーム部13と離間して納められている。
The
第1封止部20は、この例ではフレーム部13上に可撓構造体を囲むように閉環状に形成される。第1封止部20は、例えば従来公知の液状樹脂、または任意好適な接着手段を有するボンディングシートといったシート状部材により形成される。
In this example, the
第1電極パッド18は、フレーム部13上であって、閉環状に形成された第1封止部20の外側に配置される。この例では、フレーム部13が有する一つの辺に沿って配置されている。
The
第1半導体チップ10は、リードフレーム90のチップ搭載領域92上に配置される。第2半導体チップ50は、第1半導体チップ10上に配置される。このときの第1半導体チップ10をチップ搭載部92に搭載するときの位置関係、及び第2半導体チップ50を第1半導体チップ10に搭載するときの配置位置に関しては、図10及び第4の実施の形態の他の適用例を参考に設定することができる。
The
第1半導体チップ10の第1電極パッド18は、第4の実施の形態の他の適用例で述べたように、第1半導体チップ10の1辺の近傍に配置されている。
The
第2半導体チップ50の第2電極パッド52は、第2半導体チップ50の第1電極パッド18近傍の辺とその辺に対向する辺とに沿って配列されている。第2電極パッド52は、前述のように基板接続用パッド52aと第1半導体チップ接続用パッド52bとからなり、これらの配列もまた、前述の第4の実施の形態の他の適用例で述べた配列と同様に配列される。
The
第1ボンディングワイヤ62aは、第1半導体チップ10の第1電極パッド18と第2半導体チップ50の第1半導体チップ接続用パッド52aとを1対1の対応関係で接続している。また、第2ボンディングワイヤ62bは、第2半導体チップ50の基板接続用パッド52bとリードフレーム90のリード94とを1対1の対応関係で接続している。
The
第2封止部70は、リードフレーム90のチップ搭載部92、複数のリード94の一部分、第1半導体チップ10、第2半導体チップ50、及びワイヤボンディング62を封止するように形成される。第2封止部70の材料、形状等に関しては、第4の実施の形態での説明を参照することで選択、適用が可能であるので、ここではその詳細な説明を省略する。また、このとき第4の実施の形態の他の適用例で説明したコート材75を設けた後に第2封止材70を設けても良い。
The
これら構成を有することで、第5の実施の形態の半導体装置1は、薄板状部材を用いずに第1半導体チップ10の可撓構造体15の動作を妨げることなく封止できるため、前述の実施の形態が有する効果に加えてさらなる薄型化することができる。
By having these configurations, the
この実施の形態の半導体装置1は、常法に従って製造することができる。すなわち、上述の第4の実施の形態の他の適用例に記載の方法に従って製造することができる。
The
なお、この実施の形態の第1半導体チップ10の製造方法に関しては、第1の実施の形態で説明した製造方法によって形成され、薄板状部材30を搭載する工程を行わずに個片化工程を行うことによって形成できる。
Note that the manufacturing method of the
この場合、第1の実施の形態で説明した薄板状部材30を搭載することによって個片化時にダイシング屑等が可動構造体15に入り込まずにダイシング可能であるとの効果は損なわれるものの、薄板状部材30を必要としないため、コストを削減できるとともに、1工程少なく形成できるため時間を短縮でき、製造効率を向上させる効果を有する。
In this case, by mounting the thin plate-
1 … 半導体チップパッケージ(半導体装置)
10 … 第1半導体チップ
11,110 … 加速度センサチップ(チップ)
13 … フレーム部
13a … 上面
13b … 下面
13c … 外側領域
14a … 梁部
14b … 可動部
15 … 可動構造体
16 … 開口部
16a … 間隙
18 … 第1電極パッド
19 … 検出素子(ピエゾ抵抗素子)
20 … 第1封止部
20a … 上面
30 … 薄板状部材
40 … 基板(セラミックヘッダ)
42 … 第3電極パッド
44 … 外部端子
49 … 側壁部
50 … 第2半導体チップ
52 … 第2電極パッド
52a … 基板接続用パッド
52b … 第1半導体チップ接続用パッド
62、116 … ボンディングワイヤ
62a … 第1ボンディングワイヤ
62b … 第2ボンディングワイヤ
70 … 第2封止部
80 … シリコンウェハ
90 … リードフレーム
92 … チップ搭載部
94 … リード
100 … 加速度センサチップパッケージ
112 … 電極パッド
122 … 接着剤
130 … 保護カバー
140 … 閉空間
150 … 外部端子
1 ... Semiconductor chip package (semiconductor device)
10: First semiconductor chip 11, 110: Acceleration sensor chip (chip)
DESCRIPTION OF
20 ...
42 ...
Claims (20)
第1表面及び該第1表面と対向する第2表面、及び前記第1表面側に配列されている複数の第2半導体チップと、
半導体チップ搭載領域が設けられている第1主表面、該第1主表面と対向する第2主表面、及び前記半導体チップ搭載領域外である当該第1主表面の端縁に沿って設けられている第3電源パッドを有する基板であって、前記第1半導体チップ及び前記第2半導体チップが前記半導体チップ搭載領域上に搭載されている当該基板と、
前記第1電極パッド及び前記第2電極パッドを接続する第1ボンディングワイヤと、
前記第2電極パッド及び前記第3電極パッドを接続する第2ボンディングワイヤと
を具えていることを特徴とする半導体チップパッケージ。
A frame portion having an upper surface and a lower surface facing the upper surface, a movable structure including a movable portion provided in the frame portion, a plurality of first electrode pads arranged on the upper surface side of the frame portion, and the frame A closed annular first sealing portion provided on the upper surface of the portion surrounding the movable structure, and a thin plate-like member provided on the first sealing portion and sealing the movable structure A first semiconductor chip having:
A first surface, a second surface facing the first surface, and a plurality of second semiconductor chips arranged on the first surface side;
A first main surface provided with a semiconductor chip mounting region, a second main surface facing the first main surface, and an edge of the first main surface outside the semiconductor chip mounting region. A substrate having a third power supply pad, wherein the first semiconductor chip and the second semiconductor chip are mounted on the semiconductor chip mounting region;
A first bonding wire connecting the first electrode pad and the second electrode pad;
A semiconductor chip package comprising: a second bonding wire for connecting the second electrode pad and the third electrode pad.
The second semiconductor chip is mounted on the chip mounting region, the second electrode pad of the second semiconductor chip is exposed on the first surface of the second semiconductor chip, and the first semiconductor chip is exposed. The semiconductor chip package according to claim 1, wherein a semiconductor chip is mounted.
The first semiconductor chip is mounted on the chip mounting region, the first electrode pad of the first semiconductor chip is exposed on the upper surface of the first semiconductor chip, and the second semiconductor chip is exposed. The semiconductor chip package according to claim 1, wherein the semiconductor chip package is mounted.
4. The semiconductor chip according to claim 1, wherein the substrate is a container-shaped ceramic header having a recess, and the semiconductor chip mounting region is provided in the recess. 5. package.
The substrate is a substrate selected from a group including a metal substrate and a resin substrate, and the first semiconductor chip, the second semiconductor chip, the first sealing portion, the first bonding, and the second bonding wire. The semiconductor chip package according to claim 1, further comprising a second sealing portion that covers and seals the semiconductor chip package.
第1表面、該第1表面に対向する第2表面、及び前記第1表面側に配列されている複数の第2電極パッドを有する第2半導体チップと、
表面及び該表面と対向する裏面を有するチップ搭載部及び該チップ搭載部の端縁から離間して配設されている複数のリードを有していて、前記第1半導体チップ及び前記第2半導体チップが前記チップ搭載部の前記表面上に搭載されているリードフレームと、
前記第1電極パッド及び前記第2電極パッドを接続する第1ボンディングワイヤと、
前記第2電極パッド及び前記リードを接続する第2ボンディングワイヤと、
前記第1半導体チップ、前記第2半導体チップ、前記第1封止部、前記チップ搭載部、前記第1ボンディングワイヤ及び前記第2ボンディングワイヤを覆っていて、前記リードの一部分を露出して封止している第2封止部と
を具えていることを特徴とする半導体チップパッケージ。
A frame portion having an upper surface and a lower surface facing the upper surface, a movable structure including a movable portion provided in the frame portion, a plurality of first electrode pads arranged on the upper surface side of the frame portion, and the frame A closed annular first sealing portion provided on the upper surface of the portion surrounding the movable structure, and a thin plate-like member provided on the first sealing portion and sealing the movable structure A first semiconductor chip having:
A second semiconductor chip having a first surface, a second surface facing the first surface, and a plurality of second electrode pads arranged on the first surface side;
A chip mounting portion having a front surface and a back surface opposed to the front surface; and a plurality of leads disposed apart from an edge of the chip mounting portion; and the first semiconductor chip and the second semiconductor chip A lead frame mounted on the surface of the chip mounting portion;
A first bonding wire connecting the first electrode pad and the second electrode pad;
A second bonding wire connecting the second electrode pad and the lead;
Covering the first semiconductor chip, the second semiconductor chip, the first sealing portion, the chip mounting portion, the first bonding wire and the second bonding wire, and exposing and sealing a part of the lead A semiconductor chip package comprising: a second sealing portion.
The semiconductor chip package according to claim 1, wherein the first sealing portion is formed of a resin.
The semiconductor chip package according to claim 1, wherein the first sealing portion is formed of a sheet-like member.
複数の辺からなる第1表面、該第1表面と対向する第2表面、及び前記第1表面側に配列されている複数の第2電極パッドを有する第2半導体チップをそれぞれ準備する工程と、
半導体チップ搭載領域が設けられている第1主表面、該第1主表面と対向する第2主表面、及び前記半導体チップ搭載領域外である当該第1主表面の端縁に沿って設けられている第3電極パッドを有する基板を準備する工程と、
前記基板の前記チップ搭載領域上に、前記第1半導体チップ及び前記第2半導体チップを搭載する工程と、
前記第1電極パッド及び前記第2電極パッドを接続する第1ボンディングワイヤ、並びに前記第2電極パッド及び前記第3電極パッドを接続する第2ボンディングワイヤを設ける工程と
を含むことを特徴とする半導体チップパッケージの製造方法。
A frame portion having an upper surface and a lower surface facing the upper surface, a movable structure including a movable portion provided in the frame portion, and a first electrode pad having a plurality of first electrode pads arranged on the upper surface side of the frame portion 1 semiconductor chip, on the upper surface of the frame portion, a closed annular first sealing portion provided surrounding the movable structure, and provided on the first sealing portion, Forming a thin plate-like member for sealing the movable structure to prepare the first semiconductor chip;
Preparing each of a second semiconductor chip having a first surface comprising a plurality of sides, a second surface facing the first surface, and a plurality of second electrode pads arranged on the first surface side;
A first main surface provided with a semiconductor chip mounting region, a second main surface facing the first main surface, and an edge of the first main surface outside the semiconductor chip mounting region. Providing a substrate having a third electrode pad;
Mounting the first semiconductor chip and the second semiconductor chip on the chip mounting region of the substrate;
Providing a first bonding wire for connecting the first electrode pad and the second electrode pad, and a second bonding wire for connecting the second electrode pad and the third electrode pad. Chip package manufacturing method.
The step of mounting the first semiconductor chip and the second semiconductor chip includes mounting the second semiconductor chip on the chip mounting region, and mounting the second semiconductor chip on the first surface of the second semiconductor chip. The method of manufacturing a semiconductor chip package according to claim 9, wherein the first semiconductor chip is mounted by exposing the second electrode pad.
The step of mounting the first semiconductor chip and the second semiconductor chip includes mounting the first semiconductor chip on the chip mounting region, and forming the first semiconductor chip on the upper surface of the first semiconductor chip. 10. The method of manufacturing a semiconductor chip package according to claim 9, wherein the second semiconductor chip is mounted with one electrode pad exposed.
前記第1半導体チップ及び前記第2半導体チップを搭載する工程は、前記凹部内に設けられている半導体チップ搭載領域に搭載する工程であることを特徴とする請求項9乃至11のいずれか1つに記載の半導体チップパッケージの製造方法。
The step of preparing the substrate is a step of preparing a container-shaped ceramic header having a recess,
12. The step of mounting the first semiconductor chip and the second semiconductor chip is a step of mounting in a semiconductor chip mounting region provided in the recess. The manufacturing method of the semiconductor chip package of description.
前記第2ボンディングワイヤを設ける工程の後に、前記第1半導体チップ、前記第2半導体チップ、前記第1封止部、前記第1ボンディングワイヤ、前記第2ボンディングワイヤを覆って封止している第2封止部を形成する工程をさらに含むことを特徴とする請求項9乃至12のいずれか1つに記載の半導体チップパッケージの製造方法。
The step of preparing the substrate is a step of preparing a substrate selected from the group including a metal substrate and a resin substrate,
After the step of providing the second bonding wire, the first semiconductor chip, the second semiconductor chip, the first sealing portion, the first bonding wire, and the second bonding wire are covered and sealed. The method for manufacturing a semiconductor chip package according to claim 9, further comprising a step of forming two sealing portions.
第1表面及び該第1表面と対向する第2表面を有しており、前記第1表面側に配列されている複数の第2電極パッドを有する第2半導体チップを準備する工程と、
表面及び該表面と対向する裏面を有するチップ搭載部及び該チップ搭載部の端縁から離間して配列されている複数のリードを有しているリードフレームを準備する工程と、
前記チップ搭載部の前記表面上に、前記第1半導体チップ及び前記第2半導体チップを搭載する工程と、
前記第1電極パッド及び前記第2電極パッドを接続する第1ボンディングワイヤを設ける工程と、
前記第2電極パッド及び前記リードを接続する第2ボンディングワイヤを設ける工程と、
前記第1半導体チップ、前記第2半導体チップ、前記第1封止部、前記チップ搭載部、前記第1ボンディングワイヤ及び前記第2ボンディングワイヤを覆っており、前記リードの一部分を露出して封止している第2封止部を形成する工程と
を含むことを特徴とする半導体チップパッケージの製造方法。
A frame portion having an upper surface and a lower surface facing the upper surface, a movable structure including a movable portion provided in the frame portion, a plurality of first electrode pads arranged on the upper surface side of the frame portion, and the frame A closed ring-shaped first sealing portion provided on the upper surface of the portion surrounding the movable structure, and a thin plate-like member that is provided on the first sealing portion and seals the movable structure Preparing a first semiconductor chip having;
Preparing a second semiconductor chip having a first surface and a second surface opposite to the first surface, and having a plurality of second electrode pads arranged on the first surface side;
Preparing a lead frame having a chip mounting portion having a front surface and a back surface facing the front surface, and a plurality of leads arranged apart from an edge of the chip mounting portion;
Mounting the first semiconductor chip and the second semiconductor chip on the surface of the chip mounting portion;
Providing a first bonding wire for connecting the first electrode pad and the second electrode pad;
Providing a second bonding wire for connecting the second electrode pad and the lead;
The first semiconductor chip, the second semiconductor chip, the first sealing portion, the chip mounting portion, the first bonding wire, and the second bonding wire are covered, and a portion of the lead is exposed and sealed. Forming a second sealing portion that is formed. A method for manufacturing a semiconductor chip package, comprising:
In the step of preparing the first semiconductor chip, the first semiconductor chip is a liquid resin that surrounds the movable structure on an upper surface of the frame portion for each of the plurality of movable structures formed on a semiconductor substrate. The first sealing portion is formed by injecting into a closed ring shape, and the thin plate member is formed into individual pieces after being joined to the entire upper surface for each of the plurality of first sealing portions. The method for manufacturing a semiconductor chip package according to claim 9, wherein the semiconductor chip package is a manufacturing method.
In the step of preparing the first semiconductor chip, the first semiconductor chip has a frame shape surrounding the movable structure on the upper surface of the frame portion for each of the plurality of movable structures formed on a semiconductor substrate. The sheet-like member is bonded to form the first sealing portion, and the thin plate-like member is formed into individual pieces after being joined to the entire upper surface for each of the plurality of first sealing portions. A method for manufacturing a semiconductor chip package according to claim 9.
前記複数の第1電極パッドを露出するように前記第1半導体チップの上面に搭載される第2半導体チップであって、第1表面、該第1表面に対向する第2表面、及び前記第1表面側に配列されている複数の第2電極パッドを有する該第2半導体チップと、
表面及び該表面と対向する裏面を有するチップ搭載部及び該チップ搭載部の端縁から離間して配設されている複数のリードを有していて、前記第1半導体チップ及び前記第2半導体チップが前記チップ搭載部の前記表面上に搭載されているリードフレームと、
前記第1電極パッド及び前記第2電極パッドを接続する第1ボンディングワイヤと、
前記第2電極パッド及び前記リードを接続する第2ボンディングワイヤと、
前記第1半導体チップ、前記第2半導体チップ、前記第1封止部、前記チップ搭載部、前記第1ボンディングワイヤ及び前記第2ボンディングワイヤを覆っていて、前記リードの一部分を露出して封止している第2封止部と
を具えていることを特徴とする半導体チップパッケージ。
A frame portion having an upper surface and a lower surface facing the upper surface, a movable structure including a movable portion provided in the frame portion, a plurality of first electrode pads arranged on the upper surface side of the frame portion, and the frame A closed annular first sealing portion provided on the upper surface of the portion surrounding the movable structure, and a thin plate-like member provided on the first sealing portion and sealing the movable structure A first semiconductor chip having:
A second semiconductor chip mounted on an upper surface of the first semiconductor chip so as to expose the plurality of first electrode pads, the first surface, a second surface facing the first surface, and the first The second semiconductor chip having a plurality of second electrode pads arranged on the surface side;
A chip mounting portion having a front surface and a back surface opposed to the front surface; and a plurality of leads disposed apart from an edge of the chip mounting portion; and the first semiconductor chip and the second semiconductor chip A lead frame mounted on the surface of the chip mounting portion;
A first bonding wire connecting the first electrode pad and the second electrode pad;
A second bonding wire connecting the second electrode pad and the lead;
Covering the first semiconductor chip, the second semiconductor chip, the first sealing portion, the chip mounting portion, the first bonding wire and the second bonding wire, and exposing and sealing a part of the lead A semiconductor chip package comprising: a second sealing portion.
前記第1封止部を覆うとともに、前記第1電極パッドを露出するように搭載される第2半導体チップであって、第1表面、該第1表面に対向する第2表面、及び前記第1表面側に配列されている複数の第2電極パッドを有する該第2半導体チップと、
表面及び該表面と対向する裏面を有するチップ搭載部及び該チップ搭載部の端縁から離間して配設されている複数のリードを有していて、前記第1半導体チップ及び前記第2半導体チップが前記チップ搭載部の前記表面上に搭載されているリードフレームと、
前記第1電極パッド及び前記第2電極パッドを接続する第1ボンディングワイヤと、
前記第2電極パッド及び前記リードを接続する第2ボンディングワイヤと、
前記第1半導体チップ、前記第2半導体チップ、前記第1封止部、前記チップ搭載部、前記第1ボンディングワイヤ及び前記第2ボンディングワイヤを覆っていて、前記リードの一部分を露出して封止している第2封止部と
を具えていることを特徴とする半導体チップパッケージ。
A frame portion having an upper surface and a lower surface facing the upper surface; a movable structure including a movable portion provided in the frame portion; a plurality of first electrode pads arranged on the upper surface side of the frame portion; A first semiconductor chip having a closed annular first sealing portion provided on the upper surface of the frame portion so as to surround the movable structure;
A second semiconductor chip that covers the first sealing portion and is mounted so as to expose the first electrode pad, wherein the first surface, a second surface facing the first surface, and the first The second semiconductor chip having a plurality of second electrode pads arranged on the surface side;
A chip mounting portion having a front surface and a back surface opposed to the front surface; and a plurality of leads disposed apart from an edge of the chip mounting portion; and the first semiconductor chip and the second semiconductor chip A lead frame mounted on the surface of the chip mounting portion;
A first bonding wire connecting the first electrode pad and the second electrode pad;
A second bonding wire connecting the second electrode pad and the lead;
Covering the first semiconductor chip, the second semiconductor chip, the first sealing portion, the chip mounting portion, the first bonding wire and the second bonding wire, and exposing and sealing a part of the lead A semiconductor chip package comprising: a second sealing portion.
第1表面及び該第1表面と対向する第2表面を有しており、前記第1表面側に配列されている複数の第2電極パッドを有する第2半導体チップを準備する工程と、
表面及び該表面と対向する裏面を有するチップ搭載部及び該チップ搭載部の端縁から離間して配列されている複数のリードを有しているリードフレームを準備する工程と、
前記チップ搭載部の前記表面上に、前記第1半導体チップを搭載する工程と、
前記第1半導体チップの前記上面上に、前記第2半導体チップの前記第2表面と該第1半導体チップの第1封止部とを接着するとともに該第1半導体チップの前記第1電極パッドを露出させて該第2半導体チップを搭載する工程と、
前記第1電極パッド及び前記第2電極パッドを接続する第1ボンディングワイヤを設ける工程と、
前記第2電極パッド及び前記リードを接続する第2ボンディングワイヤを設ける工程と、
前記第1半導体チップ、前記第2半導体チップ、前記第1封止部、前記チップ搭載部、前記第1ボンディングワイヤ及び前記第2ボンディングワイヤを覆っており、前記リードの一部分を露出して封止している第2封止部を形成する工程と
を含むことを特徴とする半導体チップパッケージの製造方法。
A frame portion having an upper surface and a lower surface facing the upper surface, a movable structure including a movable portion provided in the frame portion, a plurality of first electrode pads arranged on the upper surface side of the frame portion, and the frame Preparing a first semiconductor chip having a closed annular first sealing portion provided on the upper surface of the portion so as to surround the movable structure;
Preparing a second semiconductor chip having a first surface and a second surface opposite to the first surface, and having a plurality of second electrode pads arranged on the first surface side;
Preparing a lead frame having a chip mounting portion having a front surface and a back surface facing the front surface, and a plurality of leads arranged apart from an edge of the chip mounting portion;
Mounting the first semiconductor chip on the surface of the chip mounting portion;
On the upper surface of the first semiconductor chip, the second surface of the second semiconductor chip and the first sealing portion of the first semiconductor chip are bonded, and the first electrode pad of the first semiconductor chip is attached. Exposing and mounting the second semiconductor chip;
Providing a first bonding wire for connecting the first electrode pad and the second electrode pad;
Providing a second bonding wire for connecting the second electrode pad and the lead;
The first semiconductor chip, the second semiconductor chip, the first sealing portion, the chip mounting portion, the first bonding wire, and the second bonding wire are covered, and a portion of the lead is exposed and sealed. Forming a second sealing portion that is formed. A method for manufacturing a semiconductor chip package, comprising:
20. The method of claim 19, further comprising forming a coating material covering the first semiconductor chip, the chip mounting portion, and a part of the first bonding wire after the step of providing the first bonding wire. The manufacturing method of the semiconductor chip package of description.
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