JP2007027641A - Semiconductor device and its manufacturing method - Google Patents

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憲一 松下
Norio Yasuhara
紀夫 安原
Kazutoshi Nakamura
和敏 中村
Tomoko Matsushiro
知子 末代
Akio Nakagawa
明夫 中川
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device whose gate resistance can be sufficiently made low and high voltage resistance is attained. <P>SOLUTION: A p-type body area 14 is formed on a p-type semiconductor substrate 11, and an n<SP>+</SP>-type source area 15 is formed on the surface of the body area 14. An n<SP>+</SP>-type drain area 17 is formed on the semiconductor substrate 11, and an n-type drift area 18 is formed on the surface of the semiconductor substrate 11 between the source area 15 and the drain area 17. A gate insulating film 19 is formed on the body area 14 between the source area 15 and the drift area 18 and on the semiconductor substrate 11, and a gate electrode 21 is formed on the gate insulating film 19. A silicide film 22 is formed on the whole upper surface of the gate electrode 21, the source area 15, and the drain area 17. A protection insulating film 20 is formed on the drift area 18, and a gate sidewall insulating film 23 is formed on the side surface of the gate electrode 21 on the side of the source area 15. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、高速スイッチング用デバイス、並びにパワー用デバイスとして使用される半導体装置及びその製造方法に関し、例えば横型ＭＯＳ電界効果トランジスタ及びその製造方法に関するものである。   The present invention relates to a high-speed switching device, a semiconductor device used as a power device, and a manufacturing method thereof, for example, a lateral MOS field effect transistor and a manufacturing method thereof.

従来、パワー用デバイスとして使用されるパワーＩＣが使っていたプロセスは最先端ＣＭＯＳプロセスに比べ、数世代遅れたプロセスを使用していたが、近年、パワーＩＣにおいても、高機能と高速化の観点からプロセスの微細化が進んでいる。これに伴い、パワーＩＣを構成するＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴと記す）においても、ソース及びドレインの拡散抵抗とゲート抵抗を下げるためにシリサイドプロセスは必須となっている（例えば、特許文献１参照）。   Conventionally, the process used by a power IC used as a power device has been delayed by several generations compared to the state-of-the-art CMOS process. Since then, process miniaturization is progressing. Accordingly, a silicide process is indispensable also in a MOS field effect transistor (hereinafter referred to as a MOSFET) constituting a power IC in order to reduce the diffusion resistance and gate resistance of the source and drain (for example, Patent Documents). 1).

ＭＯＳＦＥＴにおいて通常のサリサイド（self-aligned silicide）工程を用い、ゲート電極上に金属シリサイドを形成すると、耐圧を得るためのドリフト領域の表面もシリサイド化されてしまい、耐圧が得られなくなってしまう。このため、高耐圧ＭＯＳＦＥＴではドリフト領域上にシリサイド化を防止するための保護膜を形成してからシリサイド工程を行っている。しかしながら、シリサイド防止用の保護膜をドリフト領域上だけに形成するのは困難であり、ゲート電極上の一部も保護膜で覆われてしまう。このため、ゲート電極上の保護膜で覆われていない部分にしかシリサイド膜が形成されないため、ゲート抵抗が十分に低抵抗化できないという問題がある。
特開平８−３２１６０５号公報 If a normal salicide (self-aligned silicide) process is used in a MOSFET and metal silicide is formed on the gate electrode, the surface of the drift region for obtaining a withstand voltage is also silicided, and the withstand voltage cannot be obtained. For this reason, in the high breakdown voltage MOSFET, the silicide process is performed after forming a protective film for preventing silicidation on the drift region. However, it is difficult to form a protective film for preventing silicide only on the drift region, and a part of the gate electrode is covered with the protective film. For this reason, since the silicide film is formed only in the portion not covered with the protective film on the gate electrode, there is a problem that the gate resistance cannot be sufficiently lowered.
JP-A-8-321605

本発明は、ゲート抵抗を十分に低抵抗化できると共に、高耐圧が得られる半導体装置を提供することを目的とする。   An object of the present invention is to provide a semiconductor device capable of sufficiently reducing the gate resistance and obtaining a high breakdown voltage.

前記目的を達成するために、この発明の一実施形態の半導体装置は、第１導電型の半導体基板上に形成された第１導電型のボディ領域と、前記ボディ領域の表面領域に形成された第２導電型のソース領域と、前記半導体基板上に形成された第２導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体基板の表面領域に形成された第２導電型のドリフト領域と、前記ソース領域と前記ドリフト領域との間の前記ボディ領域上及び前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の上面全体、前記ソース領域上、及び前記ドレイン領域上に形成されたシリサイド膜と、前記ドリフト領域上に形成された保護絶縁膜と、前記ソース領域側の前記ゲート電極の側面上に形成されたゲート側壁絶縁膜とを具備することを特徴とする。   In order to achieve the above object, a semiconductor device according to an embodiment of the present invention is formed in a first conductivity type body region formed on a first conductivity type semiconductor substrate and a surface region of the body region. A second conductivity type source region, a second conductivity type drain region formed on the semiconductor substrate, and a second conductivity formed in a surface region of the semiconductor substrate between the source region and the drain region. Type drift region, a gate insulating film formed on the body region and the semiconductor substrate between the source region and the drift region, a gate electrode formed on the gate insulating film, and the gate A silicide film formed on the entire upper surface of the electrode, on the source region, and on the drain region; a protective insulating film formed on the drift region; and the gate electrode on the source region side. Characterized by comprising a gate sidewall insulating film formed on the surface.

また、この発明の他の実施形態は、第１導電型の半導体基板上に形成された第１導電型のボディ領域と、前記ボディ領域の表面領域に形成された第２導電型のソース領域と、前記半導体基板上に形成された第２導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体基板の表面領域に形成された第２導電型のドリフト領域と、前記ソース領域と前記ドレイン領域との間の前記ドリフト領域上、前記ボディ領域上及び前記半導体基板上に形成されたゲート絶縁膜と、前記ボディ領域上及び前記半導体基板上の前記ゲート絶縁膜上に形成されたゲート電極と、前記ドリフト領域上の前記ゲート絶縁膜上に形成された保護絶縁膜と、前記ゲート電極の上面全体、前記ソース領域上、及び前記ドレイン領域上に形成されたシリサイド膜と、前記ソース領域側の前記ゲート電極の側面上に形成されたゲート側壁絶縁膜とを具備することを特徴とする。   According to another embodiment of the present invention, a first conductivity type body region formed on a first conductivity type semiconductor substrate, a second conductivity type source region formed in a surface region of the body region, and A drain region of a second conductivity type formed on the semiconductor substrate; a drift region of a second conductivity type formed in a surface region of the semiconductor substrate between the source region and the drain region; and the source A gate insulating film formed on the drift region between the region and the drain region, on the body region and on the semiconductor substrate, and on the gate insulating film on the body region and the semiconductor substrate. A gate electrode, a protective insulating film formed on the gate insulating film on the drift region, a shim formed on the entire upper surface of the gate electrode, the source region, and the drain region. And side film, characterized by comprising the said source region side of the gate electrode a gate sidewall insulating film formed on the side surface of the.

本発明によれば、ゲート抵抗を十分に低抵抗化できると共に、高耐圧が得られる半導体装置を提供することが可能である。   According to the present invention, it is possible to provide a semiconductor device capable of sufficiently reducing the gate resistance and obtaining a high breakdown voltage.

以下、図面を参照してこの発明の実施形態の半導体装置について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。   A semiconductor device according to an embodiment of the present invention will be described below with reference to the drawings. In the description, common parts are denoted by common reference symbols throughout the drawings.

［第１の実施形態］
まず、この発明の第１の実施形態のＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴと記す）について説明する。 [First Embodiment]
First, a MOS field effect transistor (hereinafter referred to as MOSFET) according to a first embodiment of the present invention will be described.

図１は、第１の実施形態のＭＯＳＦＥＴの構成を示す断面図である。   FIG. 1 is a cross-sectional view showing the configuration of the MOSFET of the first embodiment.

ｐ型（またはｎ型）シリコン半導体基板１１上にはｎ+型半導体層１２が形成され、このｎ+型半導体層１２上にはｐ-型半導体層１３が形成されている。ｐ-型半導体層１３には、ｐ型ボディ領域１４が形成され、このｐ型ボディ領域１４の表面領域にはｎ+型ソース領域１５とｐ+型半導体領域１６が形成されている。   An n + type semiconductor layer 12 is formed on the p type (or n type) silicon semiconductor substrate 11, and a p − type semiconductor layer 13 is formed on the n + type semiconductor layer 12. A p-type body region 14 is formed in the p − -type semiconductor layer 13, and an n + -type source region 15 and a p + -type semiconductor region 16 are formed in the surface region of the p-type body region 14.

また、ｐ-型半導体層１３には、ｐ型ボディ領域１４と離隔するようにｎ+型ドレイン領域１７が形成されている。さらに、ｐ型ボディ領域１４とｎ+型ドレイン領域１７との間のｐ-型半導体層１３には、ｎ-型ドリフト領域１８が形成されている。ｎ-型ドリフト領域１８は、ｎ+型ドレイン領域１７より不純物濃度が低く、ｎ+型ドレイン領域１７より電気抵抗が高い。このため、ｎ-型ドリフト領域１８は、ソース−ドレイン間またはゲート−ドレイン間に電圧がかかったとき、電界を緩和して耐圧を向上させる働きをもつ。   An n + -type drain region 17 is formed in the p − -type semiconductor layer 13 so as to be separated from the p-type body region 14. Further, an n − type drift region 18 is formed in the p − type semiconductor layer 13 between the p type body region 14 and the n + type drain region 17. The n − type drift region 18 has a lower impurity concentration than the n + type drain region 17 and a higher electrical resistance than the n + type drain region 17. For this reason, the n − type drift region 18 has a function of relaxing the electric field and improving the breakdown voltage when a voltage is applied between the source and drain or between the gate and drain.

ｎ+型ソース領域１５とｎ-型ドリフト領域１８との間のｐ型ボディ領域１４上及びｐ-型半導体層１３上には、ゲート絶縁膜１９が形成されている。ｎ-型ドリフト領域１８上には、ゲート絶縁膜１９より膜厚が厚い保護絶縁膜２０が形成されている。ゲート絶縁膜１９上、及び保護絶縁膜２０上の一部には、ゲート電極２１が形成されている。なお、ゲート絶縁膜１９及び保護絶縁膜２０は、例えばシリコン酸化膜からなる。ゲート絶縁膜１９の膜厚は例えば約３ｎｍであり、保護絶縁膜２０の膜厚は、ゲート絶縁膜１９より厚く、例えば約５０ｎｍ〜１５０ｎｍ（ここでは５０ｎｍ）である。保護絶縁膜２０の膜厚は通常のＬＯＣＯＳ膜より薄い。図示のごとく保護絶縁膜２０が一部ゲート電極２１の下まで入り込んでいるのは、図３〜図４の説明で後述するように、製造上の都合によるものである。精度良く作ることができれば、必ずしもゲート電極２１が保護絶縁膜２０の上に掛かっていなくても良い。   A gate insulating film 19 is formed on the p-type body region 14 and the p − -type semiconductor layer 13 between the n + -type source region 15 and the n − -type drift region 18. On the n − type drift region 18, a protective insulating film 20 having a thickness larger than that of the gate insulating film 19 is formed. A gate electrode 21 is formed on part of the gate insulating film 19 and the protective insulating film 20. The gate insulating film 19 and the protective insulating film 20 are made of, for example, a silicon oxide film. The film thickness of the gate insulating film 19 is about 3 nm, for example, and the film thickness of the protective insulating film 20 is thicker than that of the gate insulating film 19, for example, about 50 nm to 150 nm (here, 50 nm). The protective insulating film 20 is thinner than a normal LOCOS film. The reason why the protective insulating film 20 partially penetrates under the gate electrode 21 as shown in the drawing is due to manufacturing reasons as will be described later with reference to FIGS. The gate electrode 21 does not necessarily have to be hung on the protective insulating film 20 as long as it can be made with high accuracy.

また、ゲート電極２１の上面全体を覆うように金属シリサイド膜２２、例えばコバルトシリサイド膜が形成されている。さらに、ｎ+型ソース領域１５上とｐ+型半導体領域１６上、及びｎ+型ドレイン領域１７上にも金属シリサイド膜２２が形成されている。ゲート電極２１の側面上には、ゲート側壁絶縁膜２３が形成されている。また、ゲート電極２１上、ｎ+型ソース領域１５、及びｎ+型ドレイン領域１７上には、層間絶縁膜２４が形成されている。ｎ+型ソース領域１５上には金属シリサイド膜２２に接触するようにソース電極２５が形成され、ｎ+型ドレイン領域１７上には金属シリサイド膜２２に接触するようにドレイン電極２６が形成されている。   Further, a metal silicide film 22, for example, a cobalt silicide film is formed so as to cover the entire upper surface of the gate electrode 21. Further, a metal silicide film 22 is also formed on the n + type source region 15, the p + type semiconductor region 16, and the n + type drain region 17. A gate sidewall insulating film 23 is formed on the side surface of the gate electrode 21. An interlayer insulating film 24 is formed on the gate electrode 21, the n + -type source region 15, and the n + -type drain region 17. A source electrode 25 is formed on the n + type source region 15 so as to be in contact with the metal silicide film 22, and a drain electrode 26 is formed on the n + type drain region 17 so as to be in contact with the metal silicide film 22. Yes.

図１に示したＭＯＳＦＥＴは、すなわち以下のような構造を持つ。ゲート電極２１下のゲート絶縁膜１９及び保護絶縁膜２０をゲート酸化膜とすると、このゲート酸化膜はドレイン側で一部厚くなっている。この厚い部分の膜厚は約５０ｎｍである。また、ソース側ではゲート酸化膜が薄く、その膜厚は約３ｎｍである。ゲート電極２１の上面全体には、金属シリサイド膜２２、例えばコバルトシリサイド膜が形成されており、ゲート電極２１のシート抵抗は低くなっている。このため、ゲート電極２１の電気抵抗は小さい。   The MOSFET shown in FIG. 1 has the following structure. If the gate insulating film 19 and the protective insulating film 20 under the gate electrode 21 are gate oxide films, the gate oxide film is partially thick on the drain side. The film thickness of this thick part is about 50 nm. On the source side, the gate oxide film is thin and the film thickness is about 3 nm. A metal silicide film 22, for example, a cobalt silicide film, is formed on the entire upper surface of the gate electrode 21, and the sheet resistance of the gate electrode 21 is low. For this reason, the electrical resistance of the gate electrode 21 is small.

また、ドレイン領域は、ｎ+型ドレイン領域１７の低抵抗部とｎ-型ドリフト領域１８の電界緩和部とからなる。低抵抗部の表面はシリサイド化され、低抵抗部にはドレイン電極２６が接続されている。電界緩和部は、ゲート電極２１に対してセルフアライメントされて形成されているため、ゲートとドレイン、すなわちゲート電極２１と電界緩和部との対向面積が小さく、かつゲート電極２１と電界緩和部との間の保護絶縁膜２０の膜厚が厚いためゲート−ドレイン間容量Ｃｇｄが小さい。   The drain region includes a low resistance portion of the n + -type drain region 17 and an electric field relaxation portion of the n − -type drift region 18. The surface of the low resistance portion is silicided, and the drain electrode 26 is connected to the low resistance portion. Since the electric field relaxation part is formed by being self-aligned with respect to the gate electrode 21, the opposing area between the gate and the drain, that is, the gate electrode 21 and the electric field relaxation part is small, and the gate electrode 21 and the electric field relaxation part are Since the protective insulating film 20 between them is thick, the gate-drain capacitance Cgd is small.

以上述べたように図１に示すＭＯＳＦＥＴは、ゲート抵抗が小さく、かつゲート−ドレイン間容量Ｃｇｄも小さいため、高速にオン、オフのスイッチングを行うことができる。また、ゲート長方向の電界緩和部（ｎ-型ドリフト領域１８）の長さは約１μｍであり、電界緩和部へのｎ型不純物のドーズ量は約２×１０１２ｃｍ−２である。さらに、電界緩和部の上面はシリサイド化されていないため、約３０Ｖのソース−ドレイン間耐圧が得られる。従って、第１の実施形態のＭＯＳＦＥＴは、入力電圧２０Ｖ程度のスイッチング電源用のパワーＭＯＳＦＥＴとして適している。 As described above, since the MOSFET shown in FIG. 1 has a low gate resistance and a low gate-drain capacitance Cgd, it can be switched on and off at high speed. The length of the electric field relaxation portion (n − type drift region 18) in the gate length direction is about 1 μm, and the dose amount of the n-type impurity to the electric field relaxation portion is about 2 × 10 12 cm −2 . Furthermore, since the upper surface of the electric field relaxation portion is not silicided, a source-drain breakdown voltage of about 30 V can be obtained. Therefore, the MOSFET of the first embodiment is suitable as a power MOSFET for a switching power supply having an input voltage of about 20V.

次に、第１の実施形態のＭＯＳＦＥＴの製造方法について説明する。   Next, a method for manufacturing the MOSFET of the first embodiment will be described.

図２〜図９は、第１の実施形態のＭＯＳＦＥＴの製造方法を示す各工程の断面図である。   2 to 9 are cross-sectional views of each step showing the method of manufacturing the MOSFET of the first embodiment.

図２に示すように、ｐ型（またはｎ型）シリコン半導体基板１１上に、ｎ+型半導体層１２を固相拡散あるいはイオン注入等の方法により形成する。さらに、ｐ型不純物、例えばボロン（Ｂ）を導入しながらエピタキシャル成長法により、ｎ+型半導体層１２上にｐ-型半導体層１３を形成する。   As shown in FIG. 2, an n + -type semiconductor layer 12 is formed on a p-type (or n-type) silicon semiconductor substrate 11 by a method such as solid phase diffusion or ion implantation. Further, a p − type semiconductor layer 13 is formed on the n + type semiconductor layer 12 by epitaxial growth while introducing a p type impurity such as boron (B).

次に、熱酸化法により、図２に示すように、ｐ-型半導体層１３上に膜厚約５０ｎｍのシリコン酸化膜２０を形成する。リソグラフィーとウェットエッチングにより、シリコン酸化膜２０をパターニングして保護絶縁膜２０を形成する。さらに、図３に示すように、ｐ-型半導体層１３上に、熱酸化法によりシリコン酸化膜からなるゲート絶縁膜１９を形成する。ゲート絶縁膜１９の膜厚は、例えば約３ｎｍである。   Next, as shown in FIG. 2, a silicon oxide film 20 having a thickness of about 50 nm is formed on the p − type semiconductor layer 13 by thermal oxidation. The protective insulating film 20 is formed by patterning the silicon oxide film 20 by lithography and wet etching. Further, as shown in FIG. 3, a gate insulating film 19 made of a silicon oxide film is formed on the p − type semiconductor layer 13 by a thermal oxidation method. The film thickness of the gate insulating film 19 is, for example, about 3 nm.

その後、ゲート絶縁膜１９上及び保護絶縁膜２０上に、ゲート電極となる多結晶シリコン膜を成膜する。そして、図４に示すように、多結晶シリコン膜をパターニングしてゲート絶縁膜１９上及び保護絶縁膜２０上にゲート電極２１を形成する。この際、ゲート電極２１と保護絶縁膜２０との間に隙間ができないように、合わせずれを考慮して、ゲート電極２１がゲート絶縁膜１９と保護絶縁膜２０との段差部にかかるようにする。精度良く作ることができれば、ゲート電極２１のエッジと絶縁膜の段差を一致させても良い。   Thereafter, a polycrystalline silicon film to be a gate electrode is formed on the gate insulating film 19 and the protective insulating film 20. Then, as shown in FIG. 4, the polycrystalline silicon film is patterned to form a gate electrode 21 on the gate insulating film 19 and the protective insulating film 20. At this time, the misalignment is taken into consideration so that no gap is formed between the gate electrode 21 and the protective insulating film 20 so that the gate electrode 21 covers the step portion between the gate insulating film 19 and the protective insulating film 20. . If it can be made with high accuracy, the edge of the gate electrode 21 and the step of the insulating film may be matched.

続いて、リソグラフィーとイオン注入により、図５に示すように、ゲート電極２１に対してセルフアラインとなるように、ｐ型ボディ領域１４、ｎ-型ドリフト領域１８、及びｎ型半導体領域１５Ａを形成する。ｐ型ボディ領域１４の形成では、半導体基板面に対する垂直方向から３０°程度の入射角でｐ型不純物をｐ-型半導体層１３にイオン注入する。ｎ-型ドリフト領域１８及びｎ型半導体領域１５Ａの形成では、ｎ型不純物をｐ-型半導体層１３にイオン注入する。   Subsequently, as shown in FIG. 5, the p-type body region 14, the n − -type drift region 18, and the n-type semiconductor region 15 A are formed by lithography and ion implantation so as to be self-aligned with the gate electrode 21. To do. In the formation of the p-type body region 14, p-type impurities are ion-implanted into the p − -type semiconductor layer 13 at an incident angle of about 30 ° from the direction perpendicular to the semiconductor substrate surface. In the formation of the n − type drift region 18 and the n type semiconductor region 15A, n type impurities are ion-implanted into the p − type semiconductor layer 13.

次に、ゲート電極２１の表面を薄く酸化した後、ゲート電極２１上、ゲート絶縁膜１９上、及び保護絶縁膜２０上にシリコン窒化膜を堆積する。そして、ＲＩＥなどの異方性エッチング法によりシリコン窒化膜をエッチングし、図６に示すように、ゲート電極２１の側面上にゲート側壁絶縁膜２３を残す。このようなゲート側壁絶縁膜２３の形成は、通常行われている方法が用いられる。   Next, after the surface of the gate electrode 21 is thinly oxidized, a silicon nitride film is deposited on the gate electrode 21, the gate insulating film 19, and the protective insulating film 20. Then, the silicon nitride film is etched by an anisotropic etching method such as RIE to leave the gate sidewall insulating film 23 on the side surface of the gate electrode 21 as shown in FIG. Such a gate sidewall insulating film 23 is formed by a commonly used method.

その後、図７に示すように、リソグラフィーとイオン注入により、ｎ+型ソース領域１５及びｎ+型ドレイン領域１７を形成し、さらにｎ+型ソース領域１５に隣接するようにｐ+型半導体領域１６を形成する。   Thereafter, as shown in FIG. 7, an n + -type source region 15 and an n + -type drain region 17 are formed by lithography and ion implantation, and a p + -type semiconductor region 16 is adjacent to the n + -type source region 15. Form.

次に、ウェットエッチング法により、ゲート電極２１上の薄い酸化膜（図示していない）、及びｎ+型ソース領域１５上、ｎ+型ドレイン領域１７上、及びｐ+型半導体領域１６上の薄い酸化膜（ゲート絶縁膜１９）を除去する。この時、ｎ-型ドリフト領域１８上の保護絶縁膜２０は厚いため大部分が残る。続いて、図８に示すように、ゲート電極２１上、ｎ+型ソース領域１５上、ｎ+型ドレイン領域１７上、及びｐ+型半導体領域１６上にコバルト膜２７などの金属膜を堆積する。そして、ゲート電極２１の多結晶シリコン、ｎ+型ソース領域１５、ｎ+型ドレイン領域１７、及びｐ+型半導体領域１６のシリコンと、コバルト膜２７とを反応させ、その後、余分なコバルト膜２７を除去する。これにより、図９に示すように、ゲート電極２１上、ｎ+型ソース領域１５上、ｐ+型半導体領域１６、及びｎ+型ドレイン領域１７上に、金属シリサイド膜２２を形成する。   Next, a thin oxide film (not shown) on the gate electrode 21 and a thin film on the n + type source region 15, the n + type drain region 17, and the p + type semiconductor region 16 are formed by wet etching. The oxide film (gate insulating film 19) is removed. At this time, since the protective insulating film 20 on the n − type drift region 18 is thick, most of it remains. Subsequently, as shown in FIG. 8, a metal film such as a cobalt film 27 is deposited on the gate electrode 21, the n + -type source region 15, the n + -type drain region 17, and the p + -type semiconductor region 16. . Then, the polycrystalline silicon of the gate electrode 21, the silicon of the n + -type source region 15, the n + -type drain region 17, and the silicon of the p + -type semiconductor region 16 are reacted with the cobalt film 27. Remove. As a result, a metal silicide film 22 is formed on the gate electrode 21, the n + type source region 15, the p + type semiconductor region 16 and the n + type drain region 17 as shown in FIG.

前述したように、図７に示した構造において、ゲート電極２１上、ｎ+型ソース領域１５上、ｎ+型ドレイン領域１７上、及びｐ+型半導体領域１６上の薄い酸化膜を除去した後、サリサイド工程を行うと、図９に示したように、ｎ-型ドリフト領域１８上は保護絶縁膜２０で保護されているため金属シリサイド膜２２は形成されず、それ以外のシリコン部分に金属シリサイド膜２２が形成される。なお、ｎ-型ドリフト領域１８上の保護絶縁膜２０の膜厚は５０ｎｍ程度であるため、この保護絶縁膜２０を通してイオン注入を行うことができる一方で、ｎ-型ドリフト領域１８上のシリサイド化を防ぐことができる。   As described above, after removing the thin oxide films on the gate electrode 21, the n + type source region 15, the n + type drain region 17 and the p + type semiconductor region 16 in the structure shown in FIG. When the salicide process is performed, the metal silicide film 22 is not formed on the n − -type drift region 18 because it is protected by the protective insulating film 20 as shown in FIG. A film 22 is formed. Since the thickness of the protective insulating film 20 on the n − type drift region 18 is about 50 nm, ion implantation can be performed through the protective insulating film 20, while silicidation on the n − type drift region 18 is performed. Can be prevented.

その後は、図９に示した構造上に層間絶縁膜２４を形成した後、ｎ+型ソース領域１５上及びｎ+型ドレイン領域１７上の層間絶縁膜２４にコンタクト用の穴を形成する。そして、図１に示したように、ｎ+型ソース領域１５上の金属シリサイド膜２２に接触するようにソース電極２５を形成すると共に、ｎ+型ドレイン領域１７上の金属シリサイド膜２２に接触するようにドレイン電極２６を形成する。以上により、図１に示したＭＯＳＦＥＴが製造される。   After that, an interlayer insulating film 24 is formed on the structure shown in FIG. 9, and then a contact hole is formed in the interlayer insulating film 24 on the n + type source region 15 and the n + type drain region 17. Then, as shown in FIG. 1, the source electrode 25 is formed so as to be in contact with the metal silicide film 22 on the n + -type source region 15 and is in contact with the metal silicide film 22 on the n + -type drain region 17. Thus, the drain electrode 26 is formed. Thus, the MOSFET shown in FIG. 1 is manufactured.

次に、この発明の第１の実施形態の第１〜第３変形例について説明する。   Next, first to third modifications of the first embodiment of the present invention will be described.

図１０は、第１の実施形態における第１変形例のＭＯＳＦＥＴの構成を示す断面図である。この第１変形例では、ゲート電極２１とｎ-型ドリフト領域１８上の保護絶縁膜２０との間を離して配置しており、ゲート電極２１と保護絶縁膜２０との隙間に、ゲート側壁絶縁膜２３となるシリコン窒化膜が形成されている。その他の構成は第１の実施形態と同様である。このような構造では、前述したように、ゲート電極２１と保護絶縁膜２０との隙間に、ゲート側壁絶縁膜２３となるシリコン窒化膜が形成されているので、ｎ-型ドリフト領域１８の上層部分のシリサイド化を防ぐことができる。従って、前述した第１の実施形態のＭＯＳＦＥＴの製造方法ではゲート電極２１と保護絶縁膜２０との間に隙間ができないように合わせ余裕を持たせると述べたが、仮に隙間ができてしまっても、ゲート側壁絶縁膜２３の厚さの２倍程度の隙間であれば問題ない。   FIG. 10 is a cross-sectional view showing a configuration of a MOSFET according to a first modification of the first embodiment. In this first modification, the gate electrode 21 and the protective insulating film 20 on the n − type drift region 18 are spaced apart from each other, and gate sidewall insulation is provided in the gap between the gate electrode 21 and the protective insulating film 20. A silicon nitride film to be the film 23 is formed. Other configurations are the same as those of the first embodiment. In such a structure, as described above, since the silicon nitride film to be the gate sidewall insulating film 23 is formed in the gap between the gate electrode 21 and the protective insulating film 20, the upper layer portion of the n − type drift region 18 is formed. Can be prevented from silicidation. Therefore, in the MOSFET manufacturing method of the first embodiment described above, it has been described that there is a margin so that there is no gap between the gate electrode 21 and the protective insulating film 20, but even if a gap is created, There is no problem if the gap is about twice the thickness of the gate sidewall insulating film 23.

図１１は、第１の実施形態における第２変形例のＭＯＳＦＥＴの構成を示す断面図である。この第２変形例では、ドレイン側のゲート電極２１の半分程度が保護絶縁膜２０上に配置されている。言い換えると、ドレイン側のゲート電極２１下の半分程度のゲート酸化膜が厚くなっている。その他の構成は第１の実施形態と同様である。このような構造を持つＭＯＳＦＥＴでは、しきい値電圧が決まるのはソース寄りのゲート酸化膜（ゲート絶縁膜１９）部分なので、図１１に示すように、ｎ-型ドリフト領域１８が完全に厚い保護絶縁膜２０の下に入っていても良い。このようなＭＯＳＦＥＴでは、オン抵抗が高くなるが、ゲート−ドレイン間容量Ｃｇｄは図１に示したＭＯＦＥＴより小さくなるので、図１に示したＭＯＦＥＴと比べてスイッチング速度がさらに速くなる。   FIG. 11 is a cross-sectional view showing a configuration of a MOSFET according to a second modification of the first embodiment. In the second modification, about half of the drain-side gate electrode 21 is disposed on the protective insulating film 20. In other words, about half of the gate oxide film under the gate electrode 21 on the drain side is thick. Other configurations are the same as those of the first embodiment. In the MOSFET having such a structure, the threshold voltage is determined because the portion of the gate oxide film (gate insulating film 19) closer to the source, so that the n − type drift region 18 is completely thick as shown in FIG. It may be under the insulating film 20. In such a MOSFET, the on-resistance is increased, but the gate-drain capacitance Cgd is smaller than that of the MOFET shown in FIG. 1, so that the switching speed is further increased as compared with the MOFET shown in FIG.

図１２は、第１の実施形態における第３変形例のＭＯＳＦＥＴの構成を示す断面図である。この第３変形例では、図１に示したＭＯＳＦＥＴよりゲート電極の膜厚を厚くしている。図１２に示すＭＯＳＦＥＴのゲート電極２８の膜厚は例えば４００ｎｍ程度であり、図１に示したＭＯＳＦＥＴのゲート電極２１の膜厚は例えば２００ｎｍ程度である。このため、ゲート側壁絶縁膜２３の膜厚を厚く形成することが可能である。これにより、ｎ-型ドリフト領域１８上の保護絶縁膜２０の段差とゲート電極２８との合わせマージンを大きくすることができる。   FIG. 12 is a cross-sectional view illustrating a configuration of a MOSFET according to a third modification example of the first embodiment. In the third modification, the gate electrode is made thicker than the MOSFET shown in FIG. The thickness of the gate electrode 28 of the MOSFET shown in FIG. 12 is about 400 nm, for example, and the thickness of the gate electrode 21 of the MOSFET shown in FIG. 1 is about 200 nm, for example. Therefore, the gate sidewall insulating film 23 can be formed thick. Thereby, the alignment margin between the step of the protective insulating film 20 on the n − type drift region 18 and the gate electrode 28 can be increased.

以上説明したように第１の実施形態とその変形例では、ゲート抵抗を十分に低抵抗化でき、かつ高耐圧が得られるＭＯＳＦＥＴを形成することができる。   As described above, in the first embodiment and its modification, it is possible to form a MOSFET capable of sufficiently reducing the gate resistance and obtaining a high breakdown voltage.

［第２の実施形態］
次に、この発明の第２の実施形態のＭＯＳＦＥＴについて説明する。 [Second Embodiment]
Next explained is a MOSFET according to the second embodiment of the invention.

図１３は、第２の実施形態のＭＯＳＦＥＴの構成を示す断面図である。   FIG. 13 is a cross-sectional view showing the configuration of the MOSFET of the second embodiment.

ｐ型（またはｎ型）シリコン半導体基板３１上にはｎ+型埋め込み層３２が形成され、このｎ+型埋め込み層３２上にはエピタキシャル層からなるｐ-型半導体層３３が形成されている。なお、ｐ-型半導体層３３はイオン注入および拡散で形成される場合もある。ｐ-型半導体層３３には、ｐ型ボディ領域３４が形成され、このｐ型ボディ領域３４の表面領域にはｎ+型ソース領域３５、ｎ型半導体領域３６、及びｐ+型半導体領域３７が形成されている。   An n + type buried layer 32 is formed on the p type (or n type) silicon semiconductor substrate 31, and a p − type semiconductor layer 33 made of an epitaxial layer is formed on the n + type buried layer 32. The p − type semiconductor layer 33 may be formed by ion implantation and diffusion. A p-type body region 34 is formed in the p − -type semiconductor layer 33, and an n + -type source region 35, an n-type semiconductor region 36, and a p + -type semiconductor region 37 are formed on the surface region of the p-type body region 34. Is formed.

また、ｐ-型半導体層３３には、ｐ型ボディ領域３４と離隔するようにｎ+型ドレイン領域３８が形成されている。さらに、ｐ型ボディ領域３４とｎ+型ドレイン領域３８との間のｐ-型半導体層３３には、ｎ-型ドリフト領域３９が形成されている。   An n + -type drain region 38 is formed in the p − -type semiconductor layer 33 so as to be separated from the p-type body region 34. Further, an n − type drift region 39 is formed in the p − type semiconductor layer 33 between the p type body region 34 and the n + type drain region 38.

ｎ+型ソース領域３５とｎ+型ドレイン領域３８との間のｎ型半導体領域３６上、ｐ型ボディ領域３４上、ｐ-型半導体層３３上及びｎ-型ドリフト領域３９上には、ゲート絶縁膜４０が形成されている。ゲート絶縁膜４０上には、ゲート電極４１が形成されている。さらに、ｎ-型ドリフト領域３９上にはゲート絶縁膜４０が形成され、このゲート絶縁膜４０上にはシリコン窒化膜４２などの絶縁膜が形成されている。このシリコン窒化膜４２は、例えば減圧ＣＶＤ法（以下、ＬＰＣＶＤ法と記す）により成膜したＳｉ３Ｎ４からなる。 On the n-type semiconductor region 36, the p-type body region 34, the p − -type semiconductor layer 33, and the n − -type drift region 39 between the n + -type source region 35 and the n + -type drain region 38, a gate is formed. An insulating film 40 is formed. A gate electrode 41 is formed on the gate insulating film 40. Further, a gate insulating film 40 is formed on the n − type drift region 39, and an insulating film such as a silicon nitride film 42 is formed on the gate insulating film 40. The silicon nitride film 42 is made of, for example, Si 3 N 4 formed by a low pressure CVD method (hereinafter referred to as LPCVD method).

また、ゲート電極４１の上面全体を覆うように、シリサイド膜４３が形成されている。さらに、ｎ+型ソース領域３５上、ｐ+型半導体領域３７上、及びｎ+型ドレイン領域３８上にもシリサイド膜４３が形成されている。ｎ+型ソース領域３５側のゲート電極４１の側面上には、ゲート側壁絶縁膜４４が形成されている。ゲート側壁絶縁膜４４は、例えばＬＰＣＶＤ法により成膜したＳｉ３Ｎ４からなる。 A silicide film 43 is formed so as to cover the entire upper surface of the gate electrode 41. Further, a silicide film 43 is also formed on the n + type source region 35, the p + type semiconductor region 37, and the n + type drain region 38. A gate sidewall insulating film 44 is formed on the side surface of the gate electrode 41 on the n + -type source region 35 side. The gate sidewall insulating film 44 is made of, for example, Si 3 N 4 formed by LPCVD.

さらに、ゲート電極４１上、ｎ+型ソース領域３５、及びｎ+型ドレイン領域３８上には、層間絶縁膜４５が形成されている。ｎ+型ソース領域３５上にはソース電極４６が形成され、ｎ+型ドレイン領域３８上にはドレイン電極４７が形成されている。   Further, an interlayer insulating film 45 is formed on the gate electrode 41, the n + -type source region 35, and the n + -type drain region 38. A source electrode 46 is formed on the n + -type source region 35, and a drain electrode 47 is formed on the n + -type drain region 38.

このような構造を持つ半導体装置では、ゲート電極４１の上面全体にシリサイド膜が形成されているため、ゲート電極の抵抗を十分に低抵抗化することができる。また、ｎ-型ドリフト領域３９上にはシリサイド膜が形成されておらず、ｎ-型ドリフト領域３９は高抵抗な半導体領域であるため、高耐圧のＭＯＳＦＥＴを形成することができる。また、ｎ-型ドリフト領域３９上に形成されたシリコン窒化膜４２は、ＬＰＣＶＤ法（成膜温度６５０°〜８００℃）により成膜されているため、プラズマＣＶＤ法（成膜温度２５０℃〜４００℃）にて成膜したシリコン窒化膜と比べてホットキャリアに対する信頼性が高い。   In the semiconductor device having such a structure, since the silicide film is formed on the entire upper surface of the gate electrode 41, the resistance of the gate electrode can be sufficiently reduced. In addition, since no silicide film is formed on the n − type drift region 39 and the n − type drift region 39 is a high resistance semiconductor region, a high breakdown voltage MOSFET can be formed. Further, since the silicon nitride film 42 formed on the n − type drift region 39 is formed by the LPCVD method (film formation temperature 650 ° to 800 ° C.), the plasma CVD method (film formation temperature 250 ° C. to 400 ° C.) is used. The reliability with respect to hot carriers is higher than that of a silicon nitride film formed at a temperature of ° C.

次に、この発明の第２の実施形態の変形例について説明する。   Next, a modification of the second embodiment of the present invention will be described.

図１４は、第２の実施形態における変形例のＭＯＳＦＥＴの構成を示す断面図である。この変形例では、ｎ+型ドレイン領域３８側のゲート電極４１の側面上、及びｎ-型ドリフト領域３９上にゲート絶縁膜４０を挟み、ＴＥＯＳ(Tetraethylorthosilicate)膜４８が形成され、このＴＥＯＳ膜４８上にシリコン窒化膜４２が形成されている。さらに、ｎ+型ソース領域３５側のゲート電極４１の側面上、及びｎ型半導体領域３６上にＴＥＯＳ膜４８が形成され、このＴＥＯＳ膜４８上にゲート側壁絶縁膜４４が形成されている。その他の構造は、図１３に示した第２の実施形態と同様である。   FIG. 14 is a cross-sectional view showing a configuration of a MOSFET according to a modification of the second embodiment. In this modification, a TEOS (Tetraethylorthosilicate) film 48 is formed on the side surface of the gate electrode 41 on the n + -type drain region 38 side and on the n − -type drift region 39, and a TEOS (Tetraethylorthosilicate) film 48 is formed. A silicon nitride film 42 is formed thereon. Further, a TEOS film 48 is formed on the side surface of the gate electrode 41 on the n + -type source region 35 side and on the n-type semiconductor region 36, and a gate sidewall insulating film 44 is formed on the TEOS film 48. Other structures are the same as those of the second embodiment shown in FIG.

次に、第２の実施形態のＭＯＳＦＥＴの製造方法について説明する。   Next, a method for manufacturing the MOSFET of the second embodiment will be described.

図１５〜図２２は、第２の実施形態のＭＯＳＦＥＴの製造方法を示す各工程の断面図である。   15 to 22 are cross-sectional views of each step showing the method of manufacturing the MOSFET of the second embodiment.

図１５に示すように、ｐ型（またはｎ型）シリコン半導体基板３１上に、ｎ+型埋め込み層３２をイオン注入法により形成する。さらに、ｐ型不純物、例えばボロン（Ｂ）を導入しながらエピタキシャル成長法により、ｎ+型埋め込み層３２上にｐ-型半導体層３３を形成する。   As shown in FIG. 15, an n + type buried layer 32 is formed on a p-type (or n-type) silicon semiconductor substrate 31 by an ion implantation method. Further, a p − type semiconductor layer 33 is formed on the n + type buried layer 32 by epitaxial growth while introducing a p type impurity such as boron (B).

次に、ｐ-型半導体層３３上に、熱酸化法によりゲート絶縁膜４０を形成する。ゲート絶縁膜４０上にポリシリコン膜を形成し、図１５に示すように、パターニングによりゲート電極４１を形成する。続いて、イオン注入法によりゲート電極４１に対してセルフアラインに、ｐ型不純物を導入してｐ型ボディ領域３４を形成する。さらに、イオン注入法により、ゲート電極４１に対してセルフアラインに、ｎ型不純物を導入してｎ-型ドリフト領域３９とｎ型半導体領域３６を形成する。   Next, a gate insulating film 40 is formed on the p − type semiconductor layer 33 by a thermal oxidation method. A polysilicon film is formed on the gate insulating film 40, and a gate electrode 41 is formed by patterning as shown in FIG. Subsequently, a p-type body region 34 is formed by introducing a p-type impurity in a self-aligned manner with respect to the gate electrode 41 by ion implantation. Further, an n − type drift region 39 and an n type semiconductor region 36 are formed by introducing an n type impurity self-aligned with the gate electrode 41 by ion implantation.

次に、図１６に示すように、ゲート電極４１上、ｎ-型ドリフト領域３９上、及びｎ型半導体領域３６上に、ＬＰＣＶＤ法（成膜温度６５０℃〜８００℃）によりシリコン窒化膜４２を形成する。続いて、図１７に示すように、ゲート電極４１の中心部よりｎ-型ドリフト領域３９側のゲート電極４１上とｎ-型ドリフト領域３９上のシリコン窒化膜４２をレジスト膜４９で覆う。すなわち、ゲート電極４１の中心部よりドレイン側をレジスト膜４９でブロックする。   Next, as shown in FIG. 16, a silicon nitride film 42 is formed on the gate electrode 41, the n − type drift region 39, and the n type semiconductor region 36 by LPCVD (film formation temperature 650 ° C. to 800 ° C.). Form. Subsequently, as shown in FIG. 17, the silicon nitride film 42 on the gate electrode 41 on the n − type drift region 39 side from the center of the gate electrode 41 and the silicon nitride film 42 on the n − type drift region 39 are covered with a resist film 49. That is, the drain side from the center of the gate electrode 41 is blocked by the resist film 49.

続いて、図１８に示すように、ＲＩＥによりゲート電極４１の中心部よりソース側のシリコン窒化膜４２のみ部分的にその膜厚の途中まで除去する。その後、レジスト膜４９を除去した後、ゲート電極４１上のシリコン窒化膜４２をＣＭＰ法により研磨して、図１９に示すように、ゲート電極４１上のシリコン窒化膜４２を平坦化する。   Subsequently, as shown in FIG. 18, only the silicon nitride film 42 on the source side from the central portion of the gate electrode 41 is partially removed to the middle of the film thickness by RIE. Thereafter, after removing the resist film 49, the silicon nitride film 42 on the gate electrode 41 is polished by CMP to planarize the silicon nitride film 42 on the gate electrode 41 as shown in FIG.

続いて、図２０に示すように、ＲＩＥを用いた異方性エッチング法によりシリコン窒化膜４２を除去し、ゲート電極４１の側面上、及びｎ-型ドリフト領域３９上に、シリコン窒化膜４２とゲート側壁絶縁膜４４を残す。   Subsequently, as shown in FIG. 20, the silicon nitride film 42 is removed by an anisotropic etching method using RIE, and the silicon nitride film 42 is formed on the side surface of the gate electrode 41 and on the n − type drift region 39. The gate sidewall insulating film 44 is left.

次に、図２１に示すように、イオン注入法によりゲート側壁絶縁膜４４及びシリコン酸化膜４２に対してセルフアラインに、ｎ型不純物を導入してｎ型半導体領域３６にｎ+型ソース領域３５を形成すると共に、ｎ-型ドリフト領域３９にｎ+型ドレイン領域３８を形成する。さらに、ｎ型半導体領域３６に、ｎ+型ソース領域３５に隣接するように、ｐ+型半導体領域３７を形成する。   Next, as shown in FIG. 21, n-type impurities are introduced into the n-type semiconductor region 36 by self-alignment with the gate sidewall insulating film 44 and the silicon oxide film 42 by an ion implantation method. And an n + type drain region 38 is formed in the n − type drift region 39. Further, a p + type semiconductor region 37 is formed in the n type semiconductor region 36 so as to be adjacent to the n + type source region 35.

次に、ゲート電極４１上、ｎ+型ソース領域３５上、及びｎ+型ドレイン領域３８上に高融点金属膜を堆積する。そして、ゲート電極４１のポリシリコン、ｎ+型ソース領域３５及びｎ+型ドレイン領域３８のシリコンと、高融点金属膜とを反応させて、図２２に示すように、ゲート電極４１上、ｎ+型ソース領域３５上、及びｎ+型ドレイン領域３８上にシリサイド膜４３を形成する。その後は、図２２に示した構造上に、層間絶縁膜４５を形成した後、ｎ+型ソース領域３５上及びｎ+型ドレイン領域３８上に、ソース電極４６及びドレイン電極４７を形成する。以上により、図１３に示した半導体装置が製造される。   Next, a refractory metal film is deposited on the gate electrode 41, the n + type source region 35, and the n + type drain region 38. Then, the polysilicon of the gate electrode 41, the silicon of the n + -type source region 35 and the n + -type drain region 38, and the refractory metal film are reacted to form n + on the gate electrode 41 as shown in FIG. A silicide film 43 is formed on the type source region 35 and the n + type drain region 38. Thereafter, an interlayer insulating film 45 is formed on the structure shown in FIG. 22, and then a source electrode 46 and a drain electrode 47 are formed on the n + -type source region 35 and the n + -type drain region 38. Thus, the semiconductor device shown in FIG. 13 is manufactured.

［第３の実施形態］
次に、この発明の第３の実施形態のＭＯＳＦＥＴについて説明する。 [Third Embodiment]
Next explained is a MOSFET according to a third embodiment of the invention.

図２３は、第３の実施形態のＭＯＳＦＥＴの構成を示す断面図である。   FIG. 23 is a cross-sectional view showing the configuration of the MOSFET of the third embodiment.

ｐ型（またはｎ型）シリコン半導体基板５１上にはｎ+型半導体層５２が形成され、このｎ+型半導体層５２上にはｐ-型半導体層５３が形成されている。ｐ-型半導体層５３には、ｐ型ボディ領域５４が形成され、このｐ型ボディ領域５４の表面領域にはｎ+型ソース領域５５及びｎ-型半導体領域５６が形成されている。   An n + type semiconductor layer 52 is formed on the p type (or n type) silicon semiconductor substrate 51, and a p − type semiconductor layer 53 is formed on the n + type semiconductor layer 52. A p-type body region 54 is formed in the p − -type semiconductor layer 53, and an n + -type source region 55 and an n − -type semiconductor region 56 are formed in the surface region of the p-type body region 54.

また、ｐ-型半導体層５３には、ｐ型ボディ領域５４と離隔するようにｎ+型ドレイン領域５７が形成されている。さらに、ｐ型ボディ領域５４とｎ+型ドレイン領域５７との間のｐ-型半導体層５３には、ｎ-型ドリフト領域５８が形成されている。ｎ-型ドリフト領域５８は、ｎ+型ドレイン領域５７より不純物濃度が低く、ｎ+型ドレイン領域５７より電気抵抗が高い。このため、ｎ-型ドリフト領域５８は、ソース−ドレイン間またはゲート−ドレイン間に電圧がかかったとき、電界を緩和して耐圧を向上させる働きをもつ。   In the p − type semiconductor layer 53, an n + type drain region 57 is formed so as to be separated from the p type body region 54. Further, an n − type drift region 58 is formed in the p − type semiconductor layer 53 between the p type body region 54 and the n + type drain region 57. The n − type drift region 58 has a lower impurity concentration than the n + type drain region 57 and a higher electrical resistance than the n + type drain region 57. For this reason, the n − type drift region 58 has a function of relaxing the electric field and improving the breakdown voltage when a voltage is applied between the source and the drain or between the gate and the drain.

ｎ+型ソース領域５５とｎ-型ドリフト領域５８との間のｐ型ボディ領域５４上、ｐ-型半導体層５３上には、ゲート絶縁膜５９が形成されている。ゲート絶縁膜５９上には、ゲート電極６０が形成されている。さらに、ｎ-型ドリフト領域５８上には、ＴＥＯＳ(Tetraethylorthosilicate)膜６１などの絶縁膜が形成されている。   A gate insulating film 59 is formed on the p-type body region 54 and the p − -type semiconductor layer 53 between the n + -type source region 55 and the n − -type drift region 58. A gate electrode 60 is formed on the gate insulating film 59. Further, an insulating film such as a TEOS (Tetraethylorthosilicate) film 61 is formed on the n − type drift region 58.

また、ゲート電極６０の上面全体を覆うようにシリサイド膜６２が形成されている。さらに、ｎ+型ソース領域５５上及びｎ+型ドレイン領域５７上にもシリサイド膜６２が形成されている。ｎ+型ソース領域５５側のゲート電極６０とｎ+型ドレイン領域５７側のＴＥＯＳ膜６１の側面上には、ゲート側壁絶縁膜６３が形成されている。さらに、ゲート電極６０上、ｎ+型ソース領域５５上、及びｎ+型ドレイン領域５７上には、層間絶縁膜６４が形成されている。ｎ+型ソース領域５５上にはシリサイド膜６２に接触するようにソース電極６５が形成され、ｎ+型ドレイン領域５７上にはシリサイド膜６２に接触するようにドレイン電極６６が形成されている。   A silicide film 62 is formed so as to cover the entire upper surface of the gate electrode 60. Further, a silicide film 62 is also formed on the n + type source region 55 and the n + type drain region 57. A gate sidewall insulating film 63 is formed on the side surfaces of the gate electrode 60 on the n + -type source region 55 side and the TEOS film 61 on the n + -type drain region 57 side. Further, an interlayer insulating film 64 is formed on the gate electrode 60, the n + type source region 55, and the n + type drain region 57. A source electrode 65 is formed on the n + -type source region 55 so as to be in contact with the silicide film 62, and a drain electrode 66 is formed on the n + -type drain region 57 so as to be in contact with the silicide film 62.

このような構造を持つ半導体装置では、ゲート電極６０の上面全体にシリサイド膜６２が形成されているため、ゲート電極６０の抵抗を十分に低抵抗化することができる。また、ｎ-型ドリフト領域５８上にはシリサイド膜が形成されておらず、ｎ-型ドリフト領域５８は高抵抗な半導体領域であるため、高耐圧のＭＯＳＦＥＴを形成することができる。   In the semiconductor device having such a structure, since the silicide film 62 is formed on the entire upper surface of the gate electrode 60, the resistance of the gate electrode 60 can be sufficiently reduced. Further, since no silicide film is formed on the n − type drift region 58 and the n − type drift region 58 is a high resistance semiconductor region, a high breakdown voltage MOSFET can be formed.

次に、第３の実施形態のＭＯＳＦＥＴの製造方法について説明する。   Next, a method for manufacturing the MOSFET of the third embodiment will be described.

図２４〜図３５は、第３の実施形態のＭＯＳＦＥＴの製造方法を示す各工程の断面図である。   24 to 35 are cross-sectional views of steps showing the method of manufacturing the MOSFET according to the third embodiment.

図２４に示すように、ｐ型（またはｎ型）シリコン半導体基板５１上にｎ+型半導体層５２を形成し、このｎ+型半導体層５２上にｐ-型半導体層５３を形成する。続いて、ｐ-型半導体層５３上に、熱酸化法によりゲート絶縁膜５９を形成する。   As shown in FIG. 24, an n + -type semiconductor layer 52 is formed on a p-type (or n-type) silicon semiconductor substrate 51, and a p − -type semiconductor layer 53 is formed on the n + -type semiconductor layer 52. Subsequently, a gate insulating film 59 is formed on the p − type semiconductor layer 53 by a thermal oxidation method.

次に、ゲート絶縁膜５９上にポリシリコン膜を形成し、図２５に示すように、パターニングによりゲート電極６０を形成する。続いて、図２６に示すように、ゲート電極６０の中心部より一方側のゲート電極６０上とｐ-型半導体層５３上をレジスト膜７１で覆う。すなわち、ゲート電極６０の中心部よりドレイン側をレジスト膜７１でブロックする。そして、イオン注入法により、ゲート電極６０に対してセルフアラインに、半導体基板面に対する垂直方向よりソース側へ傾いた斜め方向からｐ型不純物をｐ-型半導体層５３に導入し、ｐ型ボディ領域５４を形成する。   Next, a polysilicon film is formed on the gate insulating film 59, and a gate electrode 60 is formed by patterning as shown in FIG. Subsequently, as shown in FIG. 26, the resist film 71 covers the gate electrode 60 and the p − type semiconductor layer 53 on one side from the center of the gate electrode 60. That is, the drain side from the central portion of the gate electrode 60 is blocked by the resist film 71. Then, by ion implantation, p-type impurities are introduced into the p − -type semiconductor layer 53 in a self-aligned manner with respect to the gate electrode 60 and from an oblique direction inclined from the direction perpendicular to the semiconductor substrate surface toward the source side. 54 is formed.

次に、図２７に示すように、ゲート電極６０の中心部より他方側のゲート電極６０上とｐ型ボディ領域５４上をレジスト膜７２で覆う。すなわち、ゲート電極６０の中心部よりソース側をレジスト膜７２でブロックする。そして、イオン注入法により、ゲート電極６０に対してセルフアラインに、半導体基板面に対して垂直方向からｎ型不純物をｐ-型半導体層５３導入し、ｎ-型ドリフト領域５８を形成する。   Next, as shown in FIG. 27, the resist film 72 covers the gate electrode 60 and the p-type body region 54 on the other side from the center of the gate electrode 60. That is, the resist film 72 blocks the source side from the center of the gate electrode 60. Then, an n − type drift region 58 is formed by introducing an n type impurity into the p − type semiconductor layer 53 from the direction perpendicular to the semiconductor substrate surface in a self-aligned manner with respect to the gate electrode 60 by ion implantation.

続いて、図２８に示すように、ゲート電極６０の中心部より一方側のゲート電極６０上とｎ-型ドリフト領域５８上をレジスト膜７３で覆う。すなわち、ゲート電極６０の中心部よりドレイン側をレジスト膜７３でブロックする。そして、イオン注入法により、ゲート電極６０に対してセルフアラインに、半導体基板面に対して垂直方向からｎ型不純物をｐ型ボディ領域５４導入し、ｎ-型半導体領域５６を形成する。   Subsequently, as shown in FIG. 28, the resist film 73 covers the gate electrode 60 and the n − type drift region 58 on one side from the center of the gate electrode 60. That is, the drain side from the central portion of the gate electrode 60 is blocked by the resist film 73. Then, an n-type semiconductor region 56 is formed by introducing an n-type impurity into the p-type body region 54 in a self-aligned manner with respect to the gate electrode 60 from a direction perpendicular to the surface of the semiconductor substrate.

次に、レジスト膜７３を剥離した後、図２９に示すように、ゲート電極６０上、ｎ-型ドリフト領域５８上、及びｎ-型半導体領域５６上にＴＥＯＳ膜６１を形成する。続いて、ゲート電極６０上のＴＥＯＳ膜６１をＣＭＰ法により研磨して、図３０に示すように、ＴＥＯＳ膜６１を平坦化する。   Next, after removing the resist film 73, as shown in FIG. 29, a TEOS film 61 is formed on the gate electrode 60, the n − type drift region 58, and the n − type semiconductor region 56. Subsequently, the TEOS film 61 on the gate electrode 60 is polished by a CMP method to flatten the TEOS film 61 as shown in FIG.

その後、図３１に示すように、ゲート電極６０の中心部より一方側のゲート電極６０上とｎ-型ドリフト領域５８上のＴＥＯＳ膜６１をレジスト膜７４で覆う。すなわち、ゲート電極６０の中心部よりドレイン側をレジスト膜７４でブロックする。そして、ＲＩＥにより、ゲート電極６０の中心部よりソース側のＴＥＯＳ膜６１、及びｎ+型ドレイン領域５７が形成されるｎ-型ドリフト領域５８上のＴＥＯＳ膜６１を除去する。   Thereafter, as shown in FIG. 31, the TEOS film 61 on the gate electrode 60 on one side from the center of the gate electrode 60 and the n − type drift region 58 is covered with a resist film 74. That is, the drain side from the central portion of the gate electrode 60 is blocked by the resist film 74. Then, the TEOS film 61 on the source side from the central portion of the gate electrode 60 and the TEOS film 61 on the n − type drift region 58 where the n + type drain region 57 is formed are removed by RIE.

次に、レジスト膜７４を除去した後、図３２に示すように、シリコン窒化膜６３を形成する。続いて、図３３に示すように、ＲＩＥを用いた異方性エッチング法によりシリコン窒化膜６３を除去し、ｎ-型半導体領域５６側（ソース側）のゲート電極６０とｎ+型ドレイン領域５７側のＴＥＯＳ膜６１の側面上に、ゲート側壁絶縁膜６３を残す。ここで、ゲート側壁絶縁膜６３としてシリコン窒化膜を用いたが、ＴＥＯＳ膜６１と異方性エッチングの選択性がある膜であればシリコン窒化膜に限定しない。例えば、ゲート側壁絶縁膜６３としてポリシリコンを用いても良い。   Next, after removing the resist film 74, a silicon nitride film 63 is formed as shown in FIG. Subsequently, as shown in FIG. 33, the silicon nitride film 63 is removed by anisotropic etching using RIE, and the gate electrode 60 and the n + type drain region 57 on the n − type semiconductor region 56 side (source side). The gate sidewall insulating film 63 is left on the side surface of the side TEOS film 61. Here, a silicon nitride film is used as the gate sidewall insulating film 63, but the gate nitride insulating film 63 is not limited to a silicon nitride film as long as the film has selectivity for anisotropic etching with the TEOS film 61. For example, polysilicon may be used as the gate sidewall insulating film 63.

続いて、イオン注入法により、図３４に示すように、ゲート側壁絶縁膜６３及びＴＥＯＳ膜６１に対してセルフアラインに、半導体基板面に対して垂直方向からｎ型不純物を導入し、ｎ-型半導体領域５６にｎ+型ソース領域５５を形成すると共に、ｎ-型ドリフト領域５８にｎ+型ドレイン領域５７を形成する。   Subsequently, by ion implantation, as shown in FIG. 34, n-type impurities are introduced from the direction perpendicular to the semiconductor substrate surface in a self-aligned manner with respect to the gate sidewall insulating film 63 and the TEOS film 61. An n + type source region 55 is formed in the semiconductor region 56 and an n + type drain region 57 is formed in the n − type drift region 58.

次に、ｎ+型ソース領域５５上及びｎ+型ドレイン領域５７上のシリコン酸化膜５９を除去した後、ゲート電極６０上、ｎ+型ソース領域５５上、及びｎ+型ドレイン領域５７上に高融点金属膜を堆積する。そして、ゲート電極６０のポリシリコン、ｎ+型ソース領域５５及びｎ+型ドレイン領域５７のシリコンと、高融点金属膜とを反応させて、図３５に示すように、ゲート電極６０上、ｎ+型ソース領域５５上、及びｎ+型ドレイン領域５７上にシリサイド膜６２を形成する。その後は、図３５に示した構造上に、層間絶縁膜６４を形成した後、ｎ+型ソース領域５５上及びｎ+型ドレイン領域５７上に、ソース電極６５及びドレイン電極６６を形成する。以上により、図２３に示した半導体装置が製造される。   Next, after removing the silicon oxide film 59 on the n + type source region 55 and the n + type drain region 57, the gate electrode 60, the n + type source region 55, and the n + type drain region 57 are formed. A refractory metal film is deposited. Then, the polysilicon of the gate electrode 60, the silicon of the n + -type source region 55 and the n + -type drain region 57, and the refractory metal film are reacted to form n + on the gate electrode 60 as shown in FIG. Silicide film 62 is formed on type source region 55 and n + type drain region 57. Thereafter, an interlayer insulating film 64 is formed on the structure shown in FIG. 35, and then a source electrode 65 and a drain electrode 66 are formed on the n + type source region 55 and the n + type drain region 57. Thus, the semiconductor device shown in FIG. 23 is manufactured.

以上説明したように第１〜第３の実施形態では、ゲート抵抗を十分に低抵抗化できると共に、高耐圧が得られる半導体装置を提供することができる。   As described above, in the first to third embodiments, it is possible to provide a semiconductor device capable of sufficiently reducing the gate resistance and obtaining a high breakdown voltage.

また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。   In addition, each of the above-described embodiments can be implemented not only independently but also in an appropriate combination. Furthermore, the above-described embodiments include inventions at various stages, and the inventions at various stages can be extracted by appropriately combining a plurality of constituent elements disclosed in the embodiments.

この発明の第１の実施形態のＭＯＳＦＥＴの構成を示す断面図である。It is sectional drawing which shows the structure of MOSFET of 1st Embodiment of this invention. 第１の実施形態のＭＯＳＦＥＴの製造方法を示す第１工程の断面図である。It is sectional drawing of the 1st process which shows the manufacturing method of MOSFET of 1st Embodiment. 第１の実施形態のＭＯＳＦＥＴの製造方法を示す第２工程の断面図である。It is sectional drawing of the 2nd process which shows the manufacturing method of MOSFET of 1st Embodiment. 第１の実施形態のＭＯＳＦＥＴの製造方法を示す第３工程の断面図である。It is sectional drawing of the 3rd process which shows the manufacturing method of MOSFET of 1st Embodiment. 第１の実施形態のＭＯＳＦＥＴの製造方法を示す第４工程の断面図である。It is sectional drawing of the 4th process which shows the manufacturing method of MOSFET of 1st Embodiment. 第１の実施形態のＭＯＳＦＥＴの製造方法を示す第５工程の断面図である。It is sectional drawing of the 5th process which shows the manufacturing method of MOSFET of 1st Embodiment. 第１の実施形態のＭＯＳＦＥＴの製造方法を示す第６工程の断面図である。It is sectional drawing of the 6th process which shows the manufacturing method of MOSFET of 1st Embodiment. 第１の実施形態のＭＯＳＦＥＴの製造方法を示す第７工程の断面図である。It is sectional drawing of the 7th process which shows the manufacturing method of MOSFET of 1st Embodiment. 第１の実施形態のＭＯＳＦＥＴの製造方法を示す第８工程の断面図である。It is sectional drawing of the 8th process which shows the manufacturing method of MOSFET of 1st Embodiment. 第１の実施形態における第１変形例のＭＯＳＦＥＴの構成を示す断面図である。It is sectional drawing which shows the structure of MOSFET of the 1st modification in 1st Embodiment. 第１の実施形態における第２変形例のＭＯＳＦＥＴの構成を示す断面図である。It is sectional drawing which shows the structure of MOSFET of the 2nd modification in 1st Embodiment. 第１の実施形態における第３変形例のＭＯＳＦＥＴの構成を示す断面図である。It is sectional drawing which shows the structure of MOSFET of the 3rd modification in 1st Embodiment. この発明の第２の実施形態のＭＯＳＦＥＴの構成を示す断面図である。It is sectional drawing which shows the structure of MOSFET of 2nd Embodiment of this invention. 第２の実施形態における変形例のＭＯＳＦＥＴの構成を示す断面図である。It is sectional drawing which shows the structure of MOSFET of the modification in 2nd Embodiment. 第２の実施形態のＭＯＳＦＥＴの製造方法を示す第１工程の断面図である。It is sectional drawing of the 1st process which shows the manufacturing method of MOSFET of 2nd Embodiment. 第２の実施形態のＭＯＳＦＥＴの製造方法を示す第２工程の断面図である。It is sectional drawing of the 2nd process which shows the manufacturing method of MOSFET of 2nd Embodiment. 第２の実施形態のＭＯＳＦＥＴの製造方法を示す第３工程の断面図である。It is sectional drawing of the 3rd process which shows the manufacturing method of MOSFET of 2nd Embodiment. 第２の実施形態のＭＯＳＦＥＴの製造方法を示す第４工程の断面図である。It is sectional drawing of the 4th process which shows the manufacturing method of MOSFET of 2nd Embodiment. 第２の実施形態のＭＯＳＦＥＴの製造方法を示す第５工程の断面図である。It is sectional drawing of the 5th process which shows the manufacturing method of MOSFET of 2nd Embodiment. 第２の実施形態のＭＯＳＦＥＴの製造方法を示す第６工程の断面図である。It is sectional drawing of the 6th process which shows the manufacturing method of MOSFET of 2nd Embodiment. 第２の実施形態のＭＯＳＦＥＴの製造方法を示す第７工程の断面図である。It is sectional drawing of the 7th process which shows the manufacturing method of MOSFET of 2nd Embodiment. 第２の実施形態のＭＯＳＦＥＴの製造方法を示す第８工程の断面図である。It is sectional drawing of the 8th process which shows the manufacturing method of MOSFET of 2nd Embodiment. この発明の第３の実施形態のＭＯＳＦＥＴの構成を示す断面図である。It is sectional drawing which shows the structure of MOSFET of 3rd Embodiment of this invention. 第３の実施形態のＭＯＳＦＥＴの製造方法を示す第１工程の断面図である。It is sectional drawing of the 1st process which shows the manufacturing method of MOSFET of 3rd Embodiment. 第３の実施形態のＭＯＳＦＥＴの製造方法を示す第２工程の断面図である。It is sectional drawing of the 2nd process which shows the manufacturing method of MOSFET of 3rd Embodiment. 第３の実施形態のＭＯＳＦＥＴの製造方法を示す第３工程の断面図である。It is sectional drawing of the 3rd process which shows the manufacturing method of MOSFET of 3rd Embodiment. 第３の実施形態のＭＯＳＦＥＴの製造方法を示す第４工程の断面図である。It is sectional drawing of the 4th process which shows the manufacturing method of MOSFET of 3rd Embodiment. 第３の実施形態のＭＯＳＦＥＴの製造方法を示す第５工程の断面図である。It is sectional drawing of the 5th process which shows the manufacturing method of MOSFET of 3rd Embodiment. 第３の実施形態のＭＯＳＦＥＴの製造方法を示す第６工程の断面図である。It is sectional drawing of the 6th process which shows the manufacturing method of MOSFET of 3rd Embodiment. 第３の実施形態のＭＯＳＦＥＴの製造方法を示す第７工程の断面図である。It is sectional drawing of the 7th process which shows the manufacturing method of MOSFET of 3rd Embodiment. 第３の実施形態のＭＯＳＦＥＴの製造方法を示す第８工程の断面図である。It is sectional drawing of the 8th process which shows the manufacturing method of MOSFET of 3rd Embodiment. 第３の実施形態のＭＯＳＦＥＴの製造方法を示す第９工程の断面図である。It is sectional drawing of the 9th process which shows the manufacturing method of MOSFET of 3rd Embodiment. 第３の実施形態のＭＯＳＦＥＴの製造方法を示す第１０工程の断面図である。It is sectional drawing of the 10th process which shows the manufacturing method of MOSFET of 3rd Embodiment. 第３の実施形態のＭＯＳＦＥＴの製造方法を示す第１１工程の断面図である。It is sectional drawing of the 11th process which shows the manufacturing method of MOSFET of 3rd Embodiment. 第３の実施形態のＭＯＳＦＥＴの製造方法を示す第１２工程の断面図である。It is sectional drawing of the 12th process which shows the manufacturing method of MOSFET of 3rd Embodiment.

符号の説明Explanation of symbols

１１…ｐ型（またはｎ型）シリコン半導体基板、１２…ｎ+型半導体層、１３…ｐ-型半導体層、１４…ｐ型ボディ領域、１５…ｎ+型ソース領域、１５Ａ…ｎ型半導体領域、１６…ｐ+型半導体領域、１７…ｎ+型ドレイン領域、１８…ｎ-型ドリフト領域、１９…ゲート絶縁膜、２０…保護絶縁膜、２１…ゲート電極、２２…金属シリサイド膜、２３…ゲート側壁絶縁膜、２４…層間絶縁膜、２５…ソース電極、２６…ドレイン電極、２７…コバルト膜、２８…ゲート電極、３１…ｐ型（またはｎ型）シリコン半導体基板、３２…ｎ+型埋め込み層、３３…ｐ-型半導体層、３４…ｐ型ボディ領域、３５…ｎ+型ソース領域、３６…ｎ型半導体領域、３７…ｐ+型半導体領域、３８…ｎ+型ドレイン領域、３９…ｎ-型ドリフト領域、４０…ゲート絶縁膜、４１…ゲート電極、４２…シリコン窒化膜、４３…シリサイド膜、４４…ゲート側壁絶縁膜、４５…層間絶縁膜、４６…ソース電極、４７…ドレイン電極、４８…ＴＥＯＳ(Tetraethylorthosilicate)膜、４９…レジスト膜、５１…ｐ型（またはｎ型）シリコン半導体基板、５２…ｎ+型半導体層、５３…ｐ-型半導体層、５４…ｐ型ボディ領域、５５…ｎ+型ソース領域、５６…ｎ-型半導体領域、５７…ｎ+型ドレイン領域、５８…ｎ-型ドリフト領域、５９…ゲート絶縁膜、６０…ゲート電極、６１…ＴＥＯＳ膜、６２…シリサイド膜、６３…ゲート側壁絶縁膜、６４…層間絶縁膜、６５…ソース電極、６６…ドレイン電極。   DESCRIPTION OF SYMBOLS 11 ... p-type (or n-type) silicon semiconductor substrate, 12 ... n + type semiconductor layer, 13 ... p-type semiconductor layer, 14 ... p-type body region, 15 ... n + type source region, 15A ... n-type semiconductor region 16 ... p + type semiconductor region, 17 ... n + type drain region, 18 ... n-type drift region, 19 ... gate insulating film, 20 ... protective insulating film, 21 ... gate electrode, 22 ... metal silicide film, 23 ... Gate sidewall insulating film, 24 ... interlayer insulating film, 25 ... source electrode, 26 ... drain electrode, 27 ... cobalt film, 28 ... gate electrode, 31 ... p-type (or n-type) silicon semiconductor substrate, 32 ... n + type buried Layer 33... P − type semiconductor layer 34... P type body region 35 35 n + type source region 36 36 n type semiconductor region 37 37 p + type semiconductor region 38 38 n + type drain region 39 n − type drift region, 40... gate insulating film DESCRIPTION OF SYMBOLS 41 ... Gate electrode, 42 ... Silicon nitride film, 43 ... Silicide film, 44 ... Gate side wall insulating film, 45 ... Interlayer insulating film, 46 ... Source electrode, 47 ... Drain electrode, 48 ... TEOS (Tetraethylorthosilicate) film, 49 ... Resist Film 51... P-type (or n-type) silicon semiconductor substrate 52... N + -type semiconductor layer 53 53 p-type semiconductor layer 54... P-type body region 55 55 n + -type source region 56. Type semiconductor region, 57 ... n + type drain region, 58 ... n-type drift region, 59 ... gate insulating film, 60 ... gate electrode, 61 ... TEOS film, 62 ... silicide film, 63 ... gate sidewall insulating film, 64 ... Interlayer insulating film, 65... Source electrode, 66.

Claims (5)

第１導電型の半導体基板上に形成された第１導電型のボディ領域と、
前記ボディ領域の表面領域に形成された第２導電型のソース領域と、
前記半導体基板上に形成された第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体基板の表面領域に形成された第２導電型のドリフト領域と、
前記ソース領域と前記ドリフト領域との間の前記ボディ領域上及び前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の上面全体、前記ソース領域上、及び前記ドレイン領域上に形成されたシリサイド膜と、
前記ドリフト領域上に形成された保護絶縁膜と、
前記ソース領域側の前記ゲート電極の側面上に形成されたゲート側壁絶縁膜と、
を具備することを特徴とする半導体装置。 A first conductivity type body region formed on the first conductivity type semiconductor substrate;
A second conductivity type source region formed in a surface region of the body region;
A drain region of a second conductivity type formed on the semiconductor substrate;
A second conductivity type drift region formed in a surface region of the semiconductor substrate between the source region and the drain region;
A gate insulating film formed on the body region and the semiconductor substrate between the source region and the drift region;
A gate electrode formed on the gate insulating film;
A silicide film formed on the entire upper surface of the gate electrode, on the source region, and on the drain region;
A protective insulating film formed on the drift region;
A gate sidewall insulating film formed on a side surface of the gate electrode on the source region side;
A semiconductor device comprising: 前記保護絶縁膜はシリコン酸化膜であり、前記ゲート側壁絶縁膜はシリコン窒化膜であることを特徴とする請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the protective insulating film is a silicon oxide film, and the gate sidewall insulating film is a silicon nitride film. 第１導電型の半導体基板上に形成された第１導電型のボディ領域と、
前記ボディ領域の表面領域に形成された第２導電型のソース領域と、
前記半導体基板上に形成された第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体基板の表面領域に形成された第２導電型のドリフト領域と、
前記ソース領域と前記ドレイン領域との間の前記ドリフト領域上、前記ボディ領域上及び前記半導体基板上に形成されたゲート絶縁膜と、
前記ボディ領域上及び前記半導体基板上の前記ゲート絶縁膜上に形成されたゲート電極と、
前記ドリフト領域上の前記ゲート絶縁膜上に形成された保護絶縁膜と、
前記ゲート電極の上面全体、前記ソース領域上、及び前記ドレイン領域上に形成されたシリサイド膜と、
前記ソース領域側の前記ゲート電極の側面上に形成されたゲート側壁絶縁膜と、
を具備することを特徴とする半導体装置。 A first conductivity type body region formed on the first conductivity type semiconductor substrate;
A second conductivity type source region formed in a surface region of the body region;
A drain region of a second conductivity type formed on the semiconductor substrate;
A second conductivity type drift region formed in a surface region of the semiconductor substrate between the source region and the drain region;
A gate insulating film formed on the drift region between the source region and the drain region, on the body region and on the semiconductor substrate;
A gate electrode formed on the body region and on the gate insulating film on the semiconductor substrate;
A protective insulating film formed on the gate insulating film on the drift region;
A silicide film formed on the entire upper surface of the gate electrode, on the source region, and on the drain region;
A gate sidewall insulating film formed on a side surface of the gate electrode on the source region side;
A semiconductor device comprising: 前記保護絶縁膜及び前記ゲート側壁絶縁膜は、シリコン窒化膜であることを特徴とする請求項３に記載の半導体装置。   4. The semiconductor device according to claim 3, wherein the protective insulating film and the gate sidewall insulating film are silicon nitride films. 前記保護絶縁膜はＴＥＯＳ膜であり、前記ゲート側壁絶縁膜はシリコン窒化膜であることを特徴とする請求項３に記載の半導体装置。   4. The semiconductor device according to claim 3, wherein the protective insulating film is a TEOS film, and the gate sidewall insulating film is a silicon nitride film.
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