JP2007019902A - Image compression circuit, semiconductor integrated circuit and image compressing method - Google Patents

Image compression circuit, semiconductor integrated circuit and image compressing method Download PDF

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裕史 上條
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an image compressing circuit, etc., capable of reducing the load of a host CPU. <P>SOLUTION: This LCD controller LSI 1 comprises a resize processing circuit 2, a shutter processing circuit 3, a JPEG encoding module 4, a FIFO buffer 5 and a host interface 6. The JPEG encoding module 4 comprises a JPEG encoding processing circuit 7 and a control circuit 8. The control circuit 8 comprises a register group 21 and a control processing part 22. When the control circuit 8 receives from the host CPU 51 an instruction to the effect that moving image data are started to be compressed, the control circuit 8 controls the shutter processing circuit 3 so as to obtain moving image data supplied from a CCD camera 54 and controls the JPEG encoding processing circuit 7 so as to apply image compression processing to the moving image data obtained by the shutter processing circuit 3. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、画像データを圧縮するための画像圧縮回路、半導体集積回路、及び、画像圧縮方法に関する。   The present invention relates to an image compression circuit, a semiconductor integrated circuit, and an image compression method for compressing image data.

現在、種々の装置において、ＪＰＥＧ（Joint Photographic Expert Group）と呼ばれる静止画像圧縮規格が用いられている。なお、この静止画像圧縮規格は、ＩＳＯ／ＩＥＣ １０９１８−１：１９９４、ＩＴＵ−ＴＳ Ｔ．８１、ＪＩＳ Ｘ ４３０１等において定められている。   Currently, a still image compression standard called JPEG (Joint Photographic Expert Group) is used in various apparatuses. Note that this still image compression standard is ISO / IEC 10918-1: 1994, ITU-TS T.264. 81, JIS X 4301, etc.

ＪＰＥＧに関する従来の技術として、例えば、下記特許文献１が知られている。   As a conventional technique related to JPEG, for example, the following Patent Document 1 is known.

特開平６−２８９１５６号公報（第１頁、図１）JP-A-6-289156 (first page, FIG. 1)

また、動画像圧縮技術として、モーションＪＰＥＧ（Motion JPEG）が用いられている。なお、モーションＪＰＥＧは、規格として規定はされていないが、一般に、複数のＪＰＥＧ静止画像データを束ねることによって動画像データを構成する技術とされている。   As a moving image compression technique, Motion JPEG (Motion JPEG) is used. Motion JPEG is not defined as a standard, but is generally a technique for configuring moving image data by bundling a plurality of JPEG still image data.

図３は、モーションＪＰＥＧを用いた従来の携帯電話装置を示すブロック図である。図３において、この携帯電話装置３０は、通信機能部４０と付加機能部５０とに大別される。通信機能部４０は、アンテナ４１にて送受信される信号（圧縮動画像等を含む）を処理する公知の各種ブロックを有する。通信機能部４０の全ブロックについて説明を省略するが、ベースバンドＬＳＩ４２は、主として音声などを処理するプロセッサであり、携帯電話装置３０には必ず搭載されている。このベースバンドＬＳＩ４２には、ベースバンドエンジン（ＢＢＥ）やアプリーションプロセッサ等が搭載されている。付加機能部５０は、通信機能部４０のベースバンドＬＳＩ４２に接続されたホストＣＰＵ（中央演算ユニット）５１を有する。このホストＣＰＵ５１には、ＬＣＤコントローラＬＳＩ５２が接続されている。このＬＣＤコントローラＬＳＩ５２は、液晶表示装置（ＬＣＤ）５３と、ＣＣＤカメラ５４とに接続されており、ＣＣＤカメラ５４から供給される静止画像データをＪＰＥＧデータに圧縮し又はＣＣＤカメラ５４から供給される動画像データをモーションＪＰＥＧデータに圧縮する機能を有する。   FIG. 3 is a block diagram showing a conventional cellular phone device using motion JPEG. In FIG. 3, the cellular phone device 30 is roughly divided into a communication function unit 40 and an additional function unit 50. The communication function unit 40 has various known blocks that process signals (including compressed moving images) transmitted and received by the antenna 41. Although description of all the blocks of the communication function unit 40 is omitted, the baseband LSI 42 is a processor that mainly processes voice and the like, and is always mounted on the mobile phone device 30. The baseband LSI 42 is equipped with a baseband engine (BBE), an application processor, and the like. The additional function unit 50 includes a host CPU (central processing unit) 51 connected to the baseband LSI 42 of the communication function unit 40. An LCD controller LSI 52 is connected to the host CPU 51. The LCD controller LSI 52 is connected to a liquid crystal display (LCD) 53 and a CCD camera 54, and compresses still image data supplied from the CCD camera 54 into JPEG data or a moving image supplied from the CCD camera 54. It has a function of compressing image data into motion JPEG data.

図４は、ＬＣＤコントローラＬＳＩ５２の内部構成を示す図である。図４に示すように、ＬＣＤコントローラＬＳＩ５２は、リサイズ処理回路６２と、シャッター処理回路６３と、ＪＰＥＧエンコードモジュール６４と、フレームメモリ６５と、ホストインタフェース６６とを具備する。ＪＰＥＧエンコードモジュール６４は、ＪＰＥＧエンコード処理回路６７と、制御回路６８とを具備する。ＪＰＥＧエンコード処理回路６７は、離散コサイン変換（ＤＣＴ）処理部７１と、量子化処理部７２と、ハフマン符号化処理部７３とを具備する。制御回路６８は、レジスタ群８１と、制御処理部８２とを具備する。   FIG. 4 is a diagram showing an internal configuration of the LCD controller LSI 52. As shown in FIG. 4, the LCD controller LSI 52 includes a resizing processing circuit 62, a shutter processing circuit 63, a JPEG encoding module 64, a frame memory 65, and a host interface 66. The JPEG encoding module 64 includes a JPEG encoding processing circuit 67 and a control circuit 68. The JPEG encoding processing circuit 67 includes a discrete cosine transform (DCT) processing unit 71, a quantization processing unit 72, and a Huffman encoding processing unit 73. The control circuit 68 includes a register group 81 and a control processing unit 82.

リサイズ処理回路６２は、ＣＣＤカメラ５４から供給されるフレームデータにリサイズ処理を施すための回路である。
シャッター処理回路６３は、制御処理部８２から供給されるシャッター制御信号に従って、リサイズ処理回路６２から出力されるフレームデータの取り込みを行うための回路である。 The resizing processing circuit 62 is a circuit for performing resizing processing on the frame data supplied from the CCD camera 54.
The shutter processing circuit 63 is a circuit for capturing the frame data output from the resizing processing circuit 62 in accordance with the shutter control signal supplied from the control processing unit 82.

離散コサイン変換処理部７１は、シャッター処理回路６３によって取り込まれたフレームデータに離散コサイン変換（ＤＣＴ）処理を施し、量子化処理部７２は、離散コサイン変換処理部７１によって離散コサイン変換が施されたデータに量子化処理を施す。ハフマン符号化処理部７３は、量子化処理部７２によって量子化処理が施されたデータにハフマン符号化処理を施し、得られたＪＰＥＧデータをフレームメモリ６５に書き込む。フレームメモリ６５は、１フレーム分のＪＰＥＧデータを記憶可能な記憶容量を有しており、ホストインタフェース６６を介してホストＣＰＵ５１からリードアクセス可能となっている。   The discrete cosine transform processing unit 71 performs a discrete cosine transform (DCT) process on the frame data captured by the shutter processing circuit 63, and the quantization processing unit 72 is subjected to the discrete cosine transform by the discrete cosine transform processing unit 71. Quantize the data. The Huffman encoding processing unit 73 performs Huffman encoding processing on the data subjected to the quantization processing by the quantization processing unit 72 and writes the obtained JPEG data in the frame memory 65. The frame memory 65 has a storage capacity capable of storing JPEG data for one frame, and can be read-accessed from the host CPU 51 via the host interface 66.

レジスタ群８１は、ホストＣＰＵ５１から指示若しくはデータを受け又はＪＰＥＧエンコードモジュール６４の各種ステータスをホストＣＰＵ５１に通知するための複数のレジスタを含んでいる。
制御処理部８２は、ホストＣＰＵ５１によってレジスタに書き込まれた指示又はデータに従って、シャッター処理回路６３及びＪＰＥＧエンコード処理回路６７を制御する。また、制御処理部８２は、所定量（例えば、１フレームの２分の１等であり、レジスタにより設定可能）のデータのエンコードが終了した場合、１フレーム分のエンコードが完了した場合、ＪＰＥＧエンコードモジュール６４内において各種エラーが発生した場合等に、ＪＰＥＧエンコードモジュール６４のステータスを表すデータをレジスタ群８１内のステータスレジスタに書き込むとともに、割込み信号をホストＣＰＵ５１に出力する。ホストＣＰＵ５１は、割込み信号を受信した場合に、ステータスレジスタを参照することにより、割込みの原因を特定することができる。 The register group 81 includes a plurality of registers for receiving instructions or data from the host CPU 51 or notifying the host CPU 51 of various statuses of the JPEG encoding module 64.
The control processing unit 82 controls the shutter processing circuit 63 and the JPEG encoding processing circuit 67 according to the instruction or data written in the register by the host CPU 51. In addition, the control processing unit 82 performs JPEG encoding when encoding of a predetermined amount of data (for example, half of one frame, etc., which can be set by a register) is completed, or when encoding for one frame is completed. When various errors occur in the module 64, the data indicating the status of the JPEG encoding module 64 is written to the status register in the register group 81, and an interrupt signal is output to the host CPU 51. When receiving an interrupt signal, the host CPU 51 can identify the cause of the interrupt by referring to the status register.

図５は、動画像（モーションＪＰＥＧ）圧縮時におけるホストＣＰＵ５１及びＬＣＤコントローラＬＳＩ５２の処理を示すフローチャートである。
動画像圧縮を行う場合、まず、ホストＣＰＵ５１が、初期化指示を制御回路６８に行う（ステップＳ３１）。具体的には、ホストＣＰＵ５１は、レジスタ群８１の内の所定のレジスタ内のビットであってＪＰＥＧエンコード処理回路６７のリセットを指示するためのビット（ＪＰＥＧエンコード処理回路リセットビット）をセットする。また、ホストＣＰＵ５１は、量子化処理部７２が量子化処理に用いるための量子化テーブル及びハフマン符号化処理部７３がハフマン符号化処理に用いるためのハフマン符号化テーブルをレジスタ群８１の内の所定のレジスタに書き込む。さらに、ホストＣＰＵ５１は、リサイズ処理回路６２のコンフィギュレーションデータをレジスタ群８１の内の所定のレジスタに書き込む。 FIG. 5 is a flowchart showing processing of the host CPU 51 and the LCD controller LSI 52 when moving images (motion JPEG) are compressed.
When performing moving image compression, first, the host CPU 51 issues an initialization instruction to the control circuit 68 (step S31). More specifically, the host CPU 51 sets a bit (JPEG encoding processing circuit reset bit) that is a bit in a predetermined register in the register group 81 and instructs resetting of the JPEG encoding processing circuit 67. In addition, the host CPU 51 stores a quantization table for use by the quantization processing unit 72 for quantization processing and a Huffman coding table for use by the Huffman coding processing unit 73 for Huffman coding processing. Write to the register. Further, the host CPU 51 writes the configuration data of the resizing processing circuit 62 to a predetermined register in the register group 81.

制御回路６８内の制御処理部８２は、初期化指示をホストＣＰＵ５１から受けると、初期化処理を行う（ステップＳ４１）。具体的には、制御処理部８２は、ＪＰＥＧエンコード処理回路リセットビットがホストＣＰＵ５１によってセットされると、ＪＰＥＧエンコード処理回路６７のリセットを行う。また、制御処理部８２は、量子化テーブル及びハフマン符号化テーブルがホストＣＰＵ５１によってレジスタ群８１の内の所定のレジスタに書き込まれると、量子化テーブルを量子化処理部７２に、ハフマン符号化テーブルをハフマン符号化処理部７３に、転送する。さらに、制御処理部８２は、リサイズ処理回路６２のコンフィギュレーションデータがホストＣＰＵ５１によってレジスタ群８１の内の所定のレジスタに書き込まれると、リサイズ処理回路６２のコンフィギュレーションを行う。   When receiving the initialization instruction from the host CPU 51, the control processing unit 82 in the control circuit 68 performs the initialization process (step S41). Specifically, the control processing unit 82 resets the JPEG encoding processing circuit 67 when the JPEG encoding processing circuit reset bit is set by the host CPU 51. When the host CPU 51 writes the quantization table and the Huffman coding table to a predetermined register in the register group 81, the control processing unit 82 stores the quantization table in the quantization processing unit 72 and the Huffman coding table. The data is transferred to the Huffman encoding processing unit 73. Further, the control processing unit 82 configures the resizing processing circuit 62 when the configuration data of the resizing processing circuit 62 is written into a predetermined register in the register group 81 by the host CPU 51.

次に、ホストＣＰＵ５１は、動画像の１フレーム分のフレームデータのエンコードの開始を制御回路６８に指示する（ステップＳ３２）。具体的には、ホストＣＰＵ５１は、レジスタ群８１内のステータスレジスタをクリアする。また、ホストＣＰＵ５１は、レジスタ群８１の内の所定のレジスタ内のビットであって制御回路６８からの割込み信号の発生を許可するためのビット（割込みイネーブルビット）をセットする。また、ホストＣＰＵ５１は、レジスタ群８１の内の所定のレジスタ内のビットであってＪＰＥＧエンコード処理回路６７のＪＰＥＧエンコード動作開始を指示するためのビット（ＪＰＥＧエンコード動作開始指示ビット）をセットする。さらに、ホストＣＰＵ５１は、レジスタ群８１の内の所定のレジスタ内のビットであってシャッター処理回路６３にフレームデータの取り込みを行わせることを指示するためのビット（シャッター制御ビット）をセットする。   Next, the host CPU 51 instructs the control circuit 68 to start encoding of frame data for one frame of the moving image (step S32). Specifically, the host CPU 51 clears the status register in the register group 81. Further, the host CPU 51 sets a bit (interrupt enable bit) for permitting generation of an interrupt signal from the control circuit 68, which is a bit in a predetermined register in the register group 81. The host CPU 51 also sets a bit (JPEG encoding operation start instruction bit) for instructing the start of the JPEG encoding operation of the JPEG encoding processing circuit 67, which is a bit in a predetermined register in the register group 81. Further, the host CPU 51 sets a bit (shutter control bit) that is a bit in a predetermined register in the register group 81 and instructs the shutter processing circuit 63 to capture the frame data.

制御回路６８内の制御処理部８２は、動画像の１フレーム分のフレームデータのエンコードの開始指示をホストＣＰＵ５１から受けると、フレームエンコード制御処理を行う（ステップＳ４２）。具体的には、制御処理部８２は、ＪＰＥＧエンコード処理回路６７にＪＰＥＧエンコード動作を開始させる。さらに、制御処理部８２は、フレームデータの取り込みをシャッター処理回路６３行わせるためのシャッター制御信号を活性化する。これにより、シャッター処理回路６３が、ＣＣＤカメラ５４から供給される１フレーム分のフレームデータの取り込みを行う。シャッター処理回路６３によって取り込まれたフレームデータは、ＪＰＥＧエンコード処理回路６７によってエンコードされる。なお、シャッター制御信号が活性化されシャッター処理回路６３がフレームデータの取り込みを開始すると、レジスタ群８１の内のレジスタであってフレームメモリ６５内の有効データ数を表すためのレジスタ（ＪＰＥＧ有効データサイズレジスタ）の値が制御処理部８２によって適宜更新されるようになり、また、ＪＰＥＧ有効データサイズレジスタは、ホストＣＰＵ５１からリードアクセス可能となる。   When the control processing unit 82 in the control circuit 68 receives an instruction to start encoding frame data for one frame of the moving image from the host CPU 51, the control processing unit 82 performs frame encoding control processing (step S42). Specifically, the control processing unit 82 causes the JPEG encoding processing circuit 67 to start a JPEG encoding operation. Further, the control processing unit 82 activates a shutter control signal for causing the shutter processing circuit 63 to capture the frame data. As a result, the shutter processing circuit 63 captures frame data for one frame supplied from the CCD camera 54. The frame data captured by the shutter processing circuit 63 is encoded by the JPEG encoding processing circuit 67. When the shutter control signal is activated and the shutter processing circuit 63 starts to fetch frame data, it is a register in the register group 81 that is a register (JPEG valid data size) for representing the number of valid data in the frame memory 65. Register) is appropriately updated by the control processing unit 82, and the JPEG valid data size register can be read-accessed from the host CPU 51.

なお、先に説明したように、ＬＣＤコントローラＬＳＩ５２においては、所定量のデータのエンコードが終了した場合、１フレーム分のエンコードが完了した場合、ＪＰＥＧエンコードモジュール６４内において各種エラーが発生した場合等に、割込み信号がホストＣＰＵ５１に送信される。すなわち、最も遅い場合であっても、１フレーム分のフレームデータのＪＰＥＧエンコード完了時までには、割込み信号がホストＣＰＵ５１に送信される。また、１フレーム分のフレームデータのＪＰＥＧエンコード完了前であっても、所定量のデータのエンコードが終了した場合、何らかのエラーが発生した場合等には、割込み信号がホストＣＰＵ５１に送信される。なお、所定量のデータのエンコードが終了した場合に割込みが発生するようにレジスタが設定されている場合、１フレーム分のフレームデータのＪＰＥＧエンコード完了時までに複数回の割込みが発生し、ホストＣＰＵ５１は、割込み処理を複数回実行することとなる。また、１フレーム分のフレームデータのＪＰＥＧエンコード完了時には、レジスタ群８１の内のレジスタであって１フレーム分のＪＰＥＧデータのサイズを表すためのレジスタ（エンコードサイズ結果レジスタ）にエンコードが完了したＪＰＥＧデータのサイズが制御処理部８２によって書き込まれ、また、エンコードサイズ結果レジスタは、ホストＣＰＵ５１からリードアクセス可能となる。   As described above, in the LCD controller LSI 52, when encoding of a predetermined amount of data is completed, encoding for one frame is completed, various errors occur in the JPEG encoding module 64, etc. An interrupt signal is transmitted to the host CPU 51. That is, even in the slowest case, an interrupt signal is transmitted to the host CPU 51 by the time when JPEG encoding of frame data for one frame is completed. In addition, even before completion of JPEG encoding of frame data for one frame, an interrupt signal is transmitted to the host CPU 51 when encoding of a predetermined amount of data is completed or when an error occurs. If the register is set so that an interrupt is generated when the encoding of a predetermined amount of data is completed, a plurality of interrupts occur until the completion of JPEG encoding of frame data for one frame, and the host CPU 51 Will execute the interrupt processing a plurality of times. When JPEG encoding of frame data for one frame is completed, JPEG data that has been encoded is registered in a register (encoding size result register) in the register group 81 that indicates the size of JPEG data for one frame. Is written by the control processing unit 82, and the encode size result register can be read-accessed from the host CPU 51.

ホストＣＰＵ５１は、制御処理部８２から割込み信号を受け取ると、割込み処理を行う（ステップＳ３３）。具体的には、ホストＣＰＵ５１は、割込みイネーブルビットをクリアし、ＪＰＥＧエンコード処理回路リセットビットをセットする。なお、ＪＰＥＧエンコード処理回路リセットビットがセットされると、ＪＰＥＧ有効データサイズレジスタは、ホストＣＰＵ５１からリードアクセス不可となる。次に、ホストＣＰＵ５１は、ステータスレジスタを参照し、割込みの原因を特定する。そして、ホストＣＰＵ５１は、割込みの原因がエラーの発生である場合には、所定のエラー処理を行い、割込みの原因が所定量のデータのエンコードの終了又は１フレーム分のデータのエンコードの完了である場合には、フレームメモリ６５からデータの読み出しを行う。   When receiving an interrupt signal from the control processing unit 82, the host CPU 51 performs an interrupt process (step S33). Specifically, the host CPU 51 clears the interrupt enable bit and sets the JPEG encoding processing circuit reset bit. When the JPEG encoding processing circuit reset bit is set, the JPEG valid data size register cannot be read-accessed from the host CPU 51. Next, the host CPU 51 refers to the status register and identifies the cause of the interrupt. The host CPU 51 performs predetermined error processing when the cause of the interrupt is an error, and the cause of the interrupt is the end of encoding of a predetermined amount of data or the end of encoding of data for one frame. In this case, data is read from the frame memory 65.

上記したフレームエンコード開始指示（ステップＳ３２）、フレームエンコード制御処理（ステップＳ４２）、及び、割込み処理（ステップＳ３３）により、１フレーム分のフレームデータのＪＰＥＧエンコードが完了するが、次フレームのフレームデータのＪＰＥＧエンコードを行うために、ホストＣＰＵ５１は、フレームエンコード開始指示を再度行う（ステップＳ３４）。なお、このステップＳ３４の処理内容は、ステップＳ３２の処理内容と同じである。
制御回路６８は、フレームエンコード開始指示をホストＣＰＵ５１から受けると、フレームエンコード制御処理を行う（ステップＳ４３）。なお、このステップＳ４３の処理内容は、ステップＳ４２の処理内容と同じである。 The frame encoding start instruction (step S32), the frame encoding control process (step S42), and the interrupt process (step S33) complete the JPEG encoding of the frame data for one frame. In order to perform JPEG encoding, the host CPU 51 issues a frame encoding start instruction again (step S34). Note that the processing content of step S34 is the same as the processing content of step S32.
When receiving a frame encoding start instruction from the host CPU 51, the control circuit 68 performs a frame encoding control process (step S43). The processing content of step S43 is the same as the processing content of step S42.

このように、ホストＣＰＵ５１が、フレームエンコード開始指示及び割込み処理を繰り返すことにより、制御回路６８が、フレームエンコード制御処理を繰り返すことができる。これにより、複数のフレームデータのＪＰＥＧエンコード処理、すなわち、モーションＪＰＥＧエンコード処理が実現される。   As described above, when the host CPU 51 repeats the frame encoding start instruction and the interrupt processing, the control circuit 68 can repeat the frame encoding control processing. Thereby, JPEG encoding processing of a plurality of frame data, that is, motion JPEG encoding processing is realized.

このような従来のＬＣＤコントローラＬＳＩ５２においては、ホストＣＰＵ５１が、フレームエンコード開始指示を各フレームのエンコードの開始時に行う必要があった。そのため、ホストＣＰＵ５１の負荷が重くなってしまうという問題があった。また、少なくとも１フレーム分のフレームデータのＪＰＥＧエンコード完了時には、割込み信号がホストＣＰＵ５１に送信されるため、ホストＣＰＵ５１の負荷が重くなってしまうという問題があった。また、エンコードされたデータのサイズ及びフレームメモリ６５からリードした有効なデータサイズの管理をホストＣＰＵ５１が行わなければならないため、ホストＣＰＵ５１の負荷が重くなってしまうという問題があった。   In such a conventional LCD controller LSI 52, the host CPU 51 needs to issue a frame encoding start instruction at the start of encoding of each frame. Therefore, there is a problem that the load on the host CPU 51 becomes heavy. In addition, when JPEG encoding of at least one frame of frame data is completed, an interrupt signal is transmitted to the host CPU 51, causing a problem that the load on the host CPU 51 becomes heavy. Further, since the host CPU 51 has to manage the size of the encoded data and the effective data size read from the frame memory 65, there is a problem that the load on the host CPU 51 becomes heavy.

そこで、上記の点に鑑み、本発明は、ホストＣＰＵの負荷を軽減することが可能な画像圧縮回路を提供することを第１の目的とする。また、本発明は、そのような画像圧縮回路を具備する半導体集積回路を提供することを第２の目的とする。さらに、本発明は、そのような画像圧縮方法を提供することを第３の目的とする。   Therefore, in view of the above points, a first object of the present invention is to provide an image compression circuit capable of reducing the load on the host CPU. The second object of the present invention is to provide a semiconductor integrated circuit having such an image compression circuit. Furthermore, a third object of the present invention is to provide such an image compression method.

以上の課題を解決するため、本発明に係る画像圧縮回路は、第１の外部回路から供給される動画像データを圧縮して第２の外部回路に出力するための画像圧縮回路であって、第１の外部回路から供給される動画像データの取り込みを行うためのシャッター回路と、第２の外部回路との間で信号又はデータの送受信を行うためのインタフェース回路と、インタフェース回路を介して第２の外部回路に接続されたバッファメモリと、シャッター回路によって取り込まれた動画像データに画像圧縮処理を行ってバッファメモリに書き込むための画像圧縮処理回路と、インタフェース回路を介して第２の外部回路に接続され、第２の外部回路から動画像データの圧縮を開始する旨の指示を受けた場合に、第１の外部回路から供給される動画像データの取り込みを行うようにシャッター回路を制御するとともに、シャッター回路によって取り込まれた動画像データに画像圧縮処理を行うように画像圧縮処理回路を制御するための制御回路とを具備する。   In order to solve the above problems, an image compression circuit according to the present invention is an image compression circuit for compressing moving image data supplied from a first external circuit and outputting the compressed data to a second external circuit. A shutter circuit for capturing moving image data supplied from the first external circuit, an interface circuit for transmitting / receiving signals or data to / from the second external circuit, and a second interface via the interface circuit A buffer memory connected to the external circuit 2, an image compression processing circuit for performing image compression processing on the moving image data captured by the shutter circuit and writing to the buffer memory, and a second external circuit via the interface circuit Of the moving image data supplied from the first external circuit when receiving an instruction to start compressing the moving image data from the second external circuit. It controls the shutter circuit to perform interrupt, and a control circuit for controlling the image compression processing circuit to perform image compression processing in the moving image data captured by the shutter circuit.

この画像圧縮回路において、制御回路が、第１の外部回路から供給される動画像データを構成する複数のフレームデータを順次取り込むようにシャッター回路を制御するとともに、シャッター回路によって順次取り込まれた複数のフレームデータに画像圧縮処理を順次行うように画像圧縮処理回路を制御するようにしても良い。   In this image compression circuit, the control circuit controls the shutter circuit so as to sequentially capture a plurality of frame data constituting the moving image data supplied from the first external circuit, and a plurality of images sequentially captured by the shutter circuit. The image compression processing circuit may be controlled so that the image compression processing is sequentially performed on the frame data.

また、制御回路が、第２の外部回路からの指示又はデータを受け取るための少なくとも１つのレジスタを具備するようにしても良い。   The control circuit may include at least one register for receiving an instruction or data from the second external circuit.

また、制御回路が、所定のエラーが発生したこと又は所定量のデータがバッファメモリ内に蓄積されたことを通知するための割込み信号を第２の外部回路に供給するようにしても良い。   The control circuit may supply an interrupt signal for notifying that a predetermined error has occurred or that a predetermined amount of data has been stored in the buffer memory to the second external circuit.

また、バッファメモリが、画像圧縮処理回路によって圧縮されたフレームデータ１つ分以上の記憶容量を有するようにしても良い。   Further, the buffer memory may have a storage capacity of one or more frame data compressed by the image compression processing circuit.

また、制御回路が、圧縮されたデータのサイズ及びバッファメモリに蓄積されている有効なデータサイズの管理を行うようにしても良い。   Further, the control circuit may manage the size of the compressed data and the effective data size stored in the buffer memory.

また、第２の外部回路に出力する動画像データがモーションＪＰＥＧデータであるようにしても良い。   Further, the moving image data output to the second external circuit may be motion JPEG data.

また、本発明に係る半導体集積回路は、本発明に係る画像圧縮回路を具備する。   The semiconductor integrated circuit according to the present invention includes the image compression circuit according to the present invention.

また、本発明に係る画像圧縮方法は、第１の外部回路から供給される動画像データの取り込みを行うためのシャッター回路と、第２の外部回路との間で信号又はデータの送受信を行うためのインタフェース回路と、インタフェース回路を介して第２の外部回路に接続されたバッファメモリと、シャッター回路によって取り込まれた動画像データに画像圧縮処理を行ってバッファメモリに書き込むための画像圧縮処理回路と、インタフェース回路を介して第２の外部回路に接続され、シャッター回路及び画像圧縮処理回路を制御するための制御回路と、を具備する画像圧縮回路において画像圧縮を行うための方法であって、動画像データの圧縮を開始する旨の指示を第２の外部回路から受けた場合に、第１の外部回路から供給される動画像データの取り込みを行うようにシャッター回路を制御するとともに、シャッター回路によって取り込まれた動画像データに画像圧縮処理を行うように画像圧縮処理回路を制御する。   In addition, the image compression method according to the present invention performs transmission / reception of signals or data between a shutter circuit for capturing moving image data supplied from a first external circuit and a second external circuit. An interface circuit, a buffer memory connected to the second external circuit via the interface circuit, and an image compression processing circuit for performing image compression processing on the moving image data captured by the shutter circuit and writing to the buffer memory A method for performing image compression in an image compression circuit, which is connected to a second external circuit via an interface circuit and includes a control circuit for controlling a shutter circuit and an image compression processing circuit, When an instruction to start compression of image data is received from the second external circuit, moving image data supplied from the first external circuit It controls the shutter circuit to perform a capture, and controls the image compression processing circuit to perform image compression processing in the moving image data captured by the shutter circuit.

以下、図面を参照しながら、本発明を実施するための最良の形態について説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
図１は、本発明の一実施形態としてのＬＣＤコントローラＬＳＩの概要を示す図である。本実施形態は、本発明をＬＣＤコントローラＬＳＩに適用したものである。このＬＣＤコントローラＬＳＩは、種々の装置に利用可能であるが、ここでは、先に説明した携帯電話装置３０（図３参照）において、従来のＬＣＤコントローラＬＳＩ５２の代替として利用した場合について説明する。 The best mode for carrying out the present invention will be described below with reference to the drawings. In addition, the same referential mark is attached | subjected to the same component and description is abbreviate | omitted.
FIG. 1 is a diagram showing an outline of an LCD controller LSI as an embodiment of the present invention. In this embodiment, the present invention is applied to an LCD controller LSI. The LCD controller LSI can be used in various devices. Here, a case where the above-described mobile phone device 30 (see FIG. 3) is used as an alternative to the conventional LCD controller LSI 52 will be described.

図１に示すように、このＬＣＤコントローラＬＳＩ１は、リサイズ処理回路２と、シャッター処理回路３と、ＪＰＥＧエンコードモジュール４と、ＦＩＦＯバッファ５と、ホストインタフェース６とを具備する。ＪＰＥＧエンコードモジュール４は、ＪＰＥＧエンコード処理回路７と、制御回路８とを具備する。ＪＰＥＧエンコード処理回路７は、離散コサイン変換（ＤＣＴ）処理部１１と、量子化処理部１２と、ハフマン符号化処理部１３とを具備する。制御回路８は、レジスタ群２１と、制御処理部２２とを具備する。   As shown in FIG. 1, the LCD controller LSI 1 includes a resize processing circuit 2, a shutter processing circuit 3, a JPEG encoding module 4, a FIFO buffer 5, and a host interface 6. The JPEG encoding module 4 includes a JPEG encoding processing circuit 7 and a control circuit 8. The JPEG encoding processing circuit 7 includes a discrete cosine transform (DCT) processing unit 11, a quantization processing unit 12, and a Huffman encoding processing unit 13. The control circuit 8 includes a register group 21 and a control processing unit 22.

リサイズ処理回路２は、ＣＣＤカメラ５４から供給されるフレームデータにリサイズ処理を施すための回路である。
シャッター処理回路３は、制御処理部２２から供給されるシャッター制御信号に従って、リサイズ処理回路２から出力されるフレームデータの取り込みを行うための回路である。 The resizing processing circuit 2 is a circuit for performing resizing processing on the frame data supplied from the CCD camera 54.
The shutter processing circuit 3 is a circuit for capturing the frame data output from the resizing processing circuit 2 in accordance with the shutter control signal supplied from the control processing unit 22.

離散コサイン変換処理部１１は、シャッター処理回路３によって取り込まれたフレームデータに離散コサイン変換（ＤＣＴ）処理を施し、量子化処理部１２は、離散コサイン変換処理部１１によって離散コサイン変換が施されたデータに量子化処理を施す。ハフマン符号化処理部１３は、量子化処理部１２によって量子化処理が施されたデータにハフマン符号化処理を施し、得られたＪＰＥＧデータをＦＩＦＯバッファメモリ５に書き込む。ＦＩＦＯバッファ５は、１フレーム分又はそれ以上（例えば、２フレーム分以上）のＪＰＥＧデータを記憶可能な記憶容量を有し、ホストインタフェース６を介してホストＣＰＵ５１からリードアクセス可能となっている。   The discrete cosine transform processing unit 11 performs a discrete cosine transform (DCT) process on the frame data captured by the shutter processing circuit 3, and the quantization processing unit 12 is subjected to the discrete cosine transform by the discrete cosine transform processing unit 11. Quantize the data. The Huffman encoding processing unit 13 performs Huffman encoding processing on the data subjected to the quantization processing by the quantization processing unit 12 and writes the obtained JPEG data in the FIFO buffer memory 5. The FIFO buffer 5 has a storage capacity capable of storing JPEG data for one frame or more (for example, two frames or more), and can be read-accessed from the host CPU 51 via the host interface 6.

レジスタ群２１は、ホストＣＰＵ５１から指示若しくはデータを受け又はＪＰＥＧエンコードモジュール４の各種ステータスをホストＣＰＵ５１に通知するための複数のレジスタを含んでいる。   The register group 21 includes a plurality of registers for receiving instructions or data from the host CPU 51 or notifying the host CPU 51 of various statuses of the JPEG encoding module 4.

制御処理部２２は、ホストＣＰＵ５１によってレジスタに書き込まれた指示又はデータに従って、シャッター処理回路３及びＪＰＥＧエンコード処理回路７を制御する。また、制御処理部２２は、所定量（例えば、１フレームの２分の１等であり、レジスタにより設定可能）のデータのエンコードが終了した場合、ＪＰＥＧエンコードモジュール４内において各種エラーが発生した場合等に、ＪＰＥＧエンコードモジュール４のステータスを表すデータをレジスタ群２１内のステータスレジスタに書き込むとともに、割込み信号をホストＣＰＵ５１に出力する。ホストＣＰＵ５１は、割込み信号を受信した場合に、ステータスレジスタを参照することにより、割込みの原因を特定することができる。   The control processing unit 22 controls the shutter processing circuit 3 and the JPEG encoding processing circuit 7 in accordance with instructions or data written to the register by the host CPU 51. In addition, the control processing unit 22 performs a case where encoding of a predetermined amount of data (for example, one half of one frame, which can be set by a register) is completed, or when various errors occur in the JPEG encoding module 4 For example, data indicating the status of the JPEG encoding module 4 is written to the status register in the register group 21 and an interrupt signal is output to the host CPU 51. When receiving an interrupt signal, the host CPU 51 can identify the cause of the interrupt by referring to the status register.

次に、ＬＣＤコントローラＬＳＩ１の動作について説明する。図２は、動画像（モーションＪＰＥＧ）圧縮時におけるホストＣＰＵ５１及びＬＣＤコントローラＬＳＩ１の処理を示すフローチャートである。なお、レジスタ群２１の内の所定のレジスタが、静止画像のエンコードを行うか又は動画像のエンコードを行うかの指示をホストＣＰＵ５１から受けるためのビット（モーションＪＰＥＧイネーブルビット）を有することとし、ＬＣＤコントローラＬＳＩ１が、このモーションＪＰＥＧビットがホストＣＰＵ５１によってセットされている場合に動画像のエンコードを行い、モーションＪＰＥＧビットがセットされていない場合に静止画像のエンコードを行うようにしても良い。   Next, the operation of the LCD controller LSI 1 will be described. FIG. 2 is a flowchart showing the processing of the host CPU 51 and the LCD controller LSI 1 when compressing a moving image (motion JPEG). Note that a predetermined register in the register group 21 has a bit (motion JPEG enable bit) for receiving an instruction from the host CPU 51 to encode a still image or a moving image. The controller LSI 1 may encode the moving image when the motion JPEG bit is set by the host CPU 51, and may encode the still image when the motion JPEG bit is not set.

動画像圧縮を行う場合、まず、ホストＣＰＵ５１が、初期化指示を制御回路８に行う（ステップＳ１１）。具体的には、ホストＣＰＵ５１は、レジスタ群２１の内の所定のレジスタ内のビットであってＪＰＥＧエンコード処理回路７のリセットを指示するためのビット（ＪＰＥＧエンコード処理回路リセットビット）をセットする。また、ホストＣＰＵ５１は、量子化処理部１２が量子化処理に用いるための量子化テーブル及びハフマン符号化処理部１３がハフマン符号化処理に用いるためのハフマン符号化テーブルをレジスタ群２１の内の所定のレジスタに書き込む。さらに、ホストＣＰＵ５１は、リサイズ処理回路２のコンフィギュレーションデータをレジスタ群２１の内の所定のレジスタに書き込む。   When performing moving image compression, first, the host CPU 51 issues an initialization instruction to the control circuit 8 (step S11). Specifically, the host CPU 51 sets a bit (JPEG encoding processing circuit reset bit) that is a bit in a predetermined register in the register group 21 and instructs resetting of the JPEG encoding processing circuit 7. In addition, the host CPU 51 stores a quantization table for use by the quantization processing unit 12 for quantization processing and a Huffman coding table for use by the Huffman coding processing unit 13 for Huffman coding processing. Write to the register. Further, the host CPU 51 writes the configuration data of the resizing processing circuit 2 to a predetermined register in the register group 21.

制御回路８内の制御処理部２２は、初期化指示をホストＣＰＵ５１から受けると、初期化処理を行う（ステップＳ２１）。具体的には、制御処理部２２は、ＪＰＥＧエンコード処理回路リセットビットがホストＣＰＵ５１によってセットされると、ＪＰＥＧエンコード処理回路７のリセットを行う。また、制御処理部２２は、量子化テーブル及びハフマン符号化テーブルがホストＣＰＵ５１によってレジスタ群２１の内の所定のレジスタに書き込まれると、量子化テーブルを量子化処理部１２に、ハフマン符号化テーブルをハフマン符号化処理部１３に、転送する。さらに、制御処理部２２は、リサイズ処理回路２のコンフィギュレーションデータがホストＣＰＵ５１によってレジスタ群２１の内の所定のレジスタに書き込まれると、リサイズ処理回路２のコンフィギュレーションを行う。   When receiving an initialization instruction from the host CPU 51, the control processing unit 22 in the control circuit 8 performs initialization processing (step S21). Specifically, the control processing unit 22 resets the JPEG encoding processing circuit 7 when the JPEG encoding processing circuit reset bit is set by the host CPU 51. When the host CPU 51 writes the quantization table and the Huffman coding table to a predetermined register in the register group 21, the control processing unit 22 sends the quantization table to the quantization processing unit 12 and the Huffman coding table. Transfer to the Huffman encoding processing unit 13. Further, the control processing unit 22 configures the resizing processing circuit 2 when the configuration data of the resizing processing circuit 2 is written into a predetermined register in the register group 21 by the host CPU 51.

次に、ホストＣＰＵ５１は、動画像のエンコードの開始を制御回路８に指示する（ステップＳ１２）。具体的には、ホストＣＰＵ５１は、レジスタ群２１内のステータスレジスタをクリアする。また、ホストＣＰＵ５１は、レジスタ群２１の内の所定のレジスタ内のビットであって制御回路８からの割込み信号の発生を許可するためのビット（割込みイネーブルビット）をセットする。また、ホストＣＰＵ５１は、レジスタ群２１の内の所定のレジスタ内のビットであってＪＰＥＧエンコード処理回路７のＪＰＥＧエンコード動作開始を指示するためのビット（ＪＰＥＧエンコード動作開始指示ビット）をセットする。   Next, the host CPU 51 instructs the control circuit 8 to start encoding of a moving image (step S12). Specifically, the host CPU 51 clears the status register in the register group 21. Further, the host CPU 51 sets a bit (interrupt enable bit) that is a bit in a predetermined register in the register group 21 and that permits generation of an interrupt signal from the control circuit 8. The host CPU 51 also sets a bit (JPEG encoding operation start instruction bit) that is a bit in a predetermined register in the register group 21 and that instructs the JPEG encoding processing circuit 7 to start the JPEG encoding operation.

制御回路８内の制御処理部２２は、動画像のエンコードの開始指示をホストＣＰＵ５１から受けると、エンコード制御処理を行う（ステップＳ２２）。具体的には、制御処理部２２は、ＪＰＥＧエンコード処理回路７にＪＰＥＧエンコード動作を開始させる。さらに、制御処理部２は、フレームデータの取り込みをシャッター処理回路３に行わせるためのシャッター制御信号を活性化する。これにより、シャッター処理回路３が、ＣＣＤカメラ５４から供給されるフレームデータの取り込みを行う。シャッター処理回路３によって取り込まれたフレームデータは、ＪＰＥＧエンコード処理回路７によってＪＰＥＧデータにエンコードされる。なお、シャッター制御信号が活性化されシャッター処理回路３がフレームデータの取り込みを開始すると、レジスタ群２１の内のレジスタであってＦＩＦＯバッファ５内の有効データ数を表すためのレジスタ（ＪＰＥＧ有効データサイズレジスタ）の値が制御処理部２２によって適宜更新されるようになり、また、ＪＰＥＧ有効データサイズレジスタは、ホストＣＰＵ５１からリードアクセス可能となる。１フレーム分のフレームデータのＪＰＥＧエンコード完了時には、レジスタ群８１の内のレジスタであって１フレーム分のＪＰＥＧデータのサイズを表すためのレジスタ（エンコードサイズ結果レジスタ）にエンコードが完了しＦＩＦＯバッファ５に蓄積されているＪＰＥＧデータのサイズが制御処理部２２によって書き込まれ、また、エンコードサイズ結果レジスタは、ホストＣＰＵ５１からリードアクセス可能となる。さらに、制御処理部２２は、エンコードされたデータのサイズ及びＦＩＦＯバッファ５に蓄積されている有効なデータサイズの管理を行う。   When receiving a moving image encoding start instruction from the host CPU 51, the control processing unit 22 in the control circuit 8 performs an encoding control process (step S22). Specifically, the control processing unit 22 causes the JPEG encoding processing circuit 7 to start a JPEG encoding operation. Further, the control processing unit 2 activates a shutter control signal for causing the shutter processing circuit 3 to capture the frame data. As a result, the shutter processing circuit 3 takes in the frame data supplied from the CCD camera 54. The frame data captured by the shutter processing circuit 3 is encoded into JPEG data by the JPEG encoding processing circuit 7. When the shutter control signal is activated and the shutter processing circuit 3 starts to fetch the frame data, a register (JPEG valid data size) which is a register in the register group 21 and represents the number of valid data in the FIFO buffer 5 is obtained. The register value is appropriately updated by the control processing unit 22, and the JPEG valid data size register can be read-accessed from the host CPU 51. When JPEG encoding of frame data for one frame is completed, encoding is completed in a register (encoding size result register) for indicating the size of JPEG data for one frame in the register group 81 and the FIFO buffer 5 The size of the stored JPEG data is written by the control processing unit 22, and the encode size result register can be read-accessed from the host CPU 51. Further, the control processing unit 22 manages the size of the encoded data and the effective data size stored in the FIFO buffer 5.

なお、ステップＳ２２において、制御処理部２２は、１フレーム分のエンコードが完了する毎に、ホストＣＰＵ５１からの指示を受けることなく、シャッター制御信号を活性化してフレームデータの取り込みをシャッター処理回路３に順次行わせるとともに、シャッター処理回路３によって順次取り込まれたフレームデータのエンコードをＪＰＥＧエンコード処理回路７に順次行わせる。   In step S22, the control processing unit 22 activates the shutter control signal and receives the frame data to the shutter processing circuit 3 without receiving an instruction from the host CPU 51 every time encoding for one frame is completed. The JPEG encoding processing circuit 7 is made to sequentially encode the frame data sequentially taken in by the shutter processing circuit 3.

先に説明したように、ＬＣＤコントローラＬＳＩ１においては、所定量のデータのエンコードが終了した場合、ＪＰＥＧエンコードモジュール４内において各種エラーが発生した場合等に、割込み信号がホストＣＰＵ５１に送信される。ホストＣＰＵ５１は、制御処理部２２から割込み信号を受け取ると、割込み処理を行う（ステップＳ１３）。具体的には、ホストＣＰＵ５１は、割込みイネーブルビットをクリアする。次に、ホストＣＰＵ５１は、ステータスレジスタを参照し、割込みの原因を特定する。そして、ホストＣＰＵ５１は、割込みの原因がエラーの発生である場合には、所定のエラー処理を行い、割込みの原因が所定量のデータのエンコードの終了である場合には、ＦＩＦＯバッファ５からデータの読み出しを行う。その後、ホストＣＰＵ５１は、割込みイネーブルビットをセットする。   As described above, in the LCD controller LSI 1, an interrupt signal is transmitted to the host CPU 51 when encoding of a predetermined amount of data is completed or when various errors occur in the JPEG encoding module 4. When receiving an interrupt signal from the control processing unit 22, the host CPU 51 performs an interrupt process (step S13). Specifically, the host CPU 51 clears the interrupt enable bit. Next, the host CPU 51 refers to the status register and identifies the cause of the interrupt. Then, the host CPU 51 performs predetermined error processing when the cause of the interrupt is an error, and when the cause of the interrupt is the end of encoding of a predetermined amount of data, the host CPU 51 reads the data from the FIFO buffer 5. Read. Thereafter, the host CPU 51 sets an interrupt enable bit.

なお、レジスタ群２１が、エンコード可能な最大サイズの指示をホストＣＰＵ５１から受けるためのレジスタ（エンコードサイズリミットレジスタ）を有することとし、エンコードされたデータサイズがエンコードサイズリミットレジスタ内の値に達した場合に、割込み信号が発生するようにしても良い。   The register group 21 has a register (encode size limit register) for receiving an instruction of the maximum size that can be encoded from the host CPU 51, and the encoded data size reaches the value in the encode size limit register. In addition, an interrupt signal may be generated.

このように、ＬＣＤコントローラＬＳＩ１によれば、ホストＣＰＵ５１がエンコード開始指示（図２のステップＳ１２参照）を行うと、制御処理部２２が、動画像のエンコード制御処理（複数のフレームのエンコード処理）を行う（図２のステップＳ２２参照）。そのため、従来のＬＣＤコントローラＬＳＩ５２のように、ホストＣＰＵ５１がフレームエンコード開始指示を各フレームのエンコードの開始時に行う必要がない。従って、ホストＣＰＵ５１の負荷を軽減することができる。特に、制御処理部２２が、ホストＣＰＵ５１からの指示を受けることなくシャッター制御信号の活性化を行うため、ホストＣＰＵ５１のシャッター制御の負荷を軽減することができる。   As described above, according to the LCD controller LSI 1, when the host CPU 51 issues an encoding start instruction (see step S12 in FIG. 2), the control processing unit 22 performs the moving image encoding control processing (encoding processing of a plurality of frames). Perform (see step S22 in FIG. 2). Therefore, unlike the conventional LCD controller LSI 52, the host CPU 51 does not need to issue a frame encoding start instruction at the start of encoding of each frame. Therefore, the load on the host CPU 51 can be reduced. In particular, since the control processing unit 22 activates the shutter control signal without receiving an instruction from the host CPU 51, the load of the shutter control of the host CPU 51 can be reduced.

また、従来のＬＣＤコントローラＬＳＩ５２においては、少なくとも１フレーム分のエンコードが完了する毎に、ホストＣＰＵ５１が割込み処理（図５のステップＳ３４）を行うとともに、ＬＣＤコントローラＬＳＩ５２に次の指示を送る（図５のステップＳ３４参照）必要があった。一方、ＬＣＤコントローラＬＳＩ１においては、制御処理部２２がホストＣＰＵ５１からの指示を受けることなく複数のフレームのエンコード処理を行うので、ＦＩＦＯバッファ５の記憶容量を１フレーム分より多くしておくこととすれば、割込み信号の発生回数を低減し、割込み処理（図２のステップＳ１３、Ｓ１４参照）の回数を低減することができる。これにより、ホストＣＰＵ５１の割込み処理の負荷を軽減することができる。   In the conventional LCD controller LSI 52, every time encoding for at least one frame is completed, the host CPU 51 performs an interrupt process (step S34 in FIG. 5) and sends the next instruction to the LCD controller LSI 52 (FIG. 5). Step S34). On the other hand, in the LCD controller LSI 1, since the control processing unit 22 encodes a plurality of frames without receiving an instruction from the host CPU 51, the storage capacity of the FIFO buffer 5 is assumed to be larger than one frame. For example, the number of interrupt signals generated can be reduced, and the number of interrupt processes (see steps S13 and S14 in FIG. 2) can be reduced. Thereby, the load of the interrupt processing of the host CPU 51 can be reduced.

また、制御処理部２２がエンコードされたデータのサイズ及びＦＩＦＯバッファ５に蓄積されている有効なデータサイズの管理を行うので、ホストＣＰＵ５１がこれらの管理を行う必要がなく、ホストＣＰＵ５１の負荷を軽減することができる。   In addition, since the control processing unit 22 manages the encoded data size and the effective data size stored in the FIFO buffer 5, the host CPU 51 does not need to perform these managements, reducing the load on the host CPU 51. can do.

また、ここでは、ＬＣＤコントローラＬＳＩ１が、モーションＪＰＥＧデータへのエンコードを行うこととしているが、モーションＪＰＥＧ２０００（ＩＳＯ／ＩＥＣ １５４４４−３：２００２、ＪＩＳ Ｘ ４３５０−３：２００３等に規定）、その他の動画像データへのエンコードを行うようにしても良い。   Here, the LCD controller LSI 1 encodes motion JPEG data, but motion JPEG 2000 (specified in ISO / IEC 15444-3: 2002, JIS X 4350-3: 2003, etc.), other moving images You may make it encode to image data.

本発明は、画像圧縮回路において利用可能である。この画像圧縮回路は、ＬＣＤコントローラ等において利用可能であり、さらに、携帯電話装置等に組み込み可能である。   The present invention can be used in an image compression circuit. This image compression circuit can be used in an LCD controller or the like, and can be incorporated in a mobile phone device or the like.

本発明の一実施形態としてのＬＣＤコントローラＬＳＩを示すブロック図。1 is a block diagram showing an LCD controller LSI as one embodiment of the present invention. 図１のＬＣＤコントローラＬＳＩ１の動作を示すフローチャート。2 is a flowchart showing the operation of the LCD controller LSI 1 of FIG. 携帯電話装置の構成を示すブロック図。The block diagram which shows the structure of a mobile telephone apparatus. 図３のＬＣＤコントローラＬＳＩ５２の構成を示すブロック図。FIG. 4 is a block diagram showing a configuration of an LCD controller LSI 52 in FIG. 3. 図３のＬＣＤコントローラＬＳＩ５２の動作を示すフローチャート。4 is a flowchart showing the operation of the LCD controller LSI 52 of FIG. 3.

符号の説明Explanation of symbols

１、５２ ＬＣＤコントローラＬＳＩ、 ２、６２ リサイズ処理回路、 ３、６３ シャッター処理回路、 ４ ＪＰＥＧエンコードモジュール、 ５ ＦＩＦＯバッファ、 ６ ホストインタフェース、 ７ ＪＰＥＧエンコード処理回路、 ８ 制御回路、 １１ 離散コサイン変換処理部、 １２ 量子化処理部、 １３ ハフマン符号化処理部、 ２１ レジスタ群、 ２２ 制御処理部、 ３０ 携帯電話装置、 ４０ 通信機能部、 ４１ アンテナ、 ４２ ベースバンドＬＳＩ、 ５０ 付加機能部、 ５１ ホストＣＰＵ、 ５３ ＬＣＤ、 ５４ ＣＣＤカメラ   1, 52 LCD controller LSI, 2, 62 Resizing processing circuit, 3, 63 Shutter processing circuit, 4 JPEG encoding module, 5 FIFO buffer, 6 Host interface, 7 JPEG encoding processing circuit, 8 Control circuit, 11 Discrete cosine transform processing unit , 12 quantization processing unit, 13 Huffman coding processing unit, 21 register group, 22 control processing unit, 30 mobile phone device, 40 communication function unit, 41 antenna, 42 baseband LSI, 50 additional function unit, 51 host CPU, 53 LCD, 54 CCD camera

Claims (9)

第１の外部回路から供給される動画像データを圧縮して第２の外部回路に出力するための画像圧縮回路であって、
前記第１の外部回路から供給される動画像データの取り込みを行うためのシャッター回路と、
前記第２の外部回路との間で信号又はデータの送受信を行うためのインタフェース回路と、
前記インタフェース回路を介して前記第２の外部回路に接続されたバッファメモリと、
前記シャッター回路によって取り込まれた動画像データに画像圧縮処理を行って前記バッファメモリに書き込むための画像圧縮処理回路と、
前記インタフェース回路を介して前記第２の外部回路に接続され、前記第２の外部回路から動画像データの圧縮を開始する旨の指示を受けた場合に、前記第１の外部回路から供給される動画像データの取り込みを行うように前記シャッター回路を制御するとともに、前記シャッター回路によって取り込まれた動画像データに画像圧縮処理を行うように前記画像圧縮処理回路を制御するための制御回路と、
を具備する画像圧縮回路。 An image compression circuit for compressing moving image data supplied from a first external circuit and outputting the compressed data to a second external circuit,
A shutter circuit for capturing moving image data supplied from the first external circuit;
An interface circuit for transmitting / receiving a signal or data to / from the second external circuit;
A buffer memory connected to the second external circuit via the interface circuit;
An image compression processing circuit for performing image compression processing on the moving image data captured by the shutter circuit and writing it to the buffer memory;
Connected to the second external circuit via the interface circuit, and supplied from the first external circuit when receiving an instruction to start compression of moving image data from the second external circuit A control circuit for controlling the image compression processing circuit so as to perform image compression processing on the moving image data captured by the shutter circuit, while controlling the shutter circuit to capture moving image data;
An image compression circuit comprising: 前記制御回路が、前記第１の外部回路から供給される動画像データを構成する複数のフレームデータを順次取り込むように前記シャッター回路を制御するとともに、前記シャッター回路によって順次取り込まれた複数のフレームデータに画像圧縮処理を順次行うように前記画像圧縮処理回路を制御する、請求項１記載の画像圧縮回路。   The control circuit controls the shutter circuit to sequentially capture a plurality of frame data constituting moving image data supplied from the first external circuit, and a plurality of frame data sequentially captured by the shutter circuit. The image compression circuit according to claim 1, wherein the image compression processing circuit is controlled to sequentially perform image compression processing. 前記制御回路が、前記第２の外部回路からの指示又はデータを受け取るための少なくとも１つのレジスタを具備する、請求項１又は２記載の画像圧縮回路。   The image compression circuit according to claim 1, wherein the control circuit includes at least one register for receiving an instruction or data from the second external circuit. 前記制御回路が、所定のエラーが発生したこと又は所定量のデータが前記バッファメモリ内に蓄積されたことを通知するための割込み信号を前記第２の外部回路に供給する、請求項１〜３のいずれか１項に記載の画像圧縮回路。   The control circuit supplies an interrupt signal for notifying that a predetermined error has occurred or that a predetermined amount of data has been accumulated in the buffer memory to the second external circuit. The image compression circuit according to any one of the above. 前記バッファメモリが、前記画像圧縮処理回路によって圧縮されたフレームデータ１つ分以上の記憶容量を有する、請求項１〜４のいずれか１項に記載の画像圧縮回路。   5. The image compression circuit according to claim 1, wherein the buffer memory has a storage capacity of one or more frame data compressed by the image compression processing circuit. 前記制御回路が、圧縮されたデータのサイズ及び前記バッファメモリに蓄積されている有効なデータサイズの管理を行う、請求項１〜５のいずれか１項に記載の画像圧縮回路。   The image compression circuit according to claim 1, wherein the control circuit manages the size of the compressed data and the effective data size stored in the buffer memory. 前記第２の外部回路に出力する動画像データがモーションＪＰＥＧデータである、請求項１〜６のいずれか１項に記載の画像圧縮回路。   The image compression circuit according to claim 1, wherein the moving image data output to the second external circuit is motion JPEG data. 請求項１〜７のいずれか１項に記載の画像圧縮回路を具備する半導体集積回路。   A semiconductor integrated circuit comprising the image compression circuit according to claim 1. 第１の外部回路から供給される動画像データの取り込みを行うためのシャッター回路と、第２の外部回路との間で信号又はデータの送受信を行うためのインタフェース回路と、前記インタフェース回路を介して前記第２の外部回路に接続されたバッファメモリと、前記シャッター回路によって取り込まれた動画像データに画像圧縮処理を行って前記バッファメモリに書き込むための画像圧縮処理回路と、前記インタフェース回路を介して前記第２の外部回路に接続され、前記シャッター回路及び前記画像圧縮処理回路を制御するための制御回路と、を具備する画像圧縮回路において画像圧縮を行うための方法であって、
動画像データの圧縮を開始する旨の指示を前記第２の外部回路から受けた場合に、前記第１の外部回路から供給される動画像データの取り込みを行うように前記シャッター回路を制御するとともに、前記シャッター回路によって取り込まれた動画像データに画像圧縮処理を行うように前記画像圧縮処理回路を制御する、画像圧縮方法。 A shutter circuit for capturing moving image data supplied from the first external circuit, an interface circuit for transmitting / receiving signals or data to / from the second external circuit, and the interface circuit A buffer memory connected to the second external circuit, an image compression processing circuit for performing an image compression process on the moving image data captured by the shutter circuit and writing to the buffer memory, and the interface circuit A method for performing image compression in an image compression circuit connected to the second external circuit and comprising a control circuit for controlling the shutter circuit and the image compression processing circuit;
When receiving an instruction from the second external circuit to start compression of moving image data, the shutter circuit is controlled to take in moving image data supplied from the first external circuit. An image compression method for controlling the image compression processing circuit to perform image compression processing on the moving image data captured by the shutter circuit.
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