JP2007019113A - Method for manufacturing semiconductor chip and tape - Google Patents
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Abstract
Description
本発明は、半導体チップの製造方法及びそれに好適なテープに関する。 The present invention relates to a method for manufacturing a semiconductor chip and a tape suitable for the method.
近年、デバイス層の薄化技術は、ICカード等への応用において期待されている。薄化技術としては、集積回路をシリコン基板上に作製した後、グラインダーを用いてシリコン基板をその裏面側から研削して薄化する技術が知られている。 In recent years, device layer thinning technology is expected in applications to IC cards and the like. As a thinning technique, a technique is known in which an integrated circuit is manufactured on a silicon substrate, and then the silicon substrate is ground and thinned from the back side using a grinder.
図1を参照しながらデバイス層の薄化及びダイシングに関する背景技術を説明する。まず、図1(a)に示すように、半導体デバイス2が形成されたウェーハ3の表面に保護テープ4を貼り付けて、ウェーハ3の裏面をグラインダー1によって研磨して、図1(b)に示すように、ウェーハ3を薄化する。
With reference to FIG. 1, the background art regarding the thinning and dicing of the device layer will be described. First, as shown in FIG. 1A, a
次に、図1(c)に示すように、ダイシングテープ5上に薄化されたウェーハ3’を移設し、保護テープ4を剥離する。次に、図1(d)に示すように、ダイサーによってウェーハ3’に溝6を形成してウェーハ3’を複数の半導体チップ3aに分割する。
Next, as shown in FIG. 1C, the thinned wafer 3 'is transferred onto the
次いで、図1(e)に示すように、ダイシングテープ5に引張力7を加えて引き伸ばして、半導体チップ3aの間隔を広げる。この状態で、図1(f)に示すように、ダイシングテープ5の裏側にニードル9を突き当てて、ダイシングテープ7から半導体チップ3aを剥離した後に真空チャック8等によりピックアップする。
図1を参照して説明した技術では、ダイシングテープ5を引き伸ばした際に薄い半導体チップ3aに引張応力が作用するために、半導体チップ3aが割れや欠けなどの損傷を受けることがある。また、同技術では、ニードル9を突き上げて半導体チップ3aをピックアップする際に半導体チップ3aに撓みが生じて半導体チップ3aが損傷を受けることがある。更に、同技術では、真空チャック8等による半導体チップ3aの搬送時に、薄くて脆弱な半導体チップ3aが破損する可能性がある。このような問題は、半導体デバイス層の厚さが50ミクロン又はそれ未満になるとより顕著になる。
In the technique described with reference to FIG. 1, since the tensile stress acts on the
本発明は、上記の課題認識を基礎としてなされたものであり、例えば、薄い半導体チップの製造に好適な製造方法及びテープを提供することを目的とする。 The present invention has been made on the basis of recognition of the above problems, and an object thereof is to provide a manufacturing method and a tape suitable for manufacturing a thin semiconductor chip, for example.
本発明の第1の側面に係るテープは、第1ベース部材と、前記第1ベース部材上に配置された第1接着層と、前記第1接着層上に配置された第2ベース部材と、前記第2ベース部材上に配置された第2接着層とを備える。ここで、前記第1ベース部材の可塑性は、前記第2ベース部材の可塑性よりも大きい。 The tape according to the first aspect of the present invention includes a first base member, a first adhesive layer disposed on the first base member, a second base member disposed on the first adhesive layer, And a second adhesive layer disposed on the second base member. Here, the plasticity of the first base member is greater than the plasticity of the second base member.
本発明の好適な実施形態によれば、例えば、前記テープは、前記第1接着層の接着力と前記第2接着層の接着力とを独立して制御可能に構成されていることが好ましい。 According to a preferred embodiment of the present invention, for example, the tape is preferably configured so that the adhesive force of the first adhesive layer and the adhesive force of the second adhesive layer can be independently controlled.
本発明の好適な実施形態によれば、前記第2ベース部材及び前記第2接着層が溝によって複数の領域に分割されていることが好ましい。 According to a preferred embodiment of the present invention, it is preferable that the second base member and the second adhesive layer are divided into a plurality of regions by grooves.
本発明の第2の側面に係る半導体チップの製造方法は、準備工程、分割工程及び分離工程を含む。前記準備工程では、半導体デバイスが形成された薄化基板にテープを接着する。ここで、前記テープは、第1ベース部材と、前記第1ベース部材上に配置された第1接着層と、前記第1接着層上に配置された第2ベース部材と、前記第2ベース部材上に配置された第2接着層とを備える。また、前記薄化基板には、前記テープの前記第2接着層が接着される。前記分割工程では、前記薄化基板、前記第2接着層及び前記第2ベース部材に溝を形成する。これにより、前記薄化基板、前記第2接着層及び前記第2ベース部材がそれぞれ複数の半導体チップ、複数のチップ接着層及び複数のチップベース部材に分割される。前記分離工程では、前記第1接着層及び前記第2接着層のうち前記第1接着層の接着力を低下させて前記半導体チップを前記第1ベース部材から分離する。この際に、前記半導体チップが前記チップ接着層を介して前記チップベース部材によって支持された状態で前記半導体チップが前記第1ベース部材から分離される。 The semiconductor chip manufacturing method according to the second aspect of the present invention includes a preparation process, a dividing process, and a separating process. In the preparation step, a tape is bonded to the thinned substrate on which the semiconductor device is formed. Here, the tape includes a first base member, a first adhesive layer disposed on the first base member, a second base member disposed on the first adhesive layer, and the second base member. And a second adhesive layer disposed thereon. Further, the second adhesive layer of the tape is bonded to the thinned substrate. In the dividing step, grooves are formed in the thinned substrate, the second adhesive layer, and the second base member. Accordingly, the thinned substrate, the second adhesive layer, and the second base member are each divided into a plurality of semiconductor chips, a plurality of chip adhesive layers, and a plurality of chip base members. In the separation step, the semiconductor chip is separated from the first base member by reducing an adhesive force of the first adhesive layer of the first adhesive layer and the second adhesive layer. At this time, the semiconductor chip is separated from the first base member in a state where the semiconductor chip is supported by the chip base member via the chip adhesive layer.
本発明の第3の側面に係る半導体チップの製造方法は、準備工程、分割工程及び分離工程を含む。ここで、前記準備工程では、半導体デバイスが形成された薄化基板にテープを接着する。前記テープは、第1ベース部材と、前記第1ベース部材上に配置された第1接着層と、前記第1接着層上に配置された第2ベース部材と、前記第2ベース部材上に配置された第2接着層とを備える。また、前記テープは、前記第2ベース部材が複数のチップベース部材に分割され、前記第2接着層が複数のチップ接着層に分割されている。前記薄化基板へのテープの接着は、前記半導体デバイスに前記第2接着層が接着されるようになされる。前記分割工程では、前記薄化基板に溝を形成して、前記薄化基板を各々前記チップ接着層を介して前記チップベース部材によって支持された複数の半導体チップに分割する。前記分離工程では、前記第1接着層及び前記第2接着層のうち前記第1接着層の接着力を低下させて前記半導体チップを前記第1ベース部材から分離する。この際に、前記半導体チップが前記チップ接着層を介して前記チップベース部材によって支持された状態で前記半導体チップが前記第2ベース部材から分離される。 The semiconductor chip manufacturing method according to the third aspect of the present invention includes a preparation process, a dividing process, and a separating process. Here, in the preparation step, a tape is bonded to the thinned substrate on which the semiconductor device is formed. The tape is disposed on the first base member, the first adhesive layer disposed on the first base member, the second base member disposed on the first adhesive layer, and the second base member. A second adhesive layer. In the tape, the second base member is divided into a plurality of chip base members, and the second adhesive layer is divided into a plurality of chip adhesive layers. The tape is bonded to the thinned substrate so that the second adhesive layer is bonded to the semiconductor device. In the dividing step, a groove is formed in the thinned substrate, and the thinned substrate is divided into a plurality of semiconductor chips each supported by the chip base member via the chip adhesive layer. In the separation step, the semiconductor chip is separated from the first base member by reducing an adhesive force of the first adhesive layer of the first adhesive layer and the second adhesive layer. At this time, the semiconductor chip is separated from the second base member in a state where the semiconductor chip is supported by the chip base member via the chip adhesive layer.
前記第2及び第3の側面において、本発明の好適な実施形態によれば、前記製造方法は、前記チップ接着層の接着力を低下させて前記半導体チップから前記チップベース部材を分離する第2分離工程を更に含むことが好ましい。 In the second and third aspects, according to a preferred embodiment of the present invention, the manufacturing method reduces the adhesive force of the chip adhesive layer and separates the chip base member from the semiconductor chip. It is preferable to further include a separation step.
本発明の好適な実施形態によれば、前記準備工程は、半導体デバイスが第1面に形成された基板の前記第1面を支持体によって支持して前記基板を前記基板の第2面側から薄化して前記薄化基板を作成する工程と、前記薄化基板に前記テープを接着する工程を含むことが好ましい。 According to a preferred embodiment of the present invention, in the preparation step, the first surface of the substrate on which the semiconductor device is formed on the first surface is supported by a support, and the substrate is supported from the second surface side of the substrate. It is preferable to include a step of making the thinned substrate by thinning and a step of bonding the tape to the thinned substrate.
或いは、前記準備工程は、半導体デバイスが形成されたデバイス層と前記デバイス層の下に配置された分離層とを有する基板を作製する工程と、前記デバイス層に前記テープの前記第2接着層を接着する工程と、前記分離層を利用して前記基板から前記デバイス層を前記薄化基板として分離する工程とを含むことが好ましい。 Alternatively, the preparation step includes a step of manufacturing a substrate having a device layer on which a semiconductor device is formed and a separation layer disposed under the device layer, and the second adhesive layer of the tape is formed on the device layer. It is preferable to include a step of bonding and a step of separating the device layer from the substrate as the thinned substrate using the separation layer.
本発明によれば、例えば、薄い半導体チップの製造に好適な製造方法及びテープが提供される。 According to the present invention, for example, a manufacturing method and a tape suitable for manufacturing a thin semiconductor chip are provided.
以下、添付図面を参照しながら本発明の好適な実施形態を説明する。 Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
[第1実施形態]
この実施形態は、半導体デバイスが形成された薄化基板のダイシングに好適なテープに関する。
[First Embodiment]
This embodiment relates to a tape suitable for dicing a thinned substrate on which a semiconductor device is formed.
図2は、本発明の第1の実施形態のテープを模式的に示す断面図である。図2に示すテープ100は、半導体デバイスが形成された薄化基板のダイシングに好適であり、ダイシングテープと呼ぶこともできる。テープ100は、第1ベース部材18と、第1ベース部材18上に配置された第1接着層17と、第1接着層17上に配置された第2ベース部材16と、第2ベース部材16上に配置された第2接着層15とを備える。テープ100は、ベース部材と接着層とからなる積層構造を更に多く含むこともできる。第1ベース部材18の可塑性は、第2ベース部材16の可塑性よりも大きく、第2ベース部材16よりも柔軟性を有する。
FIG. 2 is a cross-sectional view schematically showing the tape according to the first embodiment of the present invention. A
テープ100は、第1接着層17の接着力と第2接着層15の接着力とを独立して制御可能に構成されうる。接着力は、例えば、接着層に紫外光を照射すること、又は、熱を印加することによって制御することができる。紫外光を受けると接着力が低下する接着剤としては、例えば、紫外光架橋型アクリル系ポリマーと紫外光感応型ガス発生物質とを含む紫外光剥離接着剤が知られている(特開2005−123403号公報)。熱が印加されると接着力が低下する接着剤としては、例えば、ポリマー中に発泡剤を配合した熱剥離接着剤が知られている(特開平08−001859号公報)。
The
例えば、第1接着層17は、紫外光の照射を受けることによって接着力が所定レベル以下に低下する材料で構成され、かつ、第2接着層15は、熱が印加されることによって接着力が所定レベル以下に低下する材料で構成されうる。この場合、テープ100に紫外光を照射することによって第1接着層17及び第2接着層15のうち第1接着層17の接着力を選択的に低下させることができる。また、テープ100に熱を印加することによって第1接着層17及び第2接着層15のうち第2接着層15の接着力を選択的に低下させることができる。典型的には、まず、テープ100に紫外光を照射することによって第1接着層17の接着力を低下させて、第1ベース部材18から第2ベース部材16を分離する。次いで、第2接着層15に熱を印加することによって第2接着層15の接着力を低下させて、第2ベース部材16とそれに第2接着層15を介して接着されている部材とを分離する。
For example, the first
或いは、第1接着層17は、第1温度(T1)で接着力が所定レベル以下に低下する材料で構成され、かつ、第2接着層15は、第2温度よりも高い第2温度(T2)で接着力が所定レベル以下に低下する材料で構成されうる。この場合、まず、テープ100を第1温度(T1)以上第2温度(T2)未満の温度に加熱することによって第1接着層17の接着力を低下させて、第1ベース部材18から第2ベース部材16を分離する。次いで、第2接着層15を第2温度(T2)以上の温度に加熱することによって第2接着層15の接着力を低下させて、第2ベース部材16とそれに第2接着層15を介して接着されている部材とを分離する。
Alternatively, the first
或いは、第2ベース部材16は、紫外光の透過率が小さい部材として構成され、第1接着層17及び第2接着層15は、ともに紫外光の照射を受けることによって接着力が所定レベル以下に低下する材料で構成されうる。この場合、第1ベース部材18を通して第1接着層17に紫外光を照射することによって第1接着層17及び第2接着層15のうち第1接着層17の接着力を選択的に低下させることができる。また、第2接着層15に対して第2ベース部材16の反対側から紫外光を照射することによって第1接着層17及び第2接着層15のうち第2接着層15の接着力を選択的に低下させることができる。典型的には、まず、第1ベース部材18を通して第1接着層17に紫外光を照射することによって第1接着層17の接着力を低下させて、第1ベース部材18から第2ベース部材16を分離する。次いで、第2接着層15に紫外光を照射することによって第2接着層15の接着力を低下させて、第2ベース部材16とそれに第2接着層15を介して接着されている部材とを分離する。第2ベース部材16としては、例えば、ポリエステル等の樹脂にTiO2又はZnOの微粒子を塗布して得られる部材が好適である。
Alternatively, the
或いは、第1接着層17は、熱が印加されることによって接着力が所定レベル以下に低下する材料で構成されかつ、第2接着層15は、紫外光の照射を受けることによって接着力が所定レベル以下に低下する材料で構成されうる。この場合、テープ100に熱を印加することによって第1接着層17及び第2接着層15のうち第1接着層17の接着力を選択的に低下させることができる。また、テープ100に紫外光を照射することによって第1接着層17及び第2接着層15のうち第2接着層15の接着力を選択的に低下させることができる。典型的には、まず、テープ100に熱を印加することによって第1接着層17の接着力を低下させて、第1ベース部材18から第2ベース部材16を分離する。次いで、第2接着層15に紫外光を照射することによって第2接着層15の接着力を低下させて、第2ベース部材16とそれに第2接着層15を介して接着されている部材とを分離する。
Alternatively, the first
[第2実施形態]
この実施形態は、第1実施形態の改良例に関する。ここで、特に言及しない事項は、第1実施形態に従い得る。
[Second Embodiment]
This embodiment relates to an improved example of the first embodiment. Here, matters that are not particularly mentioned can follow the first embodiment.
図3は、本発明の第2実施形態のテープを模式的に示す断面図である。図3に示すテープ100’は、半導体デバイスが形成された薄化基板のダイシングに好適であり、ダイシングテープと呼ぶこともできる。テープ100’は、第1ベース部材18と、第1ベース部材18上に配置された第1接着層17と、第1接着層17上に配置された第2ベース部材16と、第2ベース部材16上に配置された第2接着層15とを備える。テープ100は、ベース部材と接着層とからなる積層構造を更に多く含むこともできる。第1ベース部材18の可塑性は、第2ベース部材16の可塑性よりも大きく、第2ベース部材16よりも柔軟性を有する。
FIG. 3 is a cross-sectional view schematically showing a tape according to a second embodiment of the present invention. A tape 100 'shown in FIG. 3 is suitable for dicing a thinned substrate on which a semiconductor device is formed, and can also be called a dicing tape. The tape 100 'includes a
この実施形態のテープ100’は、第2ベース部材16及び第2接着層15がプレカット溝39によって複数の領域に分割されている。第2ベース部材16は、溝39によって複数のチップベース部材16aに分割されている。第2接着層15は、溝39によって複数のチップ接着層15aに分割されている。チップベース部材16aとそれに重なっているチップ接着層15aとは、ほぼ同一の形状を有する。また、チップベース部材16aとそれに重なっているチップ接着層15aとは、チップ接着層15aを介してチップベース部材16aに接着される半導体チップとほぼ同一の形状を有する。
In the
[第3実施形態]
この実施形態は、第1実施形態のテープを利用した半導体チップの製造方法に関する。以下では、特に言及しないが、テープ100は、第1接着層17の接着力と第2接着層15の接着力とを独立して制御可能に構成されているものとする。
[Third embodiment]
This embodiment relates to a method for manufacturing a semiconductor chip using the tape of the first embodiment. In the following, although not particularly mentioned, the
図4は、本発明の第3実施形態の半導体チップの製造方法を模式的に示す図である。まず、図4(a)に示すように、半導体デバイス12aが第1面12−1に形成された基板12の第1面12−1を保護層13を介してステージ(支持体)14によって支持する。この状態で、グラインダー11によって基板12の第2面12−2から研磨して薄化し、図4(b)に示すように、薄化基板(薄化された基板)12’を得る。
FIG. 4 is a diagram schematically showing a semiconductor chip manufacturing method according to the third embodiment of the present invention. First, as shown in FIG. 4A, the
次いで、図4(c)に示すように、テープ100の第2接着層15を薄化基板12’の被研磨面(第2面)に接着する。
Next, as shown in FIG. 4C, the second
次いで、必要に応じて薄化基板12’から保護膜13を剥離し、図4(d)に示すように、ダイサーによって、薄化基板12’、第2接着層15及び第2ベース部材16にダイシング溝19を形成する。これによって、薄化基板12’、第2接着層15及び第2ベース部材16は、それぞれ複数の半導体チップ12c、複数のチップ接着層15a及び複数のチップベース部材16aに分割される。
Next, the
次いで、図4(d)に示すように、第1ベース部材18に対して引張力20を加えて第1ベース部材18を引き伸ばし、半導体チップ12c間の間隔を広げる。この状態で、図4(e)に示すように、第1接着層17に第1ベース部材18を介して紫外光21を照射するか、第1接着層17に熱21を印加する。これにより、第1接着層17による第1ベース部材18と第2ベース部材16(チップベース部材16a)との接着力が低下して、チップベース部材16aが第1接着層17から容易に剥離可能になる。
Next, as shown in FIG. 4D, the
次いで、図4(e)に示すように、第1ベース部材18の裏側にニードル22を突き当てて、不図示の操作機構によって半導体チップ12cをピックアップする。この際、半導体チップ12cは、チップ接着層15aを介してチップベース部材16aによって支持された状態でピックアップ(すなわち、第1接着層17から分離)される。
Next, as shown in FIG. 4E, the
次いで、図4(f)に示すように、ピックアップされた半導体チップ12cを真空チャック23等の操作機構によって半導体デバイス12aの形成面が下になるように、支持基板24上に設置する。
Next, as shown in FIG. 4 (f), the picked-up
次いで、チップ接着層15a(第2接着層15)に紫外光を照射又は熱を印加することにより、その接着力を低下させて、半導体チップ12cからチップベース部材16aを分離する。
Next, the chip
この実施形態によれば、半導体チップ12cがチップベース部材16aによって支持された状態で第1ベース部材18から分離され操作されるので、半導体チップ12cの破損が防止される。
According to this embodiment, since the
以下、本発明の第3実施形態を更に具体化した実施例を説明する。 Hereinafter, examples that further embody the third embodiment of the present invention will be described.
[第1実施例]
第1実施例では、第1接着層17は、紫外光によって接着力が所定レベル以下に低下する材料で構成され、第2接着層15は、熱によって接着力が所定レベル以下に低下する材料で構成される。
[First embodiment]
In the first embodiment, the first
以下、図4を参照しながら第1実施例の半導体チップの製造方法を説明する。まず、図4(a)に示すように、半導体デバイス12aが第1面12−1に形成された基板12の第1面12−1を保護層13を介してステージ(支持体)14によって支持する。この状態で、グラインダー11によって基板12の第2面12−2から研磨して薄化し、図4(b)に示すように、薄化基板(薄化された基板)12’を得る。
Hereinafter, the semiconductor chip manufacturing method of the first embodiment will be described with reference to FIG. First, as shown in FIG. 4A, the
ここで、半導体デバイス12aは、例えば、CMOS、バイポーラトランジスタ、ダイオード、キャパシタ、DRAM等の半導体集積回路、マイクロプロセッサー、及び/又は、ロジックIC等を含みうる。ただし、半導体デバイス12aの種類に制限はない。
Here, the
保護層13は、半導体デバイス12a或いはそれが形成された面を保護する。保護層13は、薄化後に容易に基板12’から剥離可能であることが好ましく、例えば、紫外光を受けて接着強度が低下する接着剤等で構成されることが好ましい。
The
次いで、図4(c)に示すように、テープ100の第2接着層15を薄化基板12’の被研磨面(第2面)に接着する。テープ100は、第1ベース部材18、第1接着層17、第2ベース部材16及び第2接着層15で構成される積層構造を有する。ここで、第1実施例において、第1ベース部材18は、例えば、PVCフィルム等、柔軟かつ紫外光を透過する部材で形成される。第1接着層17は、紫外光を受けることによって接着力が低下する材料で形成される。第2ベース部材16は、例えば、ポリエステル等で構成される。第2ベース部材16は、半導体チップ12cの操作時に半導体チップ12cの損傷を防止するために、高い剛性を有することが好ましく、例えば、50μm以上の厚さを有することが好ましい。第2接着層15は、熱によって接着力が低下する材料で形成される。
Next, as shown in FIG. 4C, the second
次いで、図4(d)に示すように、薄化基板12’から保護膜13を剥離する。その後、図4(d)に示すように、ダイサーによって、深さが約3〜5μm、幅が約100μmの溝19を形成する。これによって、薄化基板12’、第2接着層15及び第2ベース部材16は、それぞれ複数の半導体チップ12c、複数のチップ接着層15a及び複数のチップベース部材16aに分割される。
Next, as shown in FIG. 4D, the
溝19は、通常のダイシング方法にしたがって形成することができ、例えば、ブレード、化学エッチング、YAGレーザー、CO2レーザー、エキシマーレーザー等によって行われる。
The
次いで、図4(d)に示すように、第1ベース部材18に対して引張力20を加えて第1ベース部材18を引き伸ばし、半導体チップ12c間の間隔を広げる。これによって、後の工程におけるニードル22による突き当て時に、隣接する半導体チップ13c同士の接触による半導体チップ12cの破損(例えば、クラック、欠け)を防止することができる。
Next, as shown in FIG. 4D, the
次いで、図4(e)に示すように、第1接着層17に第1ベース部材18を介して紫外光21を照射する。これにより、第1接着層17による第1ベース部材18と第2ベース部材16(チップベース部材16a)との接着力が低下して、チップベース部材16aが第1接着層17から容易に剥離可能になる。ここで、例えば、スポットUV装置等を使って第1接着層17に対して局所的に紫外光を照射することによって、ピックアップ対象の半導体チップ12cの部分についてのみ第1接着層17の接着力を弱めることができる。
Next, as shown in FIG. 4E, the first
次いで、図4(e)に示すように、第1ベース部材18の裏側にニードル22を突き当てて、不図示の操作機構によって半導体チップ12cをピックアップする。この際、半導体チップ12cは、チップ接着層15aを介してチップベース部材16aによって支持された状態でピックアップ(すなわち、第1接着層17から分離)される。
Next, as shown in FIG. 4E, the
次いで、図4(f)に示すように、ピックアップされた半導体チップ12cを真空チャック23等の操作機構によって半導体デバイス12aの形成面が下になるように、支持基板24上に設置する。次いで、チップ接着層15a(第2接着層15)に熱を印加することにより、その接着力を低下させて、図4(g)に示すように、半導体チップ12cからチップベース部材16aを分離する。ここで、例えば、真空チャック23にヒータを設け、このヒータによってチップ接着層15aに対して熱を印加することができる。
Next, as shown in FIG. 4 (f), the picked-up
[第2実施例]
第2実施例では、第1接着層17は、第1温度で接着力が所定レベル以下に低下する材料で構成され、第2接着層15は、第2温度よりも高い第2温度で接着力が所定レベル以下に低下する材料で構成されうる。
[Second Embodiment]
In the second embodiment, the first
基板12の薄化までの工程(図4(a)、(b))は第1実施例と同様である。 The steps up to the thinning of the substrate 12 (FIGS. 4A and 4B) are the same as in the first embodiment.
基板の薄化後、図4(c)に示すように、テープ100の第2接着層15を薄化基板12’の被研磨面(第2面)に接着する。テープ100は、第1ベース部材18、第1接着層17、第2ベース部材16及び第2接着層15で構成される積層構造を有する。ここで、第2実施例において、第1ベース部材18は、PVCフィルム等、柔軟かつ紫外光を透過する部材で形成される。第1接着層17は、温度(T1)の熱で接着力が低下する材料で形成される。第2ベース部材16は、ポリエステル等で構成される。第2ベース部材16は、半導体チップ12cの操作時に半導体チップ12cの損傷を防止するために、高い剛性を有することが好ましく、例えば、50μm以上の厚さを有することが好ましい。第2接着層15は、温度(T2)の熱で接着力が低下する材料で形成される。ここで、T1<T2である。
After the substrate is thinned, as shown in FIG. 4C, the second
次いで、図4(d)に示すように、薄化基板12’から保護膜13を剥離する。その後、図4(d)に示すように、ダイサーによって、深さが約3〜5μm、幅が約100μmの溝19を形成する。これによって、薄化基板12’、第2接着層15及び第2ベース部材16は、それぞれ複数の半導体チップ12c、複数のチップ接着層15a及び複数のチップベース部材16aに分割される。
Next, as shown in FIG. 4D, the
溝19は、通常のダイシング方法にしたがって形成することができ、例えば、ブレード、化学エッチング、YAGレーザー、CO2レーザー、エキシマーレーザー等によって行われる。
The
次いで、図4(d)に示すように、第1ベース部材18に対して引張力20を加えて第1ベース部材18を引き伸ばし、半導体チップ12c間の間隔を広げる。これによって、後の工程におけるニードル22による突き当て時に、隣接する半導体チップ13c同士の接触による半導体チップ12cの破損(例えば、クラック、欠け)を防止することができる。
Next, as shown in FIG. 4D, the
次いで、図4(e)に示すように、テープ100に温度(T1)の熱を印加する。これにより、第1接着層17による第1ベース部材18と第2ベース部材16(チップベース部材16a)との接着力が低下して、チップベース部材16aが第1接着層17から容易に剥離可能になる。ここで、テープ100への熱の印加は、例えば、半導体チップ12cをピックアップするための操作機構にヒータを搭載し、このヒータによって行うことができる。このようなヒータを使うことによって、ピックアップ対象の半導体チップ12cの部分についてのみ第1接着層17の接着力を弱めることができる。
Next, as shown in FIG. 4E, heat at a temperature (T1) is applied to the
次いで、図4(e)に示すように、第1ベース部材18の裏側にニードル22を突き当てて、不図示の操作機構によって半導体チップ12cをピックアップする。この際、半導体チップ12cは、チップ接着層15aを介してチップベース部材16aによって支持された状態でピックアップ(すなわち、第1接着層17から分離)される。
Next, as shown in FIG. 4E, the
次いで、図4(f)に示すように、ピックアップされた半導体チップ12cを真空チャック23等の操作機構によって半導体デバイス12aの形成面が下になるように支持基板24上に設置する。次いで、チップ接着層15a(第2接着層15)に温度(T2)の熱を印加することにより、その接着力を低下させて、図4(g)に示すように、半導体チップ12cからチップベース部材16aを分離する。ここで、例えば、真空チャック23にヒータを設け、このヒータによってチップ接着層15aに対して熱を印加することができる。
Next, as shown in FIG. 4F, the picked-up
T1<T2とすることによって、温度(T1)の熱の印加の際に、第2ベース部材16が半導体チップ12cから剥離することを防ぎ、第1ベース部材18のみを選択的に剥離することができる。
By setting T1 <T2, it is possible to prevent the
[第3実施例]
第3実施例では、第2ベース部材16は、紫外光の透過率が小さい部材として構成され、第1接着層17及び第2接着層15は、ともに紫外光によって接着力が所定レベル以下に低下する材料で構成される。
[Third embodiment]
In the third embodiment, the
基板12の薄化までの工程(図4(a)、(b))は第1実施例と同様である。 The steps up to the thinning of the substrate 12 (FIGS. 4A and 4B) are the same as in the first embodiment.
基板の薄化後、図4(c)に示すように、テープ100の第2接着層15を薄化基板12’の被研磨面(第2面)に接着する。テープ100は、第1ベース部材18、第1接着層17、第2ベース部材16及び第2接着層15で構成される積層構造を有する。ここで、第3実施例において、第1ベース部材18層は、PVCフィルム等、柔軟かつ紫外光を透過する部材で形成される。第1ベース部材18は、PVCフィルム等、柔軟かつ紫外光を透過する部材で形成される。第1接着層17及び第2接着層15は、紫外光を受けることによって接着力が低下する材料で形成される。第2ベース部材16は、例えば、ポリエステル等で構成される。第2ベース部材16は、半導体チップ12cの操作時に半導体チップ12cの損傷を防止するために、高い剛性を有することが好ましく、例えば、50μm以上の厚さを有することが好ましい。また、第2ベース部材16は、ポリエステル等の樹脂にTiO2又はZnOの微粒子を塗布することによって紫外光の透過率が十分に下げられている。
After the substrate is thinned, as shown in FIG. 4C, the second
次いで、図4(d)に示すように、薄化基板12’から保護膜13を剥離する。その後、図4(d)に示すように、ダイサーによって、深さが約3〜5μm、幅が約100μmの溝19を形成する。これによって、薄化基板12’、第2接着層15及び第2ベース部材16は、それぞれ複数の半導体チップ12c、複数のチップ接着層15a及び複数のチップベース部材16aに分割される。
Next, as shown in FIG. 4D, the
溝19は、通常のダイシング方法にしたがって形成することができ、例えば、ブレード、化学エッチング、YAGレーザー、CO2レーザー、エキシマーレーザー等によって行われる。
The
次いで、図4(d)に示すように、第1ベース部材18に対して引張力20を加えて第1ベース部材18を引き伸ばし、半導体チップ12c間の間隔を広げる。これによって、後の工程におけるニードル22による突き当て時に、隣接する半導体チップ13c同士の接触による半導体チップ12cの破損(例えば、クラック、欠け)を防止することができる。
Next, as shown in FIG. 4D, the
次いで、図4(e)に示すように、第1接着層17に第1ベース部材18を介して紫外光21を照射する。これにより、第1接着層17による第1ベース部材18と第2ベース部材16(チップベース部材16a)との接着力が低下して、チップベース部材16aが第1接着層17から容易に剥離可能になる。ここで、例えば、スポットUV装置等を使って第1接着層17に対して局所的に紫外光を照射することによって、ピックアップ対象の半導体チップ12cの部分についてのみ第1接着層17の接着力を弱めることができる。
Next, as shown in FIG. 4E, the first
次いで、図4(e)に示すように、第1ベース部材18の裏側にニードル22を突き当てて、不図示の操作機構によって半導体チップ12cをピックアップする。この際、半導体チップ12cは、チップ接着層15aを介してチップベース部材16aによって支持された状態でピックアップ(すなわち、第1接着層17から分離)される。
Next, as shown in FIG. 4E, the
次いで、図4(f)に示すように、ピックアップされた半導体チップ12cを真空チャック23等の操作機構によって半導体デバイス12aの形成面が下になるように支持基板24上に設置する。次いで、チップ接着層15a(第2接着層15)に紫外光を照射することによってチップ接着層15aの接着力を低下させ、図4(g)に示すように、半導体チップ12cからチップベース部材16aを分離する。
Next, as shown in FIG. 4F, the picked-up
[第4実施例]
第4実施例では、第1接着層17は、熱によって接着力が所定レベル以下に低下する材料で構成され、第2接着層15は、紫外光によって接着力が所定レベル以下に低下する材料で構成される。
[Fourth embodiment]
In the fourth embodiment, the first
基板12の薄化までの工程(図4(a)、(b))は第1実施例と同様である。 The steps up to the thinning of the substrate 12 (FIGS. 4A and 4B) are the same as in the first embodiment.
基板の薄化後、図4(c)に示すように、テープ100の第2接着層15を薄化基板12’の被研磨面(第2面)に接着する。テープ100は、第1ベース部材18、第1接着層17、第2ベース部材16及び第2接着層15で構成される積層構造を有する。ここで、第4実施例において、第1ベース部材18は、PVCフィルム等、柔軟かつ紫外光を透過する部材で形成される。第1ベース部材18は、PVCフィルム等、柔軟かつ紫外光を透過する部材で形成される。第1接着層17は、熱で接着力が低下する材料で形成される。第2ベース部材16は、ポリエステル等で構成される。第2ベース部材16は、半導体チップ12cの操作時に半導体チップ12cの損傷を防止するために、高い剛性を有することが好ましく、例えば、50μm以上の厚さを有することが好ましい。紫外光を受けることによって接着力が低下する材料で形成される。
After the substrate is thinned, as shown in FIG. 4C, the second
次いで、図4(d)に示すように、薄化基板12’から保護膜13を剥離する。その後、図4(d)に示すように、ダイサーによって、深さが約3〜5μm、幅が約100μmの溝19を形成する。これによって、薄化基板12’、第2接着層15及び第2ベース部材16は、それぞれ複数の半導体チップ12c、複数のチップ接着層15a及び複数のチップベース部材16aに分割される。
Next, as shown in FIG. 4D, the
溝19は、通常のダイシング方法にしたがって形成することができ、例えば、ブレード、化学エッチング、YAGレーザー、CO2レーザー、エキシマーレーザー等によって行われる。
The
次いで、図4(d)に示すように、第1ベース部材18に対して引張力20を加えて第1ベース部材18を引き伸ばし、半導体チップ12c間の間隔を広げる。これによって、後の工程におけるニードル22による突き当て時に、隣接する半導体チップ13c同士の接触による半導体チップ12cの破損(例えば、クラック、欠け)を防止することができる。
Next, as shown in FIG. 4D, the
次いで、図4(e)に示すように、テープ100に熱を印加する。これにより、第1接着層17による第1ベース部材18と第2ベース部材16(チップベース部材16a)との接着力が低下して、チップベース部材16aが第1接着層17から容易に剥離可能になる。ここで、テープ100への熱の印加は、例えば、半導体チップ12cをピックアップするための操作機構にヒータを搭載し、このヒータによって行うことができる。このようなヒータを使うことによって、ピックアップ対象の半導体チップ12cの部分についてのみ第1接着層17の接着力を弱めることができる。
Next, heat is applied to the
次いで、図4(e)に示すように、第1ベース部材18の裏側にニードル22を突き当てて、不図示の操作機構によって半導体チップ12cをピックアップする。この際、半導体チップ12cは、チップ接着層15aを介してチップベース部材16aによって支持された状態でピックアップ(すなわち、第1接着層17から分離)される。
Next, as shown in FIG. 4E, the
次いで、図4(f)に示すように、ピックアップされた半導体チップ12cを真空チャック23等の操作機構によって半導体デバイス12aの形成面が下になるように支持基板24上に設置する。次いで、チップ接着層15a(第2接着層15)に紫外光を照射することによってチップ接着層15aの接着力を低下させ、図4(g)に示すように、半導体チップ12cからチップベース部材16aを分離する。
Next, as shown in FIG. 4F, the picked-up
[第4実施形態]
この実施形態は、第2実施形態のテープを利用した半導体チップの製造方法に関する。以下では、特に言及しないが、テープ100’は、第1接着層17の接着力と第2接着層15の接着力とを独立して制御可能に構成されているものとする。
[Fourth Embodiment]
This embodiment relates to a method of manufacturing a semiconductor chip using the tape of the second embodiment. Hereinafter, although not particularly mentioned, the
図5は、本発明の第4実施形態の半導体チップの製造方法を模式的に示す図である。第4実施形態は、第2ベース部材16及び第2接着層15が溝39によって複数の領域に分割されたテープ100’を使用する点で第3実施形態と異なる。第4実施形態では、薄化基板12’のダイシング時に基板12’の他に第2ベース部材16及び第2接着層15をダイシングする必要がない。
FIG. 5 is a diagram schematically showing a semiconductor chip manufacturing method according to the fourth embodiment of the present invention. The fourth embodiment differs from the third embodiment in that a
薄化基板12’のダイシングは、図5に示すように薄化基板12’にテープ100’を接着する前に実施してもよいが、接着後に実施してもよい。
The dicing of the thinned
以下、図5を参照しながら本発明の第3実施形態の半導体チップの製造方法を説明する。まず、図5(a)に示すように、半導体デバイス12aが第1面12−1に形成された基板12の第1面12−1を保護層13を介してステージ(支持体)14によって支持する。この状態で、グラインダー11によって基板12の第2面12−2から研磨して薄化し、図5(b)に示すように、薄化基板(薄化された基板)12’を得る。更に、図5(b)に示すように、ダイサーによって、薄化基板12’にダイシング溝40を形成する。これによって、薄化基板12’は、それぞれ複数の半導体チップ12cに分割される。
Hereinafter, a semiconductor chip manufacturing method according to a third embodiment of the present invention will be described with reference to FIG. First, as shown in FIG. 5A, the
次いで、図5(c)に示すように、テープ100の第2接着層15を薄化基板12’の被研磨面(第2面)に接着する。ここで、テープ100’の第2接着層15及び第2ベース部材16は、予め溝39によって複数のチップ接着層15a及び複数のチップベース部材16aに分割されている。溝39は、薄化基板12’に形成されるダイシング溝40に重なるように形成されている。
Next, as shown in FIG. 5C, the second
次いで、図5(d)に示すように、必要に応じて薄化基板12’から保護膜13を剥離する。図5(d)に示す構造は、図4(d)に示す構造と同様であることが分かる。
Next, as shown in FIG. 5D, the
以下の図5(e)〜(g)に示す工程は、図4(e)〜(g)に示す工程と同様である。 The following steps shown in FIGS. 5E to 5G are the same as the steps shown in FIGS. 4E to 4G.
[第5実施形態]
この実施形態は、第1又は第2実施形態のテープを利用した半導体チップの製造方法に関する。また、この実施形態は、分離層を使った基板の分割方法を適用することによって第3又は第4実施形態における薄化工程(図4(a)、図5(a))を簡単化したものである。
[Fifth Embodiment]
This embodiment relates to a method of manufacturing a semiconductor chip using the tape of the first or second embodiment. In this embodiment, the thinning process (FIGS. 4A and 5A) in the third or fourth embodiment is simplified by applying a substrate dividing method using a separation layer. It is.
以下では、特に言及しないが、テープ100又は100’は、第1接着層17の接着力と第2接着層15の接着力とを独立して制御可能に構成されているものとする。
In the following, although not particularly mentioned, the
図6は、本発明の第5実施形態の半導体チップの製造方法を模式的に示す図である。まず、図6(a)に示すように、シード基板33上に分離層(例えば、多孔質層、イオン注入層)2を有し、その上にデバイス層(後に薄化基板となる層)12’を有する基板10を準備する。次いで、図6(b)に示すように、デバイス層1に半導体デバイス12aを形成する。
FIG. 6 is a diagram schematically showing a semiconductor chip manufacturing method according to the fifth embodiment of the present invention. First, as shown in FIG. 6A, a separation layer (for example, a porous layer or an ion implantation layer) 2 is provided on a
次いで、図6(c)に示すように、テープ100の第2接着層15を基板10のデバイス層12’に接着する。次いで、図6(d)に示すように、分離層32を利用して基板10を分割する。この分割において、分離層32の一部分2’は、デバイス層12’の上に残り、分離層32の他の部分2”は、シード基板33の上に残る。この分割によって、テープ100によって支持された薄化基板12’が得られる。このような分割は、例えば、分離層32に引張、せん断等の機械的な力を印加すること、又は、分離層32若しくはその近傍の側面に流体を打ち込むことによってなされうる。
Next, as shown in FIG. 6C, the second
次いで、図6(e)に示すように、ダイサーによって、分離層32’、薄化基板12’、第2接着層15及び第2ベース部材16にダイシング溝19を形成する。これによって、分離層32’、薄化基板12’、第2接着層15及び第2ベース部材16は、それぞれ複数の分離層32’a、複数の半導体チップ12c、複数のチップ接着層15a、複数のチップベース部材16aに分割される。ここで、第2実施形態のテープ100’を適用する場合には、薄化基板12’のみに溝を形成して複数の半導体チップ12cに分割すればよい。薄化基板12’の分割は、薄化基板12’又は基板10にテープ100’を接着する前でもよいし、後でもよい。
Next, as shown in FIG. 6E, dicing
次いで、図6(f)に示すように、第1ベース部材18に対して引張力20を加えて第1ベース部材18を引き伸ばし、半導体チップ12c間の間隔を広げる。この状態で、図6(g)に示すように、第1接着層17に第1ベース部材18を介して紫外光21を照射するか、第1接着層17に熱21を印加する。これにより、第1接着層17による第1ベース部材18と第2ベース部材16(チップベース部材16a)との接着力が低下して、チップベース部材16aが第1接着層17から容易に剥離可能になる。
Next, as shown in FIG. 6F, the
次いで、図6(g)に示すように、第1ベース部材18の裏側にニードル22を突き当てて、不図示の操作機構によって半導体チップ12cをピックアップする。この際、半導体チップ12cは、チップ接着層15aを介してチップベース部材16aによって支持された状態でピックアップ(すなわち、第1接着層17から分離)される。
Next, as shown in FIG. 6G, the
次いで、図6(h)に示すように、ピックアップされた半導体チップ12cを真空チャック23等の操作機構によって分離層32’aが下になるように支持基板24上に設置する。
Next, as shown in FIG. 6H, the picked-up
次いで、チップ接着層15a(第2接着層15)に紫外光を照射又は熱を印加することにより、その接着力を低下させて、半導体チップ12cからチップベース部材16aを分離する。
Next, the chip
次いで、図6(j)に示すように、支持基板24の電極と半導体チップ12cの電極とを接続するワイヤー25をワイヤーボンディングによって形成する。
Next, as shown in FIG. 6J, a
この実施形態によれば、ダイシング用のテープ100又は100’を基板10に接着した状態で分離層を利用してシード基板33を分離し、その状態で薄化基板12’をダイシングしてテープ100又は100’から分離することができる。したがって、薄化のためにダイシング用のテープ以外の保護テープを使用する必要がない。
According to this embodiment, the
以下、本発明の第5実施形態を更に具体化した実施例を説明する。 Examples that further embody the fifth embodiment of the present invention will be described below.
[第1実施例]
第1実施例では、第1接着層17は、紫外光によって接着力が所定レベル以下に低下する材料で構成され、第2接着層15は、熱によって接着力が所定レベル以下に低下する材料で構成される。
[First embodiment]
In the first embodiment, the first
以下、図6を参照しながら第1実施例の半導体チップの製造方法を説明する。まず、図6(a)に示すように、シード基板33としてのシリコン基板上に分離層32として多孔質シリコンを形成する。多孔質シリコン層は、シリコン基板を陽極化成することによって得られる。
Hereinafter, the semiconductor chip manufacturing method of the first embodiment will be described with reference to FIG. First, as shown in FIG. 6A, porous silicon is formed as a
分離性を向上させるためには、高多孔度の多孔質層が必要であり、エピタキシャル成長によって形成される移設デバイス層12’の高品質化のためには、できるだけ低多孔度の多孔質層が必要である。これらの相反する要求を満たすためには、多孔度の異なる2層の多孔質構造が適している。このときの陽極化成条件は以下の通りである。
In order to improve the separability, a porous layer having a high porosity is required, and in order to improve the quality of the
<第1多孔質層(低多孔度層・・・表面側)>
HF濃度:20%
IPA濃度:9%
電流密度:3.mA/cm2
時間:185秒
<第2多孔質層(高多孔度層・・・深さ方向側)>
HF濃度:20%
IPA濃度:9%
電流密度:96.mA/cm2
時間:5秒
以上の条件で陽極化成を実施したところ、表面側に多孔度:約25%、厚さ:1.2μmの多孔質層が形成され、その下に多孔度:約50%、厚さ:0.3μmの多孔質層が形成された。
<First porous layer (low-porosity layer: surface side)>
HF concentration: 20%
IPA concentration: 9%
2. Current density: mA / cm 2
Time: 185 seconds <Second porous layer (high porosity layer: depth direction side)>
HF concentration: 20%
IPA concentration: 9%
Current density: 96. mA / cm 2
Time: Anodization was carried out under the conditions of 5 seconds or more. As a result, a porous layer having a porosity of about 25% and a thickness of 1.2 μm was formed on the surface side, and a porosity of about 50% and a thickness was formed thereunder S: A porous layer of 0.3 μm was formed.
次いで、多孔質層2上にエピタキシャル成長によって移設デバイス層12’を形成した。このときのエピタキシャル成長条件を以下に示す。
Next, a
<水素中ベーク>
水素流量:24slm
温度:950℃
圧力:600Torr
時間:2秒
<エピタキシャル成長>
ソースガス:SiH2Cl2
温度:900℃
流量:160sccm
圧力:80Torr
時間:300秒
以上の条件でエピタキシャル成長したところ、デバイス層12’として約2μmのシリコン層が得られた。
<Bake in hydrogen>
Hydrogen flow rate: 24 slm
Temperature: 950 ° C
Pressure: 600 Torr
Time: 2 seconds <Epitaxial growth>
Source gas: SiH 2 Cl 2
Temperature: 900 ° C
Flow rate: 160sccm
Pressure: 80 Torr
When epitaxial growth was performed under the conditions of time: 300 seconds or more, a silicon layer of about 2 μm was obtained as the
次いで、図6(b)に示すように、移設デバイス層12’上に半導体デバイス12aを作成する。ここで、半導体デバイス12aは、例えば、CMOS、バイポーラトランジスタ、ダイオード、キャパシタ、DRAM等の半導体集積回路、マイクロプロセッサー、及び/又は、ロジックIC等を含みうる。ただし、半導体デバイス12aの種類に制限はない。
Next, as shown in FIG. 6B, a
次いで、図6(c)に示すように、テープ100の第2接着層15を基板10のデバイス層12’に接着する。テープ100は、第1ベース部材18、第1接着層17、第2ベース部材16及び第2接着層15で構成される積層構造を有する。ここで、第1実施例において、第1ベース部材18は、例えば、PVCフィルム等、柔軟かつ紫外光を透過する部材で形成される。第1接着層17は、紫外光を受けることによって接着力が低下する材料で形成される。第2ベース部材16は、例えば、ポリエステル等で構成される。第2ベース部材16は、半導体チップ12cの操作時に半導体チップ12cの損傷を防止するために、高い剛性を有することが好ましく、例えば、50μm以上の厚さを有することが好ましい。第2接着層15は、熱によって接着力が低下する材料で形成される。
Next, as shown in FIG. 6C, the second
次いで、図6(d)に示すように、分離層32を利用して基板10を分割する。この分割によって、テープ100によって支持された薄化基板12’が得られる。このような分割は、例えば、分離層32又はその近傍の側面に流体を打ち込むことによってなされうる。
Next, as shown in FIG. 6D, the
次いで、図6(e)に示すように、ダイサーによって、深さが約3〜5μm、幅が約100μmの溝19を形成する。これによって、薄化基板12’、第2接着層15、第2ベース部材16及び分離層32’は、それぞれ複数の半導体チップ12c、複数のチップ接着層15a及び複数のチップベース部材16aに分割される。
Next, as shown in FIG. 6E, a
溝19は、通常のダイシング方法にしたがって形成することができ、例えば、ブレード、化学エッチング、YAGレーザー、CO2レーザー、エキシマーレーザー等によって行われる。
The
次いで、図6(f)に示すように、第1ベース部材18に対して引張力20を加えて第1ベース部材18を引き伸ばし、半導体チップ12c間の間隔を広げる。これによって、後の工程におけるニードル22による突き当て時に、隣接する半導体チップ13c同士の接触による半導体チップ12cの破損(例えば、クラック、欠け)を防止することができる。
Next, as shown in FIG. 6F, the
次いで、図6(g)に示すように、第1接着層17に第1ベース部材18を介して紫外光21を照射する。これにより、第1接着層17による第1ベース部材18と第2ベース部材16(チップベース部材16a)との接着力が低下して、チップベース部材16aが第1接着層17から容易に剥離可能になる。ここで、例えば、スポットUV装置等を使って第1接着層17に対して局所的に紫外光を照射することによって、ピックアップ対象の半導体チップ12cの部分についてのみ第1接着層17の接着力を弱めることができる。
Next, as shown in FIG. 6G, the first
次いで、図6(g)に示すように、第1ベース部材18の裏側にニードル22を突き当てて、不図示の操作機構によって半導体チップ12cをピックアップする。この際、半導体チップ12cは、チップ接着層15aを介してチップベース部材16aによって支持された状態でピックアップ(すなわち、第1接着層17から分離)される。
Next, as shown in FIG. 6G, the
次いで、図6(h)に示すように、ピックアップされた半導体チップ12cを真空チャック23等の操作機構によって分離層32’aが下になるように支持基板24上に設置する。次いで、チップ接着層15a(第2接着層15)に熱を印加することにより、その接着力を低下させて、図6(i)に示すように、半導体チップ12cからチップベース部材16aを分離する。ここで、例えば、真空チャック23にヒータを設け、このヒータによってチップ接着層15aに対して熱を印加することができる。
Next, as shown in FIG. 6H, the picked-up
次いで、図6(j)に示すように、支持基板24の電極と半導体チップ12cの電極とを接続するワイヤー25をワイヤーボンディングによって形成する。
Next, as shown in FIG. 6J, a
[第2実施例]
第2実施例では、第1接着層17は、第1温度で接着力が所定レベル以下に低下する材料で構成され、第2接着層15は、第2温度よりも高い第2温度で接着力が所定レベル以下に低下する材料で構成されうる。
[Second Embodiment]
In the second embodiment, the first
基板10の作製までの工程(図6(a)、(b))は第1実施例と同様である。 The steps up to the production of the substrate 10 (FIGS. 6A and 6B) are the same as in the first embodiment.
基板10の製造後、図6(c)に示すように、テープ100の第2接着層15を基板10のデバイス層12’に接着する。テープ100は、第1ベース部材18、第1接着層17、第2ベース部材16及び第2接着層15で構成される積層構造を有する。ここで、第2実施例において、第1ベース部材18は、PVCフィルム等、柔軟かつ紫外光を透過する部材で形成される。第1接着層17は、温度(T1)の熱で接着力が低下する材料で形成される。第2ベース部材16は、ポリエステル等で構成される。第2ベース部材16は、半導体チップ12cの操作時に半導体チップ12cの損傷を防止するために、高い剛性を有することが好ましく、例えば、50μm以上の厚さを有することが好ましい。第2接着層15は、温度(T2)の熱で接着力が低下する材料で形成される。ここで、T1<T2である。
After the production of the
次いで、図6(d)に示すように、分離層32を利用して基板10を分割する。この分割によって、テープ100によって支持された薄化基板12’が得られる。このような分割は、例えば、分離層32又はその近傍の側面に流体を打ち込むことによってなされうる。
Next, as shown in FIG. 6D, the
次いで、図6(e)に示すように、ダイサーによって、深さが約3〜5μm、幅が約100μmの溝19を形成する。これによって、薄化基板12’、第2接着層15、第2ベース部材16及び分離層32’は、それぞれ複数の半導体チップ12c、複数のチップ接着層15a及び複数のチップベース部材16aに分割される。
Next, as shown in FIG. 6E, a
溝19は、通常のダイシング方法にしたがって形成することができ、例えば、ブレード、化学エッチング、YAGレーザー、CO2レーザー、エキシマーレーザー等によって行われる。
The
次いで、図6(f)に示すように、第1ベース部材18に対して引張力20を加えて第1ベース部材18を引き伸ばし、半導体チップ12c間の間隔を広げる。これによって、後の工程におけるニードル22による突き当て時に、隣接する半導体チップ13c同士の接触による半導体チップ12cの破損(例えば、クラック、欠け)を防止することができる。
Next, as shown in FIG. 6F, the
次いで、図6(g)に示すように、テープ100に温度(T1)の熱を印加する。これにより、第1接着層17による第1ベース部材18と第2ベース部材16(チップベース部材16a)との接着力が低下して、チップベース部材16aが第1接着層17から容易に剥離可能になる。ここで、テープ100への熱の印加は、例えば、半導体チップ12cをピックアップするための操作機構にヒータを搭載し、このヒータによって行うことができる。このようなヒータを使うことによって、ピックアップ対象の半導体チップ12cの部分についてのみ第1接着層17の接着力を弱めることができる。
Next, as shown in FIG. 6G, heat of temperature (T1) is applied to the
次いで、図6(g)に示すように、第1ベース部材18の裏側にニードル22を突き当てて、不図示の操作機構によって半導体チップ12cをピックアップする。この際、半導体チップ12cは、チップ接着層15aを介してチップベース部材16aによって支持された状態でピックアップ(すなわち、第1接着層17から分離)される。
Next, as shown in FIG. 6G, the
次いで、図6(h)に示すように、ピックアップされた半導体チップ12cを真空チャック23等の操作機構によって半導体デバイス12aの形成面が下になるように、支持基板24上に設置する。次いで、チップ接着層15a(第2接着層15)に温度(T2)の熱を印加することにより、その接着力を低下させて、図6(i)に示すように、半導体チップ12cからチップベース部材16aを分離する。ここで、例えば、真空チャック23にヒータを設け、このヒータによってチップ接着層15aに対して熱を印加することができる。
Next, as shown in FIG. 6H, the picked-up
T1<T2とすることによって、温度(T1)の熱の印加の際に、第2ベース部材16が半導体チップ12cから剥離することを防ぎ、第1ベース部材18のみを選択的に剥離することができる。
By setting T1 <T2, it is possible to prevent the
次いで、図6(j)に示すように、支持基板24の電極と半導体チップ12cの電極とを接続するワイヤー25をワイヤーボンディングによって形成する。
Next, as shown in FIG. 6J, a
[第3実施例]
第3実施例では、第2ベース部材16は、紫外光の透過率が小さい部材として構成され、第1接着層17及び第2接着層15は、ともに紫外光によって接着力が所定レベル以下に低下する材料で構成される。
[Third embodiment]
In the third embodiment, the
基板10の作製までの工程(図6(a)、(b))は第1実施例と同様である。 The steps up to the production of the substrate 10 (FIGS. 6A and 6B) are the same as in the first embodiment.
基板10の製造後、図6(c)に示すように、テープ100の第2接着層15を基板10のデバイス層12’に接着する。テープ100は、第1ベース部材18、第1接着層17、第2ベース部材16及び第2接着層15で構成される積層構造を有する。ここで、第3実施例において、第1ベース部材18層は、PVCフィルム等、柔軟かつ紫外光を透過する部材で形成される。第1ベース部材18は、PVCフィルム等、柔軟かつ紫外光を透過する部材で形成される。第1接着層17及び第2接着層15は、紫外光を受けることによって接着力が低下する材料で形成される。第2ベース部材16は、例えば、ポリエステル等で構成される。第2ベース部材16は、半導体チップ12cの操作時に半導体チップ12cの損傷を防止するために、高い剛性を有することが好ましく、例えば、50μm以上の厚さを有することが好ましい。また、第2ベース部材16は、ポリエステル等の樹脂にTiO2又はZnOの微粒子を塗布することによって紫外光の透過率が十分に下げられている。
After the production of the
次いで、図6(d)に示すように、分離層32を利用して基板10を分割する。この分割によって、テープ100によって支持された薄化基板12’が得られる。このような分割は、例えば、分離層32又はその近傍の側面に流体を打ち込むことによってなされうる。
Next, as shown in FIG. 6D, the
次いで、図6(e)に示すように、ダイサーによって、深さが約3〜5μm、幅が約100μmの溝19を形成する。これによって、薄化基板12’、第2接着層15、第2ベース部材16及び分離層32’は、それぞれ複数の半導体チップ12c、複数のチップ接着層15a及び複数のチップベース部材16aに分割される。
Next, as shown in FIG. 6E, a
溝19は、通常のダイシング方法にしたがって形成することができ、例えば、ブレード、化学エッチング、YAGレーザー、CO2レーザー、エキシマーレーザー等によって行われる。
The
次いで、図6(f)に示すように、第1ベース部材18に対して引張力20を加えて第1ベース部材18を引き伸ばし、半導体チップ12c間の間隔を広げる。これによって、後の工程におけるニードル22による突き当て時に、隣接する半導体チップ13c同士の接触による半導体チップ12cの破損(例えば、クラック、欠け)を防止することができる。
Next, as shown in FIG. 6F, the
次いで、図6(g)に示すように、第1接着層17に第1ベース部材18を介して紫外光21を照射する。これにより、第1接着層17による第1ベース部材18と第2ベース部材16(チップベース部材16a)との接着力が低下して、チップベース部材16aが第1接着層17から容易に剥離可能になる。ここで、例えば、スポットUV装置等を使って第1接着層17に対して局所的に紫外光を照射することによって、ピックアップ対象の半導体チップ12cの部分についてのみ第1接着層17の接着力を弱めることができる。
Next, as shown in FIG. 6G, the first
次いで、図6(g)に示すように、第1ベース部材18の裏側にニードル22を突き当てて、不図示の操作機構によって半導体チップ12cをピックアップする。この際、半導体チップ12cは、チップ接着層15aを介してチップベース部材16aによって支持された状態でピックアップ(すなわち、第1接着層17から分離)される。
Next, as shown in FIG. 6G, the
次いで、図6(h)に示すように、ピックアップされた半導体チップ12cを真空チャック23等の操作機構によって半導体デバイス12aの形成面が下になるように支持基板24上に設置する。次いで、チップ接着層15a(第2接着層15)に紫外光を照射することによってチップ接着層15aの接着力を低下させ、図6(i)に示すように、半導体チップ12cからチップベース部材16aを分離する。
Next, as shown in FIG. 6H, the picked-up
次いで、図6(j)に示すように、支持基板24の電極と半導体チップ12cの電極とを接続するワイヤー25をワイヤーボンディングによって形成する。
Next, as shown in FIG. 6J, a
[第4実施例]
第4実施例では、第2ベース部材16は、紫外光の透過率が小さい部材として構成され、第1接着層17及び第2接着層15は、ともに紫外光によって接着力が所定レベル以下に低下する材料で構成される。
[Fourth embodiment]
In the fourth embodiment, the
基板10の作製までの工程(図6(a)、(b))は第1実施例と同様である。 The steps up to the production of the substrate 10 (FIGS. 6A and 6B) are the same as in the first embodiment.
基板10の製造後、図6(c)に示すように、テープ100の第2接着層15を基板10のデバイス層12’に接着する。テープ100は、第1ベース部材18、第1接着層17、第2ベース部材16及び第2接着層15で構成される積層構造を有する。ここで、第4実施例において、第1ベース部材18は、PVCフィルム等、柔軟かつ紫外光を透過する部材で形成される。第1ベース部材18は、PVCフィルム等、柔軟かつ紫外光を透過する部材で形成される。第1接着層17は、熱で接着力が低下する材料で形成される。第2ベース部材16は、ポリエステル等で構成される。第2ベース部材16は、半導体チップ12cの操作時に半導体チップ12cの損傷を防止するために、高い剛性を有することが好ましく、例えば、50μm以上の厚さを有することが好ましい。紫外光を受けることによって接着力が低下する材料で形成される。
After the production of the
次いで、図6(d)に示すように、分離層32を利用して基板10を分割する。この分割によって、テープ100によって支持された薄化基板12’が得られる。このような分割は、例えば、分離層32又はその近傍の側面に流体を打ち込むことによってなされうる。
Next, as shown in FIG. 6D, the
次いで、図6(e)に示すように、ダイサーによって、深さが約3〜5μm、幅が約100μmの溝19を形成する。これによって、薄化基板12’、第2接着層15、第2ベース部材16及び分離層32’は、それぞれ複数の半導体チップ12c、複数のチップ接着層15a及び複数のチップベース部材16aに分割される。
Next, as shown in FIG. 6E, a
溝19は、通常のダイシング方法にしたがって形成することができ、例えば、ブレード、化学エッチング、YAGレーザー、CO2レーザー、エキシマーレーザー等によって行われる。
The
次いで、図6(f)に示すように、第1ベース部材18に対して引張力20を加えて第1ベース部材18を引き伸ばし、半導体チップ12c間の間隔を広げる。これによって、後の工程におけるニードル22による突き当て時に、隣接する半導体チップ13c同士の接触による半導体チップ12cの破損(例えば、クラック、欠け)を防止することができる。
Next, as shown in FIG. 6F, the
次いで、図6(g)に示すように、テープ100に熱を印加する。これにより、第1接着層17による第1ベース部材18と第2ベース部材16(チップベース部材16a)との接着力が低下して、チップベース部材16aが第1接着層17から容易に剥離可能になる。ここで、テープ100への熱の印加は、例えば、半導体チップ12cをピックアップするための操作機構にヒータを搭載し、このヒータによって行うことができる。このようなヒータを使うことによって、ピックアップ対象の半導体チップ12cの部分についてのみ第1接着層17の接着力を弱めることができる。
Next, heat is applied to the
次いで、図6(g)に示すように、第1ベース部材18の裏側にニードル22を突き当てて、不図示の操作機構によって半導体チップ12cをピックアップする。この際、半導体チップ12cは、チップ接着層15aを介してチップベース部材16aによって支持された状態でピックアップ(すなわち、第1接着層17から分離)される。
Next, as shown in FIG. 6G, the
次いで、図4(f)に示すように、ピックアップされた半導体チップ12cを真空チャック23等の操作機構によって半導体デバイス12aの形成面が下になるように支持基板24上に設置する。次いで、チップ接着層15a(第2接着層15)に紫外光を照射することによってチップ接着層15aの接着力を低下させ、図6(i)に示すように、半導体チップ12cからチップベース部材16aを分離する。
Next, as shown in FIG. 4F, the picked-up
次いで、図6(j)に示すように、支持基板24の電極と半導体チップ12cの電極とを接続するワイヤー25をワイヤーボンディングによって形成する。
Next, as shown in FIG. 6J, a
1 グラインダー
2 半導体デバイス
3、3’ ウェーハ
4 保護テープ
5 ダイシングテープ
6 ダイシング溝
7 引張力
8 真空チャック
9 ニードル
11 グラインダー
12 基板
12’ 薄化基板
12a 半導体デバイス
12c 半導体チップ
13 保護層
14 ステージ(支持体)
15 第2接着層
16 第2ベース部材
17 第1接着層
18 第1ベース部材
19 ダイシング溝
20 引張力
21 紫外光又は熱
22 ニードル
23 真空チャック
24 支持基板
31 グラインダー
32 分離層
33 シード基板
39 プレカット溝
DESCRIPTION OF
15 second
Claims (11)
前記第1ベース部材上に配置された第1接着層と、
前記第1接着層上に配置された第2ベース部材と、
前記第2ベース部材上に配置された第2接着層と、
を備え、
前記第1ベース部材の可塑性が前記第2ベース部材の可塑性よりも大きいことを特徴とするテープ。 A first base member;
A first adhesive layer disposed on the first base member;
A second base member disposed on the first adhesive layer;
A second adhesive layer disposed on the second base member;
With
The tape according to claim 1, wherein the plasticity of the first base member is greater than the plasticity of the second base member.
第1ベース部材と、前記第1ベース部材上に配置された第1接着層と、前記第1接着層上に配置された第2ベース部材と、前記第2ベース部材上に配置された第2接着層とを備えるテープの前記第2接着層と半導体デバイスが形成された薄化基板とが接着された構造を準備する準備工程と、
前記薄化基板、前記第2接着層及び前記第2ベース部材に溝を形成して前記薄化基板、前記第2接着層及び前記第2ベース部材をそれぞれ複数の半導体チップ、複数のチップ接着層及び複数のチップベース部材に分割する分割工程と、
前記第1接着層及び前記第2接着層のうち前記第1接着層の接着力を低下させて、前記半導体チップが前記チップ接着層を介して前記チップベース部材によって支持された状態で前記半導体チップを前記第1ベース部材から分離する分離工程と、
を含むことを特徴とする半導体チップの製造方法。 A method for manufacturing a semiconductor chip, comprising:
A first base member; a first adhesive layer disposed on the first base member; a second base member disposed on the first adhesive layer; and a second disposed on the second base member. A preparation step of preparing a structure in which the second adhesive layer of the tape including the adhesive layer and the thinned substrate on which the semiconductor device is formed are bonded;
Grooves are formed in the thinned substrate, the second adhesive layer, and the second base member so that the thinned substrate, the second adhesive layer, and the second base member are respectively a plurality of semiconductor chips and a plurality of chip adhesive layers. And a dividing step of dividing into a plurality of chip base members,
Of the first adhesive layer and the second adhesive layer, the semiconductor chip is supported in a state where the adhesive force of the first adhesive layer is reduced and the semiconductor chip is supported by the chip base member via the chip adhesive layer. Separating from the first base member;
A method for manufacturing a semiconductor chip, comprising:
半導体デバイスが第1面に形成された基板の前記第1面を支持体によって支持して前記基板を前記基板の第2面側から薄化して前記薄化基板を作成する工程と、
前記薄化基板に前記テープを接着する工程と、
を含むことを特徴とする請求項4又は請求項5に記載の半導体チップの製造方法。 The preparation step includes
Supporting the first surface of the substrate on which the semiconductor device is formed on the first surface by a support, and thinning the substrate from the second surface side of the substrate to create the thinned substrate;
Bonding the tape to the thinned substrate;
The method for manufacturing a semiconductor chip according to claim 4, wherein the method includes:
半導体デバイスが形成されたデバイス層と、前記デバイス層の下に配置された分離層とを有する基板を作製する工程と、
前記デバイス層に前記テープの前記第2接着層を接着する工程と、
前記分離層を利用して前記基板から前記デバイス層を前記薄化基板として分離する工程と、
を含むことを特徴とする請求項4又は請求項5に記載の半導体チップの製造方法。 The preparation step includes
Producing a substrate having a device layer on which a semiconductor device is formed, and an isolation layer disposed under the device layer;
Bonding the second adhesive layer of the tape to the device layer;
Separating the device layer from the substrate as the thinned substrate using the separation layer;
The method for manufacturing a semiconductor chip according to claim 4, wherein the method includes:
第1ベース部材と、前記第1ベース部材上に配置された第1接着層と、前記第1接着層上に配置された第2ベース部材と、前記第2ベース部材上に配置された第2接着層とを備え、前記第2ベース部材が複数のチップベース部材に分割され、前記第2接着層が複数のチップ接着層に分割されたテープの前記第2接着層と半導体デバイスが形成された薄化基板とが接着された構造を準備する準備工程と、
前記薄化基板に溝を形成して、前記薄化基板を各々前記チップ接着層を介して前記チップベース部材によって支持された複数の半導体チップに分割する分割工程と、
前記第1接着層及び前記第2接着層のうち前記第1接着層の接着力を低下させて、前記半導体チップが前記チップ接着層を介して前記チップベース部材によって支持された状態で前記半導体チップを前記第1ベース部材から分離する分離工程と、
を含むことを特徴とする半導体チップの製造方法。 A method for manufacturing a semiconductor chip, comprising:
A first base member; a first adhesive layer disposed on the first base member; a second base member disposed on the first adhesive layer; and a second disposed on the second base member. An adhesive layer, the second base member is divided into a plurality of chip base members, and the second adhesive layer of the tape and the semiconductor device are formed by dividing the second adhesive layer into a plurality of chip adhesive layers A preparation step for preparing a structure in which the thinned substrate is bonded;
A dividing step of forming a groove in the thinned substrate and dividing the thinned substrate into a plurality of semiconductor chips each supported by the chip base member via the chip adhesive layer;
Of the first adhesive layer and the second adhesive layer, the semiconductor chip is supported in a state where the adhesive force of the first adhesive layer is reduced and the semiconductor chip is supported by the chip base member via the chip adhesive layer. Separating from the first base member;
A method for manufacturing a semiconductor chip, comprising:
半導体デバイスが第1面に形成された基板の前記第1面を支持体によって支持して前記基板を前記基板の第2面側から薄化して前記薄化基板を作成する工程と、
前記薄化基板に前記テープを接着する工程と、
を含むことを特徴とする請求項8又は請求項9に記載の半導体チップの製造方法。 The preparation step includes
Supporting the first surface of the substrate on which the semiconductor device is formed on the first surface by a support, and thinning the substrate from the second surface side of the substrate to create the thinned substrate;
Bonding the tape to the thinned substrate;
10. The method for manufacturing a semiconductor chip according to claim 8, wherein the method includes:
半導体デバイスが形成されたデバイス層と、前記デバイス層の下に配置された分離層とを有する基板を作製する工程と、
前記デバイス層に前記テープの前記第2接着層を接着する工程と、
前記分離層を利用して前記基板から前記デバイス層を前記薄化基板として分離する工程と、
を含むことを特徴とする請求項8又は請求項9に記載の半導体チップの製造方法。 The preparation step includes
Producing a substrate having a device layer on which a semiconductor device is formed, and an isolation layer disposed under the device layer;
Bonding the second adhesive layer of the tape to the device layer;
Separating the device layer from the substrate as the thinned substrate using the separation layer;
10. The method for manufacturing a semiconductor chip according to claim 8, wherein the method includes:
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010153812A (en) * | 2008-12-23 | 2010-07-08 | Internatl Business Mach Corp <Ibm> | Method of manufacturing semiconductor structure and the semiconductor structure (method of thinning semiconductor substrate) |
-
2005
- 2005-07-05 JP JP2005196813A patent/JP2007019113A/en not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2010153812A (en) * | 2008-12-23 | 2010-07-08 | Internatl Business Mach Corp <Ibm> | Method of manufacturing semiconductor structure and the semiconductor structure (method of thinning semiconductor substrate) |
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