JP2007018099A - Data transfer controller and electronic equipment - Google Patents
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Abstract
Description
本発明は、データ転送制御装置及び電子機器に関する。 The present invention relates to a data transfer control device and an electronic device.
近年、EMIノイズの低減などを目的としたインターフェースとしてLVDS(Low Voltage Differential Signaling)などの高速シリアル転送のインターフェースが脚光を浴びている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号(Differential Signals)により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。 In recent years, high-speed serial transfer interfaces such as LVDS (Low Voltage Differential Signaling) have attracted attention as interfaces for the purpose of reducing EMI noise. In this high-speed serial transfer, the transmitter circuit transmits serialized data using differential signals, and the receiver circuit differentially amplifies the differential signal to realize data transfer.
一般的な携帯電話機は、電話番号入力や文字入力のためのボタンが設けられる第1の機器部分と、メインLCD(Liquid Crystal Display)やサブLCDやカメラが設けられる第2の機器部分と、第1、第2の機器部分を接続するヒンジなどの接続部分により構成される。従って、第1の機器部分に設けられる第1の基板と、第2の機器部分に設けられる第2の基板との間のデータ転送を、差動信号を用いたシリアル転送により行えば、接続部分を通る配線の本数を減らすことができ、好都合である。 A general mobile phone includes a first device portion provided with buttons for inputting a telephone number and characters, a second device portion provided with a main LCD (Liquid Crystal Display), a sub LCD and a camera, and a second device portion. 1. It is comprised by connection parts, such as a hinge which connects the 2nd apparatus part. Therefore, if the data transfer between the first board provided in the first device portion and the second board provided in the second device portion is performed by serial transfer using a differential signal, the connection portion It is possible to reduce the number of wires passing through the terminal.
ところで、携帯電話機ではバッテリーの消耗を防ぐために低消費電力化が強く要求される。従って、高速シリアル転送を実現するデータ転送制御装置においても、如何にして無駄な電力の消費を防止するかが重要な課題となる。
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、低消費電力化を実現できるデータ転送制御装置及び電子機器を提供することにある。 The present invention has been made in view of the above technical problems, and an object of the present invention is to provide a data transfer control device and an electronic apparatus that can realize low power consumption.
本発明は、相手側データ転送制御装置とシリアルバスを介してデータ転送を行うためのデータ転送制御装置であって、シリアルバスを介して前記相手側データ転送制御装置からデータを受信するトランシーバと、前記トランシーバを制御するリンクコントローラとを含み、前記リンクコントローラは、前記トランシーバからリンククロック信号とリンククロックイネーブル信号とパケットデータを受け、前記リンククロックイネーブル信号がアクティブになった場合に、前記パケットデータが格納されるパケットバッファ回路へのクロック信号の供給を開始し、パケットの解析を行うデータ転送制御装置に関係する。 The present invention is a data transfer control device for performing data transfer with a counterpart data transfer control device via a serial bus, a transceiver for receiving data from the counterpart data transfer control device via a serial bus, A link controller for controlling the transceiver, wherein the link controller receives a link clock signal, a link clock enable signal, and packet data from the transceiver, and when the link clock enable signal becomes active, the packet data The present invention relates to a data transfer control device that starts supplying a clock signal to a stored packet buffer circuit and analyzes a packet.
本発明によれば、トランシーバからリンクコントローラが受けたリンククロックイネーブル信号がアクティブになったことを条件に、パケットバッファ回路へのクロック信号の供給が開始され、パケットの解析が行われる。従ってリンククロックイネーブル信号がアクティブになるまでは、パケットバッファ回路にはクロック信号が供給されないようになるため、無駄な電力の消費を防止できる。そしてパケットバッファ回路は、リンククロックイネーブル信号がアクティブになった後に、供給されたクロック信号に基づいて、パケットデータの格納処理やパケットの解析処理などを行うことができる。従って、シリアルバスを介したシリアル転送のシステムのように、ホストデバイスが直接にデータ転送制御装置に接続されないようなシステムに好適な低消費電力化手法を提供できる。 According to the present invention, on the condition that the link clock enable signal received from the transceiver by the link controller becomes active, the supply of the clock signal to the packet buffer circuit is started and the packet is analyzed. Therefore, the clock signal is not supplied to the packet buffer circuit until the link clock enable signal becomes active, so that wasteful power consumption can be prevented. Then, after the link clock enable signal becomes active, the packet buffer circuit can perform packet data storage processing, packet analysis processing, and the like based on the supplied clock signal. Therefore, it is possible to provide a low power consumption technique suitable for a system in which a host device is not directly connected to a data transfer control device, such as a serial transfer system via a serial bus.
また本発明では、前記トランシーバは、前記リンクコントローラに出力するパケットデータが有効か否かを示すバリッド信号をアクティブにする前のタイミングで、前記リンククロックイネーブル信号をアクティブにするようにしてもよい。 In the present invention, the transceiver may activate the link clock enable signal at a timing before activating a valid signal indicating whether or not packet data output to the link controller is valid.
このようにすれば、クロック信号がパケットバッファ回路に適正に供給された後に、パケットデータがパケットバッファ回路に入力されるようになる。従ってパケットデータをパケットバッファ回路に適正に書き込んで格納できるようになる。 In this way, after the clock signal is properly supplied to the packet buffer circuit, the packet data is input to the packet buffer circuit. Accordingly, the packet data can be properly written and stored in the packet buffer circuit.
また本発明では、前記リンクコントローラは、前記パケットバッファ回路から、前記パケットバッファ回路の処理の終了信号を受け、前記終了信号がアクティブになった場合に、前記パケットバッファ回路へのクロック信号の供給を停止するようにしてもよい。 In the present invention, the link controller receives a processing end signal of the packet buffer circuit from the packet buffer circuit, and supplies the clock signal to the packet buffer circuit when the end signal becomes active. You may make it stop.
このようにすれば、終了信号がアクティブになった後にパケットバッファ回路において無駄に電力が消費されてしまう事態を防止できる。 In this way, it is possible to prevent a situation where power is wasted in the packet buffer circuit after the end signal becomes active.
また本発明では、インターフェースバスに接続されるデバイスとの間のインターフェース処理を行うインターフェース回路を含み、前記リンクコントローラは、パケットの宛先が前記インターフェース回路であるとパケットの解析結果に基づき判断した場合に、前記インターフェース回路へのクロック信号の供給を開始するようにしてもよい。 The present invention further includes an interface circuit that performs an interface process with a device connected to the interface bus, and the link controller determines that the destination of the packet is the interface circuit based on the analysis result of the packet The supply of a clock signal to the interface circuit may be started.
このようにすれば、インターフェース回路がパケットの宛先となった時にインターフェース回路に対してクロック信号が供給されるようになる。従って、パケットの宛先ではないのにインターフェース回路が動作してしまい無駄な電力が消費されてしまう事態を防止できる。 In this way, the clock signal is supplied to the interface circuit when the interface circuit is the destination of the packet. Therefore, it is possible to prevent a situation in which the interface circuit operates and wasteful power is consumed even though it is not the packet destination.
また本発明では、前記リンクコントローラは、前記インターフェース回路から、前記インターフェース回路の処理の終了信号を受け、前記終了信号がアクティブになった場合に、前記インターフェース回路へのクロック信号の供給を停止するようにしてもよい。 In the present invention, the link controller receives a processing end signal of the interface circuit from the interface circuit, and stops supplying a clock signal to the interface circuit when the end signal becomes active. It may be.
このようにすれば、終了信号がアクティブになった後にインターフェース回路において無駄に電力が消費されてしまう事態を防止できる。 In this way, it is possible to prevent a situation where power is wasted in the interface circuit after the end signal becomes active.
また本発明では、データ転送制御装置の制御情報が設定される内部レジスタを有する内部レジスタ回路を含み、前記リンクコントローラは、パケットの宛先が前記内部レジスタであるとパケットの解析結果に基づき判断した場合に、前記内部レジスタ回路へのクロック信号の供給を開始するようにしてもよい。 The present invention also includes an internal register circuit having an internal register in which control information of the data transfer control device is set, and the link controller determines that the destination of the packet is the internal register based on the analysis result of the packet In addition, the supply of the clock signal to the internal register circuit may be started.
このようにすれば、内部レジスタがパケットの宛先となった時に内部レジスタ回路に対してクロック信号が供給されるようになる。従って、パケットの宛先ではないのに内部レジスタ回路が動作してしまい無駄な電力が消費されてしまう事態を防止できる。 In this way, a clock signal is supplied to the internal register circuit when the internal register is the destination of the packet. Therefore, it is possible to prevent a situation in which the internal register circuit operates and wasteful power is consumed even though it is not a packet destination.
また本発明では、前記リンクコントローラは、前記内部レジスタ回路から、前記内部レジスタ回路の処理の終了信号を受け、前記終了信号がアクティブになった場合に、前記内部レジスタ回路へのクロック信号の供給を停止するようにしてもよい。 In the present invention, the link controller receives a processing end signal of the internal register circuit from the internal register circuit, and supplies the clock signal to the internal register circuit when the end signal becomes active. You may make it stop.
このようにすれば、終了信号がアクティブになった後に内部レジスタ回路において無駄に電力が消費されてしまう事態を防止できる。 In this way, it is possible to prevent a situation where power is wasted in the internal register circuit after the end signal becomes active.
また本発明では、インターフェースバスに接続されるデバイスとの間のインターフェース処理を行うインターフェース回路を含み、前記内部レジスタには、前記インターフェース回路から出力されるインターフェース信号の信号形式を規定するためのインターフェース情報が設定されるようにしてもよい。 The present invention also includes an interface circuit that performs an interface process with a device connected to the interface bus, and the internal register defines interface information for defining a signal format of an interface signal output from the interface circuit May be set.
このようにすれば、様々な信号形式のインターフェース信号をインターフェース情報に基づき生成できる。従って、接続されるデバイスの様々なインターフェースに柔軟に対応できるデータ転送制御装置を提供できる。 In this way, interface signals of various signal formats can be generated based on the interface information. Therefore, it is possible to provide a data transfer control device that can flexibly cope with various interfaces of connected devices.
また本発明では、シリアルバスを介して前記相手側データ転送制御装置から転送されるパケットに基づいて、前記内部レジスタに前記インターフェース情報が設定されるようにしてもよい。 In the present invention, the interface information may be set in the internal register based on a packet transferred from the counterpart data transfer control device via a serial bus.
このようにすれば、インターフェース信号の信号形式を詳細に規定するインターフェース情報を、シリアルバスを介して相手側データ転送制御装置から効率的に受信することが可能になる。 In this way, it is possible to efficiently receive interface information that defines the signal format of the interface signal in detail from the counterpart data transfer control device via the serial bus.
また本発明では、シリアルバスを介して前記相手側データ転送制御装置から転送されるパケットが、ポート番号を設定するためのポート番号フィールドを含み、前記リンクコントローラは、前記ポート番号フィールドに設定された前記ポート番号に基づいて、パケットの宛先を決定し、決定された宛先へのクロック信号の供給を開始するようにしてもよい。 In the present invention, a packet transferred from the counterpart data transfer control device via a serial bus includes a port number field for setting a port number, and the link controller is set in the port number field. The destination of the packet may be determined based on the port number, and the supply of the clock signal to the determined destination may be started.
このようにすれば、ポート番号(宛先情報)に基づいて決定された宛先の回路ブロックに対してクロック信号が供給されるようになる。従って、ポート番号で指定される宛先ではないのに回路ブロックが動作してしまい無駄な電力を消費してしまう事態を防止できる。 In this way, the clock signal is supplied to the destination circuit block determined based on the port number (destination information). Therefore, it is possible to prevent a situation in which the circuit block operates and consumes useless power even though it is not the destination specified by the port number.
また本発明は、相手側データ転送制御装置とシリアルバスを介してデータ転送を行うためのデータ転送制御装置であって、シリアルバスを介して前記相手側データ転送制御装置からデータを受信するトランシーバと、前記トランシーバを制御するリンクコントローラと、インターフェースバスに接続されるデバイスとの間のインターフェース処理を行うインターフェース回路と、データ転送制御装置の制御情報が設定される内部レジスタを有する内部レジスタ回路とを含み、前記リンクコントローラは、パケットの宛先が前記インターフェース回路であるとパケットの解析結果に基づき判断した場合には、前記インターフェース回路へのクロック信号の供給を開始し、パケットの宛先が前記内部レジスタであるとパケットの解析結果に基づき判断した場合には、前記内部レジスタ回路へのクロック信号の供給を開始するデータ転送制御装置に関係する。 The present invention also provides a data transfer control device for performing data transfer with a counterpart data transfer control device via a serial bus, and a transceiver for receiving data from the counterpart data transfer control device via a serial bus; A link controller that controls the transceiver, an interface circuit that performs interface processing between devices connected to the interface bus, and an internal register circuit that includes an internal register in which control information of the data transfer control device is set When the link controller determines that the packet destination is the interface circuit based on the analysis result of the packet, the link controller starts supplying a clock signal to the interface circuit, and the packet destination is the internal register. And based on packet analysis results When disconnection is related to the data transfer control device for starting the supply of the clock signal to the internal register circuit.
本発明によれば、パケットの宛先がインターフェース回路であると判断された場合には、インターフェース回路へのクロック信号の供給が開始され、パケットの宛先が内部レジスタであると判断された場合には、内部レジスタ回路へのクロック信号の供給が開始される。従って、パケットの宛先ではないのにインターフェース回路や内部レジスタ回路が動作してしまい無駄な電力を消費してしまう事態を防止できる。 According to the present invention, when it is determined that the destination of the packet is an interface circuit, supply of the clock signal to the interface circuit is started, and when it is determined that the destination of the packet is an internal register, Supply of a clock signal to the internal register circuit is started. Therefore, it is possible to prevent a situation in which the interface circuit or the internal register circuit operates and consumes useless power even though it is not the packet destination.
また本発明は、相手側データ転送制御装置とシリアルバスを介してデータ転送を行うためのデータ転送制御装置であって、シリアルバスを介して前記相手側データ転送制御装置からデータを受信するトランシーバと、前記トランシーバを制御するリンクコントローラとを含み、シリアルバスを介して前記相手側データ転送制御装置から転送されるパケットが、ポート番号を設定するためのポート番号フィールドを含み、前記リンクコントローラは、前記ポート番号フィールドに設定された前記ポート番号に基づいて、パケットの宛先を決定し、決定された宛先へのクロック信号の供給を開始するデータ転送制御装置に関係する。 The present invention also provides a data transfer control device for performing data transfer with a counterpart data transfer control device via a serial bus, and a transceiver for receiving data from the counterpart data transfer control device via a serial bus; A link controller for controlling the transceiver, a packet transferred from the counterpart data transfer control device via a serial bus includes a port number field for setting a port number, and the link controller The present invention relates to a data transfer control device that determines a packet destination based on the port number set in the port number field and starts supplying a clock signal to the determined destination.
本発明によれば、ポート番号(宛先情報)に基づいて決定された宛先の回路ブロックに対してクロック信号が供給されるようになる。従って、ポート番号で指定される宛先ではないのに回路ブロックが動作してしまい無駄な電力を消費してしまう事態を防止できる。従ってシリアルバスを介したシリアル転送のデータ転送制御装置に最適な低消費電力化手法を提供できる。 According to the present invention, a clock signal is supplied to a destination circuit block determined based on a port number (destination information). Therefore, it is possible to prevent a situation in which the circuit block operates and consumes useless power even though it is not the destination specified by the port number. Therefore, it is possible to provide a method for reducing power consumption that is optimal for a data transfer control device for serial transfer via a serial bus.
また本発明は、上記のいずれかに記載のデータ転送制御装置と、通信デバイス、プロセッサ、撮像デバイス、及び表示デバイスの少なくとも1つとを含む電子機器に関係する。 The present invention also relates to an electronic apparatus including any one of the data transfer control apparatuses described above and at least one of a communication device, a processor, an imaging device, and a display device.
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。 Hereinafter, preferred embodiments of the present invention will be described in detail. The present embodiment described below does not unduly limit the contents of the present invention described in the claims, and all the configurations described in the present embodiment are indispensable as means for solving the present invention. Not necessarily.
1.システム構成
図1に本実施形態のデータ転送制御装置(データ転送制御回路)及びそのシステム構成例を示す。本実施形態では図1のホスト側、ターゲット側のデータ転送制御装置10、30を用いることで、いわゆるシステムバス、インターフェースバス間のブリッジ機能を実現している。
1. System Configuration FIG. 1 shows a data transfer control device (data transfer control circuit) of this embodiment and a system configuration example thereof. In the present embodiment, a so-called bridge function between a system bus and an interface bus is realized by using the host-side and target-side data
なおデータ転送制御装置10、30は図1の構成に限定されず、図1の回路ブロックの一部を省略したり、回路ブロック間の接続形態を変更したり、図1とは異なる回路ブロックを追加してもよい。例えばホスト側データ転送制御装置10においてインターフェース回路92を省略したり、ターゲット側データ転送制御装置30においてインターフェース回路110を省略してもよい。またデータ転送制御装置30と表示ドライバ6は2チップ(半導体チップ)で構成してもよいが、1チップで構成することができる。例えばデータ転送制御装置30をIP(Intellectual Property)コアとして用いる場合には、表示ドライバ6の半導体チップにデータ転送制御装置30を、高速シリアルインターフェース回路として内蔵することができる。ホストデバイス5(システムデバイス)とデータ転送制御装置10についても同様に1チップで構成することができる。
The data
ホスト(TX)側データ転送制御装置10とターゲット(RX)側データ転送制御装置30は、例えば差動信号(differntial signals)のシリアルバスを介してパケット転送を行う。より具体的には、シリアルバスの差動信号線(differntial signal lines)を電流駆動又は電圧駆動することによりパケットの送受信を行う。
The host (TX) side data
ホスト側データ転送制御装置10は、ホストデバイス5(CPU、ベースバンドエンジン、表示コントローラ等)との間のインターフェース処理を行うインターフェース回路92を含む。このインターフェース回路92はシステムバス(ホストバス)を介してホストデバイス5に接続される。システムバスは、RGBインターフェースバスとして用いたり、MPU(Micro Processor Unit)インターフェースバスとして用いることができる。RGBインターフェースバスとして用いる場合には、システムバスは、水平同期信号、垂直同期信号、クロック信号、データ信号などの信号線を含むことができる。MPUインターフェースバスとして用いる場合には、システムバスは、データ信号、リード信号、ライト信号、アドレス0信号(コマンド/パラメータ識別信号)、チップセレクト信号などの信号線を含むことができる。
The host-side data transfer
ホスト側データ転送制御装置10は、リンク層の処理を行うリンクコントローラ90(リンク層回路)を含む。このリンクコントローラ90は、シリアルバス(LVDS)を介してターゲット側データ転送制御装置30に転送されるパケット(リクエストパケット、ストリームパケット等)を生成し、生成したパケットを送信する処理を行う。具体的には、送信トランザクションを起動して、生成したパケットの送信をトランシーバ20に指示する。なおシリアルバスは多チャンネル構成であってもよい。
The host-side data transfer
ホスト側データ転送制御装置10は、物理層の処理等を行うトランシーバ20(PHY)を含む。このトランシーバ20は、リンクコントローラ90により指示されたパケットを、シリアルバスを介してターゲット側データ転送制御装置30に送信する。なおトランシーバ20はターゲット側データ転送制御装置30からのパケットの受信を行うこともできる。この場合にはリンクコントローラ90が、受信したパケットを解析して、リンク層(トランザクション層)の処理を行う。ここでトランシーバ20は、トランスミッタ回路とレシーバ回路の少なくとも一方を含むものであり、例えばレシーバ回路を含まない構成としてもよい。
The host-side data transfer
ターゲット側データ転送制御装置30は、物理層の処理等を行うトランシーバ40(PHY)を含む。このトランシーバ40は、シリアルバスを介してホスト側データ転送制御装置10からのパケットを受信する。なおトランシーバ40はホスト側データ転送制御装置10へのパケットの送信を行うこともできる。この場合にはリンクコントローラ100が、送信するパケットを生成し、生成したパケットの送信を指示する。ここでトランシーバ40は、レシーバ回路とトランスミッタ回路の少なくとも一方を含むものであり、例えばトランスミッタ回路を含まない構成としてもよい。
The target-side data transfer
ターゲット側データ転送制御装置30はリンクコントローラ100(リンク層回路)を含む。このリンクコントローラ100は、ホスト側データ転送制御装置10からのパケットの受信処理を行い、受信したパケットを解析するリンク層(トランザクション層)の処理を行う。
The target-side data transfer
ターゲット側データ転送制御装置30は、表示パネル7(LCD等)を駆動する表示ドライバ6(広義にはデバイス)との間のインターフェース処理を行うインターフェース回路110を含む。このインターフェース回路110は、各種のインターフェース信号を生成して、インターフェースバスに出力する。このインターフェース回路110は、RGBインターフェース回路、MPUインターフェース回路、或いはシリアルインターフェース回路(広義には第1〜第Nのインターフェース回路)などを含むことができる。なおインターフェース回路110が、カメラデバイスやサブLCDなどのデバイスとの間のインターフェース処理を行うようにしてもよい。
The target-side data transfer
ホスト側(ホストデバイス5)のシステムバスがRGBインターフェースバスとして用いられる場合には、ターゲット側(表示ドライバ6)のインターフェースバスもRGBインターフェースバスとして用いられる。そしてインターフェース回路110(RGBインターフェース回路)は、RGB用のインターフェース信号を生成して表示ドライバ6(表示ドライバ回路)に出力する。またホスト側のシステムバスがMPUインターフェースバスとして用いられる場合には、ターゲット側のインターフェースバスもMPUインターフェースバスとして用いられる。そしてインターフェース回路110(MPUインターフェース回路)は、MPU用のインターフェース信号を生成して表示ドライバ6に出力する。なおホスト側とターゲット側のインターフェースバスのインターフェース形式を異ならせてもよい。例えばホスト側のシステムバスをRGBインターフェースバスに設定し、ターゲット側のインターフェースバスをMPUインターフェースバスに設定したり、ホスト側のシステムバスをMPUインターフェースバスに設定し、ターゲット側のインターフェースバスをRGBインターフェースバスに設定してもよい。
When the system bus on the host side (host device 5) is used as the RGB interface bus, the interface bus on the target side (display driver 6) is also used as the RGB interface bus. The interface circuit 110 (RGB interface circuit) generates RGB interface signals and outputs them to the display driver 6 (display driver circuit). When the host-side system bus is used as the MPU interface bus, the target-side interface bus is also used as the MPU interface bus. The interface circuit 110 (MPU interface circuit) generates an MPU interface signal and outputs it to the
以上のようなインターフェース回路92、110を設けることで、本実施形態ではホスト側のシステムバスとターゲット側のインターフェースバスとの間のバスブリッジ機能を実現している。即ちシステムバスがRGBインターフェースバスとして用いられる場合には、ホストデバイス5が出力したRGBインターフェース信号を、差動信号のシリアルバスを介したパケット転送によりターゲット側に伝える。そしてターゲット側のインターフェース回路110が、ホスト側からのRGBインターフェース信号に応じたRGBインターフェース信号を表示ドライバ6に出力する。またシステムバスがMPUインターフェースバスとして用いられる場合には、ホストデバイス5が出力したMPUインターフェース信号を、差動信号のシリアルバスを介したパケット転送によりターゲット側に伝える。そしてターゲット側のインターフェース回路110が、ホスト側からのMPUインターフェース信号に応じたMPUインターフェース信号を表示ドライバ6に出力する。
By providing the
具体的には、ターゲット側のデータ転送制御装置30の内部レジスタ回路348が有する内部レジスタ350には、インターフェース回路110から出力されるインターフェース信号の信号形式(出力フォーマット)を規定するためのインターフェース情報などが記憶される。即ち、内部レジスタ350には、インターフェース信号の信号レベルが変化するタイミングを特定するためのタイミング情報などが記憶される。この場合、ホスト側のデータ転送制御装置10の内部レジスタ回路248が有する内部レジスタ250に記憶される情報のうち、ターゲット側に必要な情報が、シリアルバスを介してターゲット側に転送されて、ターゲット側の内部レジスタ350に書き込まれる。即ちターゲット側の内部レジスタ350はホスト側の内部レジスタ250のサブセット(シャドウレジスタ)になっている。そしてインターフェース回路110は、ターゲット側の内部レジスタ350に設定されたタイミング情報に基づいて、このタイミング情報に従ったタイミングで信号レベルが変化するインターフェース信号(インターフェース制御信号、データ信号)を生成して出力する。
Specifically, the internal register 350 included in the
更に具体的には、ホストデバイス5は、データ転送に先だって、初期設定としてインターフェース信号のタイミング情報をホスト側の内部レジスタ250に設定する。そしてホストデバイス5は、ホスト側の内部レジスタ250に含まれるレジスタ転送スタートレジスタを用いて、レジスタ転送のスタートを指示する。すると、ホスト側の内部レジスタ250に書き込まれたインターフェース信号のタイミング情報が、シリアルバスを介してホスト側データ転送制御装置10からターゲット側データ転送制御装置30にパケット転送される。そして転送されたタイミング情報は、ターゲット側の内部レジスタ350に書き込まれる。
More specifically, the
このような初期設定の後、ホストデバイス5は、ホスト側の内部レジスタ250のポートライトレジスタにデータ(コマンド、パラメータ)を書き込む。すると、シリアルバスを介してホスト側データ転送制御装置10からターゲット側データ転送制御装置30に対して、データフィールドにデータ(パケットデータ)が設定されたパケットが送信される。すると、インターフェース回路110は、ターゲット側の内部レジスタ350に設定されたタイミング情報に従ったタイミングで、パケットに設定されたデータの信号を含むインターフェース信号をインターフェースバスに出力する。
After such initial setting, the
例えば図2(A)(B)にRGBインターフェース信号の信号波形例を示す。このRGBインターフェース信号はインターフェース回路110が含むRGBインターフェース回路により生成される。図2(A)(B)において、FPFRAMEは垂直同期信号、FPLINEは水平同期信号、FPDAT[17:0]はRGBデータ信号、FPDRDYはデータレディ信号、FPSHIFTはクロック信号(ピクセルクロック)である。これらの信号はRGBバスのインターフェース信号である。
For example, FIGS. 2A and 2B show signal waveform examples of the RGB interface signal. This RGB interface signal is generated by an RGB interface circuit included in the
図2(A)に示すように、信号FPFRAMEがアクティブになり、信号FPLINEが所与の回数だけアクティブになると、非表示期間(フロントポーチ)から表示期間に切り替わり、1ライン(1走査ライン)目のデータ信号FPDAT[17:0]が出力される。そして全てのラインのデータ信号が出力されると、表示期間から非表示期間(バックポーチ)に切り替わる。 As shown in FIG. 2A, when the signal FPFRAME becomes active and the signal FPLINE becomes active for a given number of times, the display period is switched from the non-display period (front porch) to the first line (one scan line). Data signal FPDAT [17: 0] is output. When the data signals of all lines are output, the display period is switched to the non-display period (back porch).
図2(B)は、1ライン分のデータ信号が転送される様子を拡大して示した信号波形図である。1ライン分のデータ信号FPDATA[17:0]の各ビットは、信号FPDRDYがアクティブになった後、クロック信号FPSHIFTの例えば立ち上がりエッジに同期して出力される。 FIG. 2B is a signal waveform diagram showing in an enlarged manner how data signals for one line are transferred. Each bit of the data signal FPDATA [17: 0] for one line is output in synchronization with, for example, the rising edge of the clock signal FPSHIFT after the signal FPDRDY becomes active.
本実施形態では、図2(A)におけるt1=VT、t2=VPW、t3=VDPS、t4=VDPが、タイミング情報(広義にはインターフェース情報)としてターゲット側の内部レジスタ350に設定される。また図2(B)におけるt2=HT、t3=HPW、t4=HDPS、t5=HDPが、タイミング情報(インターフェース情報)として内部レジスタ350に設定される。ここで、HT(Horizontal Total)は水平同期期間の長さである。HDP(Horizontal Display Period)は水平同期期間における表示期間の長さである。HDPS(Horizontal Display Period Start positon)は水平同期期間における表示期間の開始ポジションである。HPW(Horizontal Pulse Width)は水平同期信号のパルス幅である。VT(Vertical Total)は垂直同期期間の長さである。VDP(Vertical Display Period)は垂直同期期間における表示期間の長さである。VDPS(Vertical Display Period Start positon)は垂直同期期間における表示期間の開始ポジションである。VPW(Vertical Pulse Width)は垂直同期信号のパルス幅である。 In this embodiment, t1 = VT, t2 = VPW, t3 = VDPS, and t4 = VDP in FIG. 2A are set in the internal register 350 on the target side as timing information (interface information in a broad sense). Also, t2 = HT, t3 = HPW, t4 = HDPS, and t5 = HDP in FIG. 2B are set in the internal register 350 as timing information (interface information). Here, HT (Horizontal Total) is the length of the horizontal synchronization period. HDP (Horizontal Display Period) is the length of the display period in the horizontal synchronization period. HDPS (Horizontal Display Period Start positon) is the start position of the display period in the horizontal synchronization period. HPW (Horizontal Pulse Width) is the pulse width of the horizontal synchronizing signal. VT (Vertical Total) is the length of the vertical synchronization period. VDP (Vertical Display Period) is the length of the display period in the vertical synchronization period. VDPS (Vertical Display Period Start positon) is the start position of the display period in the vertical synchronization period. VPW (Vertical Pulse Width) is the pulse width of the vertical synchronizing signal.
本実施形態ではこれらのタイミング情報(HT、HDP、HDPS、HPW、VT、VDP、VDPS、VPW)が、初期設定時に、ホストデバイス5によりホスト側の内部レジスタ250に書き込まれる。その後、これらのタイミング情報がシリアルバスを介してターゲット側に送信され、ターゲット側の内部レジスタ350に書き込まれる。このようなタイミング情報(インターフェース情報)を用いれば、図2(A)(B)に示すようなRGBインターフェース信号の自動生成を容易に実現できる。ここでHT、HDP、HDPS、HPW、VT、VDP、VDPS、VPWの全てを、任意な値に設定可能なタイミング情報として内部レジスタ350に記憶しておく必要はなく、これらの一部を固定値にしてもよい。例えばHPWやVPWを固定値にして、タイミング情報として内部レジスタ350に記憶しないようにしてもよい。
In the present embodiment, these timing information (HT, HDP, HDPS, HPW, VT, VDP, VPPS, VPW) is written into the
図3(A)(B)にMPUインターフェース信号(パラレルインターフェース信号)の波形例を示す。図3(A)はタイプ80のMPU(パラレル)インターフェース信号の波形例であり、図3(B)はタイプ68のMPUインターフェース信号の波形例である。これらのMPUインターフェース信号はインターフェース回路110が含むMPUインターフェース回路により生成される。図3(A)(B)において、FPCS1、FPCS2はチップセレクト信号であり、FPA0はコマンド(アドレス)とパラメータ(データ)の識別信号であるアドレス0信号であり、FPFRAMEはライト信号であり、FPDAT[17:0]はデータ信号である。なおFPFRAMEは図3(A)(B)のRGBインターフェースでは垂直同期信号として用いられている。また本実施形態ではFPLINEについては、RGBインターフェースでは水平同期信号として用いられ、MPUインターフェースではリード信号として用いる。このように本実施形態では、信号線(端子数)の本数を少なくするために、インターフェースバスの各信号線を、異なる種類のインターフェース信号で共用(多重化)している。
3A and 3B show waveform examples of the MPU interface signal (parallel interface signal). FIG. 3A is a waveform example of a type 80 MPU (parallel) interface signal, and FIG. 3B is a waveform example of a type 68 MPU interface signal. These MPU interface signals are generated by an MPU interface circuit included in the
本実施形態では、図3(A)(B)のMPUインターフェース信号の信号形式を規定するインターフェース情報が、内部レジスタ350に設定される。具体的には例えばMPUインターフェースのタイプ(タイプ80なのかタイプ68なのか)や、パラメータ/コマンドの極性や、データ方向や、データフォーマット(ビット数)などのインターフェース情報が、内部レジスタ350に設定される。 In the present embodiment, interface information that defines the signal format of the MPU interface signal of FIGS. 3A and 3B is set in the internal register 350. Specifically, for example, interface information such as MPU interface type (type 80 or type 68), parameter / command polarity, data direction, and data format (number of bits) is set in the internal register 350. The
なおインターフェース回路110は、図2(A)(B)のRGBインターフェース信号と図3(A)(B)のMPUインターフェース信号のいずれか一方だけを生成するものであってもよい。或いはRGBインターフェース信号やMPUインターフェース信号以外のインターフェース信号(例えばシリアルインターフェース信号)を生成するようにしてもよい。
Note that the
また以下では説明の簡素化のために、ホスト側のデータ転送制御装置10がターゲット側のデータ転送制御装置30にリクエストパケットを送信する場合の本実施形態の構成及び動作を説明するが、ターゲット側のデータ転送制御装置30がホスト側のデータ転送制御装置10にリクエストパケットを送信する場合の構成及び動作も同様である。
In addition, for simplification of description, the configuration and operation of this embodiment when the host-side data transfer
2.パケットフォーマット
図4(A)〜図5(B)に、本実施形態のデータ転送制御装置により転送されるパケットのフォーマット例を示す。
2. Packet Format FIGS. 4A to 5B show a format example of a packet transferred by the data transfer control device of this embodiment.
図4(A)のライトリクエストパケットは、データ(コマンド)のライトを要求するためのパケットである。図4(B)のリードリクエストパケットは、データのリードを要求するためのパケットである。このリードリクエストパケットは、図4(A)のライトリクエストパケットのデータ/パラメータのフィールドに代えて、リードデータ要求サイズのフィールドを有しており、それ以外はライトリクエストパケットと同様である。 The write request packet in FIG. 4A is a packet for requesting data (command) write. The read request packet in FIG. 4B is a packet for requesting data read. This read request packet has a read data request size field instead of the data / parameter field of the write request packet of FIG. 4A, and is otherwise the same as the write request packet.
図5(A)のレスポンスパケットは、図4(B)のリードリクエストパケットに対してそのレスポンスを返すためのパケットである。このレスポンスパケットでは、データ/パラメータのフィールドに、レスポンスとして返されるデータ/パラメータが設定(挿入)される。 The response packet in FIG. 5A is a packet for returning the response to the read request packet in FIG. In this response packet, the data / parameter returned as a response is set (inserted) in the data / parameter field.
図5(B)のアクノリッジパケット(ハンドシェークパケット)は、アクノリッジメント(ACK)やネガティブアクノリッジメント(NACK)を送信するためのパケットである。このアクノリッジパケットには、データ/パラメータのフィールドは設けられていない。 The acknowledge packet (handshake packet) in FIG. 5B is a packet for transmitting an acknowledgment (ACK) or a negative acknowledgment (NACK). This acknowledge packet is not provided with a data / parameter field.
リクエストパケット(ライトリクエストパケット、リードリクエストパケット)が有する応答要求フィールドは、アクノリッジパケット(ACK、NACK)によるハンドシェーク転送を行うか否かを通知するためのフィールドである。例えば応答要求フィールドの応答要求値(応答要求フラグ)が「0」である場合にはアクノリッジパケットが不要であることを示し、「1」である場合にはアクノリッジパケットが必要であることを示す。 The response request field included in the request packet (write request packet, read request packet) is a field for notifying whether or not to perform handshake transfer using an acknowledge packet (ACK, NACK). For example, when the response request value (response request flag) in the response request field is “0”, it indicates that an acknowledge packet is not required, and when it is “1”, it indicates that an acknowledge packet is required.
パケットタイプフィールドはパケットのタイプを通知するためのフィールドである。本実施形態ではパケットのタイプとして、ライトリクエストパケット、リードリクエストパケット、レスポンスパケット、アクノリッジパケットなどが用意されている。ラベルフィールドは、現在のトランザクションを他のトランザクションと識別するためのラベルを設定するためのフィールドである。リトライフィールドは、現在のトランザクションがリトライを行っているか否かを示すためのフィールドである。アドレスサイズフィールドは、アドレス/コマンドフィールドに設定されるアドレス(コマンド)のサイズを通知するためのフィールドである。 The packet type field is a field for notifying the packet type. In this embodiment, a write request packet, a read request packet, a response packet, an acknowledge packet, and the like are prepared as packet types. The label field is a field for setting a label for distinguishing the current transaction from other transactions. The retry field is a field for indicating whether or not the current transaction is retrying. The address size field is a field for notifying the size of the address (command) set in the address / command field.
データレングスフィールドは、データレングスを通知するためのフィールドである。アドレス/コマンドフィールドは、アドレス(コマンド)を通知するためのフィールドである。CPフィールドはデータのパケット分割を指示するためのフィールドである。A+フィールドはアドレス自動更新モードを設定するためのフィールドであり、A+サイズフィールドはアドレスの自動更新サイズ(自動更新回数)を設定するためのフィールドである。 The data length field is a field for notifying the data length. The address / command field is a field for notifying an address (command). The CP field is a field for instructing data packet division. The A + field is a field for setting the address automatic update mode, and the A + size field is a field for setting the address automatic update size (automatic update count).
ポート番号フィールドは、パケットの宛先であるポート番号(トランザクションの実行先)を指示するためのフィールドである。データ/パラメータフィールドはパケットデータ(ライトデータ、パラメータ)を設定(挿入)するためのフィールドである。 The port number field is a field for designating a port number (transaction execution destination) that is a packet destination. The data / parameter field is a field for setting (inserting) packet data (write data, parameters).
リンクコントローラ100は、受信したパケットを解析し、パケットのポート番号フィールドに設定されたポート番号(宛先情報)に基づいて、データ/パラメータフィールドに設定されたパケットデータの宛先を決定する。そして決定された宛先(インターフェース回路110、内部レジスタ350等)に対してパケットデータを転送するための処理を行う。
The
リードデータ要求サイズフィールドは、レスポンスパケットにより返信されるデータのデータレングスを指定するためのフィールドである。CRCフィールドは、パケットのヘッダ及びデータのエラーチェックのためのフィールドである。 The read data request size field is a field for designating the data length of data returned by the response packet. The CRC field is a field for checking a packet header and data error.
レスポンスパケットのデータ/パラメータフィールドは、リードリクエストパケットにより要求されたパケットデータ(リードデータ)を設定(挿入)するためのフィールドである。例えばリードリクエストパケットを相手デバイスに送信すると、相手デバイスは、リードリクエストパケットに対応するパケットデータをレスポンスパケットのデータ/パラメータフィールドに設定して送信する。 The data / parameter field of the response packet is a field for setting (inserting) packet data (read data) requested by the read request packet. For example, when a read request packet is transmitted to the counterpart device, the counterpart device transmits packet data corresponding to the read request packet in the data / parameter field of the response packet.
アクノリッジパケットの応答コードフィールドは、受信したパケットの受信状況を通知するためのフィールドである。例えば応答コード値が「F」である場合には、受信が成功したことを示し、応答コード値が「0」である場合には、受信が失敗したことを示す。 The response code field of the acknowledge packet is a field for notifying the reception status of the received packet. For example, when the response code value is “F”, it indicates that the reception has been successful, and when the response code value is “0”, it indicates that the reception has failed.
3.データ転送制御装置の構成
データ転送制御装置が組み込まれる携帯電話機等の電子機器では、消費電力の低減が強く要求される。従って、データ転送制御装置においても、例えばクロック信号のオン、オフ等を制御して低消費電力化を実現することが望まれる。
3. Configuration of Data Transfer Control Device Electronic devices such as cellular phones in which the data transfer control device is incorporated are strongly required to reduce power consumption. Therefore, it is desirable for the data transfer control device to realize low power consumption by controlling, for example, on / off of a clock signal.
例えば図6(A)の比較例では、クロック制御用のレジスタ402を用意し、ホストCPU400がレジスタ402の設定値を書き換えることで、各回路ブロック404、406に供給するクロック信号のオン、オフを制御する。また図6(B)の比較例では、チップの動作モード設定用のレジスタ410の設定値によって、クロック制御回路412が、それぞれの動作モード毎に、各回路ブロック414、416、418に供給するクロック信号のオン、オフを制御する。
For example, in the comparative example of FIG. 6A, the
しかしながら図6(A)(B)の比較例では、ホストCPU400からのレジスタ設定が必要である。従ってホストCPU400に直接に接続されないシステム構成においては、チップ内部の各回路ブロックのクロック制御を実現できない。即ち図6(A)(B)の比較例は、図1のように高速シリアルバスでデータ転送制御装置が接続されるシステム構成には不向きであるという課題がある。 However, in the comparative example of FIGS. 6A and 6B, register setting from the host CPU 400 is necessary. Therefore, in a system configuration that is not directly connected to the host CPU 400, clock control of each circuit block in the chip cannot be realized. That is, the comparative example of FIGS. 6A and 6B has a problem that it is not suitable for a system configuration in which a data transfer control device is connected by a high-speed serial bus as shown in FIG.
以上のような課題を解決する本実施形態のデータ転送制御装置の構成例を図7に示す。なお図7の回路ブロックの一部を省略したり、回路ブロック間の接続形態を変更したり、図7とは異なる他の回路ブロックを追加してもよい。 FIG. 7 shows a configuration example of the data transfer control device of this embodiment that solves the above-described problems. 7 may be omitted, the connection form between the circuit blocks may be changed, or another circuit block different from that in FIG. 7 may be added.
図7において、物理層のアナログ回路を含むトランシーバ40は、シリアルバスを介してホスト側データ転送制御装置10から送信されたパケット(データ)を受信する。なおトランシーバ40は、シリアルバスを介してホスト側データ転送制御装置10に対してパケットを送信することもできる。このトランシーバ40は、リンクコントローラ100との間のインターフェース処理を行うリンクインターフェース回路49を含む。
In FIG. 7, a
リンクコントローラ100は、リンク層(トランザクション層)の処理を行い、トランシーバ40を制御する。このリンクコントローラ100は、トランシーバ40との間のインターフェース処理を行うトランシーバインターフェース回路102と、パケットデータが格納されるパケットバッファ回路104を含む。
The
トランシーバインターフェース回路102はクロック制御回路103を含む。ここでクロック制御回路103は、クロック信号のイネーブル制御や各回路ブロックへのクロック信号の供給や停止の制御などを行う。
The
パケットバッファ回路104は、パケットバッファ105、106、マルチプレクサ107、パケット解析回路108、パケット生成回路109を含む。
The
ここでパケットバッファ105は、シリアルバスを介して受信したパケットのデータが書き込まれる受信用のバッファである。またパケットバッファ106は、シリアルバスを介して送信されるべきパケットのデータが書き込まれる送信用のバッファである。トランシーバインターフェース回路102からの受信パケットのデータはマルチプレクサ107を介してパケットバッファ105に書き込まれる。またパケットバッファ106からの送信パケットのデータはマルチプレクサ107を介してトランシーバインターフェース回路102に出力される。
Here, the
パケット解析回路108は、シリアルバスを介して受信したパケットの解析を行う。具体的には受信したパケットのヘッダとデータを分離して、ヘッダを抽出する。そして応答要求フィールドを解析して、応答要求が必要か否かを判断したり、パケットタイプフィールドを解析して、受信したパケットのタイプ(ライトリクエストパケット、リードリクエストパケット等)を判断する。またアドレスサイズフィールドを解析して、アドレス/コマンドフィールドに設定されるアドレスのサイズを判断したり、ポート番号フィールドを解析して、パケット(パケットデータ)の宛先(ポート番号)を決定する。
The
パケット生成回路109は、シリアルバスを介して送信するパケットの生成を行う。具体的には、送信するパケットのヘッダを生成し、ヘッダとデータを結合してパケットを組み立てる。この場合に、送信するパケットのタイプに応じたヘッダを生成する。
The
インターフェース回路110は、インターフェースバスに接続される表示ドライバ6(広義にはデバイス)との間のインターフェース処理を行う。インターフェース回路110が含む信号ジェネレータ112は、図2(A)〜図3(B)で説明したように、リンクコントローラ100からのパケットデータや、インターフェース情報(タイミング情報)などに基づいて、インターフェース信号(例えばMPUインターフェース信号)を生成する。そして生成されたインターフェース信号はインターフェースバスを介して表示ドライバ6に出力される。
The
内部レジスタ回路348はレジスタ転送回路349(レジスタ制御回路)と内部レジスタ350を含む。ここでレジスタ転送回路349は、内部レジスタ350に設定される情報の転送処理を行う。具体的にはパケットバッファ回路104に格納されたパケットデータ(パケット情報)を内部レジスタ350に転送する処理などを行う。
The
内部レジスタ350は、各種の制御レジスタやステータスレジスタを含み、データ転送制御装置30の制御情報等が設定される。具体的には内部レジスタ350には、インターフェース回路110から出力されるインターフェース信号の信号形式(出力フォーマット)を規定するためのインターフェース情報などが設定(記憶)される。このインターフェース情報は、シリアルバスを介してホスト側データ転送制御装置10から転送されるパケットに基づいて、内部レジスタ350に設定される。
The internal register 350 includes various control registers and status registers, and control information of the data
図7に示すようにリンクコントローラ100は、トランシーバ40からLINKCLK、LINKCLKEN、RXDATAを受ける。またRXCODE、RXVALIDも受ける。具体的には、トランシーバ40が含むリンクインターフェース回路49が、これらの信号LINKCLK、LINKCLKEN、RXDATA、RXCODE、RXVALIDを出力し、リンクコントローラ100が含むトランシーバインターフェース回路102がこれらの信号を受ける。
As shown in FIG. 7, the
ここでリンククロック信号LINKCLKは、トランシーバ40がリンクコントローラ100に供給するシステムクロック信号である。またリンククロックイネーブル信号LINKCLKENは、リンククロック信号LINKCLKのイネーブル/ディスエーブル(オン/オフ)を制御する信号である。
Here, the link clock signal LINKCLK is a system clock signal that the
またパケットデータであるRXDATAは、シリアルバスにおいて8B/10B等により符号化された受信データを復号化してトランシーバ40がリンクコントローラ100に出力する8ビットのパラレル受信データである。RXCODEは、8B/10B符号化方式等で規定される特殊コードをトランシーバ40が検出したことを、トランシーバ40がリンクコントローラ100に通知するための信号である。このRXDODEとしては、プリアンブル検出、パワーダウン検出、転送方向切り替え要求受信などを知らせるコードがある。バリッド信号RXVALIDは、トランシーバ40からリンクコントローラ100に出力されるパケットデータRXDATAやRXCODEが有効か否かを示す信号である。即ち有効なパケットデータのスタートからエンドまでを示す信号である。
RXDATA, which is packet data, is 8-bit parallel received data that the
トランシーバ40は、ホスト側データ転送制御装置10から、いつパケットが送られてくるか分からないため、パワーダウンモード期間等以外はクロック信号により常に動作している。具体的にはトランシーバ40は、ホスト側データ転送制御装置10からシリアルバスを介して差動クロック信号(CLK+、CLK−)を受信し、この差動クロック信号により得られるクロック信号により常に動作している。そしてトランシーバ40は、ホスト側データ転送制御装置10からシリアルバスを介してパケットを受信すると、パケットデータRXDATAやRXCODEをリンクコントローラ100に渡す際に、リンククロックイネーブル信号LINKCLKENをアクティブ(例えばハイレベル)にする。なお後述するようにトランシーバ40は、バリッド信号RXVALIDをアクティブにする前のタイミングで、リンククロックイネーブル信号LINKCLKENをアクティブにする。
Since the
そしてリンクコントローラ100は、リンククロックイネーブル信号LINKCLKENがアクティブになった場合に、パケットデータが格納されるパケットバッファ回路104へのクロック信号BUFCLKの供給を開始し、パケットの解析を行う。
When the link clock enable signal LINKCLKEN becomes active, the
即ちトランシーバ40がパケットを受信して、パケットデータがパケットバッファ回路104に入力されるまでは、パケットデータの格納処理やパケットの解析処理は不要である。一方、トランシーバ40は、ホスト側からクロックを供給されて、常に動作している。そこで本実施形態ではトランシーバ40が、パケットを受信した後、リンクコントローラ100にパケットデータRXDATAを出力する前に(RXVALIDがアクティブになる前に)、LINKCLKENをアクティブにして、クロック信号LINKCLKの供給を開始するようにしている。こうすれば、パケットが受信される前は、パケットバッファ回路104はクロック信号BUFCLKに基づき動作しなくて済むため、低消費電力化を実現できる。またパケットバッファ回路104は、パケット受信後、パケットデータRXDATAが入力される前までには、クロック信号LINKCLKが供給されて、動作可能な状態になる。従って低消費電力化を図りながらも、適正なパケットデータの格納処理やパケットの解析処理を実現できるようになる。
That is, until the
リンクコントローラ100は、パケットバッファ回路104から、パケットバッファ回路104の処理(パケットデータの格納処理等)の終了信号BUFENDを受ける。そして終了信号BUFENDがアクティブになった場合(BUFENDのパルスが入力された場合)に、パケットバッファ回路104へのクロック信号BUFCLKの供給を停止する。
The
即ちパケットバッファ回路104の処理が終了したか否かについては、パケットバッファ回路104自身は知っている。従って、パケットバッファ回路104からの終了信号BUFENDに基づいて、クロック信号BUFCLKの供給を停止すれば、自律的なクロックの停止制御を実現でき、リンクコントローラ100(クロック制御回路103)の処理の簡素化を図れる。
That is, the
またリンクコントローラ100は、パケットの宛先(ポート番号)がインターフェース回路110であるとパケットの解析結果(ポート番号フィールドの解析結果)に基づき判断した場合に、インターフェース回路110へのクロック信号IFCLKの供給を開始する。
When the
即ち図1のようなシリアル転送のシステムでは、ホストデバイス5をデータ転送制御装置30に直接接続することはできないため、図6(A)(B)の比較例のような手法は実現できない。この点、本実施形態では受信パケットに含まれる情報(ポート番号等のパケットの解析結果)に基づいて、パケットの宛先を判断し、その宛先の回路ブロックに対して、その回路ブロックを動作させるためのクロック信号の供給を開始している。従って図1のようなシリアル転送のシステムにおいても、クロック信号の制御による装置の低消費電力化を実現でき、シリアル転送のシステムに最適な低消費電力化手法を提供できる。
That is, in the serial transfer system as shown in FIG. 1, since the
リンクコントローラ100は、インターフェース回路110から、インターフェース回路110の処理(インターフェース信号の生成処理等)の終了信号IFENDを受ける。そして終了信号IFENDがアクティブになった場合(IFENDのパルスが入力された場合)に、インターフェース回路110へのクロック信号IFCLKの供給を停止する。
The
またリンクコントローラ100は、パケットの宛先(ポート番号)が内部レジスタ350であるとパケットの解析結果(ポート番号フィールドの解析結果)に基づき判断した場合には、内部レジスタ回路348(レジスタ転送回路349)へのクロック信号TRNSCLKの供給を開始する。
When the
そしてリンクコントローラ100は、内部レジスタ回路348から、内部レジスタ回路348の処理(レジスタアクセス処理等)の終了信号BUFENDを受ける。そして終了信号BUFENDがアクティブになった場合(BUFENDのパルスが入力された場合)に、内部レジスタ回路348へのクロック信号TRNSCLKの供給を停止する。
The
以上のように本実施形態では、リンクコントローラ100は、パケットの宛先がインターフェース回路110であるとパケットの解析結果に基づき判断した場合には、インターフェース回路110へのクロック信号IFCLKの供給を開始する。一方、パケットの宛先が内部レジスタ350であるとパケットの解析結果に基づき判断した場合には、内部レジスタ回路348へのクロック信号TRNSCLKの供給を開始する。
As described above, in this embodiment, when the
また本実施形態では図4(A)(B)に示すように、シリアルバスを介してホスト側(相手側)データ転送制御装置10から転送されるパケットが、ポート番号を設定するためのポート番号フィールドを含む。そしてリンクコントローラ100は、ポート番号フィールドに設定されたポート番号に基づいて、パケットの宛先を決定する。そして決定された宛先へのクロック信号の供給を開始する。
In this embodiment, as shown in FIGS. 4A and 4B, a port number for setting a port number is set for a packet transferred from the host side (partner side) data
なお図7ではパケットバッファ回路104へのクロック信号BUFCLKの開始・停止制御を行っているが、インターフェース回路110、内部レジスタ回路348へのクロック信号IFCLK、TRNSCLKの開始・停止制御だけを行うようにしてもよい。
In FIG. 7, the start / stop control of the clock signal BUFCLK to the
また図7では、ポート番号により指定されるパケットの宛先がインターフェース回路110や内部レジスタ回路348である場合の例を示しているが、ポート番号により指定されるパケットの宛先は、インターフェース回路110や内部レジスタ回路348以外の回路ブロックであってもよい。例えば図7ではインターフェース回路110としてMPUインターフェース回路が設けられているが、RGBインターフェース回路やシリアルインターフェース回路を更に設け、これらのRGBインターフェース回路やシリアルインターフェース回路を、ポート番号により指定される宛先としてもよい。
7 shows an example in which the destination of the packet specified by the port number is the
4.データ転送制御装置の動作
図8に本実施形態の動作を説明するフローチャートを示す。まずリンクコントローラ100(クロック制御回路103)は、トランシーバ40からのリンククロックイネーブル信号LINKCLKENがアクティブ(例えばハイレベル)か否かを判断する(ステップS1)。そしてLINKCLKENがアクティブである場合には、クロックイネーブル信号BUFCLKENをアクティブにしてクロック信号BUFCLKの供給を開始し、パケットのヘッダの解析を行う(ステップS2)。
4). Operation of Data Transfer Control Device FIG. 8 shows a flowchart for explaining the operation of this embodiment. First, the link controller 100 (clock control circuit 103) determines whether or not the link clock enable signal LINKCLKEN from the
次にリンクコントローラ100は、受信パケットが内部レジスタ350を宛先とするパケットか否かを、パケットの解析結果に基づき判断する(ステップS3)。そして内部レジスタ350を宛先とするパケットであった場合には、クロックイネーブル信号TRNSCLKENをアクティブにしてクロック信号TRNSCLKの供給を開始し、内部レジスタ350へのアクセスを行う(ステップS4)。
Next, the
次にリンクコントローラ100は、内部レジスタ回路348の処理の終了信号REGENDがアクティブになったか否かを判断する(ステップS5)。そしてREGENDがアクティブになった場合には、クロックイネーブル信号TRNSCLKENを非アクティブ(例えばローレベル)にしてクロック信号TRNSCLKの供給を停止する(ステップS6)。そして次のパケットを受信しているか否かを判断し(ステップS7)、受信していた場合にはステップS3に戻る。
Next, the
ステップS3において、受信パケットが内部レジスタ350を宛先とするパケットではないと判断された場合には、表示ドライバ6のインターフェース回路110を宛先とするパケットか否かを、パケットの解析結果に基づき判断する(ステップS8)。そしてインターフェース回路110を宛先とするパケットであった場合には、クロックイネーブル信号IFCLKENをアクティブにしてクロック信号IFCLKの供給を開始し、インターフェース回路110へのアクセスを行う(ステップS9)。
If it is determined in step S3 that the received packet is not a packet destined for the internal register 350, whether or not the packet is destined for the
次に、インターフェース回路110の処理の終了信号IFENDがアクティブになったか否かを判断する(ステップS10)。そしてIFENDがアクティブになった場合には、クロックイネーブル信号IFCLKENを非アクティブにしてクロック信号IFCLKの供給を停止する(ステップS11)。そして次のパケットを受信しているか否かを判断し(ステップS7)、受信していた場合にはステップS3に戻る。
Next, it is determined whether or not the processing end signal IFEND of the
ステップS7で次のパケットを受信していないと判断した場合には、パケットバッファ回路104の処理の終了信号BUFENDがアクティブになったか否かを判断する(ステップS12)。そしてBUFENDがアクティブになった場合には、クロックイネーブル信号BUFCLKENを非アクティブにしてクロック信号BUFCLKの供給を停止する(ステップS13)。
If it is determined in step S7 that the next packet has not been received, it is determined whether or not the processing end signal BUFEND of the
ステップS7のような判断処理を行い、次のパケットを受信していないことを条件に終了信号BUFENDを判断するようにすれば、複数のパケットを継続して受信した場合にも、クロック信号のイネーブル制御を適正に行うことが可能になる。 If the end signal BUFEND is determined on condition that the next packet is not received by performing the determination process as in step S7, the clock signal enable is enabled even when a plurality of packets are continuously received. It becomes possible to perform control appropriately.
図9、図10に本実施形態の動作を説明する信号波形図を示す。図9のA1に示すように、リンクコントローラ100のトランシーバインターフェース回路102(クロック制御回路103)には、トランシーバ40からのクロック信号LINKCLKが、停止することなく供給されている。
9 and 10 are signal waveform diagrams for explaining the operation of this embodiment. As shown in A1 of FIG. 9, the clock signal LINKCLK from the
そして図9のA2に示すようにリンククロックイネーブル信号LINKCLKENがアクティブ(ハイレベル)になると、A3に示すようにクロックイネーブル信号BUFCLKENがアクティブになり、A4に示すようにパケットバッファ回路104へのクロック信号BUFCLKの供給が開始する。その後に、A5に示すようにバリッド信号RXVALIDがアクティブになり、A6に示すようにパケットデータRXDATAやRXCODEがトランシーバ40から出力されて、パケットバッファ回路104に入力される。
When the link clock enable signal LINKCLKEN becomes active (high level) as indicated by A2 in FIG. 9, the clock enable signal BUFCLKEN becomes active as indicated by A3, and the clock signal to the
このように本実施形態ではトランシーバ40は、A5に示すようにバリッド信号RXVALIDをアクティブにする前のタイミングで、A2に示すようにリンククロックイネーブル信号LINKCLKENをアクティブにしている。このようにすれば、A4に示すようにクロック信号BUFCLKがパケットバッファ回路104に適正に供給された後に、RXDATA等がパケットバッファ回路104に入力されるようになる。これによりパケットバッファ回路104にRXDATA等を適正に書き込んで格納できるようになる。
As described above, in the present embodiment, the
次にパケットバッファ回路104のパケット解析回路108がパケットを解析する。そして図9のA7では、パケット(パケットデータ)の宛先が内部レジスタ350であると判断されたため、クロックイネーブル信号TRNSCLKENがアクティブになり、A8に示すようにレジスタ転送回路349へのクロック信号TRNSCLKの供給が開始する。そして内部レジスタ350へのアクセスの準備ができると、A9に示すようにクロックイネーブル信号REGCLKENがアクティブになる。これによりA10に示すようにクロック信号REGCLKが1クロックだけアクティブになり、内部レジスタ350へのアクセス処理が行われる。
Next, the
そして内部レジスタ350へのアクセス処理が終了すると、A11に示すように終了信号REGENDがアクティブになり、REGENDのパルスが出力される。これによりA12に示すように、クロックイネーブル信号TRNSCLKENが非アクティブになり、クロック信号TRNSCLKの供給が停止する。 When the access processing to the internal register 350 ends, the end signal REGEND becomes active as indicated by A11, and a REGEND pulse is output. As a result, as indicated by A12, the clock enable signal TRNSCLKEN becomes inactive, and the supply of the clock signal TRNSCLK is stopped.
この時、次のパケットは受信していなく、パケット処理は終了しているため、A13に示すようにパケットバッファ回路104の終了信号BUFENDがアクティブになり、BUFENDのパルスが出力される。これによりA14に示すように、クロックイネーブル信号BUFCLKENが非アクティブになり、クロック信号BUFCLKの供給が停止する。なお図9では、パケット処理終了時に各回路ブロックに対して1クロック分だけクロック信号を供給し、同期リセットをかけている。
At this time, since the next packet has not been received and the packet processing has been completed, the end signal BUFEND of the
図10では、B1に示すようにリンククロックイネーブル信号LINKCLKENがアクティブになると、B2に示すようにクロックイネーブル信号BUFCLKENがアクティブになり、B3に示すようにパケットバッファ回路104へのクロック信号BUFCLKの供給が開始する。
In FIG. 10, when the link clock enable signal LINKCLKEN becomes active as indicated by B1, the clock enable signal BUFCLKEN becomes active as indicated by B2, and the supply of the clock signal BUFCLK to the
そして図10のB4では、パケット解析回路108がパケットを解析し、パケットの宛先がインターフェース回路110であると判断されたため、クロックイネーブル信号IFCLKENがアクティブになり、B5に示すようにインターフェース回路110へのクロック信号IFCLKの供給が開始する。そしてインターフェース回路110へのアクセス処理が終了すると、B6に示すように終了信号IFENDがアクティブになってIFENDのパルスが出力される。これによりB7に示すように、クロックイネーブル信号IFCLKENが非アクティブになり、インターフェース回路110へのクロック信号IFCLKの供給が停止する。
In B4 of FIG. 10, since the
この時、引き続き次のパケットの受信中であり、パケット処理は終了していないため、パケットバッファ回路104の終了信号BUFENDのパルスは出力されない。そして図9のB8では、パケット解析回路108がパケットを解析し、パケットの宛先がインターフェース回路110であると判断されたため、クロックイネーブル信号IFCLKENがアクティブになり、B9に示すようにクロック信号IFCLKの供給が開始する。そしてインターフェース回路110へのアクセス処理が終了すると、B10に示すように終了信号IFENDのパルスが出力される。これによりB11に示すように、クロックイネーブル信号IFCLKENが非アクティブになり、インターフェース回路110へのクロック信号IFCLKの供給が停止する。
At this time, since the next packet is being received and packet processing has not ended, the pulse of the end signal BUFEND of the
この時、次のパケットは受信していなく、パケット処理は終了しているため、B12に示すように終了信号BUFENDのパルスが出力される。これによりB13に示すように、クロックイネーブル信号BUFCLKENが非アクティブになり、クロック信号BUFCLKの供給が停止する。なお図10では、パケット処理終了時に各回路ブロックに対して1クロック分だけクロック信号を供給し、同期リセットをかけている。 At this time, since the next packet has not been received and the packet processing has ended, a pulse of the end signal BUFEND is output as shown at B12. As a result, as shown at B13, the clock enable signal BUFCLKEN becomes inactive, and the supply of the clock signal BUFCLK is stopped. In FIG. 10, at the end of packet processing, a clock signal is supplied to each circuit block for one clock to perform a synchronous reset.
以上のように本実施形態によれば、受信パケットに含まれる情報(ポート番号等)に基づいて、各回路ブロックへのクロック信号の供給開始が制御される。従って、図1のように、ホストデバイス5に対してデータ転送制御装置30が直接接続されていないようなシステム構成であっても、各回路ブロックへのクロック信号供給の最適な制御が可能になる。従って、高速シリアル転送を行うデータ転送制御装置30の消費電力を低減でき、データ転送制御装置30が組み込まれる電子機器の省電力化を図れる。
As described above, according to the present embodiment, the supply start of the clock signal to each circuit block is controlled based on the information (port number and the like) included in the received packet. Accordingly, even in a system configuration in which the data
5.差動信号によるデータ転送方式
次に図11を用いて本実施形態のシリアル転送手法の一例について説明する。図11においてDTO+、DTO−はホスト側(データ転送制御装置10)がターゲット側(データ転送制御装置30)に出力するデータ(OUTデータ)である。CLK+、CLK−は、ホスト側がターゲット側に供給するクロックである。ホスト側はCLK+/−のエッジ(例えば立ち上がりエッジ又は立ち下がりエッジ)に同期してDTO+/−を出力する。従ってターゲット側は、CLK+/−を用いてDTO+/−をサンプリングして取り込むことができる。更に図11では、ターゲット側はホスト側から供給されたクロックCLK+/−に基づいて動作する。即ちCLK+/−はターゲット側のシステムクロックになる。このためPLL(Phase Locked Loop)回路12は(広義にはクロック生成回路)はホスト側に設けられ、ターゲット側には設けられていない。
5. Data Transfer Method Using Differential Signal Next, an example of the serial transfer method of this embodiment will be described with reference to FIG. In FIG. 11, DTO + and DTO- are data (OUT data) output from the host side (data transfer control device 10) to the target side (data transfer control device 30). CLK + and CLK− are clocks supplied from the host side to the target side. The host side outputs DTO +/− in synchronization with the CLK +/− edge (for example, rising edge or falling edge). Therefore, the target side can sample and capture DTO +/− using CLK +/−. Further, in FIG. 11, the target side operates based on the clock CLK +/− supplied from the host side. That is, CLK +/− becomes the system clock on the target side. Therefore, the PLL (Phase Locked Loop) circuit 12 (clock generation circuit in a broad sense) is provided on the host side, and is not provided on the target side.
DTI+、DTI−はターゲット側がホスト側に出力するデータ(INデータ)である。STB+、STB−は、ターゲット側がホスト側に供給するストローブ(広義にはクロック)である。ターゲット側はホスト側から供給されたCLK+/−に基づいてSTB+/−を生成して出力する。そしてターゲット側はSTB+/−のエッジ(例えば立ち上がりエッジ又は立ち下がりエッジ)に同期してDTI+/−を出力する。従ってホスト側は、STB+/−を用いてDTI+/−をサンプリングして取り込むことができる。 DTI + and DTI- are data (IN data) output from the target side to the host side. STB + and STB- are strobes (clocks in a broad sense) supplied from the target side to the host side. The target side generates and outputs STB +/− based on CLK +/− supplied from the host side. The target side outputs DTI +/− in synchronization with the STB +/− edge (for example, rising edge or falling edge). Therefore, the host side can sample and capture DTI +/− using STB +/−.
DTO+/−、CLK+/−、DTI+/−、STB+/−の各々は、トランスミッタ回路(ドライバ回路)がこれらの各々に対応する差動信号線(Differential Signal Lines)を例えば電流駆動(又は電圧駆動)することにより送信される。なお、より高速な転送を実現するためには、DTO+/−、DTI+/−の各差動信号線を2ペア以上設ければよい。 In each of DTO +/−, CLK +/−, DTI +/−, and STB +/−, a transmitter circuit (driver circuit), for example, drives differential signal lines (Differential Signal Lines) corresponding to each of these, for example, current drive (or voltage drive) To be transmitted. In order to realize faster transfer, two or more pairs of DTO +/− and DTI +/− differential signal lines may be provided.
ホスト側のトランシーバ20は、OUT転送用(広義にはデータ転送用)、クロック転送用のトランスミッタ回路22、24や、IN転送用(広義にはデータ転送用)、ストローブ転送用(広義にはクロック転送用)のレシーバ回路26、28を含む。ターゲット側のトランシーバ40は、OUT転送用、クロック転送用のレシーバ回路42、44や、IN転送用、ストローブ転送用のトランスミッタ回路46、48を含む。なおこれらの回路ブロックの一部を含まない構成としてもよい。
The
OUT転送用、クロック転送用のトランスミッタ回路22、24は、各々、DTO+/−、CLK+/−の差動信号線を電流駆動することでDTO+/−、CLK+/−を送信する。OUT転送用、クロック転送用のレシーバ回路42、44は、各々、DTO+/−、CLK+/−の差動信号線に流れる電流に基づいて電流・電圧変換を行い、電流・電圧変換により得られた差動電圧信号(第1、第2の電圧信号)の比較処理(差動増幅処理)を行うことで、DTO+/−、CLK+/−を受信する。
The
IN転送用、クロック転送用のトランスミッタ回路46、48は、各々、DTI+/−、STB+/−の差動信号線を電流駆動することでDTI+/−、STB+/−を送信する。IN転送用、ストローブ転送用のレシーバ回路26、28は、各々、DTI+/−、STB+/−の差動信号線に流れる電流に基づいて電流・電圧変換を行い、電流・電圧変換により得られた差動電圧信号(第1、第2の電圧信号)の比較処理(差動増幅処理)を行うことで、DTI+/−、STB+/−を受信する。
The IN transfer and clock
6.電子機器
図12に本実施形態の電子機器の構成例を示す。この電子機器は本実施形態で説明したデータ転送制御装置502、512、514、520、530を含む。またベースバンドエンジン500(広義には通信デバイス)、アプリケーションエンジン510(広義にはプロセッサ)、カメラ540(広義には撮像デバイス)、或いはLCD550(広義には表示デバイス)を含む。なおこれらの一部を省略する構成としてもよい。この構成によればカメラ機能とLCD(Liquid Crystal Display)の表示機能を有する携帯電話機などを実現できる。但し本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、PDA、電子手帳、電子辞書、或いは携帯型情報端末など種々の電子機器に適用できる。
6). Electronic Device FIG. 12 shows a configuration example of the electronic device of this embodiment. This electronic device includes the data
図12に示すようにベースバンドエンジン500に設けられたホスト側のデータ転送制御装置502と、アプリケーションエンジン510(グラフィックエンジン)に設けられたターゲット側のデータ転送制御装置512との間で、本実施形態で説明したシリアル転送が行われる。またアプリケーションエンジン510に設けられたホスト側のデータ転送制御装置514と、カメラインターフェース回路522を含むデータ転送制御装置520や、LCDインターフェース回路532を含むデータ転送制御装置530との間でも、本実施形態で説明したシリアル転送が行われる。なおベースバンドエンジン500とアプリケーションエンジン510を同一のハードウェア(CPU等)で実現してもよい。
As shown in FIG. 12, the host-side data transfer control device 502 provided in the
図12の構成によれば、従来の電子機器に比べて、EMIノイズを低減できる。またデータ転送制御装置の小規模化、省電力化を実現することで、電子機器の更なる省電力化を図れる。また電子機器が携帯電話機である場合には、携帯電話機の接続部分(ヒンジ部分)に通る信号線をシリアル信号線にすることが可能になり、実装の容易化を図れる。 According to the configuration of FIG. 12, EMI noise can be reduced as compared with the conventional electronic device. Further, by realizing a reduction in the size and power consumption of the data transfer control device, it is possible to further reduce the power consumption of the electronic device. When the electronic device is a mobile phone, the signal line passing through the connection portion (hinge portion) of the mobile phone can be a serial signal line, and the mounting can be facilitated.
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語(相手側データ転送制御装置、デバイス等)と共に記載された用語(ホスト側データ転送制御装置、表示ドライバ等)は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。 Although the present embodiment has been described in detail as described above, it will be easily understood by those skilled in the art that many modifications can be made without departing from the novel matters and effects of the present invention. Accordingly, all such modifications are intended to be included in the scope of the present invention. For example, in the specification or drawings, terms (host-side data transfer control device, display driver, etc.) described at least once together with different terms (other party data transfer control device, device, etc.) in a broader sense or the same meaning are used in the specification. Alternatively, the different terms can be used in any place in the drawings.
またデータ転送制御装置や電子機器の構成や動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。例えばクロック信号のイネーブル制御手法、パケットの宛先の決定手法、シリアル転送手法、インターフェース信号の生成手法等は、本実施形態で説明された手法に限定されるものではない。 Further, the configuration and operation of the data transfer control device and the electronic device are not limited to those described in the present embodiment, and various modifications can be made. For example, a clock signal enable control method, a packet destination determination method, a serial transfer method, an interface signal generation method, and the like are not limited to the methods described in this embodiment.
5 ホストデバイス、6 表示ドライバ、7 表示パネル、
10 ホスト側データ転送制御装置、20 トランシーバ、
30 ターゲット側データ転送制御装置、40 トランシーバ、
49 リンクインターフェース回路、90 リンクコントローラ、
92 インターフェース回路、100 リンクコントローラ、
102 トランシーバインターフェース回路、104 パケットバッファ回路、
105、106 パケットバッファ、107 マルチプレクサ、
108 パケット解析回路、109 パケット生成回路、
110 インターフェース回路、112 信号ジェネレータ、
248 内部レジスタ回路、250 内部レジスタ、348 内部レジスタ回路、
349 レジスタ転送回路、350 内部レジスタ、
5 Host device, 6 Display driver, 7 Display panel,
10 Host side data transfer control device, 20 Transceiver,
30 target side data transfer control device, 40 transceiver,
49 link interface circuit, 90 link controller,
92 interface circuit, 100 link controller,
102 transceiver interface circuit, 104 packet buffer circuit,
105, 106 packet buffer, 107 multiplexer,
108 packet analysis circuit, 109 packet generation circuit,
110 interface circuit, 112 signal generator,
248 internal register circuit, 250 internal register, 348 internal register circuit,
349 register transfer circuit, 350 internal register,
Claims (13)
シリアルバスを介して前記相手側データ転送制御装置からデータを受信するトランシーバと、
前記トランシーバを制御するリンクコントローラとを含み、
前記リンクコントローラは、
前記トランシーバからリンククロック信号とリンククロックイネーブル信号とパケットデータを受け、前記リンククロックイネーブル信号がアクティブになった場合に、前記パケットデータが格納されるパケットバッファ回路へのクロック信号の供給を開始し、パケットの解析を行うことを特徴とするデータ転送制御装置。 A data transfer control device for performing data transfer with a counterpart data transfer control device via a serial bus,
A transceiver for receiving data from the counterpart data transfer control device via a serial bus;
A link controller for controlling the transceiver,
The link controller
Receiving a link clock signal, a link clock enable signal and packet data from the transceiver, and when the link clock enable signal becomes active, starts supplying a clock signal to a packet buffer circuit in which the packet data is stored; A data transfer control device for analyzing a packet.
前記トランシーバは、
前記リンクコントローラに出力するパケットデータが有効か否かを示すバリッド信号をアクティブにする前のタイミングで、前記リンククロックイネーブル信号をアクティブにすることを特徴とするデータ転送制御装置。 In claim 1,
The transceiver is
The data transfer control device, wherein the link clock enable signal is activated at a timing before a valid signal indicating whether packet data output to the link controller is valid or not is activated.
前記リンクコントローラは、
前記パケットバッファ回路から、前記パケットバッファ回路の処理の終了信号を受け、前記終了信号がアクティブになった場合に、前記パケットバッファ回路へのクロック信号の供給を停止することを特徴とするデータ転送制御装置。 In claim 1 or 2,
The link controller
Data transfer control characterized by receiving a processing end signal of the packet buffer circuit from the packet buffer circuit and stopping the supply of a clock signal to the packet buffer circuit when the end signal becomes active apparatus.
インターフェースバスに接続されるデバイスとの間のインターフェース処理を行うインターフェース回路を含み、
前記リンクコントローラは、
パケットの宛先が前記インターフェース回路であるとパケットの解析結果に基づき判断した場合に、前記インターフェース回路へのクロック信号の供給を開始することを特徴とするデータ転送制御装置。 In any one of Claims 1 thru | or 3,
Including an interface circuit that performs interface processing with a device connected to the interface bus;
The link controller
A data transfer control device, which starts supply of a clock signal to the interface circuit when it is determined based on a packet analysis result that the destination of the packet is the interface circuit.
前記リンクコントローラは、
前記インターフェース回路から、前記インターフェース回路の処理の終了信号を受け、前記終了信号がアクティブになった場合に、前記インターフェース回路へのクロック信号の供給を停止することを特徴とするデータ転送制御装置。 In claim 4,
The link controller
A data transfer control device, wherein the data transfer control device receives a processing end signal of the interface circuit from the interface circuit and stops supplying a clock signal to the interface circuit when the end signal becomes active.
データ転送制御装置の制御情報が設定される内部レジスタを有する内部レジスタ回路を含み、
前記リンクコントローラは、
パケットの宛先が前記内部レジスタであるとパケットの解析結果に基づき判断した場合に、前記内部レジスタ回路へのクロック信号の供給を開始することを特徴とするデータ転送制御装置。 In any one of Claims 1 thru | or 5,
Including an internal register circuit having an internal register in which control information of the data transfer control device is set;
The link controller
A data transfer control device, which starts supply of a clock signal to the internal register circuit when it is determined based on a packet analysis result that the destination of the packet is the internal register.
前記リンクコントローラは、
前記内部レジスタ回路から、前記内部レジスタ回路の処理の終了信号を受け、前記終了信号がアクティブになった場合に、前記内部レジスタ回路へのクロック信号の供給を停止することを特徴とするデータ転送制御装置。 In claim 6,
The link controller
A data transfer control characterized by receiving a processing end signal of the internal register circuit from the internal register circuit and stopping the supply of a clock signal to the internal register circuit when the end signal becomes active apparatus.
インターフェースバスに接続されるデバイスとの間のインターフェース処理を行うインターフェース回路を含み、
前記内部レジスタには、
前記インターフェース回路から出力されるインターフェース信号の信号形式を規定するためのインターフェース情報が設定されることを特徴とするデータ転送制御装置。 In claim 6 or 7,
Including an interface circuit that performs interface processing with a device connected to the interface bus;
The internal register includes
An interface information for defining a signal format of an interface signal output from the interface circuit is set.
シリアルバスを介して前記相手側データ転送制御装置から転送されるパケットに基づいて、前記内部レジスタに前記インターフェース情報が設定されることを特徴とするデータ転送制御装置。 In claim 8,
The data transfer control device, wherein the interface information is set in the internal register based on a packet transferred from the counterpart data transfer control device via a serial bus.
シリアルバスを介して前記相手側データ転送制御装置から転送されるパケットが、ポート番号を設定するためのポート番号フィールドを含み、
前記リンクコントローラは、
前記ポート番号フィールドに設定された前記ポート番号に基づいて、パケットの宛先を決定し、決定された宛先へのクロック信号の供給を開始することを特徴とするデータ転送制御装置。 In any one of Claims 1 thru | or 9,
A packet transferred from the counterpart data transfer control device via the serial bus includes a port number field for setting a port number;
The link controller
A data transfer control device, wherein a destination of a packet is determined based on the port number set in the port number field, and supply of a clock signal to the determined destination is started.
シリアルバスを介して前記相手側データ転送制御装置からデータを受信するトランシーバと、
前記トランシーバを制御するリンクコントローラと、
インターフェースバスに接続されるデバイスとの間のインターフェース処理を行うインターフェース回路と、
データ転送制御装置の制御情報が設定される内部レジスタを有する内部レジスタ回路とを含み、
前記リンクコントローラは、
パケットの宛先が前記インターフェース回路であるとパケットの解析結果に基づき判断した場合には、前記インターフェース回路へのクロック信号の供給を開始し、パケットの宛先が前記内部レジスタであるとパケットの解析結果に基づき判断した場合には、前記内部レジスタ回路へのクロック信号の供給を開始することを特徴とするデータ転送制御装置。 A data transfer control device for performing data transfer with a counterpart data transfer control device via a serial bus,
A transceiver for receiving data from the counterpart data transfer control device via a serial bus;
A link controller for controlling the transceiver;
An interface circuit for performing an interface process with a device connected to the interface bus;
An internal register circuit having an internal register in which control information of the data transfer control device is set,
The link controller
When it is determined that the destination of the packet is the interface circuit based on the analysis result of the packet, supply of the clock signal to the interface circuit is started, and when the destination of the packet is the internal register, the packet analysis result When the determination is made based on the data transfer control device, the clock signal supply to the internal register circuit is started.
シリアルバスを介して前記相手側データ転送制御装置からデータを受信するトランシーバと、
前記トランシーバを制御するリンクコントローラとを含み、
シリアルバスを介して前記相手側データ転送制御装置から転送されるパケットが、ポート番号を設定するためのポート番号フィールドを含み、
前記リンクコントローラは、
前記ポート番号フィールドに設定された前記ポート番号に基づいて、パケットの宛先を決定し、決定された宛先へのクロック信号の供給を開始することを特徴とするデータ転送制御装置。 A data transfer control device for performing data transfer with a counterpart data transfer control device via a serial bus,
A transceiver for receiving data from the counterpart data transfer control device via a serial bus;
A link controller for controlling the transceiver,
A packet transferred from the counterpart data transfer control device via the serial bus includes a port number field for setting a port number;
The link controller
A data transfer control device, wherein a destination of a packet is determined based on the port number set in the port number field, and supply of a clock signal to the determined destination is started.
通信デバイス、プロセッサ、撮像デバイス、及び表示デバイスの少なくとも1つとを含むことを特徴とする電子機器。
A data transfer control device according to any one of claims 1 to 12,
An electronic apparatus comprising: at least one of a communication device, a processor, an imaging device, and a display device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005196641A JP2007018099A (en) | 2005-07-05 | 2005-07-05 | Data transfer controller and electronic equipment |
Applications Claiming Priority (1)
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2013092915A (en) * | 2011-10-26 | 2013-05-16 | Fujitsu Ltd | Semiconductor device and method for controlling power consumption of semiconductor device |
-
2005
- 2005-07-05 JP JP2005196641A patent/JP2007018099A/en not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
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