JP2006351193A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
この発明は、半導体集積回路に係り、特にロジック混載メモリLSIにおけるEEPROMフラッシュメモリに適用して有用な読み出し用バイアス回路に関する。 The present invention relates to a semiconductor integrated circuit, and more particularly to a read bias circuit that is useful when applied to an EEPROM flash memory in a logic embedded memory LSI.
図5は、従来のEEPROMフラッシュメモリの読み出し回路系の構成を示している。電流読み出しを行うEEPROMフラッシュメモリでは、オペアンプOPを用いた差動アンプ形式のセンスアンプ3が用いられる。オペアンプOPの二つの入力端子(センスノードSAと参照ノードREF)と電源端子VCCの間には電流源負荷として例えばダイオード接続されたPMOSトランジスタQP1,QP2が設けられている。
FIG. 5 shows a configuration of a read circuit system of a conventional EEPROM flash memory. In an EEPROM flash memory that performs current reading, a differential amplifier
センスノードSAは、カラムゲート2を介してメモリセルアレイ1のビット線BLに接続される。メモリセルアレイ1は、ワード線WLとビット線BLの交差部に電気的書き換え可能な不揮発性メモリセルMCが配置されて構成される。カラムゲート2とセンスノードSAの間には、ビット線のバイアス電圧を決定するクランプ用NMOSトランジスタQN1が挿入されている。参照ノードREFは、ダミークランプ用NMOSトランジスタQN2を介し、ダミーカラムゲートQN3を介して参照セルRMCに接続されている。
The sense node SA is connected to the bit line BL of the
参照ノードREF側の電流源負荷トランジスタQP2、クランプ用NMOSトランジスタQN2、ダミーカラムゲートQN3及び参照セルRMCの部分は、参照ノードREFに参照電圧を発生するための参照電圧発生回路4を構成している。即ち参照ノードREFには、参照セルRMCを基準電流源として、センスノードSAに得られる二値データに対応する電圧の中間的な参照電圧が発生される。
The current source load transistor QP2, the clamping NMOS transistor QN2, the dummy column gate QN3, and the reference cell RMC on the reference node REF side constitute a reference
クランプ用NMOSトランジスタQN1,QN2のゲートは、バイアス回路5により駆動される。バイアス回路5は、チップイネーブル信号CEが“L”となって活性化される電流源負荷であるPMOSトランジスタQP3と、ダイオード接続された二つのNMOSトランジスタQN5,QN6とを有する。これらの二つのNMOSトランジスタQN5,QN6には並列に、CEの反転信号/CEにより制御されるリセット用NMOSトランジスタQN7が設けられている。
The gates of the clamping
バイアス回路5の働きは次の通りである。いま、用いられているNMOSトランジスタのしきい値電圧をVthとする。チップイネーブル信号CEが“H”の間、PMOSトランジスタQP3はオフ、NMOSトランジスタQN7はオンであり、バイアス回路5の出力バイアス電圧VBは、VB=Vthである。これによりクランプ用NMOSトランジスタQN1,QN2はほぼオフの状態に保たれる。チップイネーブル信号CEが“L”になると、PMOSトランジスタQP3がオン、NMOSトランジスタQN7がオフとなって、バイアス回路5の出力バイアス電圧VBは、二つのNMOSトランジスタQN5,QN6の順方向電圧で決まり、VB=2Vthとなる。これによりクランプ用NMOSトランジスタQN1,QN2はオンとなる。
The operation of the
このクランプ用NMOSトランジスタQN1,QN2は、ソース端子即ちビット線側端子の電圧が2Vth−Vth=Vthまで上昇するとオフになるから、ビット線の電圧上昇レベルをVthに制限する働きをする。これは、ビット線電圧レベルがある値を越えた場合に問題となるいわゆるソフトライト現象を防止するためである。即ち、ビット線の電圧があるレベルを超えてメモリセルMCに電流を流し続けると、メモリセルのしきい値が徐々に高い方にシフトするソフトライト(弱書き込み)現象が生じる。これはメモリセルの読み出し電流の低下をもたらし、従って読み出し速度の低下をもたらす。 The clamping NMOS transistors QN1 and QN2 are turned off when the voltage at the source terminal, that is, the bit line side terminal rises to 2Vth−Vth = Vth, and thus function to limit the voltage rise level of the bit line to Vth. This is to prevent a so-called soft write phenomenon that becomes a problem when the bit line voltage level exceeds a certain value. That is, when the current of the bit line exceeds a certain level and a current is continuously supplied to the memory cell MC, a soft write (weak write) phenomenon occurs in which the threshold value of the memory cell is gradually shifted to a higher level. This results in a decrease in the read current of the memory cell and thus a decrease in the read speed.
図5に示した従来の読み出し回路の特にバイアス回路5については、次のような問題がある。一般に汎用メモリでは、低消費電力性と高速性が強く要求される。このため図5に示したようにチップイネーブル信号CEによりバイアス回路5を制御して、CE=“H”の間クランプ用トランジスタをオフとして、非活性状態でDC電流がほぼゼロの状態を作り、CE=“L”になったときには、速やかにバイアス回路5が所望の電圧レベルを発生するように簡単な構成のバイアス回路5が用いられている。
The
しかし、EEPROMフラッシュメモリをロジック回路と混載するLSIにおいては、事情が異なり、スタンバイ電流の低減よりは、バイアス回路の安定性がより重要になる。この観点からすると、従来のバイアス回路では、バイアス電圧がトランジスタのしきい値電圧により変動するという問題がある。より具体的にバイアス電圧変動の要因は、プロセス的なばらつきや温度変動が考えられる。バイアス電圧の変動は、ビット線の充放電時間の変動をもたらし、読み出しの高速性が損なわれる原因となる。 However, in an LSI in which an EEPROM flash memory is mixed with a logic circuit, the situation is different, and the stability of the bias circuit becomes more important than the reduction of standby current. From this point of view, the conventional bias circuit has a problem that the bias voltage varies depending on the threshold voltage of the transistor. More specifically, the cause of the bias voltage variation may be process variation or temperature variation. The fluctuation of the bias voltage causes the fluctuation of the charging / discharging time of the bit line, which causes a deterioration in the high speed of reading.
この発明は、上記事情を考慮してなされたもので、EEPROMの読み出し回路系の安定性と高速性を実現した半導体集積回路を提供することを目的としている。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor integrated circuit that realizes the stability and high speed of the readout circuit system of the EEPROM.
この発明に係る半導体集積回路は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、一方の入力端子を前記メモリセルアレイの選択されたビット線に接続されるセンスノードとし、他方の入力端子を基準電流源に接続される参照ノードとするオペアンプと、前記センスノード及び参照ノードと電源端子の間に設けられた電流源負荷と、前記センスノードとビット線との間及び前記参照ノードと基準電流源との間にそれぞれ介在させたクランプ用トランジスタと、これらのクランプ用トランジスタのゲートにバイアス電圧を供給するバイアス回路と備え、前記バイアス回路は、電源及び温度に依存しない基準電圧を発生する基準電圧発生回路と、この基準電圧発生回路から出力される基準電圧に定数を乗算して前記バイアス電圧を発生させるレギュレータとを有することを特徴とする。 A semiconductor integrated circuit according to the present invention has a memory cell array in which electrically rewritable nonvolatile memory cells are arranged, one input terminal as a sense node connected to a selected bit line of the memory cell array, and the other An operational amplifier having an input terminal as a reference node connected to a reference current source, a current source load provided between the sense node and the reference node and a power supply terminal, between the sense node and the bit line, and the reference node And a reference transistor that is interposed between the reference current source and a bias circuit that supplies a bias voltage to the gate of each of the clamp transistors. The bias circuit generates a reference voltage that does not depend on the power supply and temperature. A reference voltage generation circuit that multiplies the reference voltage output from the reference voltage generation circuit by a constant. And having a regulator for generating a bias voltage.
この発明によれば、EEPROMフラッシュメモリのビット線クランプ用トランジスタを駆動するバイアス回路を、電源及び温度に依存しない基準電圧に基づいて、その比例倍の安定したバイアス電圧を発生するようにしている。これにより、クランプ用トランジスタによるビット線バイアス電圧が安定化され、高速読み出しが可能になる。 According to the present invention, the bias circuit for driving the bit line clamping transistor of the EEPROM flash memory generates a stable bias voltage that is proportional to the bias voltage based on the reference voltage independent of the power source and temperature. Thereby, the bit line bias voltage by the clamping transistor is stabilized, and high-speed reading becomes possible.
以下、図面を参照して、この発明の実施の形態を説明する。
[実施の形態1]図1は、この発明の実施の形態1によるEEPROMフラッシュメモリの読み出し回路系の構成を示している。図5と対応する部分には、図5と同一符号を付してある。センスアンプ3は、オペアンプOPと、その二つの入力端子(センスノードSAと参照ノードREF)と電源端子VCCの間に電流源負荷として設けられたダイオード接続されたPMOSトランジスタQP1,QP2を有する。
Embodiments of the present invention will be described below with reference to the drawings.
[First Embodiment] FIG. 1 shows a configuration of a read circuit system of an EEPROM flash memory according to a first embodiment of the present invention. Portions corresponding to those in FIG. 5 are denoted by the same reference numerals as those in FIG. The
センスノードSAは、カラムゲート2を介してメモリセルアレイ1のビット線BLに接続される。メモリセルアレイ1は、ワード線WLとビット線BLの交差部に電気的書き換え可能な不揮発性メモリセルMCが配置されて構成される。カラムゲート2とセンスノードSAの間には、ビット線の電位上昇レベルを抑えるためのクランプ用NMOSトランジスタQN1が挿入されている。参照ノードREFは、クランプ用NMOSトランジスタQN2を介し、ダミーカラムゲートQN3を介して参照セルRMC(基準電流源)に接続されている。
The sense node SA is connected to the bit line BL of the
参照ノードREF側の電流源負荷トランジスタQP2、クランプ用NMOSトランジスタQN2、ダミーカラムゲートQN3及び参照セルRMCの部分は、参照ノードREFに、センスノードSAに得られる二値データに対応する電圧の中間的な参照電圧を発生するように設定された参照電圧発生回路4を構成している。クランプ用NMOSトランジスタQN1,QN2のゲートは、バイアス回路5により駆動される。ここまでの基本構成は、従来と同様である。
The current source load transistor QP2, the clamping NMOS transistor QN2, the dummy column gate QN3, and the reference cell RMC on the side of the reference node REF have an intermediate voltage corresponding to the binary data obtained at the sense node SA at the reference node REF. The reference
バイアス回路5は、電源及び温度に依存しない基準電圧Vrefを発生する基準電圧発生回路であるバンドギャップリファレンス(BGR)回路51と、このBGR回路51が出力する基準電圧Vrefに定数を乗算して、クランプ用NMOSトランジスタQN1,QN2のゲートを駆動するバイアス電圧VBを発生させる電圧レギュレータ52とを有する。
The
レギュレータ52は、オペアンプOP1と、このオペアンプOP1の出力により駆動されてカレントミラー回路を構成する、ソースが電源端子VCCに接続されたPMOSトランジスタQP3,QP4と、これらのPMOSトランジスタQP3,QP4のドレインと接地端子の間に接続された抵抗R1,R2を有する。オペアンプOP1の反転入力端子には基準電圧Vrefが入力され、PMOSトランジスタQP3と抵抗R1の接続ノードN1はオペアンプOP1の非反転入力端子に帰還される。
The
この実施の形態のバイアス回路5の動作は、次の通りである。BGR回路51からは温度及び電源に依存しない基準電圧Vrefが発生され、これがレギュレータ52のオペアンプOP1の反転入力端子に入る。オペアンプOP1の非反転入力端子は、PMOSトランジスタQP3と抵抗R1の接続ノードN1の電圧が帰還されるから、ノードN1は基準電圧Vrefとなり、従って抵抗R1には、次の電流Iが流れる。
(数1)I=Vref/R1
PMOSトランジスタQP3と共にカレントミラーを構成するPMOSトランジスタQP4、従って抵抗R2には、PMOSトランジスタQP3,QP4の寸法が同じであれば同じ電流Iが流れる。従って、PMOSトランジスタQP4と抵抗R2の接続ノードN2に得られるバイアス電圧VBは、次の数2に示すように、基準電圧Vrefに定数(R2/R1)を乗算した値になる。
(数2)VB=Vref(R2/R1)
このバイアス回路5のバイアス電圧VBによりクランプ用NMOSトランジスタQN1,QN2のゲートが駆動される。このとき、クランプ用NMOSトランジスタQN1のソース端子に接続される選択されたビット線BLのバイアス電圧レベル(上昇可能な電圧レベル)Vblは、NMOSトランジスタQN1のしきい値電圧をVthとして、次のように表される。
(数3)Vbl=VB−Vth
=Vref(R2/R1)−Vth
従ってこの実施の形態のEPROMフラッシュメモリでは、データ読み出し時、クランプ用NMOSトランジスタQN1のバイアス電圧が電源電圧や温度変動の影響を受けず安定化し、この結果高速読み出しが可能になる。またこの実施の形態は、図4に示すように、DRAM41、EEPROMフラッシュメモリ42及びロジック回路43等を集積したロジック混載メモリLSIに適用した場合に特に有効である。
The operation of the
(Expression 1) I = Vref / R1
If the PMOS transistors QP3 and QP4 have the same dimensions, the same current I flows through the PMOS transistor QP4, which forms a current mirror together with the PMOS transistor QP3, and thus the resistor R2. Therefore, the bias voltage VB obtained at the connection node N2 between the PMOS transistor QP4 and the resistor R2 is a value obtained by multiplying the reference voltage Vref by a constant (R2 / R1) as shown in the following equation (2).
(Expression 2) VB = Vref (R2 / R1)
The bias voltage VB of the
(Expression 3) Vbl = VB−Vth
= Vref (R2 / R1) -Vth
Therefore, in the EPROM flash memory of this embodiment, when reading data, the bias voltage of the clamping NMOS transistor QN1 is stabilized without being affected by the power supply voltage and temperature fluctuation, and as a result, high-speed reading is possible. Further, as shown in FIG. 4, this embodiment is particularly effective when applied to a logic embedded memory LSI in which a
この様なLSIにおいては例えば、各部のスタンバイ電流を比較すると、例えばDRAM41とロジック回路43は共に、10数mA程度であり、これに対してEEPROMフラッシュメモリ42では1mA程度である。即ち、EEPROMフラッシュメモリ42での消費電流は他に比べると小さく、汎用EEPROMフラッシュメモリにおける様な低消費電流化の要請は少ない。
In such an LSI, for example, when comparing the standby current of each part, for example, both the
一方、DRAM41は電源を切るとデータが破壊されるから、スタンバイ時にも電流を切ることはできない。従ってこの様なLSIでは、スタンバイ電流を減らすには、図4に示すように、EEPROMフラッシュメモリ42とロジック回路43について電源スイッチSW1,SW2を設けることになる。そして、EEPROMフラッシュメモリ42は電源スイッチSW1をオンにすることにより、一定の電源初期化シーケンスに従って、自動的にアクティブモードに入るようにすれば、汎用EEPROMにおける様なチップイネーブルCEによるスタンバイモード制御を必要としない。この意味から、図1に示すようにチップイネーブルCEによる活性化制御ではなく、電源投入により自動的に活性状態に入るバイアス回路が有効になる。
On the other hand, since data is destroyed when the
図1に示したビット線バイアス回路は更に次のような効果を有する。ビット線バイアス電圧Vblは数3に示したように、しきい値電圧Vthに依存する。しきい値電圧Vthはよく知られているように、温度が高くなれば負方向に変化するという温度依存性を有する。従って数3のビット線バイアス電圧Vblの温度特性は、ΔVbl/ΔT>0であり、温度が高くなればバイアス電圧VBが大きくなるという関係にある。これは、高速読み出しにとって好ましい。
The bit line bias circuit shown in FIG. 1 further has the following effects. The bit line bias voltage Vbl depends on the threshold voltage Vth as shown in
また、バイアス電圧VBは、トランジスタのしきい値電圧のみにより決まる従来の方式と異なり、抵抗R1,R2の比、更にはカレントミラー回路を構成するPMOSトランジスタQP3,QP4の寸法比により設定できる。従ってバイアス電圧設定の自由度が高い。
[実施の形態2]図2は、実施の形態2によるEEPROMフラッシュメモリの読み出し回路系の構成を示している。図1の実施の形態1では、一つのセンスアンプ3に着目して説明したが、センスアンプ3は通常複数個のセンスアンプを配列したセンスアンプ列として用意される。この実施の形態はこの様なセンスアンプ列を持つ場合に好ましいバイアス回路5の構成を示している。
The bias voltage VB can be set by the ratio of the resistors R1 and R2, and further by the size ratio of the PMOS transistors QP3 and QP4 constituting the current mirror circuit, unlike the conventional method determined only by the threshold voltage of the transistor. Accordingly, the degree of freedom in setting the bias voltage is high.
[Second Embodiment] FIG. 2 shows a configuration of a read circuit system of an EEPROM flash memory according to a second embodiment. In the first embodiment shown in FIG. 1, the description has been given focusing on one
バイアス回路5は、先の実施の形態1と同様に、BGR回路51とその出力を比例倍したバイアス電圧VB0を発生するレギュレータ52を有する。この実施の形態の場合、レギュレータ52の出力には更に、二つの電圧フォロア回路53a,53bが併設されている。
As in the first embodiment, the
電圧フォロア回路53a,53bは、例えば図3に示すように構成される。差動NMOSトランジスタ対QN31,QN32の共通ソースはバイアスBIASが与えられる電流源NMOSトランジスタQN33に接続されている。差動トランジスタ対QN31,QN32のドレインにはカレントミラー回路を構成するPMOSトランジスタQP31,QP32が接続されている。NMOSトランジスタ対の一方のトランジスタQN31のゲートにはレギュレータ52の出力電圧VB0が入り、他方のトランジスタQN32のゲートはドレインに接続されている。これにより、トランジスタQN32のドレインには、レギュレータ52の出力電圧VB0に等しいバイアス電圧VB1,VB2が得られる。
The
この電圧フォロア回路53a,53bから得られるバイアス電圧VB1,VB2は、二つのグループに分けられたセンスアンプ列3a,3bにおけるクランプ用NMOSトランジスタ列QN1,QN2に振り分けられて供給される。
The bias voltages VB1 and VB2 obtained from the
この様な構成とすれば、多数のセンスアンプ列に対してバイアス電圧VBを供給する場合に、バイアス回路5の負荷容量を軽減することができる。またこの結果、クランプ用NMOSトランジスタQN1,QN2のゲート・ソース間の容量によるカップリングノイズが低減され、高速読み出しが可能になるという効果が得られる。その他、この実施の形態によっても先の実施の形態と同様の効果が得られる。またこの実施の形態の場合も、図4に示したようなロジック混載メモリLSIのEEPROMに適用して特に有効である。
With such a configuration, the load capacity of the
この発明は上記実施の形態に限られない。例えば実施の形態では、センスアンプ3の電流源負荷をPMOSトランジスタとしたが、NMOSトランジスタを用いることもできるし、抵抗を用いることもできる。また上の各実施の形態では、センスアンプの参照ノード側の参照電圧発生回路4として、センスノードSA側と同様の電流源負荷QP2、ダミークランプ用トランジスタQN2、ダミーカラムゲートQN3を設けた。しかしこの部分には、参照ノードREFに対してセンスノードSAに得られる二値データの電圧の間にある電圧を発生させる他の適当な回路構成を適用することが可能である。さらに、実施の形態2では、電圧フォロア回路を二つ設けているが、センスアンプ列の数に応じて、3個以上の電圧フォロア回路を併設することができる。
The present invention is not limited to the above embodiment. For example, in the embodiment, the current source load of the
1…メモリセルアレイ、2…カラムゲート、3…センスアンプ、OP…オペアンプ、QP1,QP2…電流源負荷PMOSトランジスタ、QN1,QN2…クランプ用NMOSトランジスタ、5…バイアス回路、51…BGR回路、52…レギュレータ、52a,52b…電圧フォロア回路。
DESCRIPTION OF
Claims (4)
一方の入力端子を前記メモリセルアレイの選択されたビット線に接続されるセンスノードとし、他方の入力端子を基準電流源に接続される参照ノードとするオペアンプと、
前記センスノード及び参照ノードと電源端子の間に設けられた電流源負荷と、
前記センスノードとビット線との間及び前記参照ノードと基準電流源との間にそれぞれ介在させたクランプ用トランジスタと、
これらのクランプ用トランジスタのゲートにバイアス電圧を供給するバイアス回路と備え、
前記バイアス回路は、
電源及び温度に依存しない基準電圧を発生する基準電圧発生回路と、
この基準電圧発生回路から出力される基準電圧に定数を乗算して前記バイアス電圧を発生させるレギュレータと
を有することを特徴とする半導体集積回路。 A memory cell array in which electrically rewritable nonvolatile memory cells are arranged;
An operational amplifier having one input terminal as a sense node connected to a selected bit line of the memory cell array and the other input terminal as a reference node connected to a reference current source;
A current source load provided between the sense node and the reference node and a power supply terminal;
A clamping transistor interposed between the sense node and the bit line and between the reference node and a reference current source;
A bias circuit for supplying a bias voltage to the gates of these clamping transistors;
The bias circuit includes:
A reference voltage generation circuit for generating a reference voltage independent of a power source and temperature;
A semiconductor integrated circuit comprising: a regulator that multiplies a reference voltage output from the reference voltage generation circuit by a constant to generate the bias voltage.
前記EEPROMフラッシュメモリは、
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
一方の入力端子を前記メモリセルアレイの選択されたビット線に接続されるセンスノードとし、他方の入力端子を基準電流源に接続される参照ノードとするオペアンプと、
前記センスノード及び参照ノードと電源端子の間に設けられた電流源負荷と、
前記センスノードとビット線との間及び前記参照ノードと基準電流源の間にそれぞれ介在させたクランプ用トランジスタと、
これらのクランプ用トランジスタのゲートにバイアス電圧を供給するバイアス回路とを備え、
前記バイアス回路は、
電源及び温度に依存しない基準電圧を発生する基準電圧発生回路と、
この基準電圧発生回路から出力される基準電圧に定数を乗算して前記バイアス電圧を発生させるレギュレータと
を有することを特徴とする半導体集積回路。 In a semiconductor integrated circuit in which a logic circuit, a DRAM, and an EEPROM flash memory are integrated,
The EEPROM flash memory is
A memory cell array in which electrically rewritable nonvolatile memory cells are arranged;
An operational amplifier having one input terminal as a sense node connected to a selected bit line of the memory cell array and the other input terminal as a reference node connected to a reference current source;
A current source load provided between the sense node and the reference node and a power supply terminal;
A clamping transistor interposed between the sense node and the bit line and between the reference node and a reference current source;
A bias circuit for supplying a bias voltage to the gates of these clamping transistors,
The bias circuit includes:
A reference voltage generation circuit for generating a reference voltage independent of a power source and temperature;
A semiconductor integrated circuit comprising: a regulator that multiplies a reference voltage output from the reference voltage generation circuit by a constant to generate the bias voltage.
ことを特徴とする請求項1又は2記載の半導体集積回路。 3. The semiconductor integrated circuit according to claim 1, wherein a voltage follower circuit is added to an output stage of the regulator.
ことを特徴とする請求項1又は2記載の半導体集積回路。 At least two voltage follower circuits are provided in the output stage of the regulator, and two bias voltages obtained from these voltage follower circuits are distributed and supplied to different groups of a plurality of clamping transistor arrays. The semiconductor integrated circuit according to claim 1 or 2.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006216493A JP4284343B2 (en) | 2006-08-09 | 2006-08-09 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000140182A Division JP3866481B2 (en) | 2000-05-12 | 2000-05-12 | Semiconductor integrated circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006351193A true JP2006351193A (en) | 2006-12-28 |
JP4284343B2 JP4284343B2 (en) | 2009-06-24 |
Family
ID=37646850
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP4284343B2 (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010262696A (en) * | 2009-04-30 | 2010-11-18 | Toshiba Corp | Nand type flash memory |
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CN108154894A (en) * | 2016-12-02 | 2018-06-12 | 爱思开海力士有限公司 | Electronic equipment |
CN112286280A (en) * | 2019-07-25 | 2021-01-29 | 半导体元件工业有限责任公司 | Adaptive constant current engine |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102377453B1 (en) * | 2015-11-05 | 2022-03-23 | 삼성전자주식회사 | Nonvolatile memory device and operating method thereof |
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Publication number | Publication date |
---|---|
JP4284343B2 (en) | 2009-06-24 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081021 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081212 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090310 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090323 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 3 |
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LAPS | Cancellation because of no payment of annual fees |