JP2006350548A - Creation method, creation program and creation device of timing library - Google Patents
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Abstract
Description
本発明は、半導体集積回路の設計で用いられるEDA(Electric Design Automation)ツール等により参照される、遅延値やタイミング制約値等を含むタイミングライブラリの作成方法、作成プログラム、および作成装置に関する。 The present invention relates to a timing library creation method, creation program, and creation apparatus including delay values, timing constraint values, and the like, which are referred to by an EDA (Electric Design Automation) tool used in the design of a semiconductor integrated circuit.
LSI(Large Scale Integration)設計において動作タイミングを検証する際には、EDAツールにより、セルライブラリの遅延特性やタイミング制約特性等を表現したタイミングライブラリが参照される。ここで、セルライブラリとは、複雑な回路を開発するために、あらかじめ用意しておく基本的な論理回路部品のことであり、より小さな面積で回路を実現することが要求されるLSI開発においては、例えば1ビットレジスタ回路等を複数接続した回路が1セルとしてライブラリ化される。これにより、セルの上層配線の配線余裕度を増加させ、またセル内のレイアウトの調整によりセル面積を縮小できるからである。より詳しくは、例えば、1ビットレジスタ回路を隣同士にまとめて配置し、1ビットレジスタ回路内のトランジスタのソースやドレインを共通化すれば、1ビットレジスタのセルライブラリを複数セル接続するよりも、小さな面積で複数ビットレジスタ回路を実現できる。なお、同一ビット数の複数ビットレジスタ回路が多用されるLSIにおいては、複数ビットレジスタ回路をライブラリとして実現することは、特に回路面積削減に効果的である。 When verifying operation timing in LSI (Large Scale Integration) design, the EDA tool refers to a timing library that expresses delay characteristics, timing constraint characteristics, and the like of the cell library. Here, the cell library is a basic logic circuit component prepared in advance to develop a complex circuit. In LSI development that requires a circuit to be realized in a smaller area. For example, a circuit in which a plurality of 1-bit register circuits and the like are connected is formed into a library as one cell. This is because the wiring margin of the upper layer wiring of the cell can be increased and the cell area can be reduced by adjusting the layout in the cell. More specifically, for example, if the 1-bit register circuits are arranged together next to each other and the sources and drains of the transistors in the 1-bit register circuit are made common, it is more preferable than connecting a cell library of 1-bit registers. A multi-bit register circuit can be realized with a small area. In an LSI in which a plurality of bit register circuits having the same number of bits are frequently used, realizing the plurality of bit register circuits as a library is particularly effective for reducing the circuit area.
タイミングライブラリに表現されるセルライブラリの遅延特性やタイミング制約特性は、それぞれ種々の入力信号の状態、入力信号の遷移時間、および出力負荷容量などの条件を組み合わせた様々なパターンについてシミュレーションを行うことにより求められる。また、複数の入出力経路を有するセルの遅延特性やタイミング制約特性は、入力信号のON/OFFや立ち上がり/立ち下がりを組み合わせたパターンについてシミュレーションを行うことによって、各入出力経路に対して求める事が必要となる。したがって、多数の1ビットレジスタを1セルとしてライブラリ化した場合等、セルライブラリの入出力経路の数が多くなると、そのシミュレーション回数もそれに伴って膨大となる。そこで、遅延値やタイミング制約値を求める際に、入力信号のON/OFFを組み合わせたパターン数を低減することによって、シミュレーション回数を少なく抑える技術が提案されている(例えば、特許文献1参照。)。
しかしながら、遅延値やタイミング制約値は入力信号の遷移時間および出力負荷容量などの条件によって変化するため、入力信号の遷移時間および出力負荷容量などの条件に応じた遅延値やタイミング制約値を求める必要がある。したがって、入力信号のON/OFFや立ち上がり/立ち下がりを組み合わせたパターン数が低減されても、入力信号を組み合わせたパターンそれぞれについて、入力信号の遷移時間および出力負荷容量などの条件を組み合わせたすべてのパターンについてシミュレーションを行うと、やはり回路シミュレーション回数は膨大になり、回路シミュレーションの実行時間が長くなるという問題があった。また、例えばフリップフロップ回路のセットアップ時間等のように1回のシミュレーションで求めることができないタイミング制約値は、タイミング制約値の予測値の設定とシミュレーションを繰り返し行う2分探索アルゴリズム等を用いて求められるため、特にシミュレーション回数が膨大になっていた。 However, since the delay value and timing constraint value change depending on conditions such as the transition time of the input signal and the output load capacity, it is necessary to obtain the delay value and timing constraint value according to the conditions such as the transition time of the input signal and the output load capacity. There is. Therefore, even if the number of patterns combining ON / OFF and rising / falling of the input signal is reduced, all the combinations of conditions such as the transition time of the input signal and the output load capacity for each pattern of the input signal are combined. When the simulation is performed on the pattern, the number of circuit simulations is enormous, and there is a problem that the execution time of the circuit simulation becomes long. Further, for example, a timing constraint value that cannot be obtained by one simulation, such as a setup time of a flip-flop circuit, is obtained by using a binary search algorithm that repeatedly sets a predicted value of the timing constraint value and performs the simulation. For this reason, the number of simulations was particularly enormous.
本発明は、上記の点に鑑み、回路シミュレーション回数を低減し、タイミングライブラリ作成に要する時間を大幅に低減することを目的とする。 An object of the present invention is to reduce the number of circuit simulations and to significantly reduce the time required to create a timing library in view of the above points.
上記の課題を解決するため、請求項1の発明は、
半導体集積回路の論理回路における複数の入出力信号経路についての、複数通りの動作条件でのそれぞれのタイミング特性値を含むタイミングライブラリの作成方法であって、
上記複数の全ての入出力信号経路について、上記複数通りの動作条件のうち一部の動作条件での回路動作のシミュレーションを行って、各入出力経路についての各動作条件でのタイミング特性値を求める第1のタイミング特性値取得ステップと、
上記タイミング特性値に基づいて、代表入出力信号経路を選択する選択ステップと、
上記代表入出力信号経路について、上記一部の動作条件とは異なる動作条件での回路動作のシミュレーションを行って、各動作条件でのタイミング特性値を求める第2のタイミング特性値取得ステップと、
上記代表入出力信号経路について得られたタイミング特性値を他の入出力信号経路についての特性値として、タイミングライブラリを作成するタイミングライブラリ作成処理ステップと、
を有することを特徴とする。
In order to solve the above problems, the invention of
A method for creating a timing library including respective timing characteristic values under a plurality of operating conditions for a plurality of input / output signal paths in a logic circuit of a semiconductor integrated circuit,
For all of the plurality of input / output signal paths, a circuit operation simulation is performed under some of the plurality of operation conditions, and timing characteristic values for the respective input / output paths under the respective operation conditions are obtained. A first timing characteristic value acquisition step;
A selection step of selecting a representative input / output signal path based on the timing characteristic value;
A second timing characteristic value acquisition step for obtaining a timing characteristic value under each operating condition by performing a simulation of circuit operation under an operating condition different from the part of the operating conditions for the representative input / output signal path;
Timing library creation processing step of creating a timing library using the timing characteristic value obtained for the representative input / output signal path as a characteristic value for another input / output signal path;
It is characterized by having.
これにより、代表入出力信号経路のタイミング特性値を他の入出力信号経路のタイミング特性値としてタイミングライブラリが作成されるので、厳密性は多少低下する場合があっても、妥当な特性値や安全側の特性値等を少ない回路シミュレーション回数で求め、短時間にタイミングライブラリを作成できる。 As a result, the timing library is created using the timing characteristic value of the representative input / output signal path as the timing characteristic value of the other input / output signal path. The side characteristic value etc. can be obtained with a small number of circuit simulations, and a timing library can be created in a short time.
また、請求項2の発明は、
請求項1のタイミングライブラリの作成方法であって、
上記入出力信号経路は、複数ビットレジスタ回路における各入力信号と出力信号との組み合わせに対応する信号経路であることを特徴とする。
The invention of claim 2
A method of creating a timing library according to
The input / output signal path is a signal path corresponding to a combination of each input signal and output signal in the multi-bit register circuit.
これにより、複数ビットレジスタ回路は各1ビットレジスタの遅延値やタイミング制約値等のタイミング特性値のばらつきが少ないので、容易にタイミング特性値の精度を維持しつつ、回路シミュレーションパターンの数を低減できる。 As a result, since the multi-bit register circuit has little variation in timing characteristic values such as delay values and timing constraint values of each 1-bit register, the number of circuit simulation patterns can be easily reduced while maintaining the accuracy of the timing characteristic values. .
また、請求項3の発明は、
請求項1のタイミングライブラリの作成方法であって、
上記タイミング特性値は、入出力信号間の遅延値であることを特徴とする。
The invention of claim 3
A method of creating a timing library according to
The timing characteristic value is a delay value between input and output signals.
これにより、遅延値を求めるために必要な回路シミュレーションパターンの数を低減できる。 As a result, the number of circuit simulation patterns necessary for obtaining the delay value can be reduced.
また、請求項4の発明は、
請求項3のタイミングライブラリの作成方法であって、
上記選択ステップは、上記第1のタイミング特性値取得ステップで求められた遅延値が最大または最小の少なくとも一方の入出力信号経路を代表入出力信号経路として選択することを特徴とする。
The invention of claim 4
A method of creating a timing library according to claim 3,
In the selecting step, at least one input / output signal path having the maximum or minimum delay value obtained in the first timing characteristic value acquiring step is selected as a representative input / output signal path.
これにより、最も大きい遅延値の入出力信号経路と最も小さい遅延値の入出力信号経路の遅延値を他の入出力信号経路の遅延値としてタイミングライブラリが作成されるので、安全側の遅延値を少ない回路シミュレーション回数で求めることができる。 As a result, the timing library is created using the delay value of the input / output signal path with the largest delay value and the input / output signal path with the smallest delay value as the delay value of the other input / output signal paths. It can be obtained with a small number of circuit simulations.
また、請求項5の発明は、
請求項1のタイミングライブラリの作成方法であって、
上記タイミング特性値は、複数の入力信号の遷移タイミングが満たすべきタイミング制約値であることを特徴とする。
The invention of claim 5
A method of creating a timing library according to
The timing characteristic value is a timing constraint value to be satisfied by transition timings of a plurality of input signals.
これにより、タイミング制約値を求めるために必要な回路シミュレーションパターンの数を低減できる。特に、タイミング制約値は、タイミング制約値の予測値の設定とシミュレーションを繰り返し行う2分探索アルゴリズム等を用いて求められるため、シミュレーションパターンの低減効果が大きい。 Thereby, the number of circuit simulation patterns necessary for obtaining the timing constraint value can be reduced. In particular, since the timing constraint value is obtained using a binary search algorithm or the like that repeatedly sets the prediction value of the timing constraint value and performs simulation, the effect of reducing the simulation pattern is great.
また、請求項6の発明は、
請求項5のタイミングライブラリの作成方法であって、
上記選択ステップは、上記第1のタイミング特性値取得ステップで求められたタイミング制約値が最大の入出力信号経路を代表入出力信号経路として選択することを特徴とする。
The invention of claim 6
A method for creating a timing library according to claim 5, comprising:
In the selection step, the input / output signal path having the maximum timing constraint value obtained in the first timing characteristic value acquisition step is selected as the representative input / output signal path.
これにより、所定のクロックに対して最も大きいタイミング制約値を有する入出力信号経路のタイミング制約値を他の入出力信号経路のタイミング制約値としてタイミングライブラリが作成されるので、安全側のタイミング制約値を一定の精度を維持しつつ、少ない回路シミュレーション回数で求めることができる。 As a result, a timing library is created with the timing constraint value of the input / output signal path having the largest timing constraint value for the predetermined clock as the timing constraint value of the other input / output signal path, so the timing constraint value on the safe side Can be obtained with a small number of circuit simulations while maintaining a constant accuracy.
また、請求項7の発明は、
請求項1のタイミングライブラリの作成方法であって、
上記動作条件は、電源電圧、入力電圧の遷移時間、出力負荷容量、および温度のうちの少なくとも1つについての複数通りの動作条件であることを特徴とする。
The invention of claim 7
A method of creating a timing library according to
The operating condition is characterized in that it is a plurality of operating conditions for at least one of a power supply voltage, an input voltage transition time, an output load capacity, and a temperature.
これにより、電源電圧、入力電圧の遷移時間、出力負荷容量、または温度の少なくとも1つが異なる種々の動作条件におけるタイミング特性値を求めるためのシミュレーションパターンの数を低減できる。 As a result, the number of simulation patterns for obtaining timing characteristic values under various operating conditions in which at least one of power supply voltage, input voltage transition time, output load capacity, or temperature is different can be reduced.
また、請求項10の発明は、
半導体集積回路の論理回路における入力信号の特性に応じたタイミング特性値を含むタイミングライブラリの作成方法であって、
上記論理回路を構成する第1の部分論理回路における、所定の特性を有する入力信号に応じた出力信号の特性を、回路動作のシミュレーションを行って求める第1の特性値取得ステップと、
上記第1の部分論理回路の出力信号が入力される第2の部分論理回路についての入力信号の特性に応じたタイミング特性値を示す部分論理回路タイミングライブラリ、および上記第1の特性値取得ステップによって求められた、第2の部分論理回路に入力される上記第1の部分論理回路の出力信号の特性に基づいて、第2の部分論理回路についてのタイミング特性値を求めることにより、上記論理回路への入力信号の特性に応じた上記論理回路についてのタイミング特性値を求める第2の特性値取得ステップと、
を有することを特徴とする。
The invention of claim 10 provides
A method of creating a timing library including timing characteristic values according to characteristics of input signals in a logic circuit of a semiconductor integrated circuit,
A first characteristic value acquisition step of obtaining a characteristic of an output signal according to an input signal having a predetermined characteristic in a first partial logic circuit constituting the logic circuit by performing a simulation of a circuit operation;
A partial logic circuit timing library showing a timing characteristic value corresponding to the characteristic of the input signal for the second partial logic circuit to which the output signal of the first partial logic circuit is input, and the first characteristic value acquisition step Based on the obtained characteristic of the output signal of the first partial logic circuit input to the second partial logic circuit, the timing characteristic value for the second partial logic circuit is obtained, thereby obtaining the logic circuit. A second characteristic value obtaining step for obtaining a timing characteristic value for the logic circuit according to the characteristic of the input signal;
It is characterized by having.
これにより、あらかじめ用意された部分論理回路のタイミングライブラリが用いられることによって、少ないシミュレーション回数や短いシミュレーション時間で、論理回路全体のタイミング制約値が求められる。 As a result, the timing constraint value of the entire logic circuit can be obtained with a small number of simulations and a short simulation time by using a timing library prepared in advance for the partial logic circuit.
また、請求項11の発明は、
請求項10のタイミングライブラリの作成方法であって、
上記第2の部分論理回路は、その出力信号が上記論理回路の出力信号とされるものであって、
上記部分論理回路タイミングライブラリは、上記第2の部分論理回路における入力信号の電圧遷移時間と、入出力端子間の遅延値または出力信号の電圧遷移時間との関係を示すものであって、
上記第1の特性値取得ステップで求められる第1の部分論理回路の出力信号の特性は、所定の電圧遷移時間を有する入力信号に応じた出力信号の電圧遷移時間であり、
上記第2の特性値算出ステップは、上記第2の部分論理回路における入出力端子間の遅延値または出力信号の電圧遷移時間を求めることにより、上記論理回路の入出力端子間の遅延値および出力信号の電圧遷移時間の少なくとも一方を求めることを特徴とする。
The invention of claim 11
A method for creating a timing library according to claim 10, comprising:
The second partial logic circuit has an output signal as an output signal of the logic circuit,
The partial logic circuit timing library shows the relationship between the voltage transition time of the input signal and the delay value between the input / output terminals or the voltage transition time of the output signal in the second partial logic circuit,
The characteristic of the output signal of the first partial logic circuit obtained in the first characteristic value acquisition step is a voltage transition time of the output signal corresponding to the input signal having a predetermined voltage transition time,
In the second characteristic value calculation step, the delay value between the input / output terminals of the logic circuit and the output are obtained by obtaining the delay value between the input / output terminals in the second partial logic circuit or the voltage transition time of the output signal. It is characterized in that at least one of signal voltage transition times is obtained.
これにより、出力負荷が異なる複数の条件における入出力端子間の遅延値や出力信号の電圧遷移時間を含むタイミングライブラリを作成する場合、出力負荷が一定の第1の部分論理回路についてだけシミュレーションを行うことにより、少ないシミュレーション回数でタイミングライブラリが作成できる。 Thus, when creating a timing library including delay values between input / output terminals and output signal voltage transition times under a plurality of conditions with different output loads, only the first partial logic circuit with a constant output load is simulated. Therefore, a timing library can be created with a small number of simulations.
また、請求項12の発明は、
請求項10のタイミングライブラリの作成方法であって、
上記第1の部分論理回路への入力信号は、上記論理回路への入力信号であって、
上記第2の部分論理回路は、少なくとも上記第1の部分論理回路の出力信号を含む複数の入力信号が入力されるものであって、
上記部分論理回路タイミングライブラリは、上記第2の部分論理回路における上記複数の入力信号の電圧遷移時間と、上記複数の入力信号の電圧遷移タイミングが満たすべきタイミング制約値との関係を示すものであって、
上記第1の特性値取得ステップで求められる第1の部分論理回路の出力信号の特性は、所定の電圧遷移時間を有する入力信号に応じた出力信号の電圧遷移時間であり、
上記第2の特性値算出ステップは、上記第2の部分論理回路における上記複数の入力信号の電圧遷移タイミングが満たすべきタイミング制約値を求めることにより、上記論理回路についてのタイミング制約値を求めることを特徴とする。
The invention of claim 12
A method for creating a timing library according to claim 10, comprising:
The input signal to the first partial logic circuit is an input signal to the logic circuit,
The second partial logic circuit receives at least a plurality of input signals including an output signal of the first partial logic circuit,
The partial logic circuit timing library shows a relationship between voltage transition times of the plurality of input signals in the second partial logic circuit and timing constraint values that the voltage transition timings of the plurality of input signals should satisfy. And
The characteristic of the output signal of the first partial logic circuit obtained in the first characteristic value acquisition step is a voltage transition time of the output signal corresponding to the input signal having a predetermined voltage transition time,
The second characteristic value calculating step calculates a timing constraint value for the logic circuit by determining a timing constraint value that the voltage transition timings of the plurality of input signals in the second partial logic circuit should satisfy. Features.
これにより、レジスタ回路等の複数の入力信号のタイミング制約値は、入力信号の電圧遷移時間に依存するので、あらかじめ用意された第2の部分論理回路のタイミングライブラリが用いられることによって、少ないシミュレーション回数で複数の入力信号のタイミング制約値が求められる。したがって、論理回路全体についても、タイミング制約値の予測値の設定とシミュレーションを繰り返し行う2分探索アルゴリズム等を行わなくてよくなるので、シミュレーションパターンの低減効果が大きい。 As a result, the timing constraint value of a plurality of input signals such as a register circuit depends on the voltage transition time of the input signal. Therefore, the number of simulations can be reduced by using the second partial logic circuit timing library prepared in advance. Thus, timing constraint values for a plurality of input signals are obtained. Therefore, since it is not necessary to perform a binary search algorithm or the like that repeatedly sets the prediction value of the timing constraint value and the simulation for the entire logic circuit, the effect of reducing the simulation pattern is great.
本発明によれば、回路シミュレーション回数を低減し、タイミングライブラリ作成に要する時間を大幅に低減することができる。 According to the present invention, the number of circuit simulations can be reduced, and the time required for creating a timing library can be greatly reduced.
以下、本発明の実施形態について、図面を参照して説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In each of the following embodiments, components having functions similar to those of the other embodiments are denoted by the same reference numerals and description thereof is omitted.
《発明の実施形態1》
本発明の実施形態1として、図1に示すようなタイミングライブラリ作成装置100と、これによって4ビットレジスタ回路のタイミングライブラリ1008が作成される例について、図面に基づいて詳細に説明する。タイミングライブラリ作成装置100は、特に限定されないが、例えばコンピュータに、以下で説明するタイミングライブラリ作成装置100の機能を実行させるプログラムを組み込んで構成することができる。
As a first embodiment of the present invention, a timing
タイミングライブラリ1008は、例えば図2に示すように、クロック信号の種々の電圧遷移時間201と種々の出力負荷容量値202との組み合わせに対応するそれぞれの遅延値203や、図3に示すように、クロック信号の種々の電圧遷移時間301とデータ入力信号の種々の電圧遷移時間302の組み合わせに対応するタイミング制約値303を示すものである。
For example, as shown in FIG. 2, the
タイミングライブラリ作成装置100は、一部の1ビットレジスタについてのみ、タイミングライブラリに含まれるべき遅延値やタイミング制約値に対応する複数通りのすべての動作条件でシミュレーションを行い、その結果得られた遅延値やタイミング制約値が、他の1ビットレジスタの遅延値やタイミング制約値でもあるとして、タイミングライブラリを作成する。上記シミュレーションが行われる一部の1ビットレジスタを選択するためには、まず、4つの1ビットレジスタについてタイミングライブラリに含まれるべき遅延値やタイミング制約値の複数通りの動作条件のうちの一部の動作条件(選択用条件)でシミュレーションが行われる。そして、求められた遅延値やタイミング制約値が最大であるものが選択(判別)される。最大の遅延値やタイミング制約値を有する1ビットレジスタの遅延値やタイミング制約値を、全1ビットレジスタの遅延値やタイミング制約値としてタイミング検証を行い、タイミングが満たされれば、全1ビットレジスタのタイミングが満たされるからである。
The timing
(装置の構成)
タイミングライブラリ作成装置100は、より具体的には、例えば図1に示すように、回路シミュレータ102を制御し、タイミングライブラリ1008を出力するシミュレータ制御装置101、および回路動作をシミュレートする例えばSPICE (Simulation Program with Integrated Circuit Emphasis)等の回路シミュレータ102を備えている。
(Device configuration)
More specifically, the timing
シミュレータ制御装置101は、シミュレーションに用いられるデータを回路シミュレータ102に転送し、シミュレーションの実行を指示し、遅延値算出や2分探索アルゴリズムによるタイミング制約値算出の制御をするようになっている。また、全ての1ビットレジスタのうち、選択用条件でのシミュレーション結果において最大の遅延値やタイミング制約値を有する1ビットレジスタを選択する処理等を行うようになっている。
The
回路シミュレータ102は、シミュレーション条件や入力信号のパターン等に関するデータの入力に基づいてシミュレーションを行い、シミュレーション結果を出力するようになっている。
The
(タイミングライブラリ作成装置100に入力されるデータ)
上記タイミングライブラリ作成装置100に入力されるデータには、例えば以下のようなものがある。
(Data input to the timing library creation device 100)
Examples of data input to the timing
(1)最大遅延値レジスタ選択用条件データ1001
図4に最大遅延値レジスタ選択用条件データ1001の例を示す。このデータは、電源電圧と温度の条件を1通りずつ、クロック信号遷移時間が50psと2nsの2通り、出力負荷容量値が1fFと100fFの2通りの条件を示している。このデータに基づいて、4つの1ビットレジスタに対し、クロック信号遷移時間が50psと2nsの2通り、出力負荷容量値が1fFと100fFの2通りの合計2×2の4通りの組み合わせの条件についてシミュレーションが行われる。この4通りのシミュレーション結果に基づいて、各組み合わせの条件ごとに、最大遅延値を有するレジスタが選択される。
(1) Maximum delay value register
FIG. 4 shows an example of maximum delay value register
(2)遅延値抽出用シミュレーション信号パターン1002
図5に遅延値抽出用シミュレーション信号パターン1002の例を示す。例えば、データ出力信号が立ち上がる場合と立ち下がる場合で遅延値が異なる場合、遅延値はそれぞれの場合について別個に求める必要がある。遅延値抽出用シミュレーション信号パターン1002は、それらの遅延値を求めるべき信号パターンを示すものである。同図に示されているRは、信号が0から1に変化することを示している。上段にR、0とあるのは、クロックの立ち上がりによりデータ出力信号が0に変化する場合、下段にR、1とあるのは、クロックの立ち上がりによりデータ出力信号が1に変化する場合を意味している。このデータにより、上記2通りの場合についての遅延値を求めるシミュレーションが行われる。
(2) Delay signal extraction
FIG. 5 shows an example of a delay value extraction
(3)タイミングライブラリ作成用遅延値抽出条件データ1003
図6にタイミングライブラリ作成用遅延値抽出条件データ1003の例を示す。このデータは、タイミングライブラリに含まれるべき遅延値のすべての動作条件を示すものである。具体的には、同図の例では、クロック信号遷移時間が50psから2nsの7通り、出力負荷容量値が1fFから100fFの9通りの動作条件が示されている。なお、図2では3×3の9通りの条件に対応する遅延値の例を示したが、以下では図6に示すような7×9の63通りの条件に対応する遅延値を求めるものとして説明する。
(3) Delay value
FIG. 6 shows an example of the delay value
(4)最大タイミング制約値レジスタ選択用条件データ1004
遅延値を求めるためのデータと同様に、図7に最大タイミング制約値レジスタ選択用条件データ1004の例を示す。このデータは、データ入力信号遷移時間が50psと2nsの2通り、クロック信号遷移時間が50psと2nsの2通りの条件を示している。このデータに基づいて、4つの1ビットレジスタに対し、データ入力信号遷移時間が50psと2nsの2通り、クロック信号遷移時間が50psと2nsの2通りの合計2×2の4通りの組み合わせの条件についてシミュレーションが行われる。この4通りのシミュレーション結果に基づいて、各組み合わせの条件ごとに最大タイミング制約値を有するレジスタが選択される。
(4) Maximum timing constraint value register
Similar to the data for obtaining the delay value, FIG. 7 shows an example of the maximum timing constraint value register
(5)タイミング制約値抽出用シミュレーション信号パターン1005
図8にタイミング制約値抽出用シミュレーション信号パターン1005の例を示す。例えば、データ入力信号が立ち上がる場合と立ち下がる場合でタイミング制約値が異なる場合、タイミング制約値はそれぞれの場合について別個に求める必要がある。タイミング制約値抽出用シミュレーション信号パターン1005は、それらのタイミング制約値を求めるべき信号パターンを示すものである。同図に示されているRとは信号が0から1、Fとは信号が1から0に変化することを示している。上段にR、Rとあるのは、データ入力信号が立ち上がる場合に、その立ち上がりをクロック信号の立ち上がりにより出力する際のタイミング制約値、下段にR、Fとあるのは、データ入力信号が立ち下がる場合に、その立ち下がりをクロックの立ち上がりにより出力する際のタイミング制約値をそれぞれ求めるためにシミュレーションが行われるべきことを意味している。
(5) Timing constraint value extraction
FIG. 8 shows an example of a
(6)タイミングライブラリ作成用タイミング制約値抽出条件データ1006
図9にタイミングライブラリ作成用タイミング制約値抽出条件データ1006の例を示す。このデータは、タイミングライブラリに含まれるべきタイミング制約値のすべての動作条件を示すものである。具体的には、同図の例では、データ入力信号遷移時間が50psから2nsの5通り、クロック信号遷移時間が50psから2nsの5通りの動作条件が示されている。なお、図3では3×3の9通りの条件に対応するタイミング制約値の例を示したが、以下では図9に示すような5×5の25通りの条件に対応するタイミング制約値を求めるものとして説明する。
(6) Timing constraint value
FIG. 9 shows an example of timing constraint value
(7)サブサーキットデータ1007
サブサーキットデータ1007は、シミュレーション対象回路をモデル化したものであり、例えば対象回路内のトランジスタサイズ、配線RC(Resistance Capacitance)、および配線抵抗等の情報、およびそれらの接続情報等を回路シミュレータが解釈できるように示したものである。サブサーキットデータ1007の詳細な説明については「STAR−Hspice Manual Release v.2000.2 日本語版 発行元 Avant社」に記載されているが、内容が直接発明に関係しないため、以下説明を省略する。
(7)
The
(タイミングライブラリ作成対象回路について)
次に、本実施形態においてタイミングライブラリ作成の対象となる4ビットレジスタ回路400の構成について図10を用いて説明する。4ビットレジスタ回路400はデータ入力ピン401、クロックピン402およびデータ出力ピン403をそれぞれ備えた第1レジスタ404、第2レジスタ405、第3レジスタ406、および第4レジスタ407の4つの1ビットレジスタから構成されている。ここでは1ビットレジスタに、エッジトリガ1ビットフリップフロップセルを用いる例を示すが、記憶機能を持つフリップフロップセルやラッチセル等を用いてもよい。
(Timing library creation target circuit)
Next, the configuration of the 4-
図11は、4ビットレジスタ回路400を構成する1ビットレジスタの動作を示すタイミングチャートである。同図では、説明を簡単にするため、信号の波形鈍りがないものとして示している。1ビットレジスタは、クロック信号の立ち上がりエッジでデータ入力信号を記憶し、記憶した信号をデータ出力信号として出力する。
FIG. 11 is a timing chart showing the operation of the 1-bit register constituting the 4-
(遅延値とタイミング制約値について)
図12は、1ビットレジスタの遅延値を示すタイミングチャートである。ここで、遅延値はクロック信号が閾値電圧まで立ち上がってから、データ出力信号が閾値電圧まで変化するまでの時間差により定義される。
(About delay values and timing constraint values)
FIG. 12 is a timing chart showing the delay value of the 1-bit register. Here, the delay value is defined by the time difference from when the clock signal rises to the threshold voltage until the data output signal changes to the threshold voltage.
図13は、1ビットレジスタのタイミング制約値のセットアップタイムとホールドタイムを示すタイミングチャートである。セットアップタイムは、クロック信号の立ち上がりの前にデータ入力信号のレベルが維持されなければならない時間をいい、ホールドタイムは、クロック信号の立ち上がりの後にデータ入力信号のレベルが維持されなければならない時間をいう。セットアップタイムとホールドタイムを満足すれば、図13のタイムチャートのように期待通りのデータ出力信号が出力されるが、満足しなければ期待通りのデータ出力信号が出力されず、誤動作となる。 FIG. 13 is a timing chart showing the setup time and hold time of the timing constraint value of the 1-bit register. The setup time refers to the time that the level of the data input signal must be maintained before the rising edge of the clock signal, and the hold time refers to the time that the level of the data input signal must be maintained after the rising edge of the clock signal. . If the setup time and hold time are satisfied, the expected data output signal is output as shown in the time chart of FIG. 13, but if not satisfied, the expected data output signal is not output and a malfunction occurs.
図14は、本実施形態で使用する2分探索アルゴリズムを用いてタイミング制約値を算出する方法の各ステップでシミュレーションされる動作を示すタイミングチャートである。このアルゴリズムでは、解(タイミング制約値)の探索範囲が指定された精度以上の値になるまで解の探索範囲を狭めながら、シミュレーションが行われ、タイミング制約値が算出される。例えば同図の例では、クロック信号の立ち上がり時刻は毎回一定に定め、STEP1で、0の時刻でデータ入力信号を立ち上げるシミュレーションが行われると、データ出力信号が確定して、記憶素子に記憶されることが確認される。STEP2で、Tendの時刻でデータ入力信号を立ち上げるシミュレーションが行われると、データ出力信号が不定状態になって、記憶素子に記憶されないことが確認される。STEP1およびSTEP2により、求めるタイミング制約値が解の探索範囲内にあることが分かる。次に、STEP3で、Tmidの時刻でデータ入力信号を立ち上げるシミュレーションが行われ、データ出力信号が確定するか不定になるかが確認される。ここで、Tmidとは(0+Tend)/2の時刻を示す。もし、確定すれば、求めるべきタイミング制約値はTmidとTendの間に存在するので、次は(Tmid+Tend)/2の時刻にデータ入力信号を立ち上げるシミュレーションが行われる。もし、不定になれば、求めるべきタイミング制約値は0とTmidの間に存在するので、次にTmid/2の時刻にデータ入力信号を立ち上げるシミュレーションが行われる。上記ステップが、解の探索範囲が指定された精度以上の値になるまで繰り返され、タイミング制約値が算出される。
FIG. 14 is a timing chart showing an operation simulated at each step of the method for calculating the timing constraint value using the binary search algorithm used in this embodiment. In this algorithm, the simulation is performed while the solution search range is narrowed until the solution (timing constraint value) search range becomes a value equal to or higher than the specified accuracy, and the timing constraint value is calculated. For example, in the example shown in the figure, when a simulation is performed in which the rising time of the clock signal is fixed every time and a data input signal is raised at
(タイミングライブラリ作成装置100の動作)
以下、タイミングライブラリ作成装置100の動作について図15を用いて説明する。
(Operation of Timing Library Creation Device 100)
Hereinafter, the operation of the timing
(S101)まず、最大遅延値レジスタ選択用条件データ1001および遅延値抽出用シミュレーション信号パターン1002に基づいて、回路シミュレータ102によりシミュレーションが行われ、4ビットレジスタ回路400の各1ビットレジスタの遅延値1101が算出される。(第1のタイミング特性値取得ステップ)
(S101) First, simulation is performed by the
(S102)シミュレータ制御装置101により各1ビットレジスタの遅延値1101が比較され、最大遅延値レジスタ選択用条件データ1001で示された4通りの組み合わせの各条件について、最大の遅延値を有する1ビットレジスタがいずれのレジスタであるかを示す情報が、最大遅延値レジスタ情報1102として記憶される。またこのような情報は、遅延値抽出用シミュレーション信号パターン1002に示される信号パターンごとに求められて記憶される。例えば、4ビットレジスタ回路400に対して、データ出力信号が立ち上がる場合は第1レジスタ404が最大の遅延値を有する場合、立ち上がり時遅延値抽出用として第1レジスタ404を示す情報が最大遅延値レジスタ情報1102として記憶される。データ出力信号が立ち下がる場合は第2レジスタ405または第3レジスタ406のいずれかが最大の遅延値を有する場合、立ち下がり時遅延値抽出用として第2レジスタ405および第3レジスタ406を示す情報が最大遅延値レジスタ情報1102として記憶される。ここで、最大遅延値レジスタ情報1102として、例えば各1ビットレジスタの位置を示す情報が用いられる。(選択ステップ)
(S102) The
(S103)最大遅延値レジスタ情報1102、遅延値抽出用シミュレーション信号パターン1002、およびタイミングライブラリ作成用遅延値抽出条件データ1003に基づいて、回路シミュレータ102によりシミュレーションが行われる。ただし、シミュレーションは、タイミングライブラリ作成用遅延値抽出条件データ1003に示される条件のうち、(S101)ですでにシミュレーションされている条件については行われなくてよい。データ出力信号の立ち上がり時遅延値を求める場合は、第1レジスタ404に対してのみシミュレーションが実行され、これによって算出された値が、第2レジスタ405、第3レジスタ406、および第4レジスタ407の遅延値として記憶される。立ち下がり時遅延値を求める場合は、第2レジスタ405および第3レジスタ406に対してシミュレーションが実行され、第2レジスタ405または第3レジスタ406のいずれか遅延値の大きい方の値が、第1レジスタ404および第4レジスタ407の遅延値として記憶される。この結果、タイミングライブラリ作成用遅延値抽出条件データ1003で指定された63種類のすべての条件における遅延値が、4ビットレジスタ回路400の全1ビットレジスタの全シミュレーション条件別遅延値情報1103として記憶される。(第2のタイミング特性値取得ステップ)
(S103) Based on the maximum delay
(S104)次に、最大タイミング制約値レジスタ選択用条件データ1004およびタイミング制約値抽出用シミュレーション信号パターン1005に基づいて、回路シミュレータ102によりシミュレーションが行われ、4ビットレジスタ回路400の各1ビットレジスタのタイミング制約値1104が算出される。なお、本実施形態ではタイミング制約値の算出に、2分探索アルゴリズムが用いられ、その際、シミュレータ制御装置101がシミュレーションにおいて入力信号が変化するタイミング等の制御を行う。(第1のタイミング特性値取得ステップ)
(S104) Next, simulation is performed by the
(S105)シミュレータ制御装置101により、各1ビットレジスタのタイミング制約値1104が、最大タイミング制約値レジスタ選択用条件データ1004で示された4通りの組み合わせの条件について、最大のタイミング制約値を有する1ビットレジスタがいずれのレジスタであるかを示す情報が、最大タイミング制約値レジスタ情報1105として記憶される。このような情報は、データ入力信号が立ち上がる場合と立ち下がる場合に対して、セットアップタイムおよびホールドタイムについてそれぞれ記憶される。例えば、4ビットレジスタ回路400に対して、データ入力信号が立ち上がる場合と立ち下がる場合は、第1レジスタ404が最大のセットアップタイムを有するとすると、立ち上がり時セットアップタイム抽出用および立ち下がり時セットアップタイム抽出用として第1レジスタ404を示す情報が、最大タイミング制約値レジスタ情報1105として記憶される。データ入力信号が立ち上がる場合は、第2レジスタ405が最大のホールドタイムを有するとすると、立ち上がり時ホールドタイム抽出用として第2レジスタ405を示す情報が、最大タイミング制約値レジスタ情報1105として記憶される。データ入力信号が立ち下がる場合は、第2レジスタ405または第3レジスタ406のいずれかが最大のホールドタイムを有するとすると、立ち下がり時ホールドタイム抽出用として第2レジスタ405および第3レジスタ406を示す情報が、最大タイミング制約値レジスタ情報1105として記憶される。ここで、最大タイミング制約値レジスタ情報1105として、例えば、各1ビットレジスタの位置を示す情報が用いられる。(選択ステップ)
(S105) The
(S106)最大タイミング制約値レジスタ情報1105、タイミング制約値抽出用シミュレーション信号パターン1005、およびタイミングライブラリ作成用タイミング制約値抽出条件データ1006を用いて、回路シミュレータ102によりシミュレーションが行われる。ただし、シミュレーションは、タイミングライブラリ作成用タイミング制約値抽出条件データ1006に示される条件のうち、(S104)ですでにシミュレーションされている条件については行われなくてよい。データ入力信号の立ち上がり時セットアップタイムを求める場合は、第1レジスタ404に対してのみシミュレーションが実行され、これによって算出された値が4つの1ビットレジスタの立ち上がり時セットアップタイムとして記憶される。データ入力信号の立ち下がり時セットアップタイムを求める場合も、第1レジスタ404に対してのみ回路シミュレーションが実行され、ここで算出された値が4つの1ビットレジスタの立ち下がり時セットアップタイムとして記憶される。入力信号の立ち上がり時ホールドタイムを求める場合は、第2レジスタ405に対してのみシミュレーションが実行され、ここで算出された値が4つの1ビットレジスタの立ち上がり時ホールドタイムとして記憶される。データ入力信号の立ち下がり時ホールドタイムを求める場合は、第2レジスタ405および第3レジスタ406に対してシミュレーションが実行され、第2レジスタ405および第3レジスタ406については、それぞれのシミュレーション結果が記憶され、第1レジスタ404と第4レジスタ407については、第2レジスタ405または第3レジスタ406のいずれかホールドタイムの大きい方の値が記憶される。この結果、タイミングライブラリ作成用タイミング制約値抽出条件データ1006で指定された25種類のすべての条件における最大のタイミング制約値が、4ビットレジスタ回路400の全1ビットレジスタの全シミュレーション条件別タイミング制約値情報1106として記憶される。(第2のタイミング特性値取得ステップ)
(S106) The
(S107)
最後に、全1ビットレジスタの全シミュレーション条件別遅延値情報1103と全1ビットレジスタの全シミュレーション条件別タイミング制約値情報1106に、シミュレータ制御装置101により、所望のEDAツールのライブラリ形式(タイミングライブラリフォーマット)に変換する処理が施され、4ビットレジスタ回路400のタイミングライブラリ1008が生成される。(タイミングライブラリ作成処理ステップ)
(S107)
Finally, the
(本実施形態による遅延値抽出のためのシミュレーション回数低減効果について)
上記のように、63種類の条件のうち4種類の条件について、最大遅延値レジスタ選択用条件データ1001を用いてシミュレーションを行い、最大の遅延値を有する1ビットレジスタ回路についてのみ、条件の組み合わせ数が63種類のタイミングライブラリ作成用遅延値抽出条件データ1003を用いてシミュレーションを行い、その結果を他の1ビットレジスタに代用することにより、4つすべての1ビットレジスタ回路について、タイミングライブラリ作成用遅延値抽出条件データ1003を用いてシミュレーションを行った場合よりも大幅にシミュレーション回数を低減させ、シミュレーション時間を短縮できる。
(About the effect of reducing the number of simulations for delay value extraction according to this embodiment)
As described above, the simulation is performed using the maximum delay value register
具体的には、まず、(S101)で最大遅延値レジスタ選択用条件データ1001に示された4種類の組み合わせのシミュレーションが、4つの1ビットレジスタについて行われるので、4×4の16回のシミュレーションが、遅延値抽出用シミュレーション信号パターン1002に示された立ち上がり変化時と立ち下がり変化時について行われる。次に、(S103)では、タイミングライブラリ作成用遅延値抽出条件データ1003に示された63種類の組み合わせのうち、4種類の組み合わせについては(S101)ですでにシミュレーションが行われているので、残りの59種類の組み合わせのシミュレーションが、(S102)で最大の立ち上がり時遅延値を有すると選択された第1レジスタ404、最大の立ち下がり時遅延値を有すると選択された第2レジスタ405および第3レジスタ406について行われる。したがって、本実施形態における遅延値抽出のためのシミュレーション回数は、立ち上がり時遅延値を求めるシミュレーション回数が16+59の75回、立ち下がり時遅延値を求めるシミュレーション回数が16+59×2の134回となり、合計209回となる。4つすべての1ビットレジスタ回路について、条件の組み合わせ数が63種類のタイミングライブラリ作成用遅延値抽出条件データ1003を用いてシミュレーションを行った場合のシミュレーション回数は、立ち上がり時遅延値と立ち下がり時遅延値をそれぞれ求めるために4×63の252回必要となるので、合計504回となる。したがって、本実施形態により、4つすべての1ビットレジスタ回路について、タイミングライブラリ作成用遅延値抽出条件データ1003を用いてシミュレーションを行った場合よりも、シミュレーション回数を42%に低減できたことになる。
Specifically, first, the four combinations shown in the maximum delay value register
(本実施形態によるタイミング制約値抽出のためのシミュレーション回数低減効果について)
さらに、上記のように、25種類の条件のうち4種類の条件について、最大タイミング制約値レジスタ選択用条件データ1004を用いてシミュレーションを行い、最大のタイミング制約値を有する1ビットレジスタ回路についてのみ、条件の組み合わせ数が25種類のタイミングライブラリ作成用タイミング制約値抽出条件データ1006を用いてシミュレーションを行うことにより、4つすべての1ビットレジスタ回路について、タイミングライブラリ作成用タイミング制約値抽出条件データ1006を用いてシミュレーションを行った場合よりも大幅にシミュレーション回数を低減させ、シミュレーション時間を短縮できる。特に、セットアップタイムやホールドタイムといったタイミング制約値は、タイミング制約値の予測値の設定とシミュレーションを繰り返し行う2分探索アルゴリズム等を用いて求められるため、シミュレーション回数低減の効果が大きい。
(About the effect of reducing the number of simulations for extracting timing constraint values according to the present embodiment)
Furthermore, as described above, the simulation is performed using the maximum timing constraint value register
具体的には、(S104)で最大タイミング制約値レジスタ選択用条件データ1004に示された4種類の組み合わせのシミュレーションが、4つの1ビットレジスタについて、タイミング制約値抽出用シミュレーション信号パターン1005に示されたデータ入力信号の立ち上がり変化時と立ち下がり変化時について、セットアップタイムとホールドタイム抽出のために行われる。また、タイミング制約値は2分探索アルゴリズムを用いて算出されるので、2分探索アルゴリズムで行われるシミュレーション回数をNとすると、(S104)におけるシミュレーション回数は、4×4×2×2×Nの合計64N回となる。次に、(S106)では、タイミングライブラリ作成用タイミング制約値抽出条件データ1006に示された25種類の組み合わせのうち、4種類の組み合わせについては(S104)ですでにシミュレーションが行われているので、残りの21種類の組み合わせのシミュレーションが行われる。またかかるシミュレーションは、立ち上がり変化時と立ち下がり変化時のセットアップタイムについては、第1レジスタ404について行われ、立ち上がり変化時のホールドタイムについては、第2レジスタ405について行われ、立ち下がり変化時のホールドタイムについては、第2レジスタ405および第3レジスタ406について行われる。したがって、本実施形態におけるタイミング制約値抽出のためのシミュレーション回数は、64N+(21+21+21+21×2)×Nの合計169N回となる。4つすべての1ビットレジスタ回路について、条件の組み合わせ数が25種類のタイミングライブラリ作成用タイミング制約値抽出条件データ1006を用いてシミュレーションを行った場合のシミュレーション回数は、立ち上がり変化時と立ち下がり変化時について、セットアップタイムとホールドタイム両方についてシミュレーションする必要があるので、4×25×2×2×Nの合計400N回となる。したがって、本実施形態により、4つすべての1ビットレジスタ回路について、タイミングライブラリ作成用タイミング制約値抽出条件データ1006を用いてシミュレーションを行った場合よりも、シミュレーション回数を42%に低減できたことになる。
Specifically, simulations of the four types of combinations indicated in the maximum timing constraint value register
(その他)
なお、本実施形態では、最大の遅延値を求めているが、最小の遅延値を求める場合は、(S102)において、最小の遅延値を有するレジスタを示す情報が最大遅延値レジスタ情報1102の代わりに記憶されるようにすればよい。
(Other)
In this embodiment, the maximum delay value is obtained. However, when obtaining the minimum delay value, information indicating the register having the minimum delay value is replaced with the maximum delay
また、本実施形態では、クロック信号遷移時間、データ入力信号遷移時間、および出力負荷容量値のみを変化させた条件について、遅延値やタイミング制約値を求めているが、電源電圧や温度などを変化させた条件について求める場合でも本発明を適用できる。 In this embodiment, the delay value and the timing constraint value are obtained for the conditions in which only the clock signal transition time, the data input signal transition time, and the output load capacitance value are changed. However, the power supply voltage, temperature, etc. are changed. The present invention can be applied even when the conditions are determined.
また、本実施形態のタイミングライブラリ作成装置100は、回路シミュレータ102を内蔵しているが、シミュレータ制御装置101のみで構成し、外部の回路シミュレータを使用するようにしてもよい。
In addition, the timing
また、求められる特性値(タイミング特性値)は遅延値とタイミング制約値に限らず、一方でもよいし、動作タイミングを検証するために用いられる他の特性値や、それらの種々の組み合わせでもよい。さらに、対象回路も一例であり、AND回路やOR回路等の組合せ論理回路を組み合わせた回路についても本発明を適用できる。 Further, the obtained characteristic value (timing characteristic value) is not limited to the delay value and the timing constraint value, and may be one of them, or other characteristic values used for verifying the operation timing, or various combinations thereof. Furthermore, the target circuit is an example, and the present invention can be applied to a circuit in which combinational logic circuits such as an AND circuit and an OR circuit are combined.
《発明の実施形態2》
本発明の実施形態2として、図16に示すようなタイミングライブラリ作成装置500と、これによって4ビットレジスタ回路(論理回路)のタイミングライブラリ2005が作成される例について、図面に基づいて詳細に説明する。タイミングライブラリ作成装置500は、特に限定されないが、例えばコンピュータに、以下で説明するタイミングライブラリ作成装置500の機能を実行させるプログラムを組み込んで構成することができる。
<< Embodiment 2 of the Invention >>
As a second embodiment of the present invention, a timing
タイミングライブラリ作成装置500は、ある一定の出力負荷容量と複数通りの入力電圧遷移時間を動作条件としたシミュレーションを行い、それぞれの電圧遷移時間における各1ビットレジスタの入力端子の電圧遷移時間を測定し、あらかじめ用意された1ビットレジスタのタイミングライブラリ2002と測定した電圧遷移時間とに基づいて補間を行い、4ビットレジスタ回路を構成する各1ビットレジスタにおける遅延値とタイミング制約値を算出するようになっている。
The timing
シミュレータ制御装置501は、例えば図16に示すように、入力されるデータに基づいて、回路シミュレータ102の制御、および各1ビットレジスタにおける遅延値とタイミング制約値の算出等を行い、4ビットレジスタ回路のタイミングライブラリ2005を出力するようになっている。
For example, as shown in FIG. 16, the
(タイミングライブラリ作成装置500に入力されるデータ)
入力されるデータには、例えば以下のようなものがある。
(Data input to the timing library creation device 500)
Examples of input data include the following.
(1)タイミングライブラリ作成用条件データ2001
図17にタイミングライブラリ作成用条件データ2001の例を示す。これは、タイミングライブラリに含まれるべき遅延値、およびタイミング制約値それぞれについてのすべての動作条件を示している。
(1) Timing library
FIG. 17 shows an example of timing library
(2)1ビットレジスタのタイミングライブラリ2002
1ビットレジスタのタイミングライブラリ2002は、4ビットレジスタ回路を構成する各1ビットレジスタが単独で動作した場合のタイミング特性値を示すものであり、例えば図18に示すように、クロック信号の種々の電圧遷移時間601と種々の出力負荷容量値602との組み合わせに対応する遅延値603や、図19に示すように、クロック信号の種々の電圧遷移時間701とデータ入力信号の種々の電圧遷移時間702の組み合わせに対応するタイミング制約値703を示すものである。
(2) 1-bit
The 1-bit
(3)電圧遷移時間観測用シミュレーション信号パターン2003
電圧遷移時間観測用シミュレーション信号パターン2003は、各1ビットレジスタの入力端子の電圧遷移時間を測定するためのシミュレーション信号パターンであり、具体的な内容は、実施形態1(図5)で説明した遅延値抽出用シミュレーション信号パターン1002と同様である。
(3) Voltage transition time observation
The voltage transition time observation
(4)4ビットレジスタ回路のサブサーキットデータ2004
4ビットレジスタ回路のサブサーキットデータ2004は、実施形態1で説明したサブサーキットデータ1007と同様に、タイミングライブラリ作成の対象となる4ビットレジスタ回路をモデル化したものである。
(4)
The
(タイミングライブラリ作成対象回路について)
次に、本実施形態においてタイミングライブラリ作成の対象となる4ビットレジスタ回路800の構成について、図20を用いて説明する。4ビットレジスタ回路800は、入力電圧測定ノード801(論理回路への入力)、第1電圧測定ノード802、第2電圧測定ノード803、第3電圧測定ノード804、および第4電圧測定ノード805(第2の部分論理回路への入力)を有している。ここでは4ビットレジスタ回路800を構成する1ビットレジスタに、エッジトリガ1ビットフリップフロップセルを用いた例を示すが、記憶機能を持つフリップフロップセルやラッチセル等を用いてもよい。
(Timing library creation target circuit)
Next, the configuration of the 4-
(タイミングライブラリ作成装置500の動作)
以下、タイミングライブラリ作成装置500の動作について図21を用いて説明する。
(Operation of Timing Library Creation Device 500)
Hereinafter, the operation of the timing
(S201)まず、シミュレータ制御装置501により、4ビットレジスタ回路のサブサーキットデータ2004に基づいて、各1ビットレジスタのクロック信号の電圧遷移時間を測定するノードが電圧測定のための出力ピンとして抽出され、4ビットレジスタ回路のサブサーキットデータ2004に付与される。測定するノードは、サブサーキットファイルを検索して抽出される。これにより、4ビットレジスタ回路800の電圧測定ノード付サブサーキットデータ2101が作成される。電圧測定ノード付サブサーキットデータ2101を使用することにより、シミュレーションによる各1ビットレジスタの電圧測定ノードにおける電圧遷移時間の観測が可能となる。
(S201) First, a node for measuring the voltage transition time of the clock signal of each 1-bit register is extracted as an output pin for voltage measurement by the
(S202)電圧測定ノード付サブサーキットデータ2101、タイミングライブラリ作成用条件データ2001、および電圧遷移時間観測用シミュレーション信号パターン2003を用いて、回路シミュレータ102によりシミュレーションが行われ、各1ビットレジスタの電圧測定ノードに入力される電圧の遷移時間が算出される。算出された遷移時間は、各1ビットレジスタの電圧測定ノードにおける電圧遷移時間情報2102として記憶される。図22に、各1ビットレジスタの電圧測定ノードにおける電圧遷移時間情報2102の内容を表にした例を示す。図22の例では、4ビットレジスタ回路800の入力電圧測定ノード801に50psの電圧遷移時間を有する電圧を入力した場合、各1ビットレジスタのクロック信号入力ポイントとなる第1電圧測定ノード802、第2電圧測定ノード803、第3電圧測定ノード804、および第4電圧測定ノード805では、それぞれ65ps、65.2ps、72ps、および74psの電圧遷移時間を有する電圧波形になることを示している。またこのシミュレーションはタイミングライブラリ作成用条件データ2001に示されたクロック遷移時間の種類の数だけ実施される。つまり、図22の例では、入力電圧測定ノード801に、50ps、0.1ns、0.2ns、0.3ns、1ns、1.5nsおよび2nsの7種類の遷移時間を有する電圧が入力され、7回のシミュレーションが行われることになる。(第1の特性値取得ステップ)
(S202) Simulation is performed by the
(S203)シミュレータ制御装置501により、各1ビットレジスタの電圧測定ノードにおける電圧遷移時間情報2102、およびタイミングライブラリ作成用条件データ2001を用いて、1ビットレジスタのタイミングライブラリ2002に含まれる値が補間されることにより、各1ビットレジスタの遅延値とタイミング制約値が求められる。(第2の特性値取得ステップ)そして、それらの遅延値とタイミング制約値が、所望のEDAツールのライブラリ形式に変換され、4ビットレジスタ回路のタイミングライブラリ2005が生成される。
(S203) The
次に、(S203)における補間の方法について説明する。 Next, the interpolation method in (S203) will be described.
まず、遅延値の算出方法について説明する。例として、入力電圧測定ノード801に入力される電圧の遷移時間が50ps、出力負荷容量値が1fFの時の、4ビットレジスタ回路800を構成する第1電圧測定ノード802を入力端子とする1ビットレジスタの遅延値算出方法を説明する。図22の各1ビットレジスタの電圧測定ノードにおける電圧遷移時間情報2102において、入力電圧測定ノード801の電圧遷移時間が50psの時、第1電圧測定ノード802の電圧遷移時間は65psである。1ビットレジスタのタイミングライブラリ2002に係る図18の2次元テーブルにおいて、出力負荷容量値が1fFの場合、クロック信号の電圧遷移時間が50psならば遅延値は30ps、0.1nsならば遅延値は40psである。これらにより、第1電圧測定ノード802の電圧遷移時間が65psである場合の遅延値は、例えば図23に示す線形補間により求めると、33psとなる。同様に、入力電圧測定ノード801に入力した電圧の遷移時間が0.1nsの場合について求めると、図22より入力電圧測定ノード801の電圧遷移時間が0.1nsの時、第1電圧測定ノード802の電圧遷移時間は0.15nsであるので、図18より、クロック信号の電圧遷移時間が0.1nsならば遅延値は40ps、0.2nsならば遅延値は50psであるので、線形補間により遅延値は45psとなる。
First, a method for calculating the delay value will be described. As an example, when the transition time of the voltage input to the input
次に、タイミング制約値の算出方法について説明する。例として、入力電圧測定ノード801に入力される電圧の遷移時間が50ps、データ入力信号の遷移時間が50psの時の、4ビットレジスタ回路800を構成する第1電圧測定ノード802を入力端子とする1ビットレジスタのタイミング制約値算出方法を説明する。図22の各1ビットレジスタの電圧測定ノードにおける電圧遷移時間情報2102において、入力電圧測定ノード801の電圧遷移時間が50psの時、第1電圧測定ノード802の電圧遷移時間は65psである。1ビットレジスタのタイミングライブラリ2002に係る図19の2次元テーブルにおいて、データ入力信号の電圧遷移時間が50psの場合、クロック信号の電圧遷移時間が50psならばタイミング制約値は35ps、0.1nsならばタイミング制約値は45psである。これらにより、第1電圧測定ノード802の電圧遷移時間が65psである場合のタイミング制約値を、例えば図24に示す線形補間により求めると、38psとなる。同様に、入力電圧測定ノード801に入力した電圧の遷移時間が0.1nsの場合について求めると、図22より入力電圧測定ノード801の電圧遷移時間が0.1nsの時、第1電圧測定ノード802の電圧遷移時間は0.15nsであるので、図19より、クロック信号の電圧遷移時間が0.1nsならば遅延値は45ps、0.2nsならば遅延値は55psであるので、線形補間により遅延値は50psとなる。
Next, a timing constraint value calculation method will be described. As an example, the first
(本実施形態によるシミュレーション回数低減効果について)
上記のような補間による遅延値とタイミング制約値の算出を、クロック遷移時間と出力負荷容量のすべての組み合わせについて、各電圧測定ノード(本実施形態では第1電圧測定ノード802、第2電圧測定ノード803、第3電圧測定ノード804、および第4電圧測定ノード805)に対して行うことにより、少ないシミュレーション回数でタイミングライブラリを作成し、タイミングライブラリ作成時間を低減することができる。本実施形態において、シミュレーション回数はタイミングライブラリ作成対象回路に含まれる1ビットレジスタ回路の個数に依存せず、タイミングライブラリに含まれる動作条件のクロック信号遷移時間の種類の数に依存している。したがって、本実施形態のような装置および方法は、多ビットレジスタ回路のタイミングライブラリ作成に特に有用である。
(Regarding the effect of reducing the number of simulations according to this embodiment)
Calculation of the delay value and timing constraint value by interpolation as described above is performed for each voltage measurement node (in this embodiment, the first
また、遅延値、タイミング制約値の算出ごとにシミュレーションを個別に実施する必要がない。具体的には、本実施形態のように、1ビットレジスタのタイミングライブラリ2002がすでに用意できていれば、(S202)で7回のシミュレーションを行うだけでよいため、シミュレーション回数の大幅な低減となる。
In addition, it is not necessary to perform simulation separately for each calculation of the delay value and the timing constraint value. Specifically, as in the present embodiment, if the
(その他)
なお、本実施形態のタイミングライブラリ作成装置500は、回路シミュレータ102を内蔵しているが、シミュレータ制御装置501のみで構成し、外部の回路シミュレータを使用するようにしてもよい。
(Other)
Although the timing
また、本実施形態においては、タイミングライブラリの作成対象が4ビットレジスタである例を挙げたが、作成対象は組み合わせ論理回路や、組み合わせ論理回路とレジスタ回路を組み合わせた回路でもよい。さらに、求められる特性値(タイミング特性値)も遅延値とタイミング制約値に限らず、一方でもよいし、電圧遷移時間等の動作タイミングを検証するために用いられる他の特性値や、それらの種々の組み合わせでもよい。 In the present embodiment, an example in which the creation target of the timing library is a 4-bit register has been described. However, the creation target may be a combinational logic circuit or a circuit in which a combinational logic circuit and a register circuit are combined. Further, the required characteristic value (timing characteristic value) is not limited to the delay value and the timing constraint value, but may be one of them, other characteristic values used for verifying the operation timing such as the voltage transition time, and various other values. A combination of these may be used.
また、本実施形態においては、1ビットレジスタのタイミングライブラリ2002に含まれる2つのデータを用いて、それをグラフ上に表した2点を結ぶ直線から値を導く線形補間を行っているが、3つ以上のデータを用いて、それをグラフ上に表した点を結ぶ曲線から値を導く多項式補間等を行ってもよい。また、補間をしなくてもタイミングライブラリから値が直接導きだせる場合もある。
In this embodiment, two data included in the
本発明に係るタイミングライブラリの作成方法、シミュレータ制御装置、およびタイミングライブラリの作成プログラムは、回路シミュレーション回数を低減し、タイミングライブラリ作成に要する時間を大幅に低減するという効果を有し、例えば、半導体集積回路の設計で用いられるEDA(Electric Design Automation)ツール等により参照される、遅延値やタイミング制約値を含むタイミングライブラリの作成方法、作成プログラム、および作成装置等として有用である。 The timing library creation method, simulator control apparatus, and timing library creation program according to the present invention have the effect of reducing the number of circuit simulations and greatly reducing the time required for timing library creation. It is useful as a creation method, creation program, creation apparatus, and the like of a timing library including delay values and timing constraint values, which are referred to by an EDA (Electric Design Automation) tool used in circuit design.
100 タイミングライブラリ作成装置
101 シミュレータ制御装置
102 回路シミュレータ
201 クロック信号の電圧遷移時間
202 出力負荷容量値
203 遅延値
301 クロック信号の電圧遷移時間
302 データ入力信号の電圧遷移時間
303 タイミング制約値
400 4ビットレジスタ回路
401 データ入力ピン
402 クロックピン
403 データ出力ピン
404 第1レジスタ
405 第2レジスタ
406 第3レジスタ
407 第4レジスタ
500 タイミングライブラリ作成装置
501 シミュレータ制御装置
601 クロック信号の電圧遷移時間
602 出力負荷容量値
603 遅延値
701 クロック信号の電圧遷移時間
702 データ入力信号の電圧遷移時間
703 タイミング制約値
800 4ビットレジスタ回路
801 入力電圧測定ノード
802 第1電圧測定ノード
803 第2電圧測定ノード
804 第3電圧測定ノード
805 第4電圧測定ノード
1001 最大遅延値レジスタ選択用条件データ
1002 遅延値抽出用シミュレーション信号パターン
1003 タイミングライブラリ作成用遅延値抽出条件データ
1004 最大タイミング制約値レジスタ選択用条件データ
1005 タイミング制約値抽出用シミュレーション信号パターン
1006 タイミングライブラリ作成用タイミング制約値抽出条件データ
1007 サブサーキットデータ
1008 タイミングライブラリ
1101 各1ビットレジスタの遅延値
1102 最大遅延値レジスタ情報
1103 全1ビットレジスタの全シミュレーション条件別遅延値情報
1104 各1ビットレジスタのタイミング制約値
1105 最大タイミング制約値レジスタ情報
1106 全1ビットレジスタの全シミュレーション条件別タイミング制約値情報
2001 タイミングライブラリ作成用条件データ
2002 1ビットレジスタのタイミングライブラリ
2003 電圧遷移時間観測用シミュレーション信号パターン
2004 4ビットレジスタ回路のサブサーキットデータ
2005 4ビットレジスタ回路のタイミングライブラリ
2101 電圧測定ノード付サブサーキットデータ
2102 各1ビットレジスタの電圧測定ノードにおける電圧遷移時間情報
DESCRIPTION OF SYMBOLS 100 Timing library creation apparatus 101 Simulator control apparatus 102 Circuit simulator 201 Clock signal voltage transition time 202 Output load capacitance value 203 Delay value 301 Clock signal voltage transition time 302 Data input signal voltage transition time 303 Timing constraint value 400 4-bit register Circuit 401 Data input pin 402 Clock pin 403 Data output pin 404 1st register 405 2nd register 406 3rd register 407 4th register 500 Timing library creation device 501 Simulator control device 601 Clock signal voltage transition time 602 Output load capacitance value 603 Delay value 701 Clock signal voltage transition time 702 Data input signal voltage transition time 703 Timing constraint value 800 4-bit register circuit 801 Input voltage measurement 802 First voltage measurement node 803 Second voltage measurement node 804 Third voltage measurement node 805 Fourth voltage measurement node 1001 Maximum delay value register selection condition data 1002 Delay value extraction simulation signal pattern 1003 Delay value extraction for timing library creation Condition data 1004 Maximum timing constraint value register selection condition data 1005 Timing constraint value extraction simulation signal pattern 1006 Timing library creation timing constraint value extraction condition data 1007 Subcircuit data 1008 Timing library 1101 Delay value of each 1-bit register 1102 Maximum delay Value register information 1103 Delay value information 1104 for all simulation conditions of all 1-bit registers Timing constraint value 1105 for each 1-bit register Maximum Timing constraint value register information 1106 Timing constraint value information for all simulation conditions of all 1-bit registers 2001 Timing library creation condition data 2002 1-bit register timing library 2003 Voltage transition time observation simulation signal pattern 2004 Sub-circuit of 4-bit register circuit Data 2005 Timing library 2101 of 4-bit register circuit Sub-circuit data 2102 with voltage measurement node Voltage transition time information at voltage measurement node of each 1-bit register
Claims (14)
上記複数の全ての入出力信号経路について、上記複数通りの動作条件のうち一部の動作条件での回路動作のシミュレーションを行って、各入出力経路についての各動作条件でのタイミング特性値を求める第1のタイミング特性値取得ステップと、
上記タイミング特性値に基づいて、代表入出力信号経路を選択する選択ステップと、
上記代表入出力信号経路について、上記一部の動作条件とは異なる動作条件での回路動作のシミュレーションを行って、各動作条件でのタイミング特性値を求める第2のタイミング特性値取得ステップと、
上記代表入出力信号経路について得られたタイミング特性値を他の入出力信号経路についての特性値として、タイミングライブラリを作成するタイミングライブラリ作成処理ステップと、
を有することを特徴とするタイミングライブラリの作成方法。 A method for creating a timing library including respective timing characteristic values under a plurality of operating conditions for a plurality of input / output signal paths in a logic circuit of a semiconductor integrated circuit,
For all of the plurality of input / output signal paths, a circuit operation simulation is performed under some of the plurality of operation conditions, and timing characteristic values for the respective input / output paths under the respective operation conditions are obtained. A first timing characteristic value acquisition step;
A selection step of selecting a representative input / output signal path based on the timing characteristic value;
A second timing characteristic value acquisition step for obtaining a timing characteristic value under each operating condition by performing a simulation of circuit operation under an operating condition different from the part of the operating conditions for the representative input / output signal path;
Timing library creation processing step of creating a timing library using the timing characteristic value obtained for the representative input / output signal path as a characteristic value for another input / output signal path;
A method of creating a timing library, comprising:
上記入出力信号経路は、複数ビットレジスタ回路における各入力信号と出力信号との組み合わせに対応する信号経路であることを特徴とするタイミングライブラリの作成方法。 A method of creating a timing library according to claim 1,
A method of creating a timing library, wherein the input / output signal path is a signal path corresponding to a combination of each input signal and output signal in a multi-bit register circuit.
上記タイミング特性値は、入出力信号間の遅延値であることを特徴とするタイミングライブラリの作成方法。 A method of creating a timing library according to claim 1,
A timing library creating method, wherein the timing characteristic value is a delay value between input and output signals.
上記選択ステップは、上記第1のタイミング特性値取得ステップで求められた遅延値が最大または最小の少なくとも一方の入出力信号経路を代表入出力信号経路として選択することを特徴とするタイミングライブラリの作成方法。 A method of creating a timing library according to claim 3,
Creating a timing library, wherein the selection step selects at least one of the input / output signal paths having the maximum or minimum delay value obtained in the first timing characteristic value acquisition step as a representative input / output signal path; Method.
上記タイミング特性値は、複数の入力信号の遷移タイミングが満たすべきタイミング制約値であることを特徴とするタイミングライブラリの作成方法。 A method of creating a timing library according to claim 1,
A timing library creation method, wherein the timing characteristic value is a timing constraint value to be satisfied by transition timings of a plurality of input signals.
上記選択ステップは、上記第1のタイミング特性値取得ステップで求められたタイミング制約値が最大の入出力信号経路を代表入出力信号経路として選択することを特徴とするタイミングライブラリの作成方法。 A method for creating a timing library according to claim 5, comprising:
The method of creating a timing library, wherein the selecting step selects an input / output signal path having a maximum timing constraint value obtained in the first timing characteristic value acquisition step as a representative input / output signal path.
上記動作条件は、電源電圧、入力電圧の遷移時間、出力負荷容量、および温度のうちの少なくとも1つについての複数通りの動作条件であることを特徴とするタイミングライブラリの作成方法。 A method of creating a timing library according to claim 1,
The timing library creation method, wherein the operation conditions are a plurality of operation conditions for at least one of a power supply voltage, an input voltage transition time, an output load capacity, and a temperature.
上記複数の全ての入出力信号経路について、上記複数通りの動作条件のうち一部の動作条件での回路動作のシミュレーションを行って、各入出力経路についての各動作条件でのタイミング特性値を求める第1のタイミング特性値取得ステップと、
上記タイミング特性値に基づいて、代表入出力信号経路を選択する選択ステップと、
上記代表入出力信号経路について、上記一部の動作条件とは異なる動作条件での回路動作のシミュレーションを行って、各動作条件でのタイミング特性値を求める第2のタイミング特性値取得ステップと、
上記代表入出力信号経路について得られたタイミング特性値を他の入出力信号経路についての特性値として、タイミングライブラリを作成するタイミングライブラリ作成処理ステップと、
をコンピュータに実行させることを特徴とするタイミングライブラリの作成プログラム。 A timing library creation program including respective timing characteristic values under a plurality of operation conditions for a plurality of input / output signal paths in a logic circuit of a semiconductor integrated circuit,
For all of the plurality of input / output signal paths, a circuit operation simulation is performed under some of the plurality of operation conditions, and timing characteristic values for the respective input / output paths under the respective operation conditions are obtained. A first timing characteristic value acquisition step;
A selection step of selecting a representative input / output signal path based on the timing characteristic value;
A second timing characteristic value acquisition step for obtaining a timing characteristic value under each operating condition by performing a simulation of circuit operation under an operating condition different from the part of the operating conditions for the representative input / output signal path;
Timing library creation processing step of creating a timing library using the timing characteristic value obtained for the representative input / output signal path as a characteristic value for another input / output signal path;
A program for creating a timing library, characterized by causing a computer to execute.
上記複数の全ての入出力信号経路について、上記複数通りの動作条件のうち一部の動作条件での回路動作のシミュレーションを回路シミュレータに行わせ、各入出力経路についての各動作条件でのタイミング特性値を求める第1のタイミング特性値取得部と、
上記タイミング特性値に基づいて、代表入出力信号経路を選択する選択部と、
上記代表入出力信号経路について、上記一部の動作条件とは異なる動作条件での回路動作のシミュレーションを回路シミュレータに行わせ、各動作条件でのタイミング特性値を求める第2のタイミング特性値取得部と、
上記代表入出力信号経路について得られたタイミング特性値を他の入出力信号経路についての特性値として、タイミングライブラリを作成するタイミングライブラリ作成処理部と、
を有することを特徴とするタイミングライブラリの作成装置。 A timing library creating apparatus including timing characteristic values under a plurality of operating conditions for a plurality of input / output signal paths in a logic circuit of a semiconductor integrated circuit,
For all of the plurality of input / output signal paths, the circuit simulator simulates circuit operation under a part of the plurality of operation conditions, and the timing characteristics of each input / output path under each operation condition. A first timing characteristic value obtaining unit for obtaining a value;
A selection unit that selects a representative input / output signal path based on the timing characteristic value;
A second timing characteristic value acquisition unit for causing the circuit simulator to perform a circuit operation simulation under an operating condition different from the above-mentioned part of the operating conditions for the representative input / output signal path, and obtaining a timing characteristic value under each operating condition When,
A timing library creation processing unit that creates a timing library using the timing characteristic value obtained for the representative input / output signal path as a characteristic value for another input / output signal path;
An apparatus for creating a timing library, comprising:
上記論理回路を構成する第1の部分論理回路における、所定の特性を有する入力信号に応じた出力信号の特性を、回路動作のシミュレーションを行って求める第1の特性値取得ステップと、
上記第1の部分論理回路の出力信号が入力される第2の部分論理回路についての入力信号の特性に応じたタイミング特性値を示す部分論理回路タイミングライブラリ、および上記第1の特性値取得ステップによって求められた、第2の部分論理回路に入力される上記第1の部分論理回路の出力信号の特性に基づいて、第2の部分論理回路についてのタイミング特性値を求めることにより、上記論理回路への入力信号の特性に応じた上記論理回路についてのタイミング特性値を求める第2の特性値取得ステップと、
を有することを特徴とするタイミングライブラリの作成方法。 A method of creating a timing library including timing characteristic values according to characteristics of input signals in a logic circuit of a semiconductor integrated circuit,
A first characteristic value acquisition step of obtaining a characteristic of an output signal according to an input signal having a predetermined characteristic in a first partial logic circuit constituting the logic circuit by performing a simulation of a circuit operation;
A partial logic circuit timing library showing a timing characteristic value corresponding to the characteristic of the input signal for the second partial logic circuit to which the output signal of the first partial logic circuit is input, and the first characteristic value acquisition step Based on the obtained characteristic of the output signal of the first partial logic circuit input to the second partial logic circuit, the timing characteristic value for the second partial logic circuit is obtained, thereby obtaining the logic circuit. A second characteristic value obtaining step for obtaining a timing characteristic value for the logic circuit according to the characteristic of the input signal;
A method of creating a timing library, comprising:
上記第2の部分論理回路は、その出力信号が上記論理回路の出力信号とされるものであって、
上記部分論理回路タイミングライブラリは、上記第2の部分論理回路における入力信号の電圧遷移時間と、入出力端子間の遅延値または出力信号の電圧遷移時間との関係を示すものであって、
上記第1の特性値取得ステップで求められる第1の部分論理回路の出力信号の特性は、所定の電圧遷移時間を有する入力信号に応じた出力信号の電圧遷移時間であり、
上記第2の特性値算出ステップは、上記第2の部分論理回路における入出力端子間の遅延値または出力信号の電圧遷移時間を求めることにより、上記論理回路の入出力端子間の遅延値および出力信号の電圧遷移時間の少なくとも一方を求めることを特徴とするタイミングライブラリの作成方法。 A method for creating a timing library according to claim 10, comprising:
The second partial logic circuit has an output signal as an output signal of the logic circuit,
The partial logic circuit timing library shows the relationship between the voltage transition time of the input signal and the delay value between the input / output terminals or the voltage transition time of the output signal in the second partial logic circuit,
The characteristic of the output signal of the first partial logic circuit obtained in the first characteristic value acquisition step is a voltage transition time of the output signal corresponding to the input signal having a predetermined voltage transition time,
In the second characteristic value calculation step, the delay value between the input / output terminals of the logic circuit and the output are obtained by obtaining the delay value between the input / output terminals in the second partial logic circuit or the voltage transition time of the output signal. A method for creating a timing library, comprising: obtaining at least one of signal voltage transition times.
上記第1の部分論理回路への入力信号は、上記論理回路への入力信号であって、
上記第2の部分論理回路は、少なくとも上記第1の部分論理回路の出力信号を含む複数の入力信号が入力されるものであって、
上記部分論理回路タイミングライブラリは、上記第2の部分論理回路における上記複数の入力信号の電圧遷移時間と、上記複数の入力信号の電圧遷移タイミングが満たすべきタイミング制約値との関係を示すものであって、
上記第1の特性値取得ステップで求められる第1の部分論理回路の出力信号の特性は、所定の電圧遷移時間を有する入力信号に応じた出力信号の電圧遷移時間であり、
上記第2の特性値算出ステップは、上記第2の部分論理回路における上記複数の入力信号の電圧遷移タイミングが満たすべきタイミング制約値を求めることにより、上記論理回路についてのタイミング制約値を求めることを特徴とするタイミングライブラリの作成方法。 A method for creating a timing library according to claim 10, comprising:
The input signal to the first partial logic circuit is an input signal to the logic circuit,
The second partial logic circuit receives at least a plurality of input signals including an output signal of the first partial logic circuit,
The partial logic circuit timing library shows a relationship between voltage transition times of the plurality of input signals in the second partial logic circuit and timing constraint values that the voltage transition timings of the plurality of input signals should satisfy. And
The characteristic of the output signal of the first partial logic circuit obtained in the first characteristic value acquisition step is a voltage transition time of the output signal corresponding to the input signal having a predetermined voltage transition time,
The second characteristic value calculating step calculates a timing constraint value for the logic circuit by determining a timing constraint value that the voltage transition timings of the plurality of input signals in the second partial logic circuit should satisfy. How to create a featured timing library.
上記論理回路を構成する第1の部分論理回路における、所定の特性を有する入力信号に応じた出力信号の特性を、回路動作のシミュレーションを行って求める第1の特性値取得ステップと、
上記第1の部分論理回路の出力信号が入力される第2の部分論理回路についての入力信号の特性に応じたタイミング特性値を示す部分論理回路タイミングライブラリ、および上記第1の特性値取得ステップによって求められた、第2の部分論理回路に入力される上記第1の部分論理回路の出力信号の特性に基づいて、第2の部分論理回路についてのタイミング特性値を求めることにより、上記論理回路への入力信号の特性に応じた上記論理回路についてのタイミング特性値を求める第2の特性値取得ステップと、
をコンピュータに実行させることを特徴とするタイミングライブラリの作成プログラム。 A timing library creation program including timing characteristic values corresponding to characteristics of input signals in a logic circuit of a semiconductor integrated circuit,
A first characteristic value acquisition step of obtaining a characteristic of an output signal according to an input signal having a predetermined characteristic in a first partial logic circuit constituting the logic circuit by performing a simulation of a circuit operation;
A partial logic circuit timing library showing a timing characteristic value corresponding to the characteristic of the input signal for the second partial logic circuit to which the output signal of the first partial logic circuit is input, and the first characteristic value acquisition step Based on the obtained characteristic of the output signal of the first partial logic circuit input to the second partial logic circuit, the timing characteristic value for the second partial logic circuit is obtained, thereby obtaining the logic circuit. A second characteristic value obtaining step for obtaining a timing characteristic value for the logic circuit according to the characteristic of the input signal;
A program for creating a timing library, characterized by causing a computer to execute.
上記論理回路を構成する第1の部分論理回路における、所定の特性を有する入力信号に応じた出力信号の特性を、回路動作のシミュレーションを回路シミュレータに行わせて求める第1の特性値取得部と、
上記第1の部分論理回路の出力信号が入力される第2の部分論理回路についての入力信号の特性に応じたタイミング特性値を示す部分論理回路タイミングライブラリ、および上記第1の特性値取得ステップによって求められた、第2の部分論理回路に入力される上記第1の部分論理回路の出力信号の特性に基づいて、第2の部分論理回路についてのタイミング特性値を求めることにより、上記論理回路への入力信号の特性に応じた上記論理回路についてのタイミング特性値を求める第2の特性値取得部と、
を有することを特徴とするタイミングライブラリの作成装置。 A timing library creating apparatus including timing characteristic values corresponding to characteristics of input signals in a logic circuit of a semiconductor integrated circuit,
A first characteristic value acquisition unit for obtaining a characteristic of an output signal according to an input signal having a predetermined characteristic in a first partial logic circuit constituting the logic circuit by causing a circuit simulator to perform a simulation of a circuit operation; ,
A partial logic circuit timing library showing a timing characteristic value corresponding to the characteristic of the input signal for the second partial logic circuit to which the output signal of the first partial logic circuit is input, and the first characteristic value acquisition step Based on the obtained characteristic of the output signal of the first partial logic circuit input to the second partial logic circuit, the timing characteristic value for the second partial logic circuit is obtained, thereby obtaining the logic circuit. A second characteristic value acquisition unit for obtaining a timing characteristic value for the logic circuit according to the characteristic of the input signal;
An apparatus for creating a timing library, comprising:
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Publication number | Priority date | Publication date | Assignee | Title |
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