JP2006344905A - Field effect transistor, electro-optical device and electronic apparatus - Google Patents

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弘知 海老原
Mitsutoshi Miyasaka
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a field effect transistor permitting the exchange of a source electrode and a drain electrode, and enabling electric field relaxation at a drain end. <P>SOLUTION: On a substrate 1 of glass or the like, there is formed a semiconductor thin film 2 having a minimum channel width (minimum channel width Wmin) at a center (the center part of a channel region 2C), and having the channel width widened in a taper form toward the end of a source region 2S and the end of a drain region 2D from the center. After that, the semiconductor film 2 is coated with a gate insulating film 3, and a gate electrode 4 is formed at a position opposed to the channel region 2C. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、電界効果トランジスタ、電気光学装置及び電子機器に関する。   The present invention relates to a field effect transistor, an electro-optical device, and an electronic apparatus.

電界効果トランジスタ（ＦＥＴ）においては、ドレイン端での電界集中によりホットキャリアが発生し、リーク電流の増大やドレイン領域の劣化などの問題を引き起こすことが知られている。このような問題を解消するため、ドレイン領域側のチャネル幅を広く設定することで、ドレイン端での電界を緩和する方法が提案されている（例えば、特許文献１、２参照）。   In a field effect transistor (FET), it is known that hot carriers are generated due to electric field concentration at the drain end, causing problems such as an increase in leakage current and deterioration of the drain region. In order to solve such a problem, a method has been proposed in which the electric field at the drain end is relaxed by widening the channel width on the drain region side (see, for example, Patent Documents 1 and 2).

図８は特許文献１に記載されている技術を適用したＦＥＴの要部構成を示す平面図であり、図９は特許文献２に記載されている技術を適用したＦＥＴの要部構成を示す平面図である。
図８に示すように、基板の上にはソース領域２Ｓ、チャネル領域２Ｃ、ドレイン領域２Ｄを備える半導体薄膜２が形成される。半導体薄膜２は、平面的にみてドレイン領域２Ｄの幅がソース領域２Ｓの幅に比べて大きくなるように、かつ、その形状がソース領域２Ｓからドレイン領域２Ｄに向けてテーパ状に拡がるようにパターニングされる。 FIG. 8 is a plan view showing a main part configuration of an FET to which the technique described in Patent Document 1 is applied, and FIG. 9 is a plan view showing a main part structure of the FET to which the technique described in Patent Document 2 is applied. FIG.
As shown in FIG. 8, a semiconductor thin film 2 including a source region 2S, a channel region 2C, and a drain region 2D is formed on the substrate. The semiconductor thin film 2 is patterned so that the width of the drain region 2D is larger than the width of the source region 2S in plan view, and the shape of the semiconductor thin film 2 is tapered from the source region 2S toward the drain region 2D. Is done.

特開２００３−８０２４号公報Japanese Patent Laid-Open No. 2003-8024 特開２００２−６４２０９号公報JP 2002-64209 A

このように、ドレイン領域２Ｄの幅がソース領域２Ｓの幅に比べて大きく、かつ、その形状がソース領域２Ｓからドレイン領域２Ｄに向けてテーパ状に拡がるように形成することでドレイン端での電界を緩和することができるが、ドレイン電極６Ｄとソース電極６Ｓは固定されてしまうという問題がある。
例えば、Ｎ型のトランジスタであれば電位の低い方の電極がソース電極、電位の高い方の電極がドレイン電極となるが、トランジスタの中にはパストランジスタのように回路の動作によってソース電極とドレイン電極が入れ替わるものも存在する。このようなパストランジスタを構成するためには、ソース電極とドレイン電極の入れ替わりを可能としなければならないが、上記技術においてはドレイン電極６Ｄとソース電極６Ｓは固定されてしまうため、パストランジスタを構成することはできない。
また、露光時のアライメントずれなどにより、ゲート電極の位置がずれると最小チャネル幅が変わってしまうという問題がある。 Thus, the electric field at the drain end is formed by forming the drain region 2D so that the width of the drain region 2D is larger than the width of the source region 2S and the shape of the drain region 2D is tapered from the source region 2S toward the drain region 2D. However, there is a problem that the drain electrode 6D and the source electrode 6S are fixed.
For example, in the case of an N-type transistor, the electrode having the lower potential serves as the source electrode and the electrode having the higher potential serves as the drain electrode. There are also electrodes that are replaced. In order to configure such a pass transistor, the source electrode and the drain electrode must be interchanged. However, in the above technique, the drain electrode 6D and the source electrode 6S are fixed, so that the pass transistor is configured. It is not possible.
In addition, there is a problem that the minimum channel width changes when the position of the gate electrode is shifted due to misalignment during exposure.

これに対し、ソース領域２Ｓの幅とドレイン領域２Ｄの幅とを等しく、かつ、大きく設定した場合には（図９参照）、ソース電極とドレイン電極との入れ替えが可能となるため、パストランジスタを構成することができる。しかしながら、図９に示すように、チャネル領域内部にてチャネル領域２Ｃからドレイン領域２Ｄ及びソース領域２Ｓに向けてその幅が非連続に(急峻に）大きく変化している場合には、結局、角部Ｃにおいて電界が集中し、発熱などによって特性が悪化してしまうといった問題があった。   On the other hand, when the width of the source region 2S and the width of the drain region 2D are set to be equal and large (see FIG. 9), the source electrode and the drain electrode can be interchanged. Can be configured. However, as shown in FIG. 9, in the case where the width of the channel region 2C changes from the channel region 2C toward the drain region 2D and the source region 2S in a discontinuous (steep) manner as shown in FIG. There is a problem that the electric field is concentrated in the portion C and the characteristics are deteriorated due to heat generation.

本発明は以上説明した事情を鑑みてなされたものであり、ソース電極とドレイン電極の入れ替えが可能であり、かつ、ドレイン端での電界緩和を実現することができる電界効果トランジスタを提供することを目的とする。   The present invention has been made in view of the circumstances described above, and provides a field effect transistor that can replace a source electrode and a drain electrode and can realize electric field relaxation at the drain end. Objective.

上記目的を達成するため、本発明に係る電界効果型トランジスタは、ソース領域、チャネル領域、ドレイン領域が形成された半導体膜と、ゲート絶縁膜と、前記ゲート絶縁膜を介してチャネル領域に対向配置されたゲート電極と、ソース電極及びドレイン電極とを備えた電界効果トランジスタであって、前記半導体膜のチャネル幅は、該半導体膜の中央部において最小となっており、該中央部からソース・ドレイン端に向かってテーパ状に拡がっていることを特徴とする。   In order to achieve the above object, a field effect transistor according to the present invention includes a semiconductor film in which a source region, a channel region, and a drain region are formed, a gate insulating film, and a channel region opposed to the channel region. A field effect transistor having a gate electrode, a source electrode, and a drain electrode, wherein the channel width of the semiconductor film is minimum at a central portion of the semiconductor film, It is characterized by expanding in a tapered shape toward the end.

かかる構成によれば、半導体膜のチャネル幅は中央部おいて最小となっており、該中央部からソース・ドレイン端に向かってテーパ状に拡がっているため（図１（ｂ）参照）、電界が集中する角部は形成されず（図９参照）、ドレイン端での電界を確実に緩和することができる。これにより、ホットキャリアの発生や発熱が抑制されるとともに、リーク電流が低減され、信頼性の高い特性を得ることができる。   According to such a configuration, the channel width of the semiconductor film is the smallest in the central portion, and since it extends from the central portion toward the source / drain end in a tapered shape (see FIG. 1B), the electric field Is not formed (see FIG. 9), and the electric field at the drain end can be reliably relaxed. As a result, generation of hot carriers and heat generation are suppressed, leakage current is reduced, and highly reliable characteristics can be obtained.

また、ドレイン領域及びソース領域は対象形となり、ソース電極とドレイン電極の入れ替えが可能となるため、パストランジスタとして利用することができる。   In addition, since the drain region and the source region have a target shape and the source electrode and the drain electrode can be interchanged, they can be used as pass transistors.

また、露光時のアライメントずれなどにより、ゲート電極の位置がずれたとしても、最小チャネル幅Ｗｍｉｎとなる半導体薄膜の中央部がゲート電極と重なる範囲内であれば（例えば、パターニング誤差ＶがＶ≦Ｌ／２程度であれば）、最小チャネル幅Ｗｍｉｎは一定となり、オン電流を安定させることができる。   Even if the position of the gate electrode is shifted due to misalignment at the time of exposure or the like, as long as the central portion of the semiconductor thin film having the minimum channel width Wmin is within the range overlapping the gate electrode (for example, the patterning error V is V ≦ V ≦ If it is about L / 2), the minimum channel width Wmin is constant, and the on-current can be stabilized.

ここで、上記構成にあっては、前記チャネル領域の下部には所定の膜厚を有するギャップ材が設けられ、前記チャネル領域中央部の膜厚は、チャネル領域のソース・ドレイン端近傍における膜厚よりも薄くなっている態様が好ましい。
さらに、本願発明におけるギャップ材は、チャネル中央部において膜厚が厚く、ソース・ドレイン領域に近づくにつれて薄くなる様態が好ましい。その様な構成とすることで、半導体膜のチャネル部の膜厚は、チャネル中央部からソース・ドレイン端に向かって徐々に厚くなっていくので、電界の集中を確実に緩和することができる。 Here, in the above configuration, a gap material having a predetermined film thickness is provided below the channel region, and the film thickness at the center of the channel region is the film thickness in the vicinity of the source / drain ends of the channel region. The aspect which is thinner than that is preferable.
Furthermore, it is preferable that the gap material in the present invention is thick at the center of the channel and becomes thinner as it approaches the source / drain regions. With such a configuration, the thickness of the channel portion of the semiconductor film gradually increases from the center of the channel toward the source / drain ends, so that the concentration of the electric field can be reliably reduced.

また、本発明に係る別の電界効果トランジスタは、ソース領域、チャネル領域、ドレイン領域が形成された半導体膜と、ゲート絶縁膜と、前記ゲート絶縁膜を介してチャネル領域に対向配置されたゲート電極と、ソース電極及びドレイン電極とを備えた電界効果トランジスタであって、前記チャネル領域の下部には所定の膜厚を有するギャップ材が設けられ、前記チャネル領域の膜厚は、ソース・ドレイン端における膜厚よりも狭くなっていることを特徴とする。かかる構成によっても、上記と同様、ホットキャリアの発生や発熱が抑制されるとともに、リーク電流が低減され、信頼性の高い特性を得ることができる。   Another field effect transistor according to the present invention includes a semiconductor film in which a source region, a channel region, and a drain region are formed, a gate insulating film, and a gate electrode disposed to face the channel region through the gate insulating film. And a source electrode and a drain electrode, wherein a gap material having a predetermined thickness is provided below the channel region, and the channel region has a thickness at the source / drain ends. It is characterized by being narrower than the film thickness. Even with such a configuration, generation of hot carriers and heat generation can be suppressed, leakage current can be reduced, and highly reliable characteristics can be obtained as described above.

また、上記電界効果トランジスタを電気光学装置や電子機器に適用しても良い。ここで、電気光学装置とは、例えば、液晶素子、電気泳動粒子が分散した分散媒体を有する電気泳動素子、ＥＬ素子等を備えた装置であって、電界効果トランジスタを駆動回路等に適用した装置をいう。また、電子機器とは、本発明に係る電界効果トランジスタを備えた一定の機能を奏する機器一般をいい、例えば電気光学装置やメモリを備えて構成される。その構成に特に限定は無いが、例えばＩＣカード、携帯電話、ビデオカメラ、パーソナルコンピュータ、ヘッドマウントディスプレイ、リア型またはフロント型のプロジェクター、さらに表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＤＳＰ装置、ＰＤＡ、電子手帳、電光掲示板、宣伝広告用ディスプレイ等が含まれる。   The field effect transistor may be applied to an electro-optical device or an electronic apparatus. Here, the electro-optical device is, for example, a device including a liquid crystal element, an electrophoretic element having a dispersion medium in which electrophoretic particles are dispersed, an EL element, and the like, and an apparatus in which a field effect transistor is applied to a drive circuit or the like Say. An electronic device refers to a general device having a certain function provided with a field effect transistor according to the present invention, and includes, for example, an electro-optical device and a memory. The configuration is not particularly limited, but for example, an IC card, a mobile phone, a video camera, a personal computer, a head-mounted display, a rear-type or front-type projector, a fax machine with a display function, a digital camera finder, a portable TV, A DSP device, PDA, electronic notebook, electronic bulletin board, advertising display, etc. are included.

以下、本発明に係る実施形態について図面を参照しながら説明する。   Hereinafter, embodiments according to the present invention will be described with reference to the drawings.

Ａ．第１実施形態
図１（ａ）は第１実施形態に係るＦＥＴ１０の断面図、図１（ｂ）はＦＥＴ１０の要部構成を示す平面図である。
図１（ａ）に示すように、ＦＥＴ１０は、基板１と半導体薄膜２とゲート絶縁膜３とゲート電極４と層間絶縁膜５とソース電極６Ｓとドレイン電極６Ｄを備えている。
ガラスなどの基板１の上にはポリシリコンなどの半導体薄膜２が形成される。具体的には、図１（ｂ）に示すように、当該半導体薄膜の中央部（チャネル領域２Ｃの中央部）にてチャネル幅が最小となり（最小チャネル幅Ｗｍｉｎ）、かつ、該チャネル幅が中央部からソース領域２Ｓの端部及びドレイン領域２Ｄの端部（以下、ソース・ドレイン端）に向かってテーパ状に拡がる半導体薄膜２が形成される。なお、半導体薄膜２の形状は図１（ｂ）に示す形状に限る趣旨ではなく、図２や図３に示す形状であっても良い。 A. First Embodiment FIG. 1A is a cross-sectional view of an FET 10 according to a first embodiment, and FIG. 1B is a plan view showing a configuration of a main part of the FET 10.
As shown in FIG. 1A, the FET 10 includes a substrate 1, a semiconductor thin film 2, a gate insulating film 3, a gate electrode 4, an interlayer insulating film 5, a source electrode 6S, and a drain electrode 6D.
A semiconductor thin film 2 such as polysilicon is formed on a substrate 1 such as glass. Specifically, as shown in FIG. 1B, the channel width is minimized (minimum channel width Wmin) at the center of the semiconductor thin film (the center of the channel region 2C), and the channel width is centered. The semiconductor thin film 2 is formed so as to extend in a tapered shape from the portion toward the end of the source region 2S and the end of the drain region 2D (hereinafter referred to as source / drain end). The shape of the semiconductor thin film 2 is not limited to the shape shown in FIG. 1B, but may be the shape shown in FIG. 2 or FIG.

半導体薄膜２を形成すると、ＳｉＯ2などのゲート絶縁膜３によって被覆し、ゲート絶縁膜３を介してチャネル領域２Ｃと対向する位置にタンタルやシリコンからなるゲート電極４を形成する。このゲート電極４をマスクとしてリンなどの不純物イオンを注入することで自己整合的にソース領域２Ｓとドレイン領域２Ｄを形成する。さらに、基板１の全面にＳｉＯ2などの層間絶縁膜５を形成した後、コンタクトホールを介してソース領域２Ｓとドレイン領域２Ｄに接続されたソース電極６Ｓとドレイン電極６Ｄを形成する。 When the semiconductor thin film 2 is formed, it is covered with a gate insulating film 3 such as SiO 2, and a gate electrode 4 made of tantalum or silicon is formed at a position facing the channel region 2C through the gate insulating film 3. By implanting impurity ions such as phosphorus using the gate electrode 4 as a mask, the source region 2S and the drain region 2D are formed in a self-aligning manner. Further, after an interlayer insulating film 5 such as SiO 2 is formed on the entire surface of the substrate 1, a source electrode 6S and a drain electrode 6D connected to the source region 2S and the drain region 2D through contact holes are formed.

以上説明したように、チャネル幅が中央部からソース・ドレイン端に向かってテーパ状に拡がるような半導体薄膜２を形成することで、電界が集中する角部は形成されず（前掲図９参照）、ドレイン端での電界を確実に緩和することができる。これにより、ホットキャリアの発生や発熱が抑制されるとともに、リーク電流が低減され、信頼性の高い特性を得ることができる。   As described above, by forming the semiconductor thin film 2 in which the channel width expands in a tapered shape from the center toward the source / drain end, the corner where the electric field concentrates is not formed (see FIG. 9). The electric field at the drain end can be reliably relaxed. As a result, generation of hot carriers and heat generation are suppressed, leakage current is reduced, and highly reliable characteristics can be obtained.

また、ドレイン領域２Ｃ及びソース領域２Ｓは対象形であるため、ソース電極６Ｓとドレイン電極６Ｄの入れ替えが可能である。具体的には、図１（ｂ）等に示すゲート電極４の左側に位置する半導体薄膜部分をソース領域２Ｓとし、右側に位置する半導体薄膜部分をドレイン領域２Ｄとすることも、反対にゲート電極の左側に位置する半導体薄膜をドレイン領域２Ｄとし、右側に位置する半導体薄膜部分をソース領域２Ｓとすることもできる。このように、ソース電極６Ｓとドレイン電極６Ｄの入れ替えが可能なため、パストランジスタとして利用することができる。   Further, since the drain region 2C and the source region 2S have a target shape, the source electrode 6S and the drain electrode 6D can be interchanged. Specifically, the semiconductor thin film portion located on the left side of the gate electrode 4 shown in FIG. 1B or the like may be the source region 2S, and the semiconductor thin film portion located on the right side may be the drain region 2D. The semiconductor thin film located on the left side can be the drain region 2D, and the semiconductor thin film portion located on the right side can be the source region 2S. Thus, since the source electrode 6S and the drain electrode 6D can be interchanged, it can be used as a pass transistor.

また、露光時のアライメントずれなどにより、ゲート電極４の位置がずれたとしても、最小チャネル幅Ｗｍｉｎとなる半導体薄膜２の中央部がゲート電極４と重なる範囲内であれば（例えば、パターニング誤差ＶがＶ≦Ｌ／２程度であれば）、最小チャネル幅Ｗｍｉｎは一定となり、オン電流を安定させることができる。   Even if the position of the gate electrode 4 is shifted due to misalignment at the time of exposure or the like, it is within the range where the central portion of the semiconductor thin film 2 having the minimum channel width Wmin overlaps the gate electrode 4 (for example, patterning error V If V ≦ L / 2, the minimum channel width Wmin is constant and the on-current can be stabilized.

Ｂ．第２実施形態
上述した第１実施形態では、半導体薄膜２の平面形状（２次元形状）を規定することでドレイン端での電界集中やホットキャリアの発生を抑制したが、半導体薄膜２の立体形状（３次元形状）を規定することでドレイン端での電界集中やホットキャリアの発生を抑制しても良い。 B. Second Embodiment In the first embodiment described above, the planar shape (two-dimensional shape) of the semiconductor thin film 2 is regulated to suppress electric field concentration and hot carrier generation at the drain end. By defining (three-dimensional shape), electric field concentration and hot carrier generation at the drain end may be suppressed.

図４（ａ）は第２実施形態に係るＦＥＴ１０’の断面図、図４（ｂ）はＦＥＴ１０’の要部構成を示す平面図である。本実施形態に係るＦＥＴ１０’は、半導体薄膜２におけるチャネル領域２Ｃの下部に所定の膜厚を有するダミー薄膜（ギャップ材）２０が設けられている点を除けば第１実施形態に係るＦＥＴ１０と同様である。よって、対応する部分には同一符号を付し、その詳細な説明は省略する。   FIG. 4A is a cross-sectional view of the FET 10 ′ according to the second embodiment, and FIG. 4B is a plan view showing the main configuration of the FET 10 ′. The FET 10 ′ according to the present embodiment is the same as the FET 10 according to the first embodiment except that a dummy thin film (gap material) 20 having a predetermined thickness is provided below the channel region 2C in the semiconductor thin film 2. It is. Accordingly, corresponding parts are denoted by the same reference numerals, and detailed description thereof is omitted.

ダミー薄膜２０は、半導体薄膜２の厚みを部分的に変えるものであり、絶縁材料を用いてチャネル領域２Ｃの下部に相当する位置に形成される。ダミー薄膜２０の厚みや大きさ等は、ソース領域２Ｓ及びドレイン領域２Ｄとチャネル領域２Ｃとの膜厚の目標ギャップ等に応じて制御される。かかるダミー薄膜２０を形成した後、半導体薄膜２を形成することで、チャネル領域２Ｃの膜厚ｄ２はソース領域２Ｓ及びドレイン領域２Ｄの膜厚ｄ１よりも小さくなり、両膜厚間に所望のギャップが得られる。これにより、平面的にみてソース領域２Ｓ、ドレイン領域２Ｄ及びチャネル領域２Ｃの幅を略均等に形成したとしても（図４（ｂ）参照）、上記の如く生じた膜厚のギャップによりドレイン端での電界緩和やリーク電流の低減が可能となる。なお、上述した第１実施形態に本実施形態を適用し、半導体薄膜２の形状を図１（ｂ）や図２、図３に示すような形状にしても良いのは勿論である。
さらに、第２実施形態に係るギャップ材はテーパ形状であることが好ましい。図５に断面図を示す。図５に示すような構成とすることで、半導体膜２のチャネル領域２Ｃの膜厚は、チャネル領域２Ｃの中央部からソース・ドレイン端に向かって徐々に厚くなっていくので、電界の集中を確実に緩和することができる。 The dummy thin film 20 partially changes the thickness of the semiconductor thin film 2, and is formed at a position corresponding to the lower portion of the channel region 2C using an insulating material. The thickness, size, and the like of the dummy thin film 20 are controlled according to the target gap of the film thickness of the source region 2S, the drain region 2D, and the channel region 2C. By forming the semiconductor thin film 2 after forming the dummy thin film 20, the film thickness d2 of the channel region 2C becomes smaller than the film thickness d1 of the source region 2S and the drain region 2D, and a desired gap is formed between the two film thicknesses. Is obtained. As a result, even when the widths of the source region 2S, the drain region 2D, and the channel region 2C are formed to be substantially uniform in a plan view (see FIG. 4B), the gap at the drain end is caused by the gap of the film thickness generated as described above. It is possible to relax the electric field and reduce the leakage current. Needless to say, the present embodiment may be applied to the first embodiment described above, and the shape of the semiconductor thin film 2 may be made as shown in FIG. 1B, FIG. 2, or FIG.
Furthermore, the gap material according to the second embodiment is preferably tapered. FIG. 5 shows a cross-sectional view. By adopting the configuration shown in FIG. 5, the channel region 2C of the semiconductor film 2 gradually increases in thickness from the center of the channel region 2C toward the source / drain ends. It can be surely relaxed.

Ｃ．第３実施形態
図６は、第３実施形態に係る電気光学装置の一種である有機ＥＬ装置１００の接続図を示す。
各画素領域に形成された画素回路は、電界発光効果により発光可能な発光層ＯＥＬＤ、それを駆動するための制御回路を構成するＦＥＴ１１０〜１４０を備えて構成される。一方、駆動回路領域に形成された各駆動回路１５０、１６０は、上記方法によって製造された複数のＦＥＴ（図示略）を備えて構成されている。駆動回路１５０からは、走査線Ｖｓｅｌ及び発光制御線Ｖｇｐが対応する各画素回路に供給され、駆動回路１６０からは、データ線Ｉｄａｔａおよび電源線Ｖｄｄが対応する各画素回路に供給されている。走査線Ｖｓｅｌとデータ線Ｉｄａｔａとを制御することにより、対応する各発光部ＯＥＬＤによる発光が制御可能になっている。なお、上記駆動回路は、発光要素に電界発光素子を使用する場合の回路の一例であり、他の回路構成も可能である。 C. Third Embodiment FIG. 6 is a connection diagram of an organic EL device 100 that is a type of electro-optical device according to a third embodiment.
A pixel circuit formed in each pixel region includes a light emitting layer OELD that can emit light by an electroluminescence effect, and FETs 110 to 140 that constitute a control circuit for driving the light emitting layer OELD. On the other hand, each drive circuit 150, 160 formed in the drive circuit region includes a plurality of FETs (not shown) manufactured by the above method. From the drive circuit 150, the scanning line Vsel and the light emission control line Vgp are supplied to the corresponding pixel circuits, and from the drive circuit 160, the data line Idata and the power supply line Vdd are supplied to the corresponding pixel circuits. By controlling the scanning line Vsel and the data line Idata, light emission by the corresponding light emitting units OELD can be controlled. The drive circuit is an example of a circuit in the case where an electroluminescent element is used as a light emitting element, and other circuit configurations are possible.

Ｄ．第４実施形態
図７は、第４実施形態に係る電子機器を例示した図である。
図７（ａ）は、本発明の製造方法によって製造されるＦＥＴ等が搭載された携帯電話であり、当該携帯電話３３０は、電気光学装置（表示パネル）３００、アンテナ部３３１、音声出力部３３２、音声入力部３３３及び操作部３３４を備えている。本発明は、例えば表示パネル３００における画素回路及び駆動回路を構成するＦＥＴの製造に適用される。図７（ｂ）は、本発明の製造方法によって製造されるビデオカメラであり、当該ビデオカメラ３４０は、電気光学装置（表示パネル）３００、受像部３４１、操作部３４２及び音声入力部３４３を備えている。本発明は、例えば表示パネル３００における画素回路及び駆動回路を構成するＦＥＴの製造に適用される。 D. Fourth Embodiment FIG. 7 is a diagram illustrating an electronic apparatus according to a fourth embodiment.
FIG. 7A shows a mobile phone on which an FET or the like manufactured by the manufacturing method of the present invention is mounted. The mobile phone 330 includes an electro-optical device (display panel) 300, an antenna unit 331, and an audio output unit 332. The voice input unit 333 and the operation unit 334 are provided. The present invention is applied to, for example, the manufacture of an FET that constitutes a pixel circuit and a drive circuit in the display panel 300. FIG. 7B shows a video camera manufactured by the manufacturing method of the present invention. The video camera 340 includes an electro-optical device (display panel) 300, an image receiving unit 341, an operation unit 342, and an audio input unit 343. ing. The present invention is applied to, for example, the manufacture of an FET that constitutes a pixel circuit and a drive circuit in the display panel 300.

図７（ｃ）は、本発明の製造方法によって製造されるＦＦＴ等が搭載された携帯型パーソナルコンピュータの例であり、当該コンピュータ３５０は、電気光学装置（表示パネル）３００、カメラ部３５１及び操作部３５２を備えている。本発明は、例えば表示パネル３００における画素回路及び駆動回路を構成するＦＥＴの製造に適用される。   FIG. 7C shows an example of a portable personal computer on which an FFT or the like manufactured by the manufacturing method of the present invention is mounted. The computer 350 includes an electro-optical device (display panel) 300, a camera unit 351, and an operation. A portion 352 is provided. The present invention is applied to, for example, the manufacture of an FET that constitutes a pixel circuit and a drive circuit in the display panel 300.

図７（ｄ）は、本発明の製造方法によって製造されるＦＥＴ等が搭載されたヘッドマウントディスプレイの例であり、当該ヘッドマウントディスプレイ３６０は、電気光学装置（表示パネル）３００、バンド部３６１及び光学系収納部３６２を備えている。本発明は、例えば表示パネル３００における画素回路及び駆動回路を構成するＦＥＴの製造に適用される。図７（ｅ）は、本発明の製造方法によって製造されるＦＥＴ等が搭載されたリア型プロジェクターの例であり、当該プロジェクター３７０は、電気光学装置（光変調器）３００、光源３７２、合成光学系３７３、ミラー３７４、３７５を筐体３７１内に備えている。本発明は、例えば光変調器３００における画素回路及び駆動回路を構成するＦＥＴの製造に適用される。図７（ｆ）は本発明の製造方法によって製造されるＦＥＴ等が搭載されたフロント型プロジェクターの例であり、当該プロジェクター３８０は、電気光学装置（画像表示源）３００及び光学系３８１を筐体３８２内に備え、画像をスクリーン３８３に表示可能になっている。本発明は、例えば画像表示源３００における画素回路及び駆動回路を構成するＦＥＴの製造に適用される。   FIG. 7D is an example of a head mounted display on which an FET or the like manufactured by the manufacturing method of the present invention is mounted. The head mounted display 360 includes an electro-optical device (display panel) 300, a band unit 361, An optical system storage unit 362 is provided. The present invention is applied to, for example, the manufacture of an FET that constitutes a pixel circuit and a drive circuit in the display panel 300. FIG. 7E shows an example of a rear type projector on which an FET or the like manufactured by the manufacturing method of the present invention is mounted. The projector 370 includes an electro-optical device (light modulator) 300, a light source 372, and synthetic optics. A system 373 and mirrors 374 and 375 are provided in the housing 371. The present invention is applied to, for example, the manufacture of an FET that constitutes a pixel circuit and a drive circuit in the optical modulator 300. FIG. 7F shows an example of a front type projector on which an FET or the like manufactured by the manufacturing method of the present invention is mounted. The projector 380 includes an electro-optical device (image display source) 300 and an optical system 381 as a casing. An image can be displayed on the screen 383. The present invention is applied to, for example, the manufacture of an FET that constitutes a pixel circuit and a drive circuit in the image display source 300.

上記例に限らず本発明は、あらゆる電子機器の製造等に適用可能である。例えば、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＤＳＰ装置、ＰＤＡ、電子手帳、電光掲示盤、宣伝公告用ディスプレイ、ＩＣカードなどにも適用することができる。なお、本発明は上述した各実施形態に限定されることなく、本発明の要旨の範囲内で種々に変形、変更実施が可能である。例えば、上述した各実施形態では、回路素子の一例としてＦＥＴを例示したが、他の回路素子に適用しても良いのはもちろんである。   The present invention is not limited to the above example, and can be applied to manufacture of all electronic devices. For example, the present invention can also be applied to a fax machine with a display function, a finder for a digital camera, a portable TV, a DSP device, a PDA, an electronic notebook, an electric bulletin board, a display for advertisement announcement, an IC card, and the like. The present invention is not limited to the above-described embodiments, and various modifications and changes can be made within the scope of the gist of the present invention. For example, in each of the above-described embodiments, the FET is exemplified as an example of the circuit element. However, the present invention may be applied to other circuit elements.

第１実施形態に係るＦＥＴの構成を示す図である。It is a figure which shows the structure of FET which concerns on 1st Embodiment. 同実施形態に係るＦＥＴの要部構成を示す平面図である。It is a top view which shows the principal part structure of FET which concerns on the same embodiment. 同実施形態に係るＦＥＴの要部構成を示す平面図である。It is a top view which shows the principal part structure of FET which concerns on the same embodiment. 第２実施形態に係るＦＥＴの構成を示す図である。It is a figure which shows the structure of FET which concerns on 2nd Embodiment. 同実施形態に係る他のＦＥＴの構成を示す図である。It is a figure which shows the structure of the other FET which concerns on the same embodiment. 第３実施形態に係る電気光学装置の構成を例示した図である。FIG. 10 is a diagram illustrating a configuration of an electro-optical device according to a third embodiment. 第４実施形態に係る各電子機器を例示した図である。It is the figure which illustrated each electronic device concerning a 4th embodiment. 従来技術を適用したＦＥＴの要部構成を示す図である。It is a figure which shows the principal part structure of FET which applied the prior art. 従来技術を適用したＦＥＴの要部構成を示す図である。It is a figure which shows the principal part structure of FET which applied the prior art.

符号の説明Explanation of symbols

１０、１０’・・・ＦＥＴ、１・・・基板、２・・・半導体薄膜、２Ｓ・・・ソース領域、２Ｃ・・・チャネル領域、２Ｄ・・・ドレイン領域、３・・・ゲート絶縁膜、４・・・ゲート電極、５・・・層間絶縁膜、６Ｓ・・・ソース電極、６Ｄ・・・ドレイン電極、２０・・・ダミー薄膜。

10, 10 '... FET, 1 ... substrate, 2 ... semiconductor thin film, 2S ... source region, 2C ... channel region, 2D ... drain region, 3 ... gate insulating film 4 ... gate electrode, 5 ... interlayer insulating film, 6S ... source electrode, 6D ... drain electrode, 20 ... dummy thin film.

Claims (6)

ソース領域、チャネル領域、ドレイン領域が形成された半導体膜と、ゲート絶縁膜と、前記ゲート絶縁膜を介してチャネル領域に対向配置されたゲート電極と、ソース電極及びドレイン電極とを備えた電界効果トランジスタであって、
前記半導体膜のチャネル幅は、該半導体膜の中央部において最小となっており、該中央部からソース・ドレイン端に向かってテーパ状に拡がっていることを特徴とする電界効果トランジスタ。 Field effect provided with a semiconductor film in which a source region, a channel region, and a drain region are formed, a gate insulating film, a gate electrode disposed opposite to the channel region through the gate insulating film, and a source electrode and a drain electrode A transistor,
2. The field effect transistor according to claim 1, wherein a channel width of the semiconductor film is the smallest at a central portion of the semiconductor film, and extends in a tapered shape from the central portion toward a source / drain end. 前記チャネル領域の下部には所定の膜厚を有するギャップ材が設けられ、
前記チャネル領域中央部の膜厚は、該チャネル領域のソース・ドレイン端近傍における膜厚よりも薄くなっていることを特徴とする請求項１に記載の電界効果トランジスタ。 A gap material having a predetermined film thickness is provided below the channel region,
2. The field effect transistor according to claim 1, wherein the thickness of the central portion of the channel region is thinner than the thickness in the vicinity of the source / drain ends of the channel region. 前記ギャップ材の膜厚は、前記チャネル領域の中央部において厚く、前記ソース・ドレイン端に近づくにつれて薄くなることを特徴とする請求項２に記載の電界効果トランジスタ。   3. The field effect transistor according to claim 2, wherein a thickness of the gap material is thick at a central portion of the channel region and becomes thinner as approaching the source / drain end. ソース領域、チャネル領域、ドレイン領域が形成された半導体膜と、ゲート絶縁膜と、前記ゲート絶縁膜を介してチャネル領域に対向配置されたゲート電極と、ソース電極及びドレイン電極とを備えた電界効果トランジスタであって、
前記チャネル領域の下部には所定の膜厚を有するギャップ材が設けられ、
前記チャネル領域中央部の膜厚は、該チャネル領域のソース・ドレイン端近傍における膜厚よりも薄くなっていることを特徴とする電界効果トランジスタ。 Field effect provided with a semiconductor film in which a source region, a channel region, and a drain region are formed, a gate insulating film, a gate electrode disposed opposite to the channel region through the gate insulating film, and a source electrode and a drain electrode A transistor,
A gap material having a predetermined film thickness is provided below the channel region,
The field effect transistor according to claim 1, wherein the thickness of the central portion of the channel region is smaller than the thickness of the channel region in the vicinity of the source / drain ends. 請求項１〜３のいずれか１の請求項に記載の電界効果トランジスタを備えることを特徴とする電気光学装置。   An electro-optical device comprising the field-effect transistor according to claim 1. 請求項１〜３のいずれか１の請求項に記載の電界効果トランジスタを備えることを特徴とする電子機器。

An electronic apparatus comprising the field effect transistor according to claim 1.

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