JP2006338390A

JP2006338390A - Logarithm and square root transformation circuit

Info

Publication number: JP2006338390A
Application number: JP2005162966A
Authority: JP
Inventors: Kenichiro Kumagai; 憲一郎熊谷; Michiaki Arai; 通明新井
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2005-06-02
Filing date: 2005-06-02
Publication date: 2006-12-14

Abstract

<P>PROBLEM TO BE SOLVED: To attain a logarithmic transformation highly precisely with a circuit configuration without using a CORDIC circuit. <P>SOLUTION: The logarithmic transformation is performed by a detector of a bit position E for comparing binary data from higher-order bits and calculating and outputing a bit position E to be a first 1, a divider for taking a value obtained by dividing the data by the E-th power of 2 as a value of Mant, a storing means for preliminarily storing a base 2 logarithm of respective Mants in a table and reading the base 2 logarithm of Mant for a desired Mant with reference to the table, and an adding means for adding and outputing the logarithm of Mant read from the storing means to the calculated E. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、スペクトラム・アナライザなどに使用される高精度で高速に動作する対数および平方根変換回路に関するものである。 The present invention relates to a logarithmic and square root conversion circuit that operates at high speed with high accuracy and is used in a spectrum analyzer or the like.

スペクトラム・アナライザのデジタルＩＦの信号処理には、対数変換が使用される。
従来、その対数変換は、コーディック（ＣＯＲＤＩＣ）回路により実現している。 Logarithmic conversion is used for signal processing of the digital IF of the spectrum analyzer.
Conventionally, the logarithmic conversion is realized by a codec (CORDIC) circuit.

しかし、ＣＯＲＤＩＣ回路は、繰り返し計算により解を収束させていくので、高速かつ高精度を実現するには、多くの反復回数が必要となり、かなりの計算時間とそのためのハードウェア量を必要とする問題があった。
特許公開平７−１２１６８７ However, since the CORDIC circuit converges the solution by iterative calculation, a large number of iterations are required to achieve high speed and high accuracy, and a considerable amount of calculation time and a hardware amount for that are required. was there.
Patent Publication No. Hei 7-121687

本発明が解決しようとする問題点は、ＣＯＲＤＩＣ回路を用いないでハードウェアを構成し、高精度で高速に対数変換ができるようにすることであり、またその対数変換の応用として平方根変換を実現する。 The problem to be solved by the present invention is to configure hardware without using a CORDIC circuit so that logarithmic transformation can be performed with high accuracy and at high speed, and square root transformation is realized as an application of the logarithmic transformation. To do.

本発明の第１は、２を底とする対数に変換する対数変換回路において、
２進数のデータを上位ビットから比較し、最初に１となるビット位置Ｅを求めて出力するＥの検出器と、
該データを２のＥ乗で割った値をMantの値にとる除算器と、
各々のMantに対して２を底とする対数値をあらかじめテーブルに記憶しておき、
所望のMantに対してテーブルを参照して、２を底とするMantの対数値を読み出す記憶手段と、
該記憶手段から読み出したMantの対数値と前記求めたＥとを加算出力する加算手段と、
を備え、前記データを、２を底とする対数に変換することを特徴とする対数変換回路。
本発明の第２は、平方根に変換する平方根変換回路において、
２進数のデータを上位ビットから比較し、最初に１となるビット位置Ｅを求めて出力するＥの検出器と、
該データを２のＥ乗で割った値をMantの値にとる除算器と、
各々のMantに対して２を底とする対数値をあらかじめテーブルに記憶しておき、
所望のMantに対してテーブルを参照して、２を底とするMantの対数値を読み出す第１の記憶手段と、
該第１の記憶手段から読み出したMantの対数値を１ビット右へシフトして１／２とする第１のシフトレジスタと、
各々のMantの２を底とする対数値に対してMantの値をあらかじめテーブルに記憶しておき、所望のMantの２を底とする対数値に対してテーブルを参照して、Mantの値を読み出す第２の記憶手段と、
前記Ｅの検出器の出力Ｅを１ビット右へシフトしてＥ/２を出力する第２のシフトレジスタと、
前記第２の記憶手段から読み出したMantの値を左へＥ/２ビットシフトする第３のシフトレジスタと、
を具備して、前記データを平方根に変換する平方根変換回路。 A first aspect of the present invention is a logarithmic conversion circuit for converting to a logarithm with a base of 2,
An E detector that compares binary data from the high-order bits and obtains and outputs a bit position E that is first 1;
A divider that takes the value obtained by dividing the data by the power of 2 to the value of Mant;
For each Mant, logarithm values with base 2 are stored in advance in the table,
A storage means for referring to a table for a desired Mant and reading out a logarithmic value of Mant based on 2;
Adding means for adding and outputting the logarithm of Mant read from the storage means and the obtained E;
And a logarithmic conversion circuit for converting the data into a logarithm having a base of 2.
A second aspect of the present invention is a square root conversion circuit for converting to a square root.
An E detector that compares binary data from the high-order bits and obtains and outputs a bit position E that is first 1;
A divider that takes the value obtained by dividing the data by the power of 2 to the value of Mant;
For each Mant, logarithm values with base 2 are stored in advance in the table,
First storage means for referring to a table for a desired Mant and reading a logarithmic value of Mant with 2 as a base;
A first shift register that shifts the logarithm of Mant read from the first storage means to the right by 1 bit to ½,
Store the value of Mant in the table for each logarithm of base 2 of Mant, and refer to the table for the logarithm of base 2 of the desired Mant. Second storage means for reading;
A second shift register for shifting the output E of the E detector to the right by 1 bit and outputting E / 2;
A third shift register for shifting the value of Mant read from the second storage means to the left by E / 2 bits;
And a square root conversion circuit for converting the data into a square root.

本発明の対数および平方根変換回路は、簡単な回路構成と、アルゴリズムにもとづいて変換できるので、回路規模を小さくでき、また高速に高精度の変換結果が得られるという利点がある。 Since the logarithm and square root conversion circuit of the present invention can be converted based on a simple circuit configuration and an algorithm, the circuit scale can be reduced and a high-precision conversion result can be obtained at high speed.

本発明は、回路規模を小さく、また高速・高精度にデータ変換する目的を、記憶手段のＲＯＭ、シフトレジスタ等を使用して実現した。 The object of the present invention is to realize the purpose of data conversion with a small circuit scale and high speed and high accuracy by using a ROM, a shift register or the like of a storage means.

最初に、本発明の対数変換回路例について説明する。
図１に示すように、本発明の対数変換回路のブロック図の一例は、Ｅの検出器１、除算器２、ＲＯＭ３、可算器４で構成し、２を底とする対数変換をおこなう。 First, an example of the logarithmic conversion circuit of the present invention will be described.
As shown in FIG. 1, an example of a block diagram of a logarithmic conversion circuit according to the present invention includes an E detector 1, a divider 2, a ROM 3, and a adder 4, and performs logarithmic conversion with 2 as the base.

入力信号のデジタル・データＤの２を底とする対数Log₂Ｄを求める場合、１０進数のＤを式（１）のように分解すると、Mantのとりうる範囲は、式（２）に示すように１以上で２未満となる。 When obtaining the logarithm Log ₂ D with 2 as the base of the digital data D of the input signal, if the decimal D is decomposed as shown in Equation (1), the range that Mant can take is as shown in Equation (2). 1 to less than 2.

Ｄ＝２ ^Ｅ＊Mant・・・・・・・・・・・・・・・・・（１） D = 2 ^E * Mant ・・・・・・・・・・・ (1)

１≦Mant＜２・・・・・・・・・・・・・・・・・（２）
式（１）の対数をとると、Log₂Ｄは、下記式（３）で求められる。
Log₂ Ｄ＝Ｅ＋Log₂Mant ・・・・・・・・・・・（３） 1 ≦ Mant <2 (2)
Taking the logarithm of equation (1), Log ₂ D is obtained by equation (3) below.
Log ₂ D = E + Log ₂ Mant (3)

そこで、Ｅの検出器１において、２進数のデジタル・データＤを上位ビットから比較し、最初に“１”となるビット位置をＥの検出器１で検出してＥを出力する。
次に、式（１）からわかるようにＤを２のＥ乗で割った値がMantとなるので、除算器２において、２進数のＤの値をＥビット右へシフトした値を２進数のMantとする。 Therefore, in the E detector 1, the binary digital data D is compared from the upper bits, and the bit position that is first “1” is detected by the E detector 1 and output E.
Next, as can be seen from Equation (1), the value obtained by dividing D by 2 to the power of E is Mant. Therefore, in the divider 2, the value obtained by shifting the binary D value to the right by E bits is converted into the binary number. Let's say Mant.

ここで、所望のMantの値に対してLog₂ Mantを読み出せるように、記憶手段のＲＯＭ３にテーブルとしてあらかじめ記憶しておく。
そして、各々のMantに対してＲＯＭ３のテーブルを参照することでMantの対数であるLog₂Mantを求め出力する。
このMantの対数値とＥの検出器１の出力したＥとを加算器４で加算すると、その出力は（Ｅ＋Log₂Mant）となる。 Here, it is stored in advance as a table in the ROM 3 of the storage means so that Log ₂ Mant can be read out with respect to a desired Mant value.
Then, Log ₂ Mant, which is the logarithm of Mant, is obtained by referring to the table in ROM 3 for each Mant.
When the logarithmic value of Mant and E output from the detector 1 of E are added by the adder 4, the output becomes (E + Log ₂ Mant).

従って、本発明により、デジタル・データＤを対数変換した値Log₂Ｄが出力として得られる。 Therefore, according to the present invention, the logarithmically converted value Log ₂ D of the digital data D is obtained as an output.

デジタル・データＤの値から、直接Log₂Ｄを引くテーブルを作ると、回路が簡単になるが、テーブルが大きくなってしまい実用的でない。
そこで本発明においては、Mantの範囲が、式（２）で示すように、１以上で２未満となるので、ROM3に記憶するデータを小さくできる利点がある。 Making a table that directly subtracts Log ₂ D from the value of digital data D simplifies the circuit, but the table becomes large and is not practical.
Therefore, in the present invention, since the range of Mant is 1 or more and less than 2 as shown in Expression (2), there is an advantage that the data stored in the ROM 3 can be reduced.

次に、本発明の対数変換回路の動作について、具体的な数値例により説明する。
例えば、２進数表示のデジタル・データＤ＝１００１(2)として、Ｄの２を底とする対数Log₂ Ｄを求める場合で説明する。
２進数表示のデジタル・データＤ＝１００１(2)は、１０進数の９(10)であり、式（１）に示すように分解すると、下記式（４）となる。 Next, the operation of the logarithmic conversion circuit of the present invention will be described with specific numerical examples.
For example, a case will be described where the logarithm Log ₂ D with 2 as the base of D is obtained as binary digital data D = 1001 (2).
Digital data D = 1001 (2) in binary number is decimal number 9 (10), and when it is decomposed as shown in equation (1), the following equation (4) is obtained.

９＝２^３＊1.125 ・・・・・・・・・・・・（４）
Ｅの検出器１において、２進数のデジタル・データＤ＝１００１(2)を上位ビットから比較し、最初に“１”となるビット位置は、下位ビットから、０、１、２、３と数えて３ビット目となる。
つまり、Ｅの検出器１の出力Ｅの値は、２の３乗である３となる。 9 = 2 ³ * 1.125 (4)
In the detector 1 of E, binary digital data D = 1001 (2) is compared from the upper bit, and the first bit position of “1” is counted as 0, 1, 2, 3 from the lower bit. The third bit.
That is, the value of the output E of the detector 1 of E is 3, which is the cube of 2.

次に、Ｅの検出器１の回路例について、図５を参照して説明する。
図５に示すように、Ｅの検出器１は、４ビットのデータからＥを検出する回路で、３つのゲート２１、ゲート２２、ゲート２３と、エンコーダ２４とで構成している。
例えば、デジタル・データＤが９(10)の場合、２進数の１００１(2)入力に対して、エンコーダの入力（３つのゲート２１、ゲート２２、ゲート２３の出力）は、２進数で１０００（２）となり、エンコーダの出力（Ｅの検出器１の出力）Ｅは、２進数では００１１(2)、１０進数では３(10)となる。
また、デジタル・データＤが７(10)の場合、２進数の０１１１(2)入力に対して、エンコーダの入力は０１００(2)、エンコーダの出力（Ｅの検出器１の出力）Ｅは、２進数では００１０(2)、１０進数では２(10)となる。 Next, a circuit example of the E detector 1 will be described with reference to FIG.
As shown in FIG. 5, the E detector 1 is a circuit that detects E from 4-bit data, and includes three gates 21, 22, 23, and an encoder 24.
For example, when the digital data D is 9 (10), the input of the encoder (the outputs of the three gates 21, 22 and 23) is 1000 (binary) with respect to the binary 1001 (2) input. 2) and the output of the encoder (the output of the detector 1 of E) E is 0011 (2) in binary number and 3 (10) in decimal number.
Also, when the digital data D is 7 (10), the input of the encoder is 0100 (2) and the output of the encoder (the output of the detector 1 of E) E is The binary number is 0010 (2) and the decimal number is 2 (10).

また、除算器２により、２進数のデータＤ＝１００１(2)を３ビット右へシフトした２進数のMantの値は、１．００１(2)となる。 Further, the binary Mant value obtained by shifting the binary data D = 1001 (2) to the right by 3 bits by the divider 2 is 1.001 (2).

次に、本発明の回路は、デジタル値で動作しているが、ＲＯＭ３以下の動作を直感的にわかりやすい１０進数表示で主として説明する。
２進数のMantの値１．００１(2)は、１０進数では1.125(10)である。
そして、この１０進数のMantの値1.125(10)に対して、図３に示すＲＯＭ３のテーブルを参照することで、Log₂ (1.125)の値に対する参照データ0.170(10)が読み出される。
ここで、テーブルに記憶するデータの桁数は、必要とする誤差の範囲となるように決定する。
このLog₂ (Mant)の値0.170(10)とＥの検出器１の出力したＥ＝３(10)とを加算器４で加算すると、その出力であるLog₂ Ｄは、3.170(10)となる。 Next, although the circuit of the present invention operates with digital values, the operation after the ROM 3 will be mainly described with an intuitively easy-to-understand decimal number display.
The binary Mant value 1.001 (2) is 1.125 (10) in decimal.
The reference data 0.170 (10) corresponding to the value of Log ₂ (1.125) is read by referring to the table of the ROM 3 shown in FIG. 3 with respect to the decimal mant value 1.125 (10).
Here, the number of digits of data stored in the table is determined so as to fall within the required error range.
When this Log ₂ (Mant) value of 0.170 (10) and E = 3 (10) output from the E detector 1 are added by the adder 4, the output Log ₂ D is 3.170 (10). Become.

従って、デジタル・データの１００１(2)は１０進数では９(10)であり、本発明の対数変換回路により２を底とする対数の値3.170(10)に変換できる。 Therefore, 1001 (2) of the digital data is 9 (10) in decimal number, and can be converted to a logarithmic value of 3.170 (10) with 2 as a base by the logarithmic conversion circuit of the present invention.

次に、本発明の対数変換回路の応用である、平方根変換回路について以下説明する。
本発明の平方根変換回路のブロック図は、図２に示すように、Ｅの検出器１、除算器２、ＲＯＭ３、可算器４、シフトレジスタ５、シフトレジスタ６、シフトレジスタ７、ＲＯＭ８とで構成している。
ここで、加算器４は、対数変換出力を得るためであり、平方根変換出力のみを得る場合は、無くてもよい。 Next, a square root conversion circuit, which is an application of the logarithmic conversion circuit of the present invention, will be described below.
As shown in FIG. 2, the block diagram of the square root conversion circuit of the present invention is composed of E detector 1, divider 2, ROM 3, adder 4, shift register 5, shift register 6, shift register 7, ROM 8. is doing.
Here, the adder 4 is for obtaining a logarithmic conversion output, and may be omitted when only a square root conversion output is obtained.

デジタル・データＤを平方根（√Ｄ）に変換する場合として以下説明する。
ただし、Ｅの検出器１、除算器２、ＲＯＭ３、可算器４の動作については、実施例１で説明しているので、この部分の詳細説明を省略する。
最初に、対数変換回路のＲＯＭ３で、所望のデジタル・データＤのLog₂ Mantを読み出す。 A case where the digital data D is converted into a square root (√D) will be described below.
However, since the operation of the detector 1, the divider 2, the ROM 3, and the adder 4 of E has been described in the first embodiment, detailed description of this portion is omitted.
First, the Log ₂ Mant of the desired digital data D is read out in the ROM 3 of the logarithmic conversion circuit.

次に、式（１）により、Log₂ Ｄを１／２倍すると、下記式（５）となる。 Next, when Log ₂ D is halved by the equation (1), the following equation (5) is obtained.

（1/2）Log₂ Ｄ＝Log₂ （√Ｄ）・・・・・・・・・（５）
この式より、Dの平方根を求めるには、前の実施例1を用いてLog₂ (Ｄ)を計算し、
その結果を 1/2して、ｙ＝Log₂ （√Ｄ）の逆変換、つまり、（√Ｄ）＝（２のｙ乗）を求める。
ここで、ｙを下記式（６）に示すように整数部と少数部とに分解する。 (1/2) Log ₂ D = Log ₂ (√D) (5)
From this equation, to find the square root of D, calculate Log ₂ (D) using the previous Example 1,
The result is halved to obtain an inverse transformation of y = Log ₂ (√D), that is, (√D) = (2 to the power of y).
Here, y is decomposed into an integer part and a decimal part as shown in the following formula (6).

ｙ＝整数部＋少数部・・・・・・・・・・・・・（６）
すると、（√Ｄ）は、下記式（７）で表せる。 y = integer part + decimal part ... (6)
Then, (√D) can be expressed by the following formula (7).

（√Ｄ）＝２の（整数部＋少数部）乗
＝２の整数部乗＊２の少数部乗・・・・・・（７）
ここで、２の整数部乗は、整数部だけ左へビットシフトする。
また、２の少数部乗は、ＲＯＭ８のテーブルを参照して読み出す。
そして、少数部の１０進数での範囲は、下記式（８）となる。 (√D) = 2 to the power of (integer part + decimal part)
= Integer power of 2 * power of 2 decimal places (7)
Here, the integer power of 2 is bit-shifted to the left by the integer part.
The fractional power of 2 is read with reference to the table in the ROM 8.
And the range by the decimal number of a decimal part becomes following formula (8).

０≦少数部＜１・・・・・・・・・・・・・（８）
また、２の少数部乗の１０進数での範囲は、下記式（９）となる。
１≦２の少数部乗＜２・・・・・・・・・・（９）
そして、２の少数部乗は、ＲＯＭ３の出力Log₂ Mantを１／２倍するため、２進数をシフトレジスタ５で１ビット右へシフトすると、(1/2) Log₂ Mantとなる。
ここで、各々の(1/2) Log₂ Mantの入力に対して、２の((1/2) Log₂ Mant)乗を読み出せるように、記憶手段のＲＯＭ８にテーブルとしてあらかじめ記憶しておく。
つまり、記憶手段のＲＯＭ８は、記憶手段のＲＯＭ３とは逆方向に引くテーブルとなる。
そして、所望の(1/2) Log₂ Mantの入力に対してＲＯＭ８のテーブルを参照することで２の((1/2) Log₂ Mant)乗の値を読み出す。
一方、Ｅの検出器１で検出したＥを１／２するため、２進数をシフトレジスタ６で右へ１ビットシフトし、Ｅ／２を出力する。 0 ≤ Minority <1 (8)
Moreover, the range in decimal number of 2 to the power of the decimal part is represented by the following formula (9).
1 ≦ 2 fractional power <2 (9)
Since the fractional power of ₂ halves the output Log ₂ Mant of the ROM 3, when the binary number is shifted 1 bit to the right by the shift register 5, (1/2) Log ₂ Mant is obtained.
Here, for each (1/2) Log ₂ Mant input, 2 ((1/2) Log ₂ Mant) power is stored in advance as a table in the ROM 8 of the storage means. .
That is, the ROM 8 of the storage means is a table that is pulled in the opposite direction to the ROM 3 of the storage means.
Then, a value of 2 ((1/2) Log ₂ Mant) is read by referring to the table of the ROM 8 with respect to a desired (1/2) Log ₂ Mant input.
On the other hand, in order to halve the E detected by the E detector 1, the binary number is shifted one bit to the right by the shift register 6 and E / 2 is output.

そして、式（７）により、（２の整数部乗＊２の少数部乗）を求めれば、デジタル・データＤの平方根（√Ｄ）に変換できるので、２進数のＲＯＭ８の出力データをシフトレジスタ７で（Ｅ／２）ビット左へシフトする。
実施例では、シフトレジスタを用いて構成しているが、乗算器をもちいても良い。 Then, by obtaining (the integer power of 2 * the power of the decimal part of 2) according to the equation (7), it can be converted into the square root (√D) of the digital data D, so that the output data of the binary ROM 8 is converted into a shift register. 7 shifts (E / 2) bits to the left.
In the embodiment, the shift register is used, but a multiplier may be used.

次に、本発明の動作について、具体的な数値例により主として２進数で説明する。
例えば、１０進数の７(10)は、２進数表示のデジタル・データＤ＝０１１１(2)であり、そのデータＤの平方根(√Ｄ)を求める場合で説明する。
２進数のデジタル・データＤ＝０１１１(2)は、式（１）に示すように分解すると、下記式（１０）となる。 Next, the operation of the present invention will be described mainly in binary numbers using specific numerical examples.
For example, the decimal number 7 (10) is digital data D = 01111 (2) in binary number, and the case where the square root (√D) of the data D is obtained will be described.
When binary digital data D = 0111 (2) is decomposed as shown in equation (1), the following equation (10) is obtained.

０１１１(2)＝２^２＊１.１１００(2)・・・・・・・・・・・・（１０）
図４に示すＲＯＭ３の２進数のテーブルを参照して、Mantの１.１１００(2)に対して２進数データ１１０１(2)を読み出す。
その読み出した２進数１１０１(2)を、最上位ビットの前に計算上の少数点を付けて、Log₂ Mantの０.１１０１(2)とする。
次に、シフトレジスタ５により、２進数の１１０１(2)を右へ１ビットシフトすると、(1/2) Log₂ Mantは０.０１１０(2)となる。
図４に示すＲＯＭ８のテーブル（２進数）において、 Log₂ Mantの０１１０(2)をＲＯＭ３とは逆方向に引くと、１.０１０１(2)が読み出される。
一方、Ｅの検出器１で検出したＥは、１０進数では２(10)であり、２進数では００１０(2)である。
ここで、式（７）により、（√Ｄ）は２の少数部乗に２の整数部乗を掛け算することにより求められる。
つまり、２の小数部乗に２の整数部乗を掛算することは、２の小数部乗の２進数をシフトレジスタ７により、２の整数部つまり（Ｅ/２）ビットだけ左へビットシフトして、（√Ｄ）が求められる。
この例では、シフトレジスタ６により、２進数の００１０(2)を右へ１ビットシフトすると、Ｅ/２は２進数の０００１(2)となり、１０進数では１(10)となる。
ただし、（Ｅ/２）に少数点以下が生じる場合は切り捨てることとする。
そこで、２の小数部乗である１.０１０１(2)に、２の整数部乗である２の１乗を掛算するので、シフトレジスタ７により、１.０１０１(2)を左へ１ビットシフトして、Ｄの平方根（√Ｄ）は１０.１０１(2)に変換できる。 0111 (2) = 2 ² * 1.1100 (2) ... (10)
Referring to the binary number table of ROM 3 shown in FIG. 4, binary number data 1101 (2) is read out from Mant's 1.1100 (2).
The read binary number 1101 (2) is set to 0.11101 (2) of Log ₂ Mant by adding a decimal point in calculation before the most significant bit.
Next, when the binary number 1101 (2) is shifted 1 bit to the right by the shift register 5, (1/2) Log ₂ Mant becomes 0.0110 (2).
In the table (binary number) of the ROM 8 shown in FIG. 4, when the Log ₂ Mant 0110 (2) is pulled in the opposite direction to the ROM 3, 1.0101 (2) is read out.
On the other hand, E detected by the detector 1 of E is 2 (10) in decimal number and 0010 (2) in binary number.
Here, (√D) is obtained by multiplying the power of 2 by the integer part of 2 by (7).
In other words, multiplying the fractional part of 2 by the integer part of 2 shifts the binary number of the fractional part of 2 to the left by the integer part of 2, that is, (E / 2) bits, by the shift register 7. Therefore, (√D) is obtained.
In this example, when the shift register 6 shifts the binary number 0010 (2) to the right by 1 bit, E / 2 becomes the binary number 0001 (2), and the decimal number becomes 1 (10).
However, if a decimal point or less occurs in (E / 2), it will be rounded down.
Therefore, since 1.0101 (2), which is the power of 2's fractional part, is multiplied by 2 to the power of 2, which is the power of the integer part, 1.0101 (2) is shifted 1 bit to the left by the shift register 7. Thus, the square root of D (√D) can be converted to 10.101 (2).

本発明は、高速測定が要求される製造ライン用の他の測定器などにも適用できる。 The present invention can also be applied to other measuring instruments for production lines that require high-speed measurement.

本発明の実施方法を示したブロック図である。（実施例１）It is the block diagram which showed the implementation method of this invention. Example 1 本発明の応用例を示したブロック図である。（実施例２）It is the block diagram which showed the application example of this invention. (Example 2) 本発明の１０進数のグラフとテーブル例の図である。It is a figure of the graph and table example of the decimal number of this invention. 本発明２進数のテーブル例の図である。It is a figure of the example table of this invention binary number. 本発明のＥの検出器の回路図例である。It is an example of a circuit diagram of the detector of E of the present invention.

Explanation of symbols

１Ｅの検出器
２除算器
３ＲＯＭ
４加算器
５、６、７シフトレジスタ
８ＲＯＭ
２１、２２、２３ゲート
２４エンコーダ 1 E detector 2 Divider 3 ROM
4 Adder 5, 6, 7 Shift register 8 ROM
21, 22, 23 Gate 24 Encoder

Claims

In a logarithmic conversion circuit for converting to a logarithm with a base of 2,
An E detector that compares binary data from the high-order bits and obtains and outputs a bit position E that is first 1;
A divider that takes the value obtained by dividing the data by the power of 2 to the value of Mant;
For each Mant, logarithm values with base 2 are stored in a table beforehand.
A storage means for referring to a table for a desired Mant and reading out a logarithmic value of Mant based on 2;
Adding means for adding and outputting the logarithm of Mant read from the storage means and the obtained E;
And a logarithmic conversion circuit for converting the data into a logarithm having a base of 2.

In a square root conversion circuit for converting to a square root,
An E detector that compares binary data from the high-order bits and obtains and outputs a bit position E that is first 1;
A divider that takes the value obtained by dividing the data by the power of 2 to the value of Mant;
For each Mant, logarithm values with base 2 are stored in a table beforehand.
First storage means for referring to a table for a desired Mant and reading a logarithmic value of Mant with 2 as a base;
A first shift register that shifts the logarithm of Mant read from the first storage means to the right by 1 bit to ½,
Store the value of Mant in the table for each logarithm of base 2 of Mant, and refer to the table for the logarithm of base 2 of the desired Mant. Second storage means for reading;
A second shift register for shifting the output E of the E detector to the right by 1 bit and outputting E / 2;
A third shift register for shifting the value of Mant read from the second storage means to the left by E / 2 bits;
And a square root conversion circuit for converting the data into a square root.