JP2006295939A - 等化装置及び方法 - Google Patents

Abstract

【課題】MIMO復号及び構成要素の複雑さを低減した記録可能メディアの読み取りのための等化装置を提供する。
【解決手段】正確計算アナログイコライザと比べて必要とする構成部品の数を減少するために、アナログイコライザは受信ビット値に対する周辺事後期待値の推定値を生成するように動作的に配置された繰り返し手段により特徴付けられる。
【選択図】図１Ｂ

Description

本発明は等化装置及び方法、特にMIMO復号及び構成要素の複雑さを低減した記録可能メディアの読み取りのための等化装置及び方法に関する。

昨今の高速無線通信網では、多重信号伝播はますます重要な問題となっている。従来の無線通信では、送信アンテナは受信アンテナにその間の空間に渡って電磁 (EM)信号を放射する。しかしながら、その空間内の信号に対するどんな障害物もEM信号を散乱させるため、異なる経路を通って異なる強度で異なる時間に受信アンテナに到達する信号のコピー、即ちチャネルスプレッドとして知られている影響を招くことになる。デジタル信号においては、チャネルスプレッドは連続的受信ビット間でオーバラップを引き起こし、これがあるビット値の信頼性を下げることになる。

ビット伝送速度を増やすためにはより短いビット表現が必要となる。従って、同じチャネルスプレッドによって生じるオーバラップがそれに対応して増加し、受信ビットストリームのあいまい性の除去をより困難にする。それ故に、高速無線網では、チャネルスプレッドの影響を緩和する必要がある。

１つの対策として多数の送信機および受信機アンテナが使われるマルチ入力マルチ出力（ＭＩＭＯ）通信がある。ＭＩＭＯシステムは多くの経路非依存コピーを与えることにより通信耐性を向上させる。これは通常、例えばAlamouti直交時空間ブロック符号化(S. M. Alamouti, A Simple Transmit Diversity Technique for Wireless Communications, IEEE Journal on Select Areas in Communications, vol. 16, no. 8, Oct. 1998参照)のような時空間ブロック符号化技術を用いて達成される。その結果はデータのコピー毎に経路誘発干渉が異なる受信信号の集合であり、これが同種及び異種信号成分のあいまい性の除去を簡単にする。

しかしながら、ＭＩＭＯ復号はささいなタスクではない。典型的な検出器はＭＩＭＯ信号を復号するためにデジタル信号処理（ＤＳＰ）方法を用いる。これはＭＩＭＯ受信機毎に各候補ビット信号のマルチサンプリング及びサンプル毎にビット値確率を計算し集約することを含めることができる。これらの措置は実際のビットレートに関係して多大な計算コストを負うことになる。計算コストは次には携帯用ＭＩＭＯ装置にとって重要であるそれ相当の電力コストがかかり、高データレートアプリケーションにおいてスループットを制限するプロセッサのボトルネックを引き起こしかねない。この問題は磁気記憶媒体の表面の読み取りのような、ソース信号を推定するために受信信号が等化される他のアプリケーションにも起こる。

近年、デジタル信号処理よりむしろアナログ回路を用いたMIMO検出の選択的方法(Piechocki, R.J., Garrido, J., McNamara, D., and McGreen, J., ‘Analogue MIMO detector: The Concept and Initial Results’, IEEE First International Symposium on Wireless Communications Systems, Mauritius, 20-22^nd Sept. 2004参照) が提案されている。

有利なことに、アナログ回路は到来信号のサンプリングする必要が無く、受信機によって観察される軟判定値を直接処理できる。さらに、回路は複数の受信機チャンネルに同時に動作するように構成できる。

結果、等価な検出器処理はＤＳＰ同等物によってよりも数桁速く行われ、しかも同時に電力消費が少ない。

しかしながら、上記のPiechocki らにより提案されたＭＩＭＯ検出のアナログ解法は、使用されるトランジスタの数が受信機チャンネルの数に対して指数関数的に増大するという欠点がある。このため、ＭＩＭＯ検出や大容量記憶読み取り装置のようなアプリケーションに対してより複雑性の低いアナログ等化の解決法を見つけることが望まれている。

従って、本発明の態様は上記の問題の緩和、軽減または除去を追及する。

本発明の一態様では、アナログイコライザは受け取ったビット値に対して周辺事後期待値（ＭＰＥ）の連続的に改善された推定値を生成するために動作状態に設けられる少なくとも第１のアナログ処理ブロックを備える。

上記態様の一つの構成では、座標降下最小化法を用いてＭＰＥの連続的な推定値が得られる。

上記態様の別の構成では、アナログイコライザは温度係数によってＭＰＥを更新する。

上記態様の別の構成では、使用時に単一のアナログ処理ブロックは連続的繰り返しサイクルで自己入力を形成するために自己出力をフィードバックする。

上記態様の別の構成では、アナログイコライザはＫ組の K-1 R_k’.tanh計算回路(k=1,…,K、但しKはMPE推定値の数である)と、Ｋ組のK-1 R_k’.tanh計算出力の各々を合計する手段と、個々のフィルタ処理信号z_k（ｋ＝１，…，Ｋ）から各前記合計を減算する手段と、ＭＰＥ推定毎に出力信号を平均場アニーリング係数Ｔに反比例でスケールする手段を備える。

本発明の別の態様では、ＡＳＩＣはここで説明したアナログイコライザを備える。

本発明の一態様では、マルチ入力マルチ出力検出器はここで説明するようなアナログイコライザを備える。

本発明の一態様では、無線通信機器はここで説明するようなアナログイコライザを備える。

本発明の一態様では、大容量記憶装置はここで説明するようなアナログイコライザを備える。

本発明の別の態様では、等化方法はアナログ処理ブロック（ＡＰＢ）に複数の対数尤度周辺事後期待値を通過させるステップでなり、ＡＰＢは対数尤度周辺事後期待値の座標降下最適化を用いて修正された推定値を次々に生成する。

本発明は多数の個々の態様を参照して以上に記述したが、本発明によると、前記の如何なる態様も、本発明の如何なる他の態様と関連して使用できる。

本発明の実施形態は添付図面を参照して一例として説明する。

アナログMIMO検出器が開示される。下記の説明では、本発明の実施形態を十分理解するために多くの具体的詳細が示されている。しかしながら本発明の実施のためにこれらの具体的詳細を採用しなくてもよいことは、当業者には自明であろう。

理論的背景
技術的によく知られたＭＩＭＯ信号受信モデルは

であり、xはN_T送信アンテナからの送信データのベクトルであって、yは受信ベクトル、Ｈは各送信受信アンテナ間のチャンネルのマトリックス、そしてｎは独立したガウス雑音分布のベクトルである。

チャンネル整合フィルタＨ^Hを適用すると、信号モデルは

になる。但し、

である。

故にフィルタ処理信号zの値の尤度は

である。

均一分布を仮定すると、そのとき

その後、周辺事後期待値

が計算され、バイナリ値を得るために極性判定を行う。

この計算はさらに、

と示すことができる（例えば、Fabricius, T and Winther, O, ‘Correcting the bias of subtractive interference cancellation in CDMA − Advanced mean field theory’, submitted to IEEE trans. Information Theory, and soft published at http://isp.imm.dtu.dk/staff/winther/ fabricius. ieee information theory. pdf, as at 15/03/2005を参照）。

しかしながら、ｔａｎｈ関数は特徴が漸近的であるため、式（６）で期待値を評価することは困難である。

新たな方法の説明
とりわけ、問題に対する平均場対処法は期待値〈ｔａｎｈ(…)〉を ｔａｎｈ(〈….〉)に近似することによって理解できる。この近似を（６）に適用すると

が与えられる。

故に、平均場対処法を周辺事後期待値（以降、ＭＰＥという）のモデルに適用すると、ｍ_kの再帰的解決法が生み出される。繰り返し式（７）は自由エネルギーのコスト関数の座標降下最小化に対応する。従って、少なくとも局所的最小値が求まることが保証される。

降下最小化問題において大域的最小値を発見する可能性を改善するために、平均場アニーリングが適用できる。平均場アニーリングでは、温度変数Tが式（７）における雑音σ² _nの代わりに使われる。故に最初の比較的大きな値のＴに続いて、式（７）の以降の繰り返しは原雑音レベルに戻るかあるいは下回りさえする減少値を利用するアニーリングスケジュールが使用できる（Fabricius, T and Winther, O, ibid参照）。そのような平均場アニーリングは、シミュレーションアニーリングのように、Ｔの値に依存する確率的勾配上昇法に帰着しない点に留意する。

本発明の発明者は上記の方法でｍ_kの解に向けて繰り返すためにアナログ回路で適正な構造が構築できることを十分に理解していたので、正確な計算を得るよりもむしろｍ_kの近似に基づいたＭＩＭＯ検出器用の複雑さの少ないアナログイコライザの基本的ブロックを提供する。

式（７）に平均場アニーリングを適用すると、次のようにｍ_kの一般形が与えられる。

但し、温度Ｔはｍ_kの各再推定と共に低下し、ａは定数である。

原理上、ｔａｎｈ関数はアナログ回路を用いて容易に実現可能である。例えば、周知のギルバート乗算回路は本質的にはその入力に対するtanhを計算するが、通常は、その乗算器動作を行うため小さな値に対する線形化近似

に依存する。

アナログ計算では、ｍ_kのような平均値は通常は差動電流として計算される。しかしながら、式（８）のような再帰的な問題では、入力における１つのｍ_k繰り返し値を更なる繰り返しへ展開することでカレントミラーを用いて各電流のｋ−２個のコピーが必要となり、構成要素が多数となる。

この問題を削減するために、事後期待値ｍ_kは逆双曲正接を用いて対数尤度比として再表現される。即ち、

式（９）を（８）に代入すると

が与えられる。

（１０）の出力は差動電流よりはむしろ、差動電圧を使って表した方がよい。これにより１つの繰り返し段のＭＰＥ推定値をコピーする必要なく、別の繰り返し段の入力に直接に接続することが可能となる。

アナログ処理の概観
図１Ａ及び１Ｂを参照すると、本発明の実施形態では、アナログＭＩＭＯ検出器は複数のアナログ処理ブロック（ＡＰＢ）（１０２，１０４，１０８は１１０のように集合的に参照される）を使用しており、各ブロックが式１０の繰り返し段を実行する。

ＡＰＢ１０４を図１Ｂでの一例として見なしており、機能的な項目について以下に検討する。明確にするため、実装の問題はこれより先の特定のセクションに延ばす。

Ｋ個の対数尤度比MPEs L_k（ｋ＝１，…Ｋ）はＡＰＢ１０４への電圧入力２１０である。これらの入力は多数のｔａｎｈ計算機(集合的に２４０で参照される)に分配される。ＭＰＥが推定されている各k^thビットに対してＫ−１個のｔａｎｈ回路が存在する。ｋ^thを除く全ての入力がこれらＫ組それぞれの中の個々のＫ−１ｔａｎｈ計算機に伝えられる。

故に、例えば、Ｌ₃に関連付けられるＫ−１個のｔａｎｈ計算機２４３はＬ₃自体以外のすべてのＬ_k入力を受け取ることになる。しかも、それぞれのＫ−１個のｔａｎｈ計算機の各組は、チャンネル推定マトリックスＲの関係要素を受け取る。１つ１つのｔａｎｈ計算機の出力がその対応するＬ_kのｋの１つの値に対して

となる。

それからＬ_k毎にＫ−１個のｔａｎｈ関数の出力は合計され、ｚ２６０から減算される。このとき出力はＬ_k毎に式（１０）の部分計算

となる。

それから電流繰り返し段に関係する値ＴはＬ_k２２０毎に更新推定値を表す出力電圧のスケーリング２８０に用いられる。Ｌ_k２２０は次の繰り返しの入力として使用し、又は最終推定値として利用してもよい。

上に開示した機能的要素の実装はこれから詳しく検討する。

Ｔａｎｈ関数（１）−非線形性と乗算
図２を参照すると、本発明の実施形態において双曲正接及び乗算を行う回路は出力電流を減算するためのミラーを備える単純な差動対、すなわちトランスコンダクタンス増幅器を備える。この回路の出力電流は

で与えられる。

故に、出力電流

は（熱電圧に正規化された）差動電圧として対数尤度比Ｌ_kを表し、バイアス電流Ｉ_bをチャンネル推定器からの入力値Ｒ_k’（すなわち、Ｉ_b＝Ｉ_refＲ_k）に比例するように定義することによって求めることができる。

有利なことに、式（１０）の部分計算

をするために、キルヒホフの電流則によって何らの追加のトランジスタを必要とせずに多数の出力電流を共に足し合わせることができる。

しかしながら、上記回路へのバイアス電流は正でなければならないが、入力値Ｒ_ｋ’は正であっても、負であってもよい。この食い違いは解決されなければならない。

Ｔａｎｈ関数（２）−絶対値と符号管理
図３を参照すると、本発明の第一実施形態において、バイアス電流の符号の問題を克服するためにＲ_ｋ’の絶対値を得るためにトランスリニア回路が設けられる。

図３の回路は、２つのトランスリニアループを含んでいる。第一のループは、Ｉ₂Ｉ₁＝Ｉ₃Ｉ₄となるよう、トランジスタＭ２−Ｍ１−Ｍ３−Ｍ４を用いる。電流値を代入するとＩ_small Ｉ_small＝Ｉ_out1（Ｉ_out1−Ｉ_in）が与えられる。Ｉ_out2＝Ｉ₄＝Ｉ_out2−Ｉ_inとなるような単純なカレントミラーを形成するよう、第二のトランスリニアループは、Ｍ４とＭ５で形成される。

入力電流に関する出力電流を得るために、これらの式を解くことができる。

但し、Ｉ_small はＩ_inに比して小さいバイアス電流である。このとき、この回路は正の入力に対しては

を求め、負の入力に対しては

を求める絶対値回路と同様に機能する。

Ｒ_ｋ’の絶対値を求めることでトランスコンダクタンス増幅器は所望の動作が可能となる。しかしながら、入力値Ｒ_ｋ’の正しい符号は後の再取り込みのために今後も保存しておく必要がある。

本発明の一実施形態において、ｔａｎｈブロックのＭ２とＭ４のゲート間の電位差から符号が得られる。もしＩ_in＞０ならば、電流はＭ３を通って流れる。そうでなければ、電流はＭ４を通って流れる。故にＩ_inの符号次第で、Ｍ４のゲート電位がＶ_ddか接地のどちらかに近づくことになる。入力信号の符号を表す差動電圧はＭ４のゲートの電圧は、基準、例えばＭ２のゲートと比較されるときに得られる。

所望の式を得るためこの符号を利用するには、図４に示されるようにギルバート乗算器を使用できる。

乗算器の出力電流は

である。

故に、結合回路は入力としてＲ_k’の値を表す電流の絶対値と対数尤度比電圧の値を用い、更にバイアス電流の符号を利用し、最終的な次式を得る。

４象限ギルバート乗算器を用いることによって絶対値処理を使う必要なく、入力電圧としてＲ_k’を使用することが示唆されることに留意する。しかしながら、シミュレーションは

近似を乗算のために維持するにはマトリックスＲの値が一般的に大きすぎることを示している。

上記で明らかにしたトランスコンダクタンスと絶対値回路から成る結合ｔａｎｈ関数回路は、図５において理解できる。

しかしながら、本発明の好ましい実施形態では、Ｒ_ｋ’の符号は図６に示されるｔａｎｈ関数回路を用いてより効率的に管理されてもよい。

ここで、トランジスタＭ５からＭ９は絶対値回路を形成し、ＰＭＯＳトランジスタよりもＮＭＯＳトランジスタの使用により、これらは電流ソースよりはむしろ電流シンクを形成する。結果として、電流Ｉ_av1とＩ_av2はこのシンクに移行するので、絶対値回路はトランジスタＭ１からＭ４によって形成されるｔａｎｈブロックに直接接続できる。

この好ましい実施形態は、先に説明した実施形態と同様に動作する。Ｍ５とＭ６で形成される第１のトランスリニアループは時計回りの方向に動作し、Ｍ７とＭ８で形成される第２のトランスリニアループは反時計回りの方向に動作する。結果として、Ｍ５とＭ６を通る電流は小電流Ｉ_smallにならざるを得ず、Ｍ７及びＭ８を通る電流はそれぞれＩ_av2と（Ｉ_av2＋Ｉ_in）になる。この構成は電流式

を与え、その解は

である。

Ｍ９を通過する電流も（Ｉ_av2＋Ｉ_in）となるようにトランジスタＭ８とＭ９はカレントミラーを形成する。それ故、Ｉ_av1は

により表される。

Ｉ_in>>Ｉ_smallなので、故にこの回路は正の入力電流には

を発生し、負の入力電流には

を発生する絶対値回路のように機能する。

同様に、符号は、ｔａｎｈブロックの相対する差動対が元の符号に依存する入力電流を受けるので、Ｉ_av1又はＩ_av2がノンゼロであるかどうかの関数として直接ｔａｎｈ計算にかけられる。

両方の差動対に印加される差動電圧は先ほどの実施形態と同じであるが、端子は交換されて、すなわち＋ΔＶが一方に−ΔＶが別の方に印加され、このことは端子間の極性を反転することになる。最終的に、差動対の出力電流は適切に（正は負と、負は正と）足し合わされる。但し、正及び負は各分岐に印加されるΔＶの端子を参照する。例えば図６の場合、第１の差動対のＶ１１の分岐から来る電流は第２の差動対のＶ１２の分岐から来る電流と足し合わされる。

この構成は符号情報を保存するため、最終的な電流

はＩ_o1からＩ_o2を減算することで得られる。先の式の「ｎ」は、ＢＪＴの代わりのＭＯＳトランジスタの使用を反映する相対的なスケーリング係数である。

ｋ番目ＭＰＥの合計に先立って行う複数（ｋ−１）のｔａｎｈ計算があるので、Ｉ_o2とＩ_o1を分離しておき、全てのＩ_o2とＩ_o1を合計し、それからｔａｎｈ集計を得るために減算を行うのが有利であることを留意する。このとき、これは１つのカレントミラーしか必要としなくなるが、含まれる電流は個々の減算に対してよりも非常に高くなるので性能に影響が出るかもしれない。従って、これら２つの代替対処策は当業者の選択事項となり、それらの特定の検出器ハードウエアに使われる電流レベルに依存する。

図５または図６のどちらの実施形態においても、異なる電圧と電流の入力に対する回路の応答は図７に示され、Ｒ_ｋ’でスケールされたｔａｎｈ関数の出力を明示している。

本発明の選択的な実施形態では、図６の全体回路はＰＭＯＳトランジスタと図３の絶対値回路を用いて実施されているが、ＰＭＯＳトランジスタを用いるために差動対を変更している。この構成では、回路の両方の部分が電流ソースとして働くので両者の直接的な接続が同様に可能になる。

合計
先に言及したように、上記の実施形態のどちらも、それぞれのＲ_{k’,k’≠k}ｔａｎｈ計算に対するＩ_outは式１０で規定されるように、キルヒホフ則を用いることで合計しやすくなる。

ｚ_kからの減算
図８を参照すると、図示されるような減算回路は図５で明らかなように第一の実施形態のｔａｎｈ回路に使用できる。この減算器は、電流を減算するカレントミラーとして動作する。それは（絶対値回路によって分割されるように）ｚ_k及びＲ_k’ に対する重複値と共に６つの電流を取り込み、それから２つの結果電流間の差を最終的に求める前に正と負の部分を合計する。

図６から明らかなようにｔａｎｈ回路の好ましい実施形態では、ｚ_ｋからの減算は

を生成するために入力電圧端子を入れ替えることでより単純に実現できる。その後、これは例えばｋ−１ｔａｎｈ計算の合計計算中に、キルヒホフ則を使ってＩ_zに「加算」される。

どちらの場合でも出力電流は式１０の部分計算

を表す。

結果のフォーマット（１）−電流-電圧変換及びアニーリング
上記処理の結果は式１０で明らかなように受信符号ｍ_kに対して帰納的暫定対数尤度比を与え、電流

として表され、但し、Ｉ_refは回路、即ち、Ｉ_z＝Ｉ_ref＊ｚ_k及びＩ_r＝Ｉ_ref＊Ｒ_k内のＲ_k’およびｚ_kの値をマッピングするときに使用される選択参照電流である。

しかしながら、上記ｔａｎｈ回路は入力として対数尤度比の差動電圧表現を使うことを想起する。故に、上記処理の結果をイコライザの次の繰り返し段に渡すためには、出力電流を熱電圧で正規化された差動電圧として再表現する必要がある。このステップでは、平均場アニーリング係数２ａ／Ｔも含んでもよい。

この目的のためには、

の形で線形的に電流から電圧へ変換する回路が必要となる。

通常、電流−電圧変換は対数の応答、すなわち

を持つダイオード接続トランジスタを用いる。
本発明の実施形態では、電流-電圧変換するために図３の絶対値回路と同じ回路を使うことができる。この回路の関連で先に言及したように、Ｉ_smallがＩ_inに比して小さいときのみ絶対値回路として動作する。しかしながら、この条件に適合しないときには、回路は、真に線形関係というよりはむしろ双曲正接の逆関数関係に従う応答を伴うにしても、電流-電圧変換器として動作する。ここで、Ｉ_smallをＩ_bとする。即ち、

しかしながら、幸いにも、ｔａｎｈのように逆関数は小さな値に対しては近似的に線形であり、ｘがほぼ２未満のときには

である。故にもしＩ_in＜２Ｉ_bならば当該回路は使用できる。

図９は式１２を実行するため、電流-電圧変換器として動作する上記絶対値回路を組み入れているトランスレジスタンス回路を示す。電流Ｉ＝Ｉ_ref・Ｌは目下ＡＰＢ内の対数尤度比を与えることを想起すると、

によって与えられる電圧表現が得られる。

上で言及したように、そのような回路はおおよそ最大入力値Ｉ_max＝Ｍ＊Ｉ_bまでに限り近似的に線形動作する。但し、Ｉ_bはバイアス電流である。図９の回路の場合では、この値Ｍはおよそ２である。

故に、線形的に対数尤度電圧をある値Ｌ_maxまで得るためには、およそＬmax＜Ｍを確保する必要がある。これは

と設定することで達成される。トラスレジスタンスブロックは結果的に

を出力する。

故に図９の回路に対して、バイアス電流は

に設定されなければならない。その結果、例えば、最大値Ｌ_maxを１０に設定したならば、Ｉ_b＝５Ｉ_refで回路の出力は

の値となる。

本発明の実施形態では、アニーリング係数２ａ／Ｔはまたスケーリング計算において電流−電圧変換器に取り込まれる。これは

で置き換えることで簡単に達成される。

結果のフォーマット（２）−電圧スケーリング
上記回路を用いて差動電圧出力を求めたので、回復係数によってそれを増幅する必要がある。上記に列挙された例では所望の対数尤度比の値を得るにあたりこれは５の係数となる。

また、図１０も参照すると、本発明の実施形態では、図１０に明らかなように、かつ図９のトランスレジスタンス回路に組み込まれるようにＭＯＳレベルシフタを用いて増幅を行うことができる。

トランジスタが強反転で動作していると仮定すると、回路は

の形の伝達関数を持つ。但し、Ｗはトランジスタの幅で、Ｌは長さであって、１と２は図１０における上側と下側のトランジスタ対をそれぞれ参照する。トランジスタは通常同じ長さで製造されるので、電圧を係数５で増幅するためには下側のトランジスタ対を上側のトランジスタ対の２５倍広くする必要がある。

本発明の実施形態では、アニーリング係数２ａ／Ｔは増幅処理中に含めることができる。イコライザの繰り返し連鎖内において各アナログ処理ブロックの位置のようにＴの値は変わるので、さらにアニーリング係数２ａ／Ｔを含むことは増幅、故に図９の回路における下側と上側のトランジスタの相対幅は、各アナログ処理ブロック内のＴの値を反映するために選ぶ必要があることを意味していることに留意する。

故に例えば、ａ＝０．５，Ｌ_max＝１０かつＫ＝１であって、その中でＴが１０から０．１まで変化するアニーリング予定のイコライザを仮定すると、その結果最初のアナログ処理ブロックでの増幅係数は２＊０．５＊１０／（１＊１０）＝１となり、一方、最後の増幅係数は２＊０．５＊１０／（１＊０．１）＝１００となる。

図１１を参照すると、ＭＯＳレベルシフタを組み込んでいるトランスレジスタンス回路の実質的に線形の電流-電圧の関係が、入力電流をｘ軸及び出力電圧をｙ軸としたグラフに示される。

当業者は代替装置によりトランスレジスタンス回路を実行できることは言うまでもなく、これらは本発明の想定される範囲内である。同様に、当業者は他の電流-電圧変換器を可能にすることは言うまでもなく、これは同じく本発明の想定される範囲内である。例えば、図１２を参照すると、本発明の別の実施形態では、図１２の回路は電流-電圧変換器として使用できる。この回路では、Ｍ１とＭ２はＩ₂＝Ｉ_Aとなるようなカレントミラーを形成する。さらに、Ｉ₁＝Ｉ_A＋Ｉ_inとなることは理解できる。このとき、電流Ｉ₁とＩ₂はＩ_bに加算し、即ち、Ｉ₁＋Ｉ₂＝Ｉ_bとする。この系の式の系を解くときＩ₁とＩ₂に対して

が与えられる。

前述の対数の関係に基づき、出力電圧は

である。

故にこの回路も好ましい線形を与えるが、前述した図３の適応絶対値回路（Ｍ≒２）よりも狭い範囲（Ｍ≒０．５）に対してである。
複数アナログ処理ブロックの考察
１つのアナログ処理ブロックでは、通信路推定器からのマトリックスＲ＝Ｒ_ij（ｉ，ｊ＝１，．．，Ｋ）の出力は（必要ないのでＲ_kkは除く）マトリックスのｋ^th行の形態でｍ_ｋビット推定に必要な入力を与える。

しかしながら、離散アナログ処理ブロックの繰り返し連鎖を備えるＭＩＭＯ検出器に対して、各ブロックはＲのコピーを必要とする。

しかしながら、カレントミラーを用いてコピーを生成するのは電流が正であるが、Ｒは正でも負でもよいことを前提とすることを喚起する。本発明の実施形態では、Ｒの値は絶対値回路を通って２つのデータ値ストリーム（１つは正の電流でもう１つは０の電流であって、どちらになるかは前に詳しく述べた通り入力値の符号次第である。）を得る。正の電流はそのようにしてコピーされる。

それ故都合のよいことに、アナログ処理ブロックの連鎖における各対応するｔａｎｈ計算機に対して１つの絶対値回路しか必要としないことになる。そのような構成が、図１３に示されている。

図１３では、カレントミラーが電流の方向を変えるので、ＰＭＯＳトランジスタを使った図３の絶対値回路はｔａｎｈ回路へ直接に入力でき、このことが直接接続を可能にすることがわかる。結果として、図示のｔａｎｈ計算機はそこに示された絶対値回路、すなわち、絶対値電流のコピーに直接に接続されるトランジスタＭ１乃至Ｍ４のみを含まない図６の回路である。

要約すれば、図１４は本発明の実施形態に従うアナログ処理ブロック（ＡＰＢ）がどのようにしてここに説明された処理を用いて３つのビット（すなわちＫ＝３）のうちのビット１を復号するように構成されることになるかを示す概要図である。ＡＰＢの個々の部分は以下のように標記される。

ＡＶ： 図３の絶対値回路
ＭＩＲＲ： カレントミラー
ＴＡＮＨ： 絶対値要素（すなわち、トランジスタM１乃至M4だけ）を含まない図６のｔａｎｈ回路
ＴＲＡＮＳＲ： 図９のトランスレジスタンス回路
ＳＵＢＴＲ： 図８の減算回路
受信側通信路とトランジスタの数の関係
本発明の実施形態に基づいて、必要とする総トランジスタ数はほぼ

程度である。但し、Ｎ_Ｓは必要繰り返し段数、Ｋは送信アンテナ数及び変調方式に基づいて復号するビットの数である。

故に、都合のよいことに、使用されるトランジスタ数は従来技術の場合のような指数関数であるよりもむしろ送信ビットの二乗だけに比例する。

故にこの例では、１０の送信アンテナ（Ｋ＝２０）を備え、１０段（Ｎ_S＝１０）を用いて復号する、直交位相シフトキーイング（ＱＰＳＫ）システムは、７１，０００のトランジスタを必要とすることになる。

このトランジスタ数はいくつかのアプリケーションに対して多すぎると考えられるかもしれないが、使用段数を減らすために付加的な方法が考えられる。

アナログＭＩＭＯ検出器のさまざまな実施形態
最初に、図１５を参照すると、動作中にアナログイコライザにＬ_k（ｋ＝１，…，Ｋ）の推定値を渡すように設けられて示されるチャンネル検出器。本発明の実施形態では、チャンネル検出器を含めると、上記２、３の例に必要とされる繰り返し段数を著しく減少することが期待される。結果として、使用トランジスタ数はそれぞれ１４，０００または２１，０００に低下することになる。

アナログイコライザは単独でＬ_k毎に初期対数尤度比値が０で始動し、それから解に向かって繰り返す。結果として、チャンネル検出器からＬ_k毎に初期推定値を与えることによりゼロから近似値までの繰り返しの必要性が避けられるので、必要な反復段が減少する。図１５に示したように任意に、イコライザの出力をチャンネル検出器に戻すことができる。

図１６を参照すると、本発明の実施形態では、単一のアナログ処理ブロック（ＡＰＢ）は、図１０のＭＯＳレベルシフタの代わりに可変利得増幅器を備えている。この構成では、ＡＰＢの出力は連続時間でその入力に戻され、更に増幅利得及び温度Ｔも必要に応じて連続的に変わる。

可変利得増幅器の使用により、Ｔの値が変わるのでＡＰＢが連続的な繰り返し段としての動作できる（各連鎖ＡＰＢのＭＯＳレベルシフタが異なる値のＴに適合する異なるトランジスタを必要としたことを喚起する。）。

図１７Ａ及び１７Ｂを参照すると、シミュレーションにより可変利得増幅器を備えたこのようなフィードバック構造は安定することが示唆されている。図１７Ａはフィードバックを用いて繰り返す単一のＡＰＢ段を示し、一方、図１７Ｂは多重ＡＰＢ段フィードフォワードバージョンを示す。両者は無作為に選ばれた同じ入力値に同様に収束することを示す。しかしながら、有利なことに、単一段の場合には用いるトランジスタ数が約７０００だけとなる。

別の実施形態において、可変利得増幅器の代わりに、ＡＰＢがタイミング方式に従って、またはＡＰＢへの次の入力電圧の存在に従って異なるＭＯＳレベルシフタ間を切り替え、そのようにｍ_ｋの各繰り返しに対応する１組の固定増幅を介して徐々に変え、それから最終のレベルシフタの結果を出力する。

フィードフォワードとフィードバックＡＰＢの組み合わせは繰り返し段を作成するときに使用できることは当業者にとって明かである。例えば、３つのフィードフォワード段の組が使用できる。これにおいては、可変利得増幅器または切換えレベルシフタが適切に設定された状態で第３段の出力が第１段の入力に帰還される。

ここに説明した繰り返し段はバイポーラ（ＢＪＴ）及びＣＭＯＳデバイスの両方を用いて実施されているけれども、ＢＪＴの場合と同じく電圧−電流の関係が指数関数的になる弱反転の極性にトランジスタを極性化することによって完全ＣＭＯＳ実施ができることは、当業者には明らかである。

当業者とってベクトルｚの電流をＲと同じやり方でコピーできることは明らかである。

ここに説明したアナログイコライザは個別構成素子、例えばＡＳＩＣ、あるいは複数の構成素子、例えば分離アナログ処理ブロックにより構成できることは当業者には明らかである。同様にイコライザはアナログＭＩＭＯ検出器の一部や磁気記憶媒体の読取機のイコライザを形成できることは当業者には明らかである。一般的装置はゲーム用の娯楽機器やストリーミング媒体、ラップトップ型コンピュータあるいはＰＤＡ又はハードドライブなどのアナログイコライザを組み込むよう構成できる。あるいは、イコライザはプラグイン回路基盤などにおける機能的に分離可能な要素、又はＰＣＭＩＡカードのような周辺機器であってもよい。

ここで開示されたアナログイコライザが下記利点の１以上を提供することは理解できる。

i. ＭＩＭＯやディスク読み取りのようなアプリケーションに対する高速検出；
ii. 軟判定値の本質的計算；
iii. ＭＰＥの推定値を目ざす繰り返し収束；
iv. 縮小された複雑性（トランジスタと受信用チャンネルの間の副指数的関係）；及び
v. 異なる要素を満足させるための多数のアーキテクチャ。

本発明の実施形態に従う１つのアナログ処理ブロックの概要図 本発明の実施形態に従う多数のアナログ処理ブロックを備えるアナログＭＩＭＯ検出器の概要図 本発明の実施形態に用いるＭＯＳトランスコンダクタンス増幅器 本発明の実施形態に用いる絶対値回路 本発明の実施形態に用いるギルバート乗算器 本発明の実施形態に従うｔａｎｈ計算回路 本発明の実施形態に従うｔａｎｈ計算回路 本発明の実施形態に従うｔａｎｈ計算ブロックの応答を示すグラフで、入力電圧をｘ軸に、出力電流をｙ軸にとったもの 本発明の実施形態で用いる減算回路 本発明の実施形態で用いるトランスレジスタンス回路 本発明の実施形態で用いる電圧シフター トランスレジスタンス回路のＤＣ応答を示すグラフで、入力電流をｘ軸に、出力電圧をｙ軸にとったもの 本発明の実施形態で用いる電流-電圧変換器 本発明の実施形態に従う対応するｔａｎｈ計算回路同士の絶対値回路の共有を説明する 本発明の実施形態に従うアナログＭＩＭＯ検出器において３つの受信ビットのうちの１つを推定する回路の処理を説明する。 本発明の実施形態に従う、チャンネル検出器と結合するように配置したアナログイコライザの概要図 本発明の実施形態に従う１つの循環するアナログ処理ブロックの概要図。 循環するアナログ処理ブロックのための周辺事後期待値の推定値を表すグラフであり、ここで時間はｘ軸であって、推定値は電圧としてｙ軸に表される。 複数のアナログ処理ブロックのための周辺事後期待値の推定値を表すグラフであり、ここで時間はｘ軸であって、推定値は電圧としてｙ軸に表される。

Claims (21)

1. 少なくとも第１のアナログ処理ブロック(以降、ＡＰＢ)を備え、受信ビット値に対して周辺事後期待値(以降、ＭＰＥ)の推定値を繰り返し生成するよう動作的に配置される推定手段を含むアナログイコライザ。
2. 前記推定手段は、平均場アニーリング係数に従ってＭＰＥを更新するスケーリング手段を更に備える請求項１記載のアナログイコライザ。
3. 前記推定手段は、前記ＭＰＥ推定値を得るための座標降下最小化手段をさらに備える請求項１または２記載のアナログイコライザ。
4. 動作可能に連続的に接続され、連続的な個別ＡＰＢによる前記ＭＰＥの連続的再推定によって繰り返しが達成されるように動作的に設けられる少なくとも２つのＡＰＢを備える、請求項１乃至３のいずれか１項記載のアナログイコライザ。
5. 各連続ＡＰＢは、先行ＡＰＢよりも低い平均場アニーリング係数を与えるように動作的に配置される請求項４記載のアナログイコライザ。
6. ＡＰＢの処理連鎖を備え、前記ＡＰＢの処理連鎖内の最後の出力は連鎖の最初のＡＰＢの入力にフィードバックするように使用時に設けられるが、各ＡＰＢの平均場アニーリング係数はそれに応じて低減する、請求項１乃至５のいずれか１項記載のアナログイコライザ。
7. 単一ＡＰＢの出力は自己入力にフィードバックするように使用時に設けられるが、平均場アニーリング係数はそれに応じて低減する請求項１乃至３のいずれか１項記載のアナログイコライザ。
8. Ａ、Ｂ及びＣの入力値を与えると、一般形
   

   

   の計算を行うように動作的に設けられる回路を備える請求項１乃至７のいずれか１項記載のアナログイコライザ。
9. ｋ＝1,…,Kビットに対してＬはＭＰＥの対数尤度比、Ｔはアニーリング係数、ｚは信号モデルで、Ｒはチャンネル相互相関マトリックスであるとして
   

   

   を計算するよう動作可能である回路を備える請求項８記載のアナログイコライザ。
10. Ｋ組のＫ−１ Ｒ_k’.ｔａｎｈ計算回路（ｋ＝１，…，Ｋ、但し、ＫはＭＰＥ推定値の数)と、
    Ｋ組のＫ−１ Ｒ_k’.ｔａｎｈ計算出力の各々の合計を計算する手段と、
    個々のフィルタ処理信号z_k （ｋ＝１，…，Ｋ）から各前記合計を減算する手段と、
    ＭＰＥ推定値毎に出力信号を平均場アニーリング係数Ｔに反比例してスケールする手段とによって特徴付けられるアナログ処理ブロック（ＡＰＢ）を備える請求項１乃至９のいずれか１項記載のアナログイコライザ。
11. 各ｔａｎｈ計算回路は、トランスコンダクタンス増幅器、絶対値発生器及びギルバート乗算器を具備する請求項１０記載のアナログイコライザ。
12. 各ｔａｎｈ計算回路はトランスコンダクタンス増幅器に動作可能に結合される、二つのトランスリニアループを形成するＰＭＯＳトランジスタで構成された絶対値回路を備える請求項１０記載のアナログイコライザ。
13. 各ＡＰＢ内の対応するｔａｎｈ計算回路が１つの絶対値回路を共有する複数のＡＰＢを備える請求項１０記載のアナログイコライザ。
14. 入力電流を出力電圧に実質的に線形に変換するように動作可能であるトランスレジスタンス回路をさらに備える請求項１０記載のアナログイコライザ。
15. 請求項１乃至１４のいずれか１項記載のアナログイコライザを備えるASIC。
16. 請求項１乃至１５のいずれか１項記載のアナログイコライザを備えるマルチ入力マルチ出力(MIMO)検出器。
17. 請求項１乃至１６のいずれか１項記載のアナログイコライザを備える移動通信機器。
18. 請求項１７記載の移動通信機器であって、
    i. プラグイン回路基盤；
    ii. ＰＣＭＩＡカード；
    iii. ＰＤＡ；
    iv. ラップトップ型コンピュータ、及び
    v. 娯楽機器
    のいずれか一つである、移動通信装置。
19. 請求項１乃至１５のいずれか１項記載のアナログイコライザを備える磁気データ記憶装置。
20. アナログ処理ブロック（ＡＰＢ）に複数の対数尤度周辺事後期待値を通過させ、前記ＡＰＢにおいて座標降下最適化を用いて前記対数尤度周辺事後期待値の修正推定値を生成するステップで成る等化方法。
21. 前記次の再推定が対応する次のＡＰＢによって実行される、請求項２０に記載の方法。

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