JP2006261427A - Semiconductor integrated circuit device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To obtain a semiconductor integrated circuit device which has such an ESD (electro-static discharge) protection capability as to satisfy specifications of a surge test according to the subdivision of a process. <P>SOLUTION: The semiconductor integrated circuit device has a protection circuit 5 protected from electro-static discharge externally applied; an SCR protection circuit 3 having an anode terminal connected to a power line 1, a cathode terminal connected to a ground line 2, and a first trigger terminal 7; and a trigger circuit 4 connected with the first trigger terminal 7 and including an RC circuit connected between the power line 1 and the ground line 2. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、静電放電（ＥＳＤ:ｅｌｅｃｔｒｏ−ｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）保護回路を備えた半導体集積回路装置に関し、特に、静電放電保護回路に組み込まれるＳＣＲ（シリコン制御整流器：Ｓｉｌｉｃｏｎ ｃｏｎｔｒｏｌｌｅｄ ｒｅｃｔｉｆｉｅｒ）保護回路を有する半導体集積回路装置に関する。   The present invention relates to a semiconductor integrated circuit device having an electrostatic discharge (ESD) protection circuit, and in particular, has an SCR (silicon controlled rectifier) protection circuit incorporated in the electrostatic discharge protection circuit. The present invention relates to a semiconductor integrated circuit device.

近年、半導体集積回路装置は、プロセス分野の微細化及び高密度化の技術進歩に応じて高集積化が進み、それに伴い静電放電（以下、サージと称する。）によるダメージに弱くなっており、例えば、外部接続用パッドから侵入するサージによって入力回路、出力回路、入出力回路又は内部回路等の素子が破壊され、素子の性能が低下するおそれが大きくなっている。そのため、半導体集積回路装置には、外部接続用パッドに付随して、入力回路、出力回路、入出力回路や内部回路をサージから保護するための静電放電（ＥＳＤ）保護回路が設けられている。   In recent years, semiconductor integrated circuit devices have been highly integrated in accordance with technological progress in miniaturization and high density in the process field, and accordingly, are less susceptible to damage caused by electrostatic discharge (hereinafter referred to as surge). For example, an element such as an input circuit, an output circuit, an input / output circuit, or an internal circuit is destroyed due to a surge entering from an external connection pad, and the performance of the element is greatly lowered. For this reason, the semiconductor integrated circuit device is provided with an electrostatic discharge (ESD) protection circuit for protecting the input circuit, the output circuit, the input / output circuit and the internal circuit from a surge accompanying the external connection pad. .

図１３は従来の静電放電保護回路を有する半導体集積回路装置の回路構成を示している（例えば、特許文献１を参照。）。図１３に示すように、従来の半導体集積回路装置は、電源ライン１０１と、接地ライン１０２と、ＳＣＲ保護回路１０３と、該ＳＣＲ保護回路１０３と並列接続されたトリガ回路１０４と、サージから保護され所望の回路機能を有する被保護回路１０５とを有している。ＳＣＲ保護回路１０３は、電源ライン１０１から侵入するサージを接地ライン１０２に流すことにより、サージから被保護回路１０５を保護するように構成されている。   FIG. 13 shows a circuit configuration of a semiconductor integrated circuit device having a conventional electrostatic discharge protection circuit (see, for example, Patent Document 1). As shown in FIG. 13, the conventional semiconductor integrated circuit device is protected from a surge by a power line 101, a ground line 102, an SCR protection circuit 103, a trigger circuit 104 connected in parallel with the SCR protection circuit 103, and the like. And a protected circuit 105 having a desired circuit function. The SCR protection circuit 103 is configured to protect the protected circuit 105 from a surge by flowing a surge entering the power supply line 101 through the ground line 102.

ＳＣＲ保護回路１０３は、電源ライン１０１と接地ライン１０２との間に設けられており、例えば、トランジスタ記号を用いて記述すると、互いのコレクタとベースとを共有するＰＮＰバイポーラトランジスタ及びＮＰＮバイポーラトランジスタからなり、ＮＰＮバイポーラトランジスタにおけるコレクタをトリガ端子１０６としている。   The SCR protection circuit 103 is provided between the power supply line 101 and the ground line 102. For example, when described using transistor symbols, the SCR protection circuit 103 includes a PNP bipolar transistor and an NPN bipolar transistor that share the collector and base of each other. The collector of the NPN bipolar transistor is used as the trigger terminal 106.

トリガ回路１０４は、電源ライン１０１とトリガ端子１０６との間に設けられており、ドレインが電源ライン１０１と接続され、ソース及びゲートがＳＣＲ保護回路１０３のトリガ端子１０６と接続されたＮＭＯＳトランジスタ１０７を有している。   The trigger circuit 104 is provided between the power supply line 101 and the trigger terminal 106, and includes an NMOS transistor 107 whose drain is connected to the power supply line 101 and whose source and gate are connected to the trigger terminal 106 of the SCR protection circuit 103. Have.

被保護回路１０５は、電源ライン１０１と接地ライン１０２とに接続されている。   The protected circuit 105 is connected to the power supply line 101 and the ground line 102.

以上のように構成された従来の半導体集積回路装置によると、電源ライン１０１と接地ライン１０２との間に加わるプラスサージは、トリガ回路１０４を構成するＮＭＯＳトランジスタ１０７がブレークダウンすることにより、トリガ端子１０６に正の電圧が印加されて、該トリガ端子１０６から接地ラインへ流れる電流（ＳＣＲトリガ電流）が発生する。このＳＣＲトリガ電流によって、ＳＣＲ保護回路１０３がＯＮ状態となり、ＳＣＲ保護回路１０３のアノードとカソードとの間において、非常に小さいＯＮ抵抗で電流の流れ（ラッチアップ動作）が維持される。これにより、外部から電源ライン１０１を通じて侵入するプラスサージから被保護回路１０５を保護することができる。
特表２００４−５３１０４７号公報 According to the conventional semiconductor integrated circuit device configured as described above, a positive surge applied between the power supply line 101 and the ground line 102 is caused by the breakdown of the NMOS transistor 107 constituting the trigger circuit 104, thereby causing a trigger terminal. A positive voltage is applied to 106 to generate a current (SCR trigger current) flowing from the trigger terminal 106 to the ground line. The SCR protection circuit 103 is turned on by the SCR trigger current, and a current flow (latch-up operation) is maintained between the anode and the cathode of the SCR protection circuit 103 with a very small ON resistance. As a result, the protected circuit 105 can be protected from a positive surge entering from the outside through the power supply line 101.
Japanese translation of PCT publication No. 2004-531047

しかしながら、前記従来の半導体集積回路装置は、接地ライン１０２を接地し、且つ電源ライン１０１に正電荷のサージを印加した場合に、プロセスの微細化に伴なって被保護回路１０５が破壊されるおそれがある。   However, in the conventional semiconductor integrated circuit device, when the ground line 102 is grounded and a positive surge is applied to the power supply line 101, the protected circuit 105 may be destroyed as the process becomes finer. There is.

これは、プロセスの微細化に伴なって、被保護回路１０５に含まれるＭＯＳトランジスタのゲート酸化膜の薄膜化により、ゲート酸化膜の耐圧が小さくなるため、ＮＭＯＳトランジスタ１０７のブレークダウン電圧によって決まるＳＣＲ保護回路１０３のＯＮ電圧が、被保護回路１０５に含まれるトランジスタのゲート酸化膜の耐圧よりも高くなる事態が想定されるからである。すなわち、ＳＣＲ保護回路１０３がＯＮ状態となる前に、電源ライン１０１の電位がＭＯＳトランジスタのゲート酸化膜の耐圧を超えてしまい、その結果、被保護回路１０５に含まれるトランジスタのゲート酸化膜が破壊されるということである。   This is because the breakdown voltage of the gate oxide film is reduced due to the thinning of the gate oxide film of the MOS transistor included in the protected circuit 105 as the process is miniaturized, and therefore the SCR determined by the breakdown voltage of the NMOS transistor 107. This is because the ON voltage of the protection circuit 103 is assumed to be higher than the breakdown voltage of the gate oxide film of the transistor included in the protected circuit 105. That is, before the SCR protection circuit 103 is turned on, the potential of the power supply line 101 exceeds the breakdown voltage of the gate oxide film of the MOS transistor, and as a result, the gate oxide film of the transistor included in the protected circuit 105 is destroyed. It is to be done.

本発明は、前記従来の問題を解決し、プロセスの微細化に対応して、サージ試験の規格を満たすＥＳＤ保護能力を有する半導体集積回路装置を得られるようにすることを目的とする。   An object of the present invention is to solve the above-mentioned conventional problems and to obtain a semiconductor integrated circuit device having an ESD protection capability satisfying a surge test standard corresponding to miniaturization of a process.

前記の目的を達成するため、本発明は、ＳＣＲ保護回路を含む半導体集積回路装置を、ＳＣＲ保護回路のトリガ電流を生成するトリガ回路にＲＣ回路を用いる構成とする。これにより、ＳＣＲ保護回路を起動するトリガ電流の発生電圧を制御して、ＳＣＲ保護回路のＯＮ電圧を被保護回路のトランジスタのゲート酸化膜の耐圧値よりも低くすることができる。   In order to achieve the above object, according to the present invention, a semiconductor integrated circuit device including an SCR protection circuit is configured to use an RC circuit as a trigger circuit for generating a trigger current of the SCR protection circuit. Thereby, the generation voltage of the trigger current for starting the SCR protection circuit can be controlled, and the ON voltage of the SCR protection circuit can be made lower than the withstand voltage value of the gate oxide film of the transistor of the protected circuit.

具体的に、本発明に係る半導体集積回路装置は、外部から印加される静電放電から保護される被保護回路と、電源ラインと接続されたアノード端子、接地ラインと接続されたカソード端子及びトリガ端子を有するＳＣＲ保護回路と、トリガ端子と接続されると共に電源ラインと接地ラインとの間に接続されたＲＣ回路を含むトリガ回路とを備えていることを特徴とする。   Specifically, a semiconductor integrated circuit device according to the present invention includes a protected circuit that is protected from electrostatic discharge applied from the outside, an anode terminal connected to a power supply line, a cathode terminal connected to a ground line, and a trigger. An SCR protection circuit having a terminal and a trigger circuit including an RC circuit connected to the trigger terminal and connected between a power supply line and a ground line are provided.

本発明の半導体集積回路装置によると、電源ラインと接地ラインとの間に接続されたＲＣ回路を含むトリガ回路を備えているため、ＳＣＲ保護回路のトリガ電流を、例えばＭＯＳトランジスタのブレークダウン電流ではなく、該ＭＯＳトランジスタのＯＮ電流を用いることができる。このため、被保護回路を構成するトランジスタのゲート酸化膜の耐圧よりも低い電圧でＳＣＲ保護回路をＯＮ状態とすることができるようになるので、プロセス（設計ルール）が微細化されたとしても、サージ試験の規格を満たすＥＳＤ保護能力を得ることができる。   According to the semiconductor integrated circuit device of the present invention, the trigger circuit including the RC circuit connected between the power supply line and the ground line is provided. Therefore, the trigger current of the SCR protection circuit is, for example, the breakdown current of the MOS transistor. The ON current of the MOS transistor can be used. For this reason, since the SCR protection circuit can be turned on with a voltage lower than the breakdown voltage of the gate oxide film of the transistor constituting the protected circuit, even if the process (design rule) is miniaturized, It is possible to obtain an ESD protection capability that satisfies the surge test standard.

本発明の半導体集積回路装置は、カソード端子とトリガ回路との間に接続された第１の抵抗素子をさらに備えていることが好ましい。   The semiconductor integrated circuit device of the present invention preferably further includes a first resistance element connected between the cathode terminal and the trigger circuit.

また、本発明の半導体集積回路装置は、アノード端子とトリガ回路との間に接続された第２の抵抗素子をさらに備えていることが好ましい。   The semiconductor integrated circuit device of the present invention preferably further includes a second resistance element connected between the anode terminal and the trigger circuit.

このようにすると、ＳＣＲ保護回路におけるトリガ電流の発生電圧の値を調節することが可能となる。   This makes it possible to adjust the value of the trigger current generation voltage in the SCR protection circuit.

本発明の半導体集積回路装置において、ＳＣＲ保護回路のトリガ端子は接地ラインと接続されており、トリガ回路は、一端が電源ラインと接続され、他端がトリガ端子と接続されたＰ型トランジスタと、出力端子がＰ型トランジスタのゲートと接続されたインバータと、一端が電源ラインと接続され、他端がインバータの入力端子と接続された容量素子と、一端がインバータの入力端子と接続され、他端が接地ラインと接続された第３の抵抗素子とを有していることが好ましい。   In the semiconductor integrated circuit device of the present invention, the trigger terminal of the SCR protection circuit is connected to the ground line, and the trigger circuit includes a P-type transistor having one end connected to the power supply line and the other end connected to the trigger terminal; An inverter whose output terminal is connected to the gate of the P-type transistor, one end connected to the power supply line, the other end connected to the input terminal of the inverter, one end connected to the input terminal of the inverter, and the other end Preferably has a third resistance element connected to the ground line.

本発明の半導体集積回路装置において、ＳＣＲ保護回路のトリガ端子は接地ラインと接続されており、トリガ回路は、一端が電源ラインと接続され、他端がトリガ端子と接続されたＮ型トランジスタと、出力端子がＮ型トランジスタのゲートと接続されたインバータと、一端が接地ラインと接続され、他端がインバータの入力端子と接続された容量素子と、一端がインバータの入力端子と接続され、他端が電源ラインと接続された第３の抵抗素子とを有していることが好ましい。   In the semiconductor integrated circuit device of the present invention, the trigger terminal of the SCR protection circuit is connected to the ground line, and the trigger circuit includes an N-type transistor having one end connected to the power supply line and the other end connected to the trigger terminal; An inverter whose output terminal is connected to the gate of the N-type transistor, one end connected to the ground line, the other end connected to the input terminal of the inverter, one end connected to the input terminal of the inverter, and the other end Preferably has a third resistance element connected to the power supply line.

本発明の半導体集積回路装置において、ＳＣＲ保護回路のトリガ端子は電源ラインと接続されており、トリガ回路は、一端が接地ラインと接続され、他端がトリガ端子と接続されたＰ型トランジスタと、出力端子がＰ型トランジスタのゲートと接続されたインバータと、一端が電源ラインと接続され、他端がインバータの入力端子と接続された容量素子と、一端がインバータの入力端子と接続され、他端が接地ラインと接続された第３の抵抗素子とを有していることが好ましい。   In the semiconductor integrated circuit device of the present invention, the trigger terminal of the SCR protection circuit is connected to the power supply line, and the trigger circuit includes a P-type transistor having one end connected to the ground line and the other end connected to the trigger terminal; An inverter whose output terminal is connected to the gate of the P-type transistor, one end connected to the power supply line, the other end connected to the input terminal of the inverter, one end connected to the input terminal of the inverter, and the other end Preferably has a third resistance element connected to the ground line.

本発明の半導体集積回路装置において、ＳＣＲ保護回路のトリガ端子は電源ラインと接続されており、トリガ回路は、一端が接地ラインと接続され、他端がトリガ端子と接続されたＮ型トランジスタと、出力端子がＮ型トランジスタのゲートと接続されたインバータと、一端が接地ラインと接続され、他端がインバータの入力端子と接続された容量素子と、一端がインバータの入力端子と接続され、他端が電源ラインと接続された第３の抵抗素子とを有していることが好ましい。   In the semiconductor integrated circuit device of the present invention, the trigger terminal of the SCR protection circuit is connected to the power supply line, and the trigger circuit includes an N-type transistor having one end connected to the ground line and the other end connected to the trigger terminal; An inverter whose output terminal is connected to the gate of the N-type transistor, one end connected to the ground line, the other end connected to the input terminal of the inverter, one end connected to the input terminal of the inverter, and the other end Preferably has a third resistance element connected to the power supply line.

本発明の半導体集積回路装置において、ＳＣＲ保護回路がインバータを含む場合に、該インバータはシュミットトリガ回路であることが好ましい。   In the semiconductor integrated circuit device of the present invention, when the SCR protection circuit includes an inverter, the inverter is preferably a Schmitt trigger circuit.

また、本発明の半導体集積回路装置において、ＳＣＲ保護回路のトリガ端子は接地ラインと接続されており、トリガ回路は、一端が電源ラインと接続され、他端がトリガ端子と接続されたＰ型トランジスタと、出力端子がＰ型トランジスタのゲートと接続されたＮＡＮＤゲートと、一端が電源ラインと接続され、他端がＮＡＮＤゲートの第１の入力端子と接続された容量素子と、一端がＮＡＮＤゲートの第１の入力端子と接続され、他端が接地ラインと接続された第３の抵抗素子と、入力端子がトリガ端子と接続され、出力端子がＮＡＮＤゲートの第２の入力端子と接続されたインバータとを有していることが好ましい。   In the semiconductor integrated circuit device of the present invention, the trigger terminal of the SCR protection circuit is connected to the ground line, and the trigger circuit has a P-type transistor having one end connected to the power supply line and the other end connected to the trigger terminal. A NAND gate whose output terminal is connected to the gate of the P-type transistor, one end connected to the power supply line, the other end connected to the first input terminal of the NAND gate, and one end connected to the NAND gate. A third resistance element connected to the first input terminal, the other end connected to the ground line, an inverter connected to the trigger terminal, and an output terminal connected to the second input terminal of the NAND gate It is preferable to have.

本発明の半導体集積回路装置において、ＳＣＲ保護回路のトリガ端子は接地ラインと接続されており、トリガ回路は、一端が電源ラインと接続され、他端がトリガ端子と接続されたＮ型トランジスタと、出力端子がＮ型トランジスタのゲートと接続されたＮＯＲゲートと、一端が接地ラインと接続され、他端がＮＯＲゲートの第１の入力端子と接続された容量素子と、一端がＮＯＲゲートの第１の入力端子と接続され、他端が電源ラインと接続された第３の抵抗素子と、入力端子がトリガ端子と接続され、出力端子がＮＯＲゲートの第２の入力端子と接続されたバッファとを有していることが好ましい。   In the semiconductor integrated circuit device of the present invention, the trigger terminal of the SCR protection circuit is connected to the ground line, and the trigger circuit includes an N-type transistor having one end connected to the power supply line and the other end connected to the trigger terminal; A NOR gate whose output terminal is connected to the gate of the N-type transistor, a capacitive element whose one end is connected to the ground line, the other end is connected to the first input terminal of the NOR gate, and one end is the first of the NOR gate. A third resistance element whose other end is connected to the power supply line, a buffer whose input terminal is connected to the trigger terminal, and whose output terminal is connected to the second input terminal of the NOR gate. It is preferable to have.

本発明の半導体集積回路装置において、ＳＣＲ保護回路のトリガ端子は電源ラインと接続されており、トリガ回路は、一端が接地ラインと接続され、他端がトリガ端子と接続されたＰ型トランジスタと、出力端子がＰ型トランジスタのゲートと接続されたＮＡＮＤゲートと、一端が電源ラインと接続され、他端がＮＡＮＤゲートの第１の入力端子と接続された容量素子と、一端がＮＡＮＤゲートの第１の入力端子と接続され、他端が接地ラインと接続された第３の抵抗素子と、入力端子がトリガ端子と接続され、出力端子がＮＡＮＤゲートの第２の入力端子と接続されたバッファとを有していることが好ましい。   In the semiconductor integrated circuit device of the present invention, the trigger terminal of the SCR protection circuit is connected to the power supply line, and the trigger circuit includes a P-type transistor having one end connected to the ground line and the other end connected to the trigger terminal; A NAND gate whose output terminal is connected to the gate of the P-type transistor, a capacitive element whose one end is connected to the power supply line, the other end is connected to the first input terminal of the NAND gate, and one end is the first of the NAND gate. A third resistance element having the other end connected to the ground line and a buffer having an input terminal connected to the trigger terminal and an output terminal connected to the second input terminal of the NAND gate. It is preferable to have.

本発明の半導体集積回路装置において、ＳＣＲ保護回路のトリガ端子は電源ラインと接続されており、トリガ回路は、一端が接地ラインと接続され、他端がトリガ端子と接続されたＮ型トランジスタと、出力端子がＮ型トランジスタのゲートと接続されたＮＯＲゲートと、一端が接地ラインと接続され、他端がＮＯＲゲートの第１の入力端子と接続された容量素子と、一端がＮＯＲゲートの第１の入力端子と接続され、他端が電源ラインと接続された第３の抵抗素子と、入力端子がトリガ端子と接続され、出力端子がＮＯＲゲートの第２の入力端子と接続されたインバータとを有していることが好ましい。   In the semiconductor integrated circuit device of the present invention, the trigger terminal of the SCR protection circuit is connected to the power supply line, and the trigger circuit includes an N-type transistor having one end connected to the ground line and the other end connected to the trigger terminal; A NOR gate whose output terminal is connected to the gate of the N-type transistor, a capacitive element whose one end is connected to the ground line, the other end is connected to the first input terminal of the NOR gate, and one end is the first of the NOR gate. A third resistance element having the other end connected to the power supply line and an inverter having the input terminal connected to the trigger terminal and the output terminal connected to the second input terminal of the NOR gate. It is preferable to have.

本発明の半導体集積回路装置は、電源ラインと接地ラインとの間に逆バイアス方向に接続されたダイオードと、一端が電源ラインと接続され、他端が接地ラインと接続され、ゲートが接地ラインと接続されたＮＭＯＳトランジスタと、一端が電源ラインと接続され、他端が接地ラインと接続され、ゲートが電源ラインと接続されたＰＭＯＳトランジスタとのうちのいずれか１つをさらに備えていることが好ましい。   The semiconductor integrated circuit device of the present invention includes a diode connected in a reverse bias direction between a power line and a ground line, one end connected to the power line, the other end connected to the ground line, and a gate connected to the ground line. It is preferable to further include any one of a connected NMOS transistor, and a PMOS transistor having one end connected to the power supply line, the other end connected to the ground line, and a gate connected to the power supply line. .

本発明の半導体集積回路装置によると、被保護回路を構成するトランジスタのゲート酸化膜の耐圧よりも低い電圧でＳＣＲ保護回路をＯＮ状態とすることができるため、プロセスの微細化が進展したとしても、サージに対する耐性（ＥＳＤ保護能力）を向上させることができる。   According to the semiconductor integrated circuit device of the present invention, since the SCR protection circuit can be turned on with a voltage lower than the breakdown voltage of the gate oxide film of the transistor constituting the protected circuit, even if the process is miniaturized. , Resistance to surge (ESD protection ability) can be improved.

（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。 (First embodiment)
A first embodiment of the present invention will be described with reference to the drawings.

図１は本発明の第１の実施形態に係る半導体集積回路装置の回路構成を示している。図１に示すように、第１の実施形態に係る半導体集積回路装置は、電源ライン１と接地ライン２との間に配されたＳＣＲ保護回路３と、該ＳＣＲ保護回路３とそれぞれ並列に接続されたトリガ回路４及びＳＣＲ保護回路３の保護対象でありＭＯＳトランジスタ（図示せず）を含む被保護回路５とを有している。   FIG. 1 shows a circuit configuration of a semiconductor integrated circuit device according to the first embodiment of the present invention. As shown in FIG. 1, the semiconductor integrated circuit device according to the first embodiment includes an SCR protection circuit 3 disposed between a power supply line 1 and a ground line 2, and the SCR protection circuit 3 connected in parallel to each other. And the protected circuit 5 including the MOS transistor (not shown) which is a protection target of the trigger circuit 4 and the SCR protection circuit 3.

ＳＣＲ保護回路３は、エミッタが電源ライン１と接続され、コレクタが第１のトリガ端子７と接続されたＰＮＰバイポーラトランジスタ３１と、エミッタが接地ライン２と接続され、コレクタがＰＮＰバイポーラトランジスタ３１のベースと接続され、ベースが第１のトリガ端子７と接続されたＮＰＮバイポーラトランジスタ３２と、一端が第１のトリガ端子７と接続され、他端が接地ライン２と接続された第１の抵抗素子３３と、一端が電源ライン１と接続され、他端がＮＰＮバイポーラトランジスタ３２のコレクタと接続された第２の抵抗素子３４とから構成されている。   The SCR protection circuit 3 includes a PNP bipolar transistor 31 having an emitter connected to the power supply line 1 and a collector connected to the first trigger terminal 7, an emitter connected to the ground line 2, and a collector connected to the base of the PNP bipolar transistor 31. NPN bipolar transistor 32 having a base connected to first trigger terminal 7 and a first resistance element 33 having one end connected to first trigger terminal 7 and the other end connected to ground line 2. And a second resistance element 34 having one end connected to the power supply line 1 and the other end connected to the collector of the NPN bipolar transistor 32.

ＳＣＲ保護回路３における第１のトリガ端子７と接地ライン２との間には第３の抵抗素子６が接続されている。   A third resistance element 6 is connected between the first trigger terminal 7 and the ground line 2 in the SCR protection circuit 3.

トリガ回路４Ａは、ソースが電源ライン１と接続され、ドレインが第１のトリガ端子７と接続されたＰＭＯＳトランジスタ８と、出力端子がＰＭＯＳトランジスタ８のゲートと接続されたインバータ９と、一端が電源ライン１と接続され、他端がインバータ９の入力端子と接続された容量素子１０と、一端がインバータ９の入力端子と接続され、他端が接地ライン２と接続された第４の抵抗素子１１とから構成されている。   The trigger circuit 4A has a PMOS transistor 8 having a source connected to the power supply line 1 and a drain connected to the first trigger terminal 7, an inverter 9 having an output terminal connected to the gate of the PMOS transistor 8, and one end powered. A capacitive element 10 connected to the line 1 and having the other end connected to the input terminal of the inverter 9, and a fourth resistance element 11 having one end connected to the input terminal of the inverter 9 and the other end connected to the ground line 2. It consists of and.

第１の実施形態によると、接地ライン２を接地して電源ライン１に正電荷のサージを印加した場合は、トリガ回路４Ａによって、ＳＣＲ保護回路３における第１のトリガ端子７の電圧が、被保護回路５に含まれるＭＯＳトランジスタのゲート酸化膜の耐圧よりも低い値であっても、ＳＣＲ保護回路３をＯＮ状態とすることができる。その結果、被保護回路５に含まれるＭＯＳトランジスタのゲート酸化膜の破壊を防ぐことができる。   According to the first embodiment, when the ground line 2 is grounded and a positive charge surge is applied to the power supply line 1, the trigger circuit 4A causes the voltage of the first trigger terminal 7 in the SCR protection circuit 3 to be reduced. Even if the breakdown voltage of the gate oxide film of the MOS transistor included in the protection circuit 5 is lower than the breakdown voltage, the SCR protection circuit 3 can be turned on. As a result, destruction of the gate oxide film of the MOS transistor included in the protected circuit 5 can be prevented.

このように、第１の実施形態に係る半導体集積回路装置は、ＳＣＲ保護回路３にプラスサージが印加された場合に、該ＳＣＲ保護回路３のＯＮ電圧を制御するトリガ回路４Ａを設けていることを特徴とする。   As described above, the semiconductor integrated circuit device according to the first embodiment includes the trigger circuit 4A that controls the ON voltage of the SCR protection circuit 3 when a positive surge is applied to the SCR protection circuit 3. It is characterized by.

以下、トリガ回路４Ａの動作を詳しく説明する。   Hereinafter, the operation of the trigger circuit 4A will be described in detail.

図１に示す半導体集積回路装置において、例えばＥＳＤ試験時に、接地ライン２を接地して電源ライン１に正電荷のサージ（例えば２０００Ｖ）を印加すると、電源ライン１とトリガ回路４Ａにおけるインバータ９との間に容量素子１０が接続されていることにより、電源ライン１の電位が上昇するにつれて、トリガ回路４Ａにおけるインバータ９の入力電位も第４の抵抗素子１１によって上昇する。この上昇した入力電位がインバータ９のスイッチングレベルを超えて高くなると、該インバータ９は、ロウレベルの電位をＰＭＯＳトランジスタ８のゲートに出力する。このロウレベルの電位により、トリガ回路４ＡにおけるＰＭＯＳトランジスタ８がＯＮ状態となって、電源ライン１と第１のトリガ端子７とが導通し、該第１のトリガ端子７の電圧が第１の抵抗素子３３及び第３の抵抗素子６によって上昇する。この第１のトリガ端子７の電圧の上昇により、第１のトリガ端子７と接地ライン２との電位差がＳＣＲ保護回路３を構成するいわゆるサイリスタにおけるダイオードのビルトイン電圧を超えて大きくなると、ＮＰＮバイポーラトランジスタ３２において第１のトリガ端子７から接地ライン２に流れるベース電流（ＳＣＲトリガ電流）が発生する。この発生したＳＣＲトリガ電流により、ＮＰＮバイポーラトランジスタ３２及びＰＮＰバイポーラトランジスタ３１が導通して、ＳＣＲ保護回路３がＯＮ状態となる。これにより、ＳＣＲ保護回路３におけるアノード（ＰＮＰバイポーラトランジスタ３１のエミッタ）とカソード（ＮＰＮバイポーラトランジスタ３２のエミッタ）との間で非常に小さいＯＮ抵抗（例えば、１Ω）で電流の流れ（ラッチアップ動作）が維持される。   In the semiconductor integrated circuit device shown in FIG. 1, when the ground line 2 is grounded and a positive charge surge (for example, 2000 V) is applied to the power supply line 1 during an ESD test, for example, the power supply line 1 and the inverter 9 in the trigger circuit 4A Since the capacitive element 10 is connected therebetween, the input potential of the inverter 9 in the trigger circuit 4A is also increased by the fourth resistance element 11 as the potential of the power supply line 1 is increased. When the increased input potential becomes higher than the switching level of the inverter 9, the inverter 9 outputs a low level potential to the gate of the PMOS transistor 8. Due to this low level potential, the PMOS transistor 8 in the trigger circuit 4A is turned on, the power supply line 1 and the first trigger terminal 7 are brought into conduction, and the voltage of the first trigger terminal 7 becomes the first resistance element. 33 and the third resistance element 6 are raised. When the potential difference between the first trigger terminal 7 and the ground line 2 becomes larger than the built-in voltage of the diode in the so-called thyristor constituting the SCR protection circuit 3 due to the rise in the voltage of the first trigger terminal 7, the NPN bipolar transistor At 32, a base current (SCR trigger current) flowing from the first trigger terminal 7 to the ground line 2 is generated. The generated SCR trigger current causes the NPN bipolar transistor 32 and the PNP bipolar transistor 31 to conduct, and the SCR protection circuit 3 is turned on. As a result, a current flows (latch-up operation) between the anode (emitter of the PNP bipolar transistor 31) and the cathode (emitter of the NPN bipolar transistor 32) in the SCR protection circuit 3 with a very small ON resistance (for example, 1Ω). Is maintained.

このとき、ＰＭＯＳトランジスタ８と接地ライン２との間に第３の抵抗素子６を設けているため、第１のトリガ端子７と接地ライン２との間の抵抗値は、第１の抵抗素子３３と第３の抵抗素子６とが並列接続となるので、第３の抵抗素子６を設けない場合よりも小さくすることができる。従って、ＰＭＯＳトランジスタ８のＯＮ電流が第１の抵抗素子３３及び第３の抵抗素子６を流れることによって、被保護回路５に含まれるＭＯＳトランジスタのゲート酸化膜の耐圧（例えば５Ｖ）よりも低い電圧（例えば３Ｖ）でＳＣＲ保護回路３をＯＮ状態にさせることが可能となる。このため、外部から電源ライン１を通じて侵入するサージから被保護回路５をより確実に保護することができる。   At this time, since the third resistance element 6 is provided between the PMOS transistor 8 and the ground line 2, the resistance value between the first trigger terminal 7 and the ground line 2 is the first resistance element 33. And the third resistance element 6 are connected in parallel, and can be made smaller than the case where the third resistance element 6 is not provided. Therefore, when the ON current of the PMOS transistor 8 flows through the first resistance element 33 and the third resistance element 6, the voltage is lower than the breakdown voltage (for example, 5 V) of the gate oxide film of the MOS transistor included in the protected circuit 5. It becomes possible to turn on the SCR protection circuit 3 at (for example, 3 V). For this reason, the protected circuit 5 can be more reliably protected from a surge entering from the outside through the power line 1.

（第１の実施形態の第１変形例）
図２は本発明の第１の実施形態の第１変形例に係る半導体集積回路装置におけるトリガ回路を示している。図２において、図１に付した符号と同一の構成要素には同一の符号を付すことにより説明を省略する。 (First modification of the first embodiment)
FIG. 2 shows a trigger circuit in a semiconductor integrated circuit device according to a first modification of the first embodiment of the present invention. In FIG. 2, the same components as those shown in FIG.

図２に示すように、本変形例に係るトリガ回路４Ｂは、ＰＭＯＳトランジスタ８のゲートに制御電圧を印加する１つのインバータに代えて、例えばフリップフロップ接続された２つのインバータ９ａ及び９ｂからなる双安定器と該双安定器の入力端子及び出力端子にそれぞれ接続されたインバータ９ｃ及び９ｄとにより構成されたシュミットトリガ回路１５を用いている。   As shown in FIG. 2, the trigger circuit 4B according to the present modification is a dual circuit composed of, for example, two inverters 9a and 9b connected in a flip-flop instead of one inverter that applies a control voltage to the gate of the PMOS transistor 8. A Schmitt trigger circuit 15 comprising a ballast and inverters 9c and 9d connected to the input terminal and output terminal of the bistable is used.

このように、シュミットトリガ回路１５を用いることにより、通常動作時の電源ノイズによるＳＣＲ保護回路の誤動作（ラッチアップ）を防ぐことができる。   Thus, by using the Schmitt trigger circuit 15, it is possible to prevent malfunction (latch-up) of the SCR protection circuit due to power supply noise during normal operation.

（第１の実施形態の第２変形例）
図３は本発明の第１の実施形態の第２変形例に係る半導体集積回路装置を示している。図３において、図１に付した符号と同一の構成要素には同一の符号を付すことにより説明を省略する。 (Second modification of the first embodiment)
FIG. 3 shows a semiconductor integrated circuit device according to a second modification of the first embodiment of the present invention. In FIG. 3, the same components as those shown in FIG.

図３に示すように、第２変形例に係る半導体集積回路装置は、被保護回路５と並列で且つカソードが電源ライン１と接続され、アノードが接地ライン２と接続されたＰＮダイオード２０を備えている。   As shown in FIG. 3, the semiconductor integrated circuit device according to the second modification includes a PN diode 20 in parallel with the protected circuit 5, with the cathode connected to the power supply line 1 and the anode connected to the ground line 2. ing.

このような構成において、電源ライン１を接地し且つ接地ライン２に正電荷のサージを印加した場合でも、ＰＮダイオード２０には正のバイアス電圧が印加されることになるため、電源ライン１と接地ライン２とが導通状態となる。その結果、サージ電荷を接地ライン２から電源ライン１に放電できるので、接地ライン２に正電荷のサージが印加された場合でも、被保護回路５に含まれるＭＯＳトランジスタのゲート酸化膜の破壊を防ぐことができる。   In such a configuration, even when the power supply line 1 is grounded and a positive charge surge is applied to the ground line 2, a positive bias voltage is applied to the PN diode 20. The line 2 becomes conductive. As a result, the surge charge can be discharged from the ground line 2 to the power supply line 1, so that even when a positive charge surge is applied to the ground line 2, the gate oxide film of the MOS transistor included in the protected circuit 5 is prevented from being destroyed. be able to.

（第１の実施形態の第３変形例）
図４は本発明の第１の実施形態の第３変形例に係る半導体集積回路装置を示している。図４において、図１に付した符号と同一の構成要素には同一の符号を付すことにより説明を省略する。 (Third Modification of First Embodiment)
FIG. 4 shows a semiconductor integrated circuit device according to a third modification of the first embodiment of the present invention. In FIG. 4, the same components as those shown in FIG.

図４に示すように、第３変形例に係る半導体集積回路装置は、被保護回路５と並列で且つドレインが電源ライン１と接続され、ソースが接地ライン２と接続され、ゲートが抵抗素子２２を介して接地ライン２と接続されたＮＭＯＳトランジスタ２１を備えている。   As shown in FIG. 4, the semiconductor integrated circuit device according to the third modification is parallel to the protected circuit 5, the drain is connected to the power supply line 1, the source is connected to the ground line 2, and the gate is the resistance element 22. And an NMOS transistor 21 connected to the ground line 2 via.

このような構成において、電源ライン１を接地し且つ接地ライン２に正電荷のサージを印加した場合でも、ＮＭＯＳトランジスタ２１のゲートに該ＮＭＯＳトランジスタ２１の閾値電圧を超える電圧が印加されると、ＮＭＯＳトランジスタ２１がＯＮ状態となって、電源ライン１と接地ライン２とが導通状態となる。その結果、サージ電荷を接地ライン２から電源ライン１に放電できるので、接地ライン２に正電荷のサージが印加された場合でも、被保護回路５に含まれるＭＯＳトランジスタのゲート酸化膜の破壊を防ぐことができる。   In such a configuration, even when the power supply line 1 is grounded and a positive surge is applied to the ground line 2, if a voltage exceeding the threshold voltage of the NMOS transistor 21 is applied to the gate of the NMOS transistor 21, the NMOS The transistor 21 is turned on, and the power supply line 1 and the ground line 2 are brought into conduction. As a result, the surge charge can be discharged from the ground line 2 to the power supply line 1, so that even when a positive charge surge is applied to the ground line 2, the gate oxide film of the MOS transistor included in the protected circuit 5 is prevented from being destroyed. be able to.

（第１の実施形態の第４変形例）
図５は本発明の第１の実施形態の第４変形例に係る半導体集積回路装置を示している。図５において、図１に付した符号と同一の構成要素には同一の符号を付すことにより説明を省略する。 (Fourth modification of the first embodiment)
FIG. 5 shows a semiconductor integrated circuit device according to a fourth modification of the first embodiment of the present invention. In FIG. 5, the same components as those shown in FIG.

図５に示すように、第４変形例に係る半導体集積回路装置は、被保護回路５と並列で且つソースが電源ライン１と接続され、ドレインが接地ライン２と接続され、ゲートが抵抗素子２４を介して電源ライン１と接続されたＰＭＯＳトランジスタ２３を備えている。   As shown in FIG. 5, the semiconductor integrated circuit device according to the fourth modification is parallel to the protected circuit 5, the source is connected to the power supply line 1, the drain is connected to the ground line 2, and the gate is the resistance element 24. A PMOS transistor 23 connected to the power supply line 1 is provided.

このような構成において、電源ライン１を接地し且つ接地ライン２に正電荷のサージを印加した場合でも、ＰＭＯＳトランジスタ２３のゲートに該ＰＭＯＳトランジスタ２３の閾値電圧を超える電圧が印加されると、ＰＭＯＳトランジスタ２３がＯＮ状態となって、電源ライン１と接地ライン２とが導通状態となる。その結果、サージ電荷を接地ライン２から電源ライン１に放電できるので、接地ライン２に正電荷のサージが印加された場合でも、被保護回路５に含まれるＭＯＳトランジスタのゲート酸化膜の破壊を防ぐことができる。   In such a configuration, even when the power supply line 1 is grounded and a positive charge surge is applied to the ground line 2, if a voltage exceeding the threshold voltage of the PMOS transistor 23 is applied to the gate of the PMOS transistor 23, the PMOS The transistor 23 is turned on, and the power supply line 1 and the ground line 2 are brought into conduction. As a result, the surge charge can be discharged from the ground line 2 to the power supply line 1, so that even when a positive charge surge is applied to the ground line 2, the gate oxide film of the MOS transistor included in the protected circuit 5 is prevented from being destroyed. be able to.

（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。 (Second Embodiment)
Hereinafter, a second embodiment of the present invention will be described with reference to the drawings.

図６は本発明の第２の実施形態に係る半導体集積回路装置の回路構成を示している。図６において、図１に付した符号と同一の構成要素には同一の符号を付すことにより説明を省略する。   FIG. 6 shows a circuit configuration of a semiconductor integrated circuit device according to the second embodiment of the present invention. In FIG. 6, the same components as those shown in FIG.

図６に示すように、第２の実施形態に係る半導体集積回路装置は、トリガ回路４Ｃに、ＳＣＲトリガ電流生成用のＭＯＳトランジスタとして、ドレインが電源ライン１と接続され、ソースが第１のトリガ端子７と接続されたＮＭＯＳトランジスタ１２を用いている。さらに、容量素子１０は接地ライン２とインバータ９の入力端子との間に接続され、第４の抵抗素子１１は電源ライン１とインバータ９の入力端子との間に接続されている。   As shown in FIG. 6, in the semiconductor integrated circuit device according to the second embodiment, the trigger circuit 4C is connected to the power supply line 1 as a SCR trigger current generation MOS transistor, and the source is the first trigger. An NMOS transistor 12 connected to the terminal 7 is used. Further, the capacitive element 10 is connected between the ground line 2 and the input terminal of the inverter 9, and the fourth resistance element 11 is connected between the power supply line 1 and the input terminal of the inverter 9.

以下、トリガ回路４Ｃの動作を説明する。   Hereinafter, the operation of the trigger circuit 4C will be described.

図６に示す半導体集積回路装置において、例えばＥＳＤ試験時に、接地ライン２を接地して電源ライン１に正電荷のサージを印加すると、接地ライン２とトリガ回路４Ｃにおけるインバータ９との間に容量素子１０が接続されていることにより、電源ライン１の電位が上昇しても、トリガ回路４Ｃにおけるインバータ９の入力電位は第４の抵抗素子１１によって低下する。この低下した入力電位がインバータ９のスイッチングレベルを超えて低くなると、該インバータ９は、ハイレベルの電位をＮＭＯＳトランジスタ１２のゲートに出力する。このハイレベルの電位により、トリガ回路４ＣにおけるＮＭＯＳトランジスタ１２がＯＮ状態となって、電源ライン１と第１のトリガ端子７とが導通し、該第１のトリガ端子７の電圧が第１の抵抗素子３３及び第３の抵抗素子６によって上昇する。この第１のトリガ端子７の電圧の上昇により、第１のトリガ端子７と接地ライン２との電位差がＳＣＲ保護回路３におけるダイオードのビルトイン電圧を超えて大きくなると、ＮＰＮバイポーラトランジスタ３２において第１のトリガ端子７から接地ライン２に流れるベース電流（ＳＣＲトリガ電流）が発生する。この発生したＳＣＲトリガ電流により、ＮＰＮバイポーラトランジスタ３２及びＰＮＰバイポーラトランジスタ３１が導通して、ＳＣＲ保護回路３がＯＮ状態となる。これにより、ＳＣＲ保護回路３におけるアノード（ＰＮＰバイポーラトランジスタ３１のエミッタ）とカソード（ＮＰＮバイポーラトランジスタ３２のエミッタ）との間で非常に小さいＯＮ抵抗で電流の流れ（ラッチアップ動作）が維持される。   In the semiconductor integrated circuit device shown in FIG. 6, when the ground line 2 is grounded and a positive surge is applied to the power supply line 1 during an ESD test, for example, a capacitive element is connected between the ground line 2 and the inverter 9 in the trigger circuit 4C. 10 is connected, the input potential of the inverter 9 in the trigger circuit 4C is lowered by the fourth resistance element 11 even if the potential of the power supply line 1 is increased. When the lowered input potential becomes lower than the switching level of the inverter 9, the inverter 9 outputs a high level potential to the gate of the NMOS transistor 12. Due to this high level potential, the NMOS transistor 12 in the trigger circuit 4C is turned on, and the power supply line 1 and the first trigger terminal 7 become conductive, and the voltage of the first trigger terminal 7 becomes the first resistance. It is raised by the element 33 and the third resistance element 6. When the potential difference between the first trigger terminal 7 and the ground line 2 increases beyond the built-in voltage of the diode in the SCR protection circuit 3 due to the rise in the voltage of the first trigger terminal 7, A base current (SCR trigger current) flowing from the trigger terminal 7 to the ground line 2 is generated. The generated SCR trigger current causes the NPN bipolar transistor 32 and the PNP bipolar transistor 31 to conduct, and the SCR protection circuit 3 is turned on. As a result, a current flow (latch-up operation) is maintained between the anode (emitter of the PNP bipolar transistor 31) and the cathode (emitter of the NPN bipolar transistor 32) in the SCR protection circuit 3 with a very small ON resistance.

このとき、ＮＭＯＳトランジスタ１２と接地ライン２との間に第３の抵抗素子６を設けているため、ＮＭＯＳトランジスタ１２のＯＮ電流が第１の抵抗素子３３及び第３の抵抗素子６を流れることによって、被保護回路５に含まれるＭＯＳトランジスタのゲート酸化膜の耐圧よりも低い電圧でＳＣＲ保護回路３をＯＮ状態にさせることが可能となる。このため、外部から電源ライン１を通じて侵入するサージから被保護回路５をより確実に保護することができる。   At this time, since the third resistance element 6 is provided between the NMOS transistor 12 and the ground line 2, the ON current of the NMOS transistor 12 flows through the first resistance element 33 and the third resistance element 6. The SCR protection circuit 3 can be turned on at a voltage lower than the breakdown voltage of the gate oxide film of the MOS transistor included in the protected circuit 5. For this reason, the protected circuit 5 can be more reliably protected from a surge entering from the outside through the power line 1.

（第３実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。 (Third embodiment)
Hereinafter, a third embodiment of the present invention will be described with reference to the drawings.

図７は本発明の第３の実施形態に係る半導体集積回路装置の回路構成を示している。図７において、図１に付した符号と同一の構成要素には同一の符号を付すことにより説明を省略する。   FIG. 7 shows a circuit configuration of a semiconductor integrated circuit device according to the third embodiment of the present invention. In FIG. 7, the same components as those shown in FIG.

図７に示すように、第３の実施形態に係るトリガ回路４Ａは、ＰＭＯＳトランジスタ８のソースが、ＳＣＲ保護回路３におけるＰＮＰバイポーラトランジスタ３１のベースとＮＰＮバイポーラトランジスタ３２のコレクタとの接続ノードである第２のトリガ端子１４と接続され、ドレインが接地ライン２と接続されている。また、ＳＣＲ保護回路３における第２のトリガ端子１４と電源ライン１との間には第５の抵抗素子１３が接続されている。   As shown in FIG. 7, in the trigger circuit 4A according to the third embodiment, the source of the PMOS transistor 8 is a connection node between the base of the PNP bipolar transistor 31 and the collector of the NPN bipolar transistor 32 in the SCR protection circuit 3. Connected to the second trigger terminal 14, the drain is connected to the ground line 2. A fifth resistance element 13 is connected between the second trigger terminal 14 and the power supply line 1 in the SCR protection circuit 3.

以下、第３の実施形態に係るトリガ回路４Ａの動作を説明する。   The operation of the trigger circuit 4A according to the third embodiment will be described below.

図７に示す半導体集積回路装置において、例えばＥＳＤ試験時に、接地ライン２を接地して電源ライン１に正電荷のサージを印加すると、電源ライン１とトリガ回路４Ａにおけるインバータ９との間に容量素子１０が接続されていることにより、電源ライン１の電位が上昇するにつれて、トリガ回路４Ａにおけるインバータ９の入力電位も第４の抵抗素子１１によって上昇する。この上昇した入力電位がインバータ９のスイッチングレベルを超えて高くなると、該インバータ９は、ロウレベルの電位をＰＭＯＳトランジスタ８のゲートに出力する。このロウレベルの電位により、トリガ回路４ＡにおけるＰＭＯＳトランジスタ８がＯＮ状態となって、接地ライン２と第２のトリガ端子１４とが導通し、該第２のトリガ端子７の電圧が降下する。この第２のトリガ端子１４の電圧の降下により、第２のトリガ端子１４と電源ライン１との電位差がＳＣＲ保護回路３におけるダイオードのビルトイン電圧を超えて大きくなると、ＰＮＰバイポーラトランジスタ３１において電源ライン１から第２のトリガ端子１４に流れるベース電流（ＳＣＲトリガ電流）が発生する。この発生したＳＣＲトリガ電流により、ＰＮＰバイポーラトランジスタ３１及びＮＰＮバイポーラトランジスタ３２が導通して、ＳＣＲ保護回路３がＯＮ状態となる。これにより、ＳＣＲ保護回路３におけるアノード（ＰＮＰバイポーラトランジスタ３１のエミッタ）とカソード（ＮＰＮバイポーラトランジスタ３２のエミッタ）との間で非常に小さいＯＮ抵抗で電流の流れ（ラッチアップ動作）が維持される。   In the semiconductor integrated circuit device shown in FIG. 7, for example, when the ground line 2 is grounded and a positive charge surge is applied to the power supply line 1 during an ESD test, a capacitive element is connected between the power supply line 1 and the inverter 9 in the trigger circuit 4A. 10 is connected, the input potential of the inverter 9 in the trigger circuit 4A is also increased by the fourth resistance element 11 as the potential of the power supply line 1 is increased. When the increased input potential becomes higher than the switching level of the inverter 9, the inverter 9 outputs a low level potential to the gate of the PMOS transistor 8. Due to this low level potential, the PMOS transistor 8 in the trigger circuit 4A is turned on, the ground line 2 and the second trigger terminal 14 are brought into conduction, and the voltage of the second trigger terminal 7 drops. When the potential difference between the second trigger terminal 14 and the power supply line 1 increases beyond the built-in voltage of the diode in the SCR protection circuit 3 due to the voltage drop of the second trigger terminal 14, the power supply line 1 in the PNP bipolar transistor 31. A base current (SCR trigger current) flowing from the first to the second trigger terminal 14 is generated. The generated SCR trigger current causes the PNP bipolar transistor 31 and the NPN bipolar transistor 32 to conduct, and the SCR protection circuit 3 is turned on. As a result, a current flow (latch-up operation) is maintained between the anode (emitter of the PNP bipolar transistor 31) and the cathode (emitter of the NPN bipolar transistor 32) in the SCR protection circuit 3 with a very small ON resistance.

このとき、ＰＭＯＳトランジスタ８と電源ライン１との間に第５の抵抗素子１３を設けているため、ＰＭＯＳトランジスタ８のＯＮ電流が第２の抵抗素子３４及び第５の抵抗素子１３を流れることによって、被保護回路５に含まれるＭＯＳトランジスタのゲート酸化膜の耐圧よりも低い電圧でＳＣＲ保護回路３をＯＮ状態にさせることが可能となる。このため、外部から電源ライン１を通じて侵入するサージから被保護回路５をより確実に保護することができる。   At this time, since the fifth resistance element 13 is provided between the PMOS transistor 8 and the power supply line 1, the ON current of the PMOS transistor 8 flows through the second resistance element 34 and the fifth resistance element 13. The SCR protection circuit 3 can be turned on at a voltage lower than the breakdown voltage of the gate oxide film of the MOS transistor included in the protected circuit 5. For this reason, the protected circuit 5 can be more reliably protected from a surge entering from the outside through the power line 1.

（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。 (Fourth embodiment)
Hereinafter, a fourth embodiment of the present invention will be described with reference to the drawings.

図８は本発明の第４の実施形態に係る半導体集積回路装置の回路構成を示している。図８において、図７に付した符号と同一の構成要素には同一の符号を付すことにより説明を省略する。   FIG. 8 shows a circuit configuration of a semiconductor integrated circuit device according to the fourth embodiment of the present invention. In FIG. 8, the same components as those shown in FIG.

図８に示すように、第４の実施形態に係る半導体集積回路装置は、トリガ回路４Ｃに、ソースが接地ライン２と接続され、ドレインが第２のトリガ端子１４と接続されたＮＭＯＳトランジスタ１２を用いている。さらに、容量素子１０は接地ライン２とインバータ９の入力端子との間に接続され、第４の抵抗素子１１は電源ライン１とインバータ９の入力端子との間に接続されている。   As shown in FIG. 8, in the semiconductor integrated circuit device according to the fourth embodiment, an NMOS transistor 12 having a source connected to the ground line 2 and a drain connected to the second trigger terminal 14 is connected to the trigger circuit 4C. Used. Further, the capacitive element 10 is connected between the ground line 2 and the input terminal of the inverter 9, and the fourth resistance element 11 is connected between the power supply line 1 and the input terminal of the inverter 9.

以下、トリガ回路４Ｃの動作を説明する。   Hereinafter, the operation of the trigger circuit 4C will be described.

図８に示す半導体集積回路装置において、例えばＥＳＤ試験時に、接地ライン２を接地して電源ライン１に正電荷のサージを印加すると、接地ライン２とトリガ回路４Ｃにおけるインバータ９との間に容量素子１０が接続されていることにより、電源ライン１の電位が上昇しても、トリガ回路４Ｃにおけるインバータ９の入力電位は第４の抵抗素子１１によって低下する。この低下した入力電位がインバータ９のスイッチングレベルを超えて低くなると、該インバータ９は、ハイレベルの電位をＮＭＯＳトランジスタ１２のゲートに出力する。このハイレベルの電位により、トリガ回路４ＣにおけるＮＭＯＳトランジスタ１２がＯＮ状態となって、接地ライン２と第２のトリガ端子１４とが導通し、該第２のトリガ端子１４の電圧が降下する。この第２のトリガ端子１４の電圧の降下により、第２のトリガ端子１４と電源ライン１との電位差がＳＣＲ保護回路３におけるダイオードのビルトイン電圧を超えて大きくなると、ＰＮＰバイポーラトランジスタ３１において電源ライン１から第２のトリガ端子１４に流れるベース電流（ＳＣＲトリガ電流）が発生する。この発生したＳＣＲトリガ電流により、ＰＮＰバイポーラトランジスタ３１及びＮＰＮバイポーラトランジスタ３２が導通して、ＳＣＲ保護回路３がＯＮ状態となる。これにより、ＳＣＲ保護回路３におけるアノード（ＰＮＰバイポーラトランジスタ３１のエミッタ）とカソード（ＮＰＮバイポーラトランジスタ３２のエミッタ）との間で非常に小さいＯＮ抵抗で電流の流れ（ラッチアップ動作）が維持される。   In the semiconductor integrated circuit device shown in FIG. 8, when the ground line 2 is grounded and a positive charge surge is applied to the power supply line 1 during an ESD test, for example, a capacitive element is connected between the ground line 2 and the inverter 9 in the trigger circuit 4C. 10 is connected, the input potential of the inverter 9 in the trigger circuit 4C is lowered by the fourth resistance element 11 even if the potential of the power supply line 1 is increased. When the lowered input potential becomes lower than the switching level of the inverter 9, the inverter 9 outputs a high level potential to the gate of the NMOS transistor 12. Due to this high level potential, the NMOS transistor 12 in the trigger circuit 4C is turned on, the ground line 2 and the second trigger terminal 14 are conducted, and the voltage of the second trigger terminal 14 drops. When the potential difference between the second trigger terminal 14 and the power supply line 1 increases beyond the built-in voltage of the diode in the SCR protection circuit 3 due to the voltage drop of the second trigger terminal 14, the power supply line 1 in the PNP bipolar transistor 31. A base current (SCR trigger current) flowing from the first to the second trigger terminal 14 is generated. The generated SCR trigger current causes the PNP bipolar transistor 31 and the NPN bipolar transistor 32 to conduct, and the SCR protection circuit 3 is turned on. As a result, a current flow (latch-up operation) is maintained between the anode (emitter of the PNP bipolar transistor 31) and the cathode (emitter of the NPN bipolar transistor 32) in the SCR protection circuit 3 with a very small ON resistance.

このとき、ＮＭＯＳトランジスタ１２と電源ライン１との間に第５の抵抗素子１３を設けているため、ＮＭＯＳトランジスタ１２のＯＮ電流が第２の抵抗素子３４及び第５の抵抗素子１３を流れることによって、被保護回路５に含まれるＭＯＳトランジスタのゲート酸化膜の耐圧よりも低い電圧でＳＣＲ保護回路３をＯＮ状態にさせることが可能となる。このため、外部から電源ライン１を通じて侵入するサージから被保護回路５をより確実に保護することができる。   At this time, since the fifth resistance element 13 is provided between the NMOS transistor 12 and the power supply line 1, the ON current of the NMOS transistor 12 flows through the second resistance element 34 and the fifth resistance element 13. The SCR protection circuit 3 can be turned on at a voltage lower than the breakdown voltage of the gate oxide film of the MOS transistor included in the protected circuit 5. For this reason, the protected circuit 5 can be more reliably protected from a surge entering from the outside through the power line 1.

なお、第２〜第４のの各実施形態においても、第１の実施形態の一変形例のように、インバータ９に変えて、シュミットトリガ回路１５を用いることができる。   In each of the second to fourth embodiments, a Schmitt trigger circuit 15 can be used instead of the inverter 9 as in a modification of the first embodiment.

（第５の実施形態）
以下、本発明の第５の実施形態について図面を参照しながら説明する。 (Fifth embodiment)
Hereinafter, a fifth embodiment of the present invention will be described with reference to the drawings.

図９は本発明の第５の実施形態に係る半導体集積回路装置の回路構成を示している。図９において、図１に付した符号と同一の構成要素には同一の符号を付すことにより説明を省略する。   FIG. 9 shows a circuit configuration of a semiconductor integrated circuit device according to the fifth embodiment of the present invention. In FIG. 9, the same components as those shown in FIG.

図９に示すように、第５の実施形態に係る半導体集積回路装置は、トリガ回路４Ｄにおいて、ＰＭＯＳトランジスタ８のゲートに制御電圧を印加する１つのインバータに代えて、ＮＡＮＤゲート１６とインバータ１７とを用いている。ここで、ＮＡＮＤゲート１６の第１の入力端子は容量素子１０と第４の抵抗素子１１との接続ノードと接続され、その第２の入力端子はインバータ１７の出力を受け、該インバータ１７の入力端子は、ＰＭＯＳトランジスタ８のドレインすなわち第１のトリガ端子７と接続されている。   As shown in FIG. 9, the semiconductor integrated circuit device according to the fifth embodiment includes a NAND gate 16 and an inverter 17 in the trigger circuit 4D, instead of one inverter that applies a control voltage to the gate of the PMOS transistor 8. Is used. Here, the first input terminal of the NAND gate 16 is connected to the connection node between the capacitive element 10 and the fourth resistance element 11, and the second input terminal receives the output of the inverter 17 and the input of the inverter 17. The terminal is connected to the drain of the PMOS transistor 8, that is, the first trigger terminal 7.

以下、トリガ回路４Ｄの動作を説明する。   Hereinafter, the operation of the trigger circuit 4D will be described.

図９に示す半導体集積回路装置において、例えばＥＳＤ試験時に、接地ライン２を接地して電源ライン１に正電荷のサージを印加すると、電源ライン１とトリガ回路４ＤにおけるＮＡＮＤゲート１６との間に容量素子１０が接続されていることにより、電源ライン１の電位が上昇するにつれて、トリガ回路４ＡにおけるＮＡＮＤゲート１６の第１の入力端子の電位も第４の抵抗素子１１によって上昇する。このとき、インバータ１７の入力端子は第３の抵抗素子６を介して接地ライン２と接続されてロウレベルであることから、ＮＡＮＤゲート１６の第２の入力端子の電位は逆にハイレベルである。従って、第１の入力端子の電位がＮＡＮＤゲート１６のスイッチングレベルを超えて高くなると、該ＮＡＮＤゲート１６は、ロウレベルの電位をＰＭＯＳトランジスタ８のゲートに出力する。このロウレベルの電位により、トリガ回路４ＤにおけるＰＭＯＳトランジスタ８がＯＮ状態となって、電源ライン１と第１のトリガ端子７とが導通し、該第１のトリガ端子７の電圧が第１の抵抗素子３３及び第３の抵抗素子６によって上昇する。この第１のトリガ端子７の電圧の上昇により、第１のトリガ端子７と接地ライン２との電位差がＳＣＲ保護回路３におけるダイオードのビルトイン電圧を超えて大きくなると、ＮＰＮバイポーラトランジスタ３２において第１のトリガ端子７から接地ライン２に流れるベース電流（ＳＣＲトリガ電流）が発生する。この発生したＳＣＲトリガ電流により、ＮＰＮバイポーラトランジスタ３２及びＰＮＰバイポーラトランジスタ３１が導通して、ＳＣＲ保護回路３がＯＮ状態となる。これにより、ＳＣＲ保護回路３におけるアノード（ＰＮＰバイポーラトランジスタ３１のエミッタ）とカソード（ＮＰＮバイポーラトランジスタ３２のエミッタ）との間で非常に小さいＯＮ抵抗で電流の流れ（ラッチアップ動作）が維持される。   In the semiconductor integrated circuit device shown in FIG. 9, for example, when the ground line 2 is grounded and a positive charge surge is applied to the power supply line 1 during an ESD test, a capacitance is generated between the power supply line 1 and the NAND gate 16 in the trigger circuit 4D. Since the element 10 is connected, the potential of the first input terminal of the NAND gate 16 in the trigger circuit 4A is also increased by the fourth resistance element 11 as the potential of the power supply line 1 is increased. At this time, since the input terminal of the inverter 17 is connected to the ground line 2 via the third resistance element 6 and is at the low level, the potential of the second input terminal of the NAND gate 16 is at the high level. Therefore, when the potential of the first input terminal becomes higher than the switching level of the NAND gate 16, the NAND gate 16 outputs a low level potential to the gate of the PMOS transistor 8. Due to this low level potential, the PMOS transistor 8 in the trigger circuit 4D is turned on, and the power supply line 1 and the first trigger terminal 7 become conductive, and the voltage of the first trigger terminal 7 becomes the first resistance element. 33 and the third resistance element 6 are raised. When the potential difference between the first trigger terminal 7 and the ground line 2 increases beyond the built-in voltage of the diode in the SCR protection circuit 3 due to the rise in the voltage of the first trigger terminal 7, A base current (SCR trigger current) flowing from the trigger terminal 7 to the ground line 2 is generated. The generated SCR trigger current causes the NPN bipolar transistor 32 and the PNP bipolar transistor 31 to conduct, and the SCR protection circuit 3 is turned on. As a result, a current flow (latch-up operation) is maintained between the anode (emitter of the PNP bipolar transistor 31) and the cathode (emitter of the NPN bipolar transistor 32) in the SCR protection circuit 3 with a very small ON resistance.

このとき、ＰＭＯＳトランジスタ８と接地ライン２との間に第３の抵抗素子６を設けているため、ＰＭＯＳトランジスタ８のＯＮ電流が第１の抵抗素子３３及び第３の抵抗素子６を流れることによって、被保護回路５に含まれるＭＯＳトランジスタのゲート酸化膜の耐圧よりも低い電圧でＳＣＲ保護回路３をＯＮ状態にさせることが可能となる。   At this time, since the third resistance element 6 is provided between the PMOS transistor 8 and the ground line 2, the ON current of the PMOS transistor 8 flows through the first resistance element 33 and the third resistance element 6. The SCR protection circuit 3 can be turned on at a voltage lower than the breakdown voltage of the gate oxide film of the MOS transistor included in the protected circuit 5.

さらに、第５の実施形態においては、第１のトリガ端子７の電位が、インバータ１７のスイッチングレベルを超えるまでに上昇すると、該インバータ１７はロウレベルの電位を出力するようになるため、ＮＡＮＤゲート１６の出力値はロウレベルからハイレベルに切り替わる。このため、ゲートにハイレベルの電位を受けるＰＭＯＳトランジスタ８はＯＦＦ状態に遷移するので、電源ライン１からＰＭＯＳトランジスタ８を介して第１のトリガ端子７に流れる電流を遮断することできる。その結果、ＰＭＯＳトランジスタ８を流れる過剰な電流を制限できるので、該ＰＭＯＳトランジスタ８のサージによる破壊を防ぐことができる。   Further, in the fifth embodiment, when the potential of the first trigger terminal 7 rises before the switching level of the inverter 17 is exceeded, the inverter 17 outputs a low level potential, and therefore the NAND gate 16 The output value of is switched from the low level to the high level. For this reason, the PMOS transistor 8 that receives the high-level potential at the gate shifts to the OFF state, so that the current flowing from the power supply line 1 to the first trigger terminal 7 via the PMOS transistor 8 can be cut off. As a result, since an excessive current flowing through the PMOS transistor 8 can be limited, the PMOS transistor 8 can be prevented from being damaged by a surge.

このように、第５の実施形態によると、外部から電源ライン１を通じて侵入するサージから、被保護回路５だけでなくトリガ回路４Ｄをも保護することができる。   Thus, according to the fifth embodiment, not only the protected circuit 5 but also the trigger circuit 4D can be protected from a surge entering from the outside through the power supply line 1.

（第６の実施形態）
以下、本発明の第６の実施形態について図面を参照しながら説明する。 (Sixth embodiment)
Hereinafter, a sixth embodiment of the present invention will be described with reference to the drawings.

図１０は本発明の第６の実施形態に係る半導体集積回路装置の回路構成を示している。図１０において、図６に付した符号と同一の構成要素には同一の符号を付すことにより説明を省略する。   FIG. 10 shows a circuit configuration of a semiconductor integrated circuit device according to the sixth embodiment of the present invention. In FIG. 10, the same components as those shown in FIG.

図１０に示すように、第６の実施形態に係る半導体集積回路装置は、トリガ回路４Ｅにおいて、ＮＭＯＳトランジスタ１２のゲートに制御電圧を印加する１つのインバータに代えて、ＮＯＲゲート１８とバッファ１９とを用いている。ここで、ＮＯＲゲート１８の第１の入力端子は容量素子１０と第４の抵抗素子１１との接続ノードと接続され、その第２の入力端子はバッファ１９の出力を受け、該バッファ１９の入力端子は、ＮＭＯＳトランジスタ１２のソースすなわち第１のトリガ端子７と接続されている。   As shown in FIG. 10, in the semiconductor integrated circuit device according to the sixth embodiment, in the trigger circuit 4E, instead of one inverter that applies a control voltage to the gate of the NMOS transistor 12, a NOR gate 18 and a buffer 19 Is used. Here, the first input terminal of the NOR gate 18 is connected to the connection node between the capacitive element 10 and the fourth resistance element 11, and the second input terminal receives the output of the buffer 19, and the input of the buffer 19 The terminal is connected to the source of the NMOS transistor 12, that is, the first trigger terminal 7.

以下、トリガ回路４Ｅの動作を説明する。   Hereinafter, the operation of the trigger circuit 4E will be described.

図１０に示す半導体集積回路装置において、例えばＥＳＤ試験時に、接地ライン２を接地して電源ライン１に正電荷のサージを印加すると、接地ライン２とトリガ回路４ＥにおけるＮＯＲゲート１８との間に容量素子１０が接続されていることにより、電源ライン１の電位が上昇しても、トリガ回路４ＥにおけるＮＯＲゲート１８の第１の入力端子の電位は第４の抵抗素子１１によって低下する。このとき、バッファ１９の入力端子は第３の抵抗素子６を介して接地ライン２と接続されてロウレベルであることから、ＮＯＲゲート１８の第２の入力端子の電位もロウレベルである。従って、第１の入力端子の電位がＮＯＲゲート１８のスイッチングレベルを超えて低くなると、該ＮＯＲゲート１８は、ハイレベルの電位をＮＭＯＳトランジスタ１２のゲートに出力する。このハイレベルの電位により、トリガ回路４ＥにおけるＮＭＯＳトランジスタ１２がＯＮ状態となって、電源ライン１と第１のトリガ端子７とが導通し、該第１のトリガ端子７の電圧が第１の抵抗素子３３及び第３の抵抗素子６によって上昇する。この第１のトリガ端子７の電圧の上昇により、第１のトリガ端子７と接地ライン２との電位差がＳＣＲ保護回路３におけるダイオードのビルトイン電圧を超えて大きくなると、ＮＰＮバイポーラトランジスタ３２において第１のトリガ端子７から接地ライン２に流れるベース電流（ＳＣＲトリガ電流）が発生する。この発生したＳＣＲトリガ電流により、ＮＰＮバイポーラトランジスタ３２及びＰＮＰバイポーラトランジスタ３１が導通して、ＳＣＲ保護回路３がＯＮ状態となる。これにより、ＳＣＲ保護回路３におけるアノード（ＰＮＰバイポーラトランジスタ３１のエミッタ）とカソード（ＮＰＮバイポーラトランジスタ３２のエミッタ）との間で非常に小さいＯＮ抵抗で電流の流れ（ラッチアップ動作）が維持される。   In the semiconductor integrated circuit device shown in FIG. 10, for example, when the ground line 2 is grounded and a positive charge surge is applied to the power supply line 1 during an ESD test, a capacitance is generated between the ground line 2 and the NOR gate 18 in the trigger circuit 4E. Since the element 10 is connected, even if the potential of the power supply line 1 is increased, the potential of the first input terminal of the NOR gate 18 in the trigger circuit 4E is decreased by the fourth resistance element 11. At this time, since the input terminal of the buffer 19 is connected to the ground line 2 via the third resistance element 6 and is at the low level, the potential of the second input terminal of the NOR gate 18 is also at the low level. Accordingly, when the potential of the first input terminal becomes lower than the switching level of the NOR gate 18, the NOR gate 18 outputs a high level potential to the gate of the NMOS transistor 12. Due to this high level potential, the NMOS transistor 12 in the trigger circuit 4E is turned on, the power supply line 1 and the first trigger terminal 7 are brought into conduction, and the voltage of the first trigger terminal 7 becomes the first resistance. It is raised by the element 33 and the third resistance element 6. When the potential difference between the first trigger terminal 7 and the ground line 2 increases beyond the built-in voltage of the diode in the SCR protection circuit 3 due to the rise in the voltage of the first trigger terminal 7, A base current (SCR trigger current) flowing from the trigger terminal 7 to the ground line 2 is generated. The generated SCR trigger current causes the NPN bipolar transistor 32 and the PNP bipolar transistor 31 to conduct, and the SCR protection circuit 3 is turned on. As a result, a current flow (latch-up operation) is maintained between the anode (emitter of the PNP bipolar transistor 31) and the cathode (emitter of the NPN bipolar transistor 32) in the SCR protection circuit 3 with a very small ON resistance.

このとき、ＮＭＯＳトランジスタ１２と接地ライン２との間に第３の抵抗素子６を設けているため、ＮＭＯＳトランジスタ１２のＯＮ電流が第１の抵抗素子３３及び第３の抵抗素子６を流れることによって、被保護回路５に含まれるＭＯＳトランジスタのゲート酸化膜の耐圧よりも低い電圧でＳＣＲ保護回路３をＯＮ状態にさせることが可能となる。   At this time, since the third resistance element 6 is provided between the NMOS transistor 12 and the ground line 2, the ON current of the NMOS transistor 12 flows through the first resistance element 33 and the third resistance element 6. The SCR protection circuit 3 can be turned on at a voltage lower than the breakdown voltage of the gate oxide film of the MOS transistor included in the protected circuit 5.

さらに、第６の実施形態においては、第１のトリガ端子７の電位が、バッファ１９のスイッチングレベルを超えるまでに上昇すると、該バッファ１９はハイレベルの電位を出力するようになるため、ＮＯＲゲート１８の出力値はハイレベルからロウレベルに切り替わる。このため、ゲートにロウレベルの電位を受けるＮＭＯＳトランジスタ１２はＯＦＦ状態に遷移するので、電源ライン１からＮＭＯＳトランジスタ１２を介して第１のトリガ端子７に流れる電流を遮断することできる。その結果、ＮＭＯＳトランジスタ１２を流れる過剰な電流を制限できるので、該ＮＭＯＳトランジスタ１２のサージによる破壊を防ぐことができる。   Furthermore, in the sixth embodiment, if the potential of the first trigger terminal 7 rises before the switching level of the buffer 19 is exceeded, the buffer 19 will output a high level potential, so that the NOR gate The output value 18 is switched from the high level to the low level. For this reason, the NMOS transistor 12 that receives the low-level potential at the gate shifts to the OFF state, so that the current flowing from the power supply line 1 to the first trigger terminal 7 via the NMOS transistor 12 can be cut off. As a result, an excessive current flowing through the NMOS transistor 12 can be limited, so that the NMOS transistor 12 can be prevented from being damaged by a surge.

このように、第６の実施形態によると、外部から電源ライン１を通じて侵入するサージから、被保護回路５だけでなくトリガ回路４Ｅをも保護することができる。   Thus, according to the sixth embodiment, not only the protected circuit 5 but also the trigger circuit 4E can be protected from a surge entering from the outside through the power supply line 1.

（第７の実施形態）
以下、本発明の第７の実施形態について図面を参照しながら説明する。 (Seventh embodiment)
The seventh embodiment of the present invention will be described below with reference to the drawings.

図１１は本発明の第７の実施形態に係る半導体集積回路装置の回路構成を示している。図１１において、図７に付した符号と同一の構成要素には同一の符号を付すことにより説明を省略する。   FIG. 11 shows a circuit configuration of a semiconductor integrated circuit device according to the seventh embodiment of the present invention. In FIG. 11, the same components as those shown in FIG.

図１１に示すように、第７の実施形態に係る半導体集積回路装置は、トリガ回路４Ｆにおいて、ＰＭＯＳトランジスタ８のゲートに制御電圧を印加する１つのインバータに代えて、ＮＡＮＤゲート１６とバッファ１９とを用いている。ここで、ＮＡＮＤゲート１６の第１の入力端子は容量素子１０と第４の抵抗素子１１との接続ノードと接続され、その第２の入力端子はバッファ１９の出力を受け、該バッファ１９の入力端子は、ＰＭＯＳトランジスタ８のソースすなわち第２のトリガ端子１４と接続されている。   As shown in FIG. 11, in the semiconductor integrated circuit device according to the seventh embodiment, in the trigger circuit 4F, instead of one inverter that applies a control voltage to the gate of the PMOS transistor 8, a NAND gate 16 and a buffer 19 Is used. Here, the first input terminal of the NAND gate 16 is connected to the connection node between the capacitive element 10 and the fourth resistance element 11, and the second input terminal receives the output of the buffer 19, and the input of the buffer 19 The terminal is connected to the source of the PMOS transistor 8, that is, the second trigger terminal 14.

以下、トリガ回路４Ｆの動作を説明する。   Hereinafter, the operation of the trigger circuit 4F will be described.

図１１に示す半導体集積回路装置において、例えばＥＳＤ試験時に、接地ライン２を接地して電源ライン１に正電荷のサージを印加すると、電源ライン１とトリガ回路４ＦにおけるＮＡＮＤゲート１６の第１の入力端子との間に容量素子１０が接続されていることにより、電源ライン１の電位が上昇につれて、トリガ回路４ＦにおけるＮＯＲゲート１６の第１の入力端子の電位も第４の抵抗素子１１によって上昇する。このとき、バッファ１９の入力端子は第５の抵抗素子１３を介して電源ライン１と接続されてハイレベルであることから、ＮＡＮＤゲート１６の第２の入力端子の電位はハイレベルである。従って、第１の入力端子の電位がＮＡＮＤゲート１６のスイッチングレベルを超えて高くなると、該ＮＡＮＤゲート１６は、ロウレベルの電位をＰＭＯＳトランジスタ８のゲートに出力する。このロウレベルの電位により、トリガ回路４ＦにおけるＰＭＯＳトランジスタ８がＯＮ状態となって、第２のトリガ端子１４と接地ライン２とが導通し、第２のトリガ端子１４の電圧が降下する。この第２のトリガ端子１４の電圧の降下により、第２のトリガ端子１４と電源ライン１との電位差がＳＣＲ保護回路３におけるダイオードのビルトイン電圧を超えて大きくなると、ＰＮＰバイポーラトランジスタ３１において電源ライン１から第２のトリガ端子１４に流れるベース電流（ＳＣＲトリガ電流）が発生する。この発生したＳＣＲトリガ電流により、ＰＮＰバイポーラトランジスタ３１及びＮＰＮバイポーラトランジスタ３２が導通して、ＳＣＲ保護回路３がＯＮ状態となる。これにより、ＳＣＲ保護回路３におけるアノード（ＰＮＰバイポーラトランジスタ３１のエミッタ）とカソード（ＮＰＮバイポーラトランジスタ３２のエミッタ）との間で非常に小さいＯＮ抵抗で電流の流れ（ラッチアップ動作）が維持される。   In the semiconductor integrated circuit device shown in FIG. 11, when the ground line 2 is grounded and a positive charge surge is applied to the power supply line 1 during an ESD test, for example, the first input of the NAND gate 16 in the power supply line 1 and the trigger circuit 4F. Since the capacitive element 10 is connected to the terminal, the potential of the first input terminal of the NOR gate 16 in the trigger circuit 4F is also increased by the fourth resistance element 11 as the potential of the power supply line 1 is increased. . At this time, since the input terminal of the buffer 19 is connected to the power supply line 1 via the fifth resistance element 13 and is at the high level, the potential of the second input terminal of the NAND gate 16 is at the high level. Therefore, when the potential of the first input terminal becomes higher than the switching level of the NAND gate 16, the NAND gate 16 outputs a low level potential to the gate of the PMOS transistor 8. Due to this low level potential, the PMOS transistor 8 in the trigger circuit 4F is turned on, the second trigger terminal 14 and the ground line 2 are conducted, and the voltage of the second trigger terminal 14 drops. When the potential difference between the second trigger terminal 14 and the power supply line 1 increases beyond the built-in voltage of the diode in the SCR protection circuit 3 due to the voltage drop of the second trigger terminal 14, the power supply line 1 in the PNP bipolar transistor 31. A base current (SCR trigger current) flowing from the first to the second trigger terminal 14 is generated. The generated SCR trigger current causes the PNP bipolar transistor 31 and the NPN bipolar transistor 32 to conduct, and the SCR protection circuit 3 is turned on. As a result, a current flow (latch-up operation) is maintained between the anode (emitter of the PNP bipolar transistor 31) and the cathode (emitter of the NPN bipolar transistor 32) in the SCR protection circuit 3 with a very small ON resistance.

このとき、ＰＭＯＳトランジスタ８と電源ライン１との間に第５の抵抗素子１３を設けているため、ＰＭＯＳトランジスタ８のＯＮ電流が第２の抵抗素子３４及び第５の抵抗素子１３を流れることによって、被保護回路５に含まれるＭＯＳトランジスタのゲート酸化膜の耐圧よりも低い電圧でＳＣＲ保護回路３をＯＮ状態にさせることが可能となる。   At this time, since the fifth resistance element 13 is provided between the PMOS transistor 8 and the power supply line 1, the ON current of the PMOS transistor 8 flows through the second resistance element 34 and the fifth resistance element 13. The SCR protection circuit 3 can be turned on at a voltage lower than the breakdown voltage of the gate oxide film of the MOS transistor included in the protected circuit 5.

さらに、第７の実施形態においては、第２のトリガ端子１４の電位が、バッファ１９のスイッチングレベルを超えるまでに降下すると、該バッファ１９はロウレベルの電位を出力するようになるため、ＮＡＮＤゲート１６の出力値はロウレベルからハイレベルに切り替わる。このため、ゲートにハイレベルの電位を受けるＰＭＯＳトランジスタ８はＯＦＦ状態に遷移するので、電源ライン１からＰＭＯＳトランジスタ８を介して接地ライン２に流れる電流を遮断することできる。その結果、ＰＭＯＳトランジスタ８を流れる過剰な電流を制限できるので、該ＰＭＯＳトランジスタ８のサージによる破壊を防ぐことができる。   Furthermore, in the seventh embodiment, if the potential of the second trigger terminal 14 drops before the switching level of the buffer 19 exceeds, the buffer 19 will output a low level potential. The output value of is switched from the low level to the high level. For this reason, the PMOS transistor 8 that receives the high-level potential at the gate shifts to the OFF state, so that the current flowing from the power supply line 1 to the ground line 2 via the PMOS transistor 8 can be cut off. As a result, since an excessive current flowing through the PMOS transistor 8 can be limited, the PMOS transistor 8 can be prevented from being damaged by a surge.

このように、第７の実施形態によると、外部から電源ライン１を通じて侵入するサージから、被保護回路５だけでなくトリガ回路４Ｆをも保護することができる。   Thus, according to the seventh embodiment, not only the protected circuit 5 but also the trigger circuit 4F can be protected from a surge entering from the outside through the power supply line 1.

（第８の実施形態）
以下、本発明の第８の実施形態について図面を参照しながら説明する。 (Eighth embodiment)
Hereinafter, an eighth embodiment of the present invention will be described with reference to the drawings.

図１２は本発明の第８の実施形態に係る半導体集積回路装置の回路構成を示している。図１２において、図８に付した符号と同一の構成要素には同一の符号を付すことにより説明を省略する。   FIG. 12 shows a circuit configuration of a semiconductor integrated circuit device according to the eighth embodiment of the present invention. In FIG. 12, the same components as those shown in FIG.

図１２に示すように、第８の実施形態に係る半導体集積回路装置は、トリガ回路４Ｇにおいて、ＮＭＯＳトランジスタ１２のゲートに制御電圧を印加する１つのインバータに代えて、ＮＯＲゲート１８とインバータ１７とを用いている。ここで、ＮＯＲゲート１８の第１の入力端子は容量素子１０と第４の抵抗素子１１との接続ノードと接続され、その第２の入力端子はインバータ１７の出力を受け、該インバータ１７の入力端子は、ＮＭＯＳトランジスタ１２のドレインすなわち第２のトリガ端子１４と接続されている。   As shown in FIG. 12, the semiconductor integrated circuit device according to the eighth embodiment includes a NOR gate 18 and an inverter 17 in the trigger circuit 4G, instead of one inverter that applies a control voltage to the gate of the NMOS transistor 12. Is used. Here, the first input terminal of the NOR gate 18 is connected to the connection node between the capacitive element 10 and the fourth resistance element 11, and the second input terminal receives the output of the inverter 17 and the input of the inverter 17. The terminal is connected to the drain of the NMOS transistor 12, that is, the second trigger terminal 14.

以下、トリガ回路４Ｇの動作を説明する。   Hereinafter, the operation of the trigger circuit 4G will be described.

図１２に示す半導体集積回路装置において、例えばＥＳＤ試験時に、接地ライン２を接地して電源ライン１に正電荷のサージを印加すると、接地ライン２とトリガ回路４ＧにおけるＮＯＲゲート１８の第１の入力端子との間に容量素子１０が接続されていることにより、電源ライン１の電位が上昇しても、トリガ回路４ＧにおけるＮＯＲゲート１８の第１の入力端子の電位は第４の抵抗素子１１によって低下する。このとき、インバータ１７の入力端子は第５の抵抗素子１３を介して電源ライン１と接続されてハイレベルであることから、ＮＯＲゲート１８の第２の入力端子の電位は逆にロウレベルである。従って、第１の入力端子の電位がＮＯＲゲート１８のスイッチングレベルを超えて低くなると、該ＮＯＲゲート１８は、ハイレベルの電位をＮＭＯＳトランジスタ１２のゲートに出力する。このハイレベルの電位により、トリガ回路４ＧにおけるＮＭＯＳトランジスタ１２がＯＮ状態となって、第２のトリガ端子１４と接地ライン２とが導通し、第２のトリガ端子１４の電圧が降下する。この第２のトリガ端子１４の電圧の降下により、第２のトリガ端子１４と電源ライン１との電位差がＳＣＲ保護回路３におけるダイオードのビルトイン電圧を超えて大きくなると、ＰＮＰバイポーラトランジスタ３１において電源ライン１から第２のトリガ端子１４に流れるベース電流（ＳＣＲトリガ電流）が発生する。この発生したＳＣＲトリガ電流により、ＰＮＰバイポーラトランジスタ３１及びＮＰＮバイポーラトランジスタ３２が導通して、ＳＣＲ保護回路３がＯＮ状態となる。これにより、ＳＣＲ保護回路３におけるアノード（ＰＮＰバイポーラトランジスタ３１のエミッタ）とカソード（ＮＰＮバイポーラトランジスタ３２のエミッタ）との間で非常に小さいＯＮ抵抗で電流の流れ（ラッチアップ動作）が維持される。   In the semiconductor integrated circuit device shown in FIG. 12, when the ground line 2 is grounded and a positive surge is applied to the power supply line 1 during an ESD test, for example, the first input of the NOR gate 18 in the ground line 2 and the trigger circuit 4G. Since the capacitive element 10 is connected to the terminal, even if the potential of the power supply line 1 rises, the potential of the first input terminal of the NOR gate 18 in the trigger circuit 4G is caused by the fourth resistance element 11. descend. At this time, since the input terminal of the inverter 17 is connected to the power supply line 1 through the fifth resistance element 13 and is at the high level, the potential of the second input terminal of the NOR gate 18 is at the low level. Accordingly, when the potential of the first input terminal becomes lower than the switching level of the NOR gate 18, the NOR gate 18 outputs a high level potential to the gate of the NMOS transistor 12. Due to this high level potential, the NMOS transistor 12 in the trigger circuit 4G is turned on, the second trigger terminal 14 and the ground line 2 are conducted, and the voltage at the second trigger terminal 14 drops. When the potential difference between the second trigger terminal 14 and the power supply line 1 increases beyond the built-in voltage of the diode in the SCR protection circuit 3 due to the voltage drop of the second trigger terminal 14, the power supply line 1 in the PNP bipolar transistor 31. A base current (SCR trigger current) flowing from the first to the second trigger terminal 14 is generated. The generated SCR trigger current causes the PNP bipolar transistor 31 and the NPN bipolar transistor 32 to conduct, and the SCR protection circuit 3 is turned on. As a result, a current flow (latch-up operation) is maintained between the anode (emitter of the PNP bipolar transistor 31) and the cathode (emitter of the NPN bipolar transistor 32) in the SCR protection circuit 3 with a very small ON resistance.

このとき、ＮＭＯＳトランジスタ１２と電源ライン１との間に第５の抵抗素子１３を設けているため、ＮＭＯＳトランジスタ１２のＯＮ電流が第２の抵抗素子３４及び第５の抵抗素子１３を流れることによって、被保護回路５に含まれるＭＯＳトランジスタのゲート酸化膜の耐圧よりも低い電圧でＳＣＲ保護回路３をＯＮ状態にさせることが可能となる。   At this time, since the fifth resistance element 13 is provided between the NMOS transistor 12 and the power supply line 1, the ON current of the NMOS transistor 12 flows through the second resistance element 34 and the fifth resistance element 13. The SCR protection circuit 3 can be turned on at a voltage lower than the breakdown voltage of the gate oxide film of the MOS transistor included in the protected circuit 5.

さらに、第８の実施形態においては、第２のトリガ端子１４の電位が、インバータ１７のスイッチングレベルを超えるまでに降下すると、該インバータ１７はハイレベルの電位を出力するようになるため、ＮＯＲゲート１８の出力値はハイレベルからロウレベルに切り替わる。このため、ゲートにロウレベルの電位を受けるＮＭＯＳトランジスタ１２はＯＦＦ状態に遷移するので、電源ライン１からＮＭＯＳトランジスタ１２を介して接地ライン２に流れる電流を遮断することできる。その結果、ＮＭＯＳトランジスタ１２を流れる過剰な電流を制限できるので、該ＮＭＯＳトランジスタ１２のサージによる破壊を防ぐことができる。   Further, in the eighth embodiment, when the potential of the second trigger terminal 14 drops before the switching level of the inverter 17 is exceeded, the inverter 17 outputs a high level potential. The output value 18 is switched from the high level to the low level. For this reason, the NMOS transistor 12 that receives the low-level potential at the gate transitions to the OFF state, so that the current flowing from the power supply line 1 to the ground line 2 via the NMOS transistor 12 can be cut off. As a result, an excessive current flowing through the NMOS transistor 12 can be limited, so that the NMOS transistor 12 can be prevented from being damaged by a surge.

このように、第８の実施形態によると、外部から電源ライン１を通じて侵入するサージから、被保護回路５だけでなくトリガ回路４Ｇをも保護することができる。   Thus, according to the eighth embodiment, not only the protected circuit 5 but also the trigger circuit 4G can be protected from a surge entering from the outside through the power supply line 1.

なお、第２〜第８の各実施形態においても、第１の実施形態の第２〜第４の各変形例で示したように、接地ライン２に正のサージが印加された場合でも、そのサージ電荷を電源ライン１に放電可能なＰＮダイオード等の放電素子を設けてもよい。   In each of the second to eighth embodiments, even when a positive surge is applied to the ground line 2 as shown in the second to fourth modifications of the first embodiment, A discharge element such as a PN diode that can discharge the surge charge to the power supply line 1 may be provided.

本発明に係る半導体集積回路装置は、被保護回路を構成するトランジスタのゲート酸化膜の耐圧よりも低い電圧でＳＣＲ保護回路をＯＮ状態とすることができ、プロセスの微細化が進展したとしても、サージに対する耐性を向上させることができるという効果を有し、特に静電放電（ＥＳＤ）保護回路としてＳＣＲ保護回路を有する半導体集積回路装置等に有用である。   In the semiconductor integrated circuit device according to the present invention, the SCR protection circuit can be turned on at a voltage lower than the breakdown voltage of the gate oxide film of the transistor constituting the protected circuit. This has the effect of improving resistance to surge, and is particularly useful for a semiconductor integrated circuit device having an SCR protection circuit as an electrostatic discharge (ESD) protection circuit.

本発明の第１の実施形態に係る半導体集積回路装置を示す回路図である。1 is a circuit diagram showing a semiconductor integrated circuit device according to a first embodiment of the present invention. 本発明の第１の実施形態の第１変形例に係る半導体集積回路装置を構成するトリガ回路を示す回路図である。FIG. 5 is a circuit diagram showing a trigger circuit constituting a semiconductor integrated circuit device according to a first modification of the first embodiment of the present invention. 本発明の第１の実施形態の第２変形例に係る半導体集積回路装置を示す回路図である。It is a circuit diagram which shows the semiconductor integrated circuit device which concerns on the 2nd modification of the 1st Embodiment of this invention. 本発明の第１の実施形態の第３変形例に係る半導体集積回路装置を示す回路図である。It is a circuit diagram which shows the semiconductor integrated circuit device which concerns on the 3rd modification of the 1st Embodiment of this invention. 本発明の第１の実施形態の第４変形例に係る半導体集積回路装置を示す回路図である。It is a circuit diagram which shows the semiconductor integrated circuit device which concerns on the 4th modification of the 1st Embodiment of this invention. 本発明の第２の実施形態に係る半導体集積回路装置を示す回路図である。FIG. 6 is a circuit diagram showing a semiconductor integrated circuit device according to a second embodiment of the present invention. 本発明の第３の実施形態に係る半導体集積回路装置を示す回路図である。FIG. 6 is a circuit diagram showing a semiconductor integrated circuit device according to a third embodiment of the present invention. 本発明の第４の実施形態に係る半導体集積回路装置を示す回路図である。It is a circuit diagram which shows the semiconductor integrated circuit device which concerns on the 4th Embodiment of this invention. 本発明の第５の実施形態に係る半導体集積回路装置を示す回路図である。FIG. 9 is a circuit diagram showing a semiconductor integrated circuit device according to a fifth embodiment of the present invention. 本発明の第６の実施形態に係る半導体集積回路装置を示す回路図である。FIG. 9 is a circuit diagram showing a semiconductor integrated circuit device according to a sixth embodiment of the present invention. 本発明の第７の実施形態に係る半導体集積回路装置を示す回路図である。FIG. 9 is a circuit diagram showing a semiconductor integrated circuit device according to a seventh embodiment of the present invention. 本発明の第８の実施形態に係る半導体集積回路装置を示す回路図である。FIG. 10 is a circuit diagram showing a semiconductor integrated circuit device according to an eighth embodiment of the present invention. 従来のＥＳＤ保護回路を有する半導体集積回路装置を示す回路図である。It is a circuit diagram which shows the semiconductor integrated circuit device which has the conventional ESD protection circuit.

符号の説明Explanation of symbols

１ 電源ライン
２ 接地ライン
３ ＳＣＲ保護回路
４Ａ トリガ回路
４Ｂ トリガ回路
４Ｃ トリガ回路
４Ｄ トリガ回路
４Ｅ トリガ回路
４Ｆ トリガ回路
４Ｇ トリガ回路
５ 被保護回路
６ 第３の抵抗素子
７ 第１のトリガ端子
８ ＰＭＯＳトランジスタ
９ インバータ
９ａ インバータ
９ｂ インバータ
９ｃ インバータ
９ｄ インバータ
１０ 容量素子
１１ 第４の抵抗素子
１２ ＮＭＯＳトランジスタ
１３ 第５の抵抗素子
１４ 第２トリガ端子
１５ シュミットトリガ回路
１６ ＮＡＮＤゲート
１７ インバータ
１８ ＮＯＲゲート
１９ バッファ
２０ ＰＮダイオード
２１ ＮＭＯＳトランジスタ
２２ 抵抗素子
２３ ＰＭＯＳトランジスタ
２４ 抵抗素子
３１ ＰＮＰバイポーラトランジスタ
３２ ＮＰＮバイポーラトランジスタ
３３ 第１の抵抗素子
３４ 第２の抵抗素子 DESCRIPTION OF SYMBOLS 1 Power supply line 2 Ground line 3 SCR protection circuit 4A Trigger circuit 4B Trigger circuit 4C Trigger circuit 4D Trigger circuit 4E Trigger circuit 4F Trigger circuit 4G Trigger circuit 5 Protected circuit 6 3rd resistance element 7 1st trigger terminal 8 PMOS transistor DESCRIPTION OF SYMBOLS 9 Inverter 9a Inverter 9b Inverter 9c Inverter 9d Inverter 10 Capacitance element 11 4th resistance element 12 NMOS transistor 13 5th resistance element 14 2nd trigger terminal 15 Schmitt trigger circuit 16 NAND gate 17 Inverter 18 NOR gate 19 Buffer 20 PN diode 21 NMOS transistor 22 Resistance element 23 PMOS transistor 24 Resistance element 31 PNP bipolar transistor 32 NPN bipolar transistor 33 First resistance element 34 Second resistance element

Claims (13)

外部から印加される静電放電から保護される被保護回路と、
電源ラインと接続されたアノード端子、接地ラインと接続されたカソード端子及びトリガ端子を有するＳＣＲ保護回路と、
前記トリガ端子と接続されると共に、前記電源ラインと前記接地ラインとの間に接続されたＲＣ回路を含むトリガ回路とを備えていることを特徴とする半導体集積回路装置。 A protected circuit that is protected from electrostatic discharge applied from the outside;
An SCR protection circuit having an anode terminal connected to the power supply line, a cathode terminal connected to the ground line, and a trigger terminal;
A semiconductor integrated circuit device comprising: a trigger circuit including an RC circuit connected to the trigger terminal and connected between the power supply line and the ground line. 前記カソード端子と前記トリガ回路との間に接続された第１の抵抗素子をさらに備えていることを特徴とする請求項１に記載の半導体集積回路装置。   The semiconductor integrated circuit device according to claim 1, further comprising a first resistance element connected between the cathode terminal and the trigger circuit. 前記アノード端子と前記トリガ回路との間に接続された第２の抵抗素子をさらに備えていることを特徴とする請求項１に記載の半導体集積回路装置。   The semiconductor integrated circuit device according to claim 1, further comprising a second resistance element connected between the anode terminal and the trigger circuit. 前記ＳＣＲ保護回路の前記トリガ端子は、前記接地ラインと接続されており、
前記トリガ回路は、
一端が前記電源ラインと接続され、他端が前記トリガ端子と接続されたＰ型トランジスタと、
出力端子が前記Ｐ型トランジスタのゲートと接続されたインバータと、
一端が前記電源ラインと接続され、他端が前記インバータの入力端子と接続された容量素子と、
一端が前記インバータの入力端子と接続され、他端が前記接地ラインと接続された第３の抵抗素子とを有していることを特徴とする請求項１又は２に記載の半導体集積回路装置。 The trigger terminal of the SCR protection circuit is connected to the ground line;
The trigger circuit is
A P-type transistor having one end connected to the power supply line and the other end connected to the trigger terminal;
An inverter having an output terminal connected to the gate of the P-type transistor;
A capacitive element having one end connected to the power supply line and the other end connected to the input terminal of the inverter;
3. The semiconductor integrated circuit device according to claim 1, further comprising a third resistance element having one end connected to the input terminal of the inverter and the other end connected to the ground line. 前記ＳＣＲ保護回路の前記トリガ端子は、前記接地ラインと接続されており、
前記トリガ回路は、
一端が前記電源ラインと接続され、他端が前記トリガ端子と接続されたＮ型トランジスタと、
出力端子が前記Ｎ型トランジスタのゲートと接続されたインバータと、
一端が前記接地ラインと接続され、他端が前記インバータの入力端子と接続された容量素子と、
一端が前記インバータの入力端子と接続され、他端が前記電源ラインと接続された第３の抵抗素子とを有していることを特徴とする請求項１又は２に記載の半導体集積回路装置。 The trigger terminal of the SCR protection circuit is connected to the ground line;
The trigger circuit is
An N-type transistor having one end connected to the power supply line and the other end connected to the trigger terminal;
An inverter having an output terminal connected to the gate of the N-type transistor;
A capacitive element having one end connected to the ground line and the other end connected to the input terminal of the inverter;
3. The semiconductor integrated circuit device according to claim 1, further comprising a third resistance element having one end connected to the input terminal of the inverter and the other end connected to the power supply line. 前記ＳＣＲ保護回路の前記トリガ端子は、前記電源ラインと接続されており、
前記トリガ回路は、
一端が前記接地ラインと接続され、他端が前記トリガ端子と接続されたＰ型トランジスタと、
出力端子が前記Ｐ型トランジスタのゲートと接続されたインバータと、
一端が前記電源ラインと接続され、他端が前記インバータの入力端子と接続された容量素子と、
一端が前記インバータの入力端子と接続され、他端が前記接地ラインと接続された第３の抵抗素子とを有していることを特徴とする請求項１又は３に記載の半導体集積回路装置。 The trigger terminal of the SCR protection circuit is connected to the power line,
The trigger circuit is
A P-type transistor having one end connected to the ground line and the other end connected to the trigger terminal;
An inverter having an output terminal connected to the gate of the P-type transistor;
A capacitive element having one end connected to the power supply line and the other end connected to the input terminal of the inverter;
4. The semiconductor integrated circuit device according to claim 1, further comprising a third resistance element having one end connected to the input terminal of the inverter and the other end connected to the ground line. 前記ＳＣＲ保護回路の前記トリガ端子は、前記電源ラインと接続されており、
前記トリガ回路は、
一端が前記接地ラインと接続され、他端が前記トリガ端子と接続されたＮ型トランジスタと、
出力端子が前記Ｎ型トランジスタのゲートと接続されたインバータと、
一端が前記接地ラインと接続され、他端が前記インバータの入力端子と接続された容量素子と、
一端が前記インバータの入力端子と接続され、他端が前記電源ラインと接続された第３の抵抗素子とを有していることを特徴とする請求項１又は３に記載の半導体集積回路装置。 The trigger terminal of the SCR protection circuit is connected to the power line,
The trigger circuit is
An N-type transistor having one end connected to the ground line and the other end connected to the trigger terminal;
An inverter having an output terminal connected to the gate of the N-type transistor;
A capacitive element having one end connected to the ground line and the other end connected to the input terminal of the inverter;
4. The semiconductor integrated circuit device according to claim 1, further comprising a third resistance element having one end connected to the input terminal of the inverter and the other end connected to the power supply line. 前記インバータは、シュミットトリガ回路であることを特徴とする請求項４〜７のいずれか１項に記載の半導体集積回路装置。   The semiconductor integrated circuit device according to claim 4, wherein the inverter is a Schmitt trigger circuit. 前記ＳＣＲ保護回路の前記トリガ端子は、前記接地ラインと接続されており、
前記トリガ回路は、
一端が前記電源ラインと接続され、他端が前記トリガ端子と接続されたＰ型トランジスタと、
出力端子が前記Ｐ型トランジスタのゲートと接続されたＮＡＮＤゲートと、
一端が前記電源ラインと接続され、他端が前記ＮＡＮＤゲートの第１の入力端子と接続された容量素子と、
一端が前記ＮＡＮＤゲートの第１の入力端子と接続され、他端が前記接地ラインと接続された第３の抵抗素子と、
入力端子が前記トリガ端子と接続され、出力端子が前記ＮＡＮＤゲートの第２の入力端子と接続されたインバータとを有していることを特徴とする請求項１又は２に記載の半導体集積回路装置。 The trigger terminal of the SCR protection circuit is connected to the ground line;
The trigger circuit is
A P-type transistor having one end connected to the power supply line and the other end connected to the trigger terminal;
A NAND gate having an output terminal connected to the gate of the P-type transistor;
A capacitive element having one end connected to the power supply line and the other end connected to the first input terminal of the NAND gate;
A third resistance element having one end connected to the first input terminal of the NAND gate and the other end connected to the ground line;
3. The semiconductor integrated circuit device according to claim 1, further comprising an inverter having an input terminal connected to the trigger terminal and an output terminal connected to a second input terminal of the NAND gate. . 前記ＳＣＲ保護回路の前記トリガ端子は、前記接地ラインと接続されており、
前記トリガ回路は、
一端が前記電源ラインと接続され、他端が前記トリガ端子と接続されたＮ型トランジスタと、
出力端子が前記Ｎ型トランジスタのゲートと接続されたＮＯＲゲートと、
一端が前記接地ラインと接続され、他端が前記ＮＯＲゲートの第１の入力端子と接続された容量素子と、
一端が前記ＮＯＲゲートの第１の入力端子と接続され、他端が前記電源ラインと接続された第３の抵抗素子と、
入力端子が前記トリガ端子と接続され、出力端子が前記ＮＯＲゲートの第２の入力端子と接続されたバッファとを有していることを特徴とする請求項１又は２に記載の半導体集積回路装置。 The trigger terminal of the SCR protection circuit is connected to the ground line;
The trigger circuit is
An N-type transistor having one end connected to the power supply line and the other end connected to the trigger terminal;
A NOR gate having an output terminal connected to the gate of the N-type transistor;
A capacitive element having one end connected to the ground line and the other end connected to the first input terminal of the NOR gate;
A third resistance element having one end connected to the first input terminal of the NOR gate and the other end connected to the power supply line;
3. The semiconductor integrated circuit device according to claim 1, further comprising a buffer having an input terminal connected to the trigger terminal and an output terminal connected to a second input terminal of the NOR gate. . 前記ＳＣＲ保護回路の前記トリガ端子は、前記電源ラインと接続されており、
前記トリガ回路は、
一端が前記接地ラインと接続され、他端が前記トリガ端子と接続されたＰ型トランジスタと、
出力端子が前記Ｐ型トランジスタのゲートと接続されたＮＡＮＤゲートと、
一端が前記電源ラインと接続され、他端が前記ＮＡＮＤゲートの第１の入力端子と接続された容量素子と、
一端が前記ＮＡＮＤゲートの第１の入力端子と接続され、他端が前記接地ラインと接続された第３の抵抗素子と、
入力端子が前記トリガ端子と接続され、出力端子が前記ＮＡＮＤゲートの第２の入力端子と接続されたバッファとを有していることを特徴とする請求項１又は３に記載の半導体集積回路装置。 The trigger terminal of the SCR protection circuit is connected to the power line,
The trigger circuit is
A P-type transistor having one end connected to the ground line and the other end connected to the trigger terminal;
A NAND gate having an output terminal connected to the gate of the P-type transistor;
A capacitive element having one end connected to the power supply line and the other end connected to the first input terminal of the NAND gate;
A third resistance element having one end connected to the first input terminal of the NAND gate and the other end connected to the ground line;
4. The semiconductor integrated circuit device according to claim 1, further comprising: a buffer having an input terminal connected to the trigger terminal and an output terminal connected to a second input terminal of the NAND gate. . 前記ＳＣＲ保護回路の前記トリガ端子は、前記電源ラインと接続されており、
前記トリガ回路は、
一端が前記接地ラインと接続され、他端が前記トリガ端子と接続されたＮ型トランジスタと、
出力端子が前記Ｎ型トランジスタのゲートと接続されたＮＯＲゲートと、
一端が前記接地ラインと接続され、他端が前記ＮＯＲゲートの第１の入力端子と接続された容量素子と、
一端が前記ＮＯＲゲートの第１の入力端子と接続され、他端が前記電源ラインと接続された第３の抵抗素子と、
入力端子が前記トリガ端子と接続され、出力端子が前記ＮＯＲゲートの第２の入力端子と接続されたインバータとを有していることを特徴とする請求項１又は３に記載の半導体集積回路装置。 The trigger terminal of the SCR protection circuit is connected to the power line,
The trigger circuit is
An N-type transistor having one end connected to the ground line and the other end connected to the trigger terminal;
A NOR gate having an output terminal connected to the gate of the N-type transistor;
A capacitive element having one end connected to the ground line and the other end connected to the first input terminal of the NOR gate;
A third resistance element having one end connected to the first input terminal of the NOR gate and the other end connected to the power supply line;
4. The semiconductor integrated circuit device according to claim 1, further comprising an inverter having an input terminal connected to the trigger terminal and an output terminal connected to a second input terminal of the NOR gate. . 前記電源ラインと前記接地ラインとの間に逆バイアス方向に接続されたダイオードと、一端が前記電源ラインと接続され、他端が前記接地ラインと接続され、ゲートが前記接地ラインと接続されたＮＭＯＳトランジスタと、一端が前記電源ラインと接続され、他端が前記接地ラインと接続され、ゲートが前記電源ラインと接続されたＰＭＯＳトランジスタとのうちのいずれか１つをさらに備えていることを特徴とする請求項１〜１２のいずれか１項に記載の半導体集積回路装置。   A diode connected in a reverse bias direction between the power line and the ground line, an NMOS having one end connected to the power line, the other end connected to the ground line, and a gate connected to the ground line And a PMOS transistor having one end connected to the power supply line, the other end connected to the ground line, and a gate connected to the power supply line. The semiconductor integrated circuit device according to claim 1.
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