JP2006253585A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の製造方法に関し、特に、MOS型半導体装置の微細なゲート電極をより高精度にエッチング形成するための方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for etching a fine gate electrode of a MOS semiconductor device with higher accuracy.
半導体デバイスのエッチングプロセスに関して、特にポリシリコン層のエッチングを行うMOS型トランジスタのゲート電極の加工は、このトランジスタの特性に大きく影響を与えるため、高精度な加工を必要とするプロセスとなっている。近年、ゲート長が100nmあるいはそれ以下の微細なMOS型トランジスタの製造がなされるようになり、ますますその重要性が増大している。 Regarding the etching process of a semiconductor device, the processing of a gate electrode of a MOS transistor that performs etching of a polysilicon layer in particular has a great influence on the characteristics of the transistor, and therefore requires a highly accurate processing. In recent years, fine MOS transistors having a gate length of 100 nm or less have been manufactured, and their importance is increasing more and more.
従来、これら半導体デバイスのパターニングにおいて、高精度にエッチングする方法としては、まずエッチング対象の層上に、緻密な膜である、CVD(化学気相成長、Chemical Vapor Deposition)法で形成した酸化シリコン膜(CVD酸化膜と略称する)を用いたハードマスク層を形成し、次に、この上に形成したレジストパターンを用いてCVD酸化膜ハードマスク層をパターニングし、更に、このハードマスクパターンを用いてエッチング対象の、例えば、ゲート電極用ポリシリコン層をエッチング加工していた(例えば、特許文献1)。 Conventionally, in the patterning of these semiconductor devices, as a method of etching with high accuracy, first, a silicon oxide film formed by a CVD (Chemical Vapor Deposition) method, which is a dense film, is formed on a layer to be etched. A hard mask layer is formed using (abbreviated as a CVD oxide film), and then the CVD oxide hard mask layer is patterned using the resist pattern formed thereon, and further, this hard mask pattern is used. For example, a gate electrode polysilicon layer to be etched has been etched (for example, Patent Document 1).
一方、ハードマスク層として、SOG(Spin-on-Glass,スピンオングラス)ハードマスク層のパターンを用いて、ポリシリコン層のゲート電極などをエッチングによりパターン形成する方法も試みられている(例えば、特許文献2)。
しかし、ゲート長が微細化するに従い、従来あまり問題とはならなかった、エッチング加工の際にゲート長(パターン幅)方向に生じる数nmレベルの凹凸(ラインエッジラフネス、Line-Edge-Roughness、LERと略称する)がトランジスタ特性に影響を与えることが解ってきた。つまり、図7に、模式的な基板2の上にエッチング加工されたゲート電極1の上面図に示すように、一般にポリシリコンで代表されるゲート電極膜を上記のような、従来の方法でエッチングすると、ゲート電極1の側壁が直線状にカットされず、図のLERで示すように、ゲートの側面に生じる凹凸あるいは波打ったような形状が生じる。このようなLERが発生すると、スレッショールド電圧Vthがばらつき、またトランジスタのオフ時のリーク電流Ioffがばらつき、そしてトランジスタの特性動作不良を招き、また製造トランジスタの特性のばらつきによる歩留まりの低下の原因ともなる。
However, as the gate length becomes finer, unevenness of several nanometers level (line edge roughness, line-edge-roughness, LER) generated in the gate length (pattern width) direction during etching processing, which has not been a significant problem in the past. Has been found to affect the transistor characteristics. That is, as shown in the top view of the
LERが発生する原因として、ゲート電極パターンをエッチングする際に用いるハードマスクの表面に小さなうねりを持った凹凸が生じた状態になっていることが挙げられる。 As a cause of the occurrence of LER, it can be mentioned that the surface of the hard mask used for etching the gate electrode pattern has irregularities with small undulations.
この状況を図8に示す。図は、ゲート電極層(ポリシリコン)3の上に、ハードマスク層(CVD酸化膜)4が積層され、更にその上にレジスト層5が形成された状況の断面斜視図を模式的に表したものである。ポリシリコンを用いたゲート電極層3の表面には、図中に示すように、一般的に、多結晶層の積層時に局所的な結晶成長速度の違い等によって、積層表面に小さなうねり状の3〜10nm程度の表面凹凸6が存在する。この上にCVD酸化膜をデポジションしてハードマスク層4を作成すると、下層のポリシリコンの凹凸に応じた表面形状が、このハードマスク表面に発生する。この状況下で、更に積層したレジスト層5をパターニングして、これによってハードマスク層4をエッチングしてパターンを形成し、更にこのハードマスクパターンによってゲート電極層3のエッチングによりポリシリコンのゲート電極層3のパターニングを行うと、ハードマスク表面の影響を受けて、先の図7に示した、ゲート電極パターンの横(ゲート長)方向に凹凸つまりLERが発生するという現象が生じる。
This situation is shown in FIG. The figure schematically shows a cross-sectional perspective view in which a hard mask layer (CVD oxide film) 4 is laminated on a gate electrode layer (polysilicon) 3 and a resist
また、ハードマスク層として、SOG(Spin-on-Glass,スピンオングラス)ハードマスク層を用いる場合、エッチング工程で、SOG(スピンオングラス)ハードマスクパターンのエッジが丸くなって実効的にパターンが細るといった不具合が生じる。このことは、特に微細なゲート電極のパターニングにおいてはゲート長のばらつき、すなわちトランジスタ特性の変動につながるため、特に微細なパターンのエッチングにおいては適切な方法ではない。 Further, when an SOG (Spin-on-Glass) hard mask layer is used as the hard mask layer, the edge of the SOG (spin-on-glass) hard mask pattern is rounded during the etching process, and the pattern is effectively narrowed. A malfunction occurs. This leads to variations in gate length, that is, changes in transistor characteristics, particularly in the patterning of a fine gate electrode, and is not an appropriate method particularly in etching a fine pattern.
そこで本発明の目的は、半導体デバイスのエッチングプロセスに関し、特にポリシリコン層のエッチングを行うMOS型トランジスタの微細なゲート電極などのエッチング加工において、電極パターンの幅方向(横方向)に生じる凹凸、つまりLERの発生を抑制する、高精度なエッチング方法を提供することにある。 Accordingly, an object of the present invention relates to an etching process of a semiconductor device, and in particular, unevenness generated in the width direction (lateral direction) of an electrode pattern in etching processing of a fine gate electrode of a MOS transistor for etching a polysilicon layer, that is, An object of the present invention is to provide a highly accurate etching method that suppresses generation of LER.
本発明の目的は、半導体基板上に積層された、多結晶材料層をパターン形成する工程において、少なくとも、前記多結晶材料層上に、塗布加工によって形成される第1の無機材料層からなる第1のハードマスク層を積層する工程と、前記第1のハードマスク層上に、CVD法(化学気相成長法)加工によって形成される第2無機料層からなる第2のハードマスク層を積層する工程とを有することを特徴とする半導体装置の製造方法、によって解決が可能となる。 An object of the present invention is to provide a first inorganic material layer formed by coating processing on at least the polycrystalline material layer in the step of patterning the polycrystalline material layer laminated on the semiconductor substrate. A step of laminating one hard mask layer, and a second hard mask layer comprising a second inorganic material layer formed by a CVD (chemical vapor deposition) process on the first hard mask layer. The method can be solved by a method for manufacturing a semiconductor device.
また、前記半導体装置の製造方法において、前記多結晶材料層は多結晶シリコン層であることを特徴とする。 In the method for manufacturing a semiconductor device, the polycrystalline material layer is a polycrystalline silicon layer.
また、前記半導体装置の製造方法において、前記第1の無機材料層はSOG(スピンオングラス)層であり、前記第2の無機材料層はCVD形成シリコン酸化層であることを特徴とする。 In the method for manufacturing a semiconductor device, the first inorganic material layer is an SOG (spin-on-glass) layer, and the second inorganic material layer is a CVD-formed silicon oxide layer.
また、前記半導体装置の製造方法において、前記多結晶シリコン層は、ゲート電極形成用の層であることを特徴とする。 In the method for manufacturing a semiconductor device, the polycrystalline silicon layer is a layer for forming a gate electrode.
さらに、前記半導体装置の製造方法において、前記SOG(スピンオングラス)層には染料が添加されていることを特徴とする。 Furthermore, in the method for manufacturing a semiconductor device, a dye is added to the SOG (spin-on-glass) layer.
発明の効果を図1および図2によって説明する。 The effect of the invention will be described with reference to FIGS.
図1は、結晶粒子起因の凹凸表面を有する無機化合物材料層、例えばゲート電極層(ポリシリコン)10の上に、塗布加工によって形成するSOG(スピンオングラス)ハードマスク層11を積層、更にその上に化合物付着加工によって形成される無機化合物材料層、例えば、CVD酸化膜ハードマスク層12が積層され、更にその上にレジスト層13が形成された状況の断面斜視図を模式的に表したものである。
FIG. 1 shows an SOG (spin-on-glass)
ゲート電極層(ポリシリコン)10の表面には、例えば3〜10nm程度の表面凹凸14が存在する。しかし、SOG(スピンオングラス)ハードマスク層11の積層により前記の表面凹凸14を埋め込んだ形で、表面が平坦な、凹凸形状が表面に反映されていないSOG(スピンオングラス)ハードマスク層11を得る事ができる。そしてその上形成された、緻密なCVD酸化膜層のハードマスク層12は、表面凹凸14の影響のない、滑らかなSOG(スピンオングラス)ハードマスク層の表面が反映された表面を有する第2のハードマスク層とすることができる。
On the surface of the gate electrode layer (polysilicon) 10, there are
このような、本発明の二層構造のハードマスク層を用い、レジストプロセスを適用して所定のパターンのエッチングを行うことで得られる、ゲート電極パターンの模式図を、図2に示す。基板16上に形成されたゲート電極パターン15は、図7と比較して、精度の高いパターンサイズを有する、つまりLERの発生が抑制された、微細なゲート電極パターンを得ることができるといった効果が得られる。
FIG. 2 shows a schematic diagram of a gate electrode pattern obtained by etching a predetermined pattern by applying a resist process using such a two-layer hard mask layer of the present invention. Compared with FIG. 7, the
また、ハードマスク層として、SOG(スピンオングラス)ハードマスク層のパターンのみによってポリシリコン層のゲート電極などをエッチングによりパターン形成する場合とは異なり、本発明の方法では、SOG(スピンオングラス)ハードマスク層上に、硬く緻密なCVD酸化膜からなる第2のハードマスク層があるため、マスクパターンのエッジが丸くなることは無く、これによって、パターン精度の高いエッチングが実現できることも本発明の効果である。 In addition, unlike the case where the gate electrode of the polysilicon layer is formed by etching using only the pattern of the SOG (spin on glass) hard mask layer as the hard mask layer, the method of the present invention uses the SOG (spin on glass) hard mask. Since there is a second hard mask layer made of a hard and dense CVD oxide film on the layer, the edge of the mask pattern will not be rounded, and this makes it possible to realize etching with high pattern accuracy. is there.
(第1の実施の形態)
図3は、プレーナ型のMOSトランジスタにおける本発明の実施の形態を示す、断面工程図である。
(First embodiment)
FIG. 3 is a sectional process diagram showing an embodiment of the present invention in a planar type MOS transistor.
図(3−1)に示すように、シリコン基板101の素子分離領域に素子分離構造、すなわちここではシリコン基板101の当該領域に形成した溝にシリコン酸化膜等の絶縁物を充当して形成されたSTI(Shallow Trench Isolation)構造102を形成して活性領域103を画定する。次いで図示されないが、活性領域103にウエル形成のためのイオン注入、さらにチャネル形成のためにイオン注入を行って、活性化アニールを実施する。続いてシリコン基板101上にシリコン酸窒化膜を積層して、ゲート絶縁膜104を形成する。このシリコン酸窒化膜は、例えば800〜1200℃の温度で酸素を含むガスで熱処理を行って、例えば、膜厚0.6〜2nmのシリコン酸化膜を形成した後、例えば、800〜1200℃の温度で中において窒素を含むガス(例えば、窒素、酸化窒素、アンモニア、NF3あるいは亜酸化窒素などのガス)で熱処理を行って形成する。さらにこの上にゲート電極用のポリシリコン層105を、例えば、100nmの厚さにCVD法により積層する。ポリシリコン層105の表面には、3〜10nm程度の表面凹凸があることに注意を要する。
As shown in FIG. 3A, an element isolation structure is formed in the element isolation region of the
次に、図(3−2)に示すように、ポリシリコン層105上にスピンコート法により、スピンオングラス(SOG)層106を10〜40nm程度となるように形成して、温度を例えば300〜500℃の温度で10〜30分の加熱をしてキュアを行う。続いてCVD法により、シリコン酸化膜(CVD酸化膜)107を5〜10nm程度の厚さで積層する。
Next, as shown in FIG. 3-2, a spin-on-glass (SOG)
次に、図(3−3)に示すように、CVD酸化膜106上にレジストを塗布し、フォトリグラフィー工程を経てレジストパターン108を得た後、このレジストパターン108により、CVD酸化膜107、SOG層106、ポリシリコン層105のエッチングを連続して行い、CVD酸化膜パターン107P、SOG層パターン106P、ポリシリコン層105のエッチング後のパターンであるゲート電極パターン105Pの積層パターンを得る。
Next, as shown in FIG. 3C, a resist is applied onto the
なお、上記のCVD酸化膜107、SOG層106の2層のハードマスク層は、CF系の反応性ガス(例えば、CF4、DHF3、C2F6、C4F8など)を用いて、圧力1〜100Pa、印加高周波を例えば13.56MHzでRIE(Reactive Ion Etching、 反応性イオンエッチング)によってパターニングを行い、ポリシリコン層105は、上記のCF系の反応ガスとHBrと酸素を含む混合ガスを用いて、圧力1〜100Pa、印加高周波を例えば13.56MHzでRIEによってパターニングを行った。
The two hard mask layers, the
最後に、図(3−4)に示すように、レジストパターン108を、酸素プラズマ処理によるアッシングによって除去し、CVD酸化膜パターン107P、SOG層パターン106Pを、希HF溶液処理と硫酸過酸化水素溶液処理を行うことにより除去した。
Finally, as shown in FIG. 3-4, the resist
こうした工程により、例えば、ゲート長40nmのゲート電極パターン105Pを得た。
By such a process, for example, a
以上の方法により、ポリシリコンからなる、ゲート側壁にLERが抑制された、ゲート電極を作製することができる。
(第2の実施の形態)
次に、フィン型トランジスタのような3次元型のトランジスタにおけるポリシリコンからなるゲート電極のエッチング形成工程での、本発明の実施の形態を示す。
By the above method, a gate electrode made of polysilicon and having LER suppressed on the side wall of the gate can be manufactured.
(Second Embodiment)
Next, an embodiment of the present invention in a step of etching a gate electrode made of polysilicon in a three-dimensional transistor such as a fin type transistor will be described.
図4〜5は、本発明の第2の実施の形態を示す、断面工程図である。 4 to 5 are sectional process views showing the second embodiment of the present invention.
図(4−1)に示すように、シリコン基板201、その上に積層された埋め込み酸化膜層202、そしてその上に積層されたシリコン結晶層203からなるSOI基板において、例えば、シリコン結晶層203を100nm程度とする。このSOIであるシリコン結晶層203の厚さがフィンの高さとなる。
As shown in FIG. 4A, in an SOI substrate including a
次に、図(4−2)に示すように、シリコン結晶層203をフィン形状にエッチング形成するために、この層上に、ハードマスク層となるCVD酸化膜204をCVDにより、たとえば10〜20nmの厚さに積層する。更に、その上にレジストを塗布後、レジストパターン205を形成する。
Next, as shown in FIG. 4B, in order to etch the
次に、図(4−3)に示すように、レジストパターン205をもとに、CVD酸化膜204のエッチングによりCVD酸化膜パターン204P(ハードマスクパターンに相当)を,そしてそれをもとに、シリコン結晶層203のエッチングによりシリコン結晶層パターンであるシリコンのフィン構造パターン203Pを、例えば20nmの幅に形成する。なお、本図において、フィン構造パターン203Pは奥行き長手方向の構造となっている。
そして、このフィン構造に直交して跨ぐようにゲート電極が形成されることになる。
Next, as shown in FIG. 4-3, based on the resist
Then, the gate electrode is formed so as to straddle the fin structure orthogonally.
次に、図(4−4)に示すように、レジストパターン205およびCVD酸化膜パターン204Pを除去する。こうして、埋め込み酸化膜層202上に、所期の形状のシリコンのフィン構造パターン203Pを得る。
Next, as shown in FIG. 4D, the resist
次に、図(5−1)に示すように、シリコンのフィン構造パターン203Pの表面にゲート絶縁膜206を形成する。ゲート絶縁膜としては、先と同様な方法で、例えば、厚さ0.6〜2nm程度のシリコン酸窒化膜を形成する。
Next, as shown in FIG. 5A, a
次に、図(5−2)に示すように、CVD法によりポリシリコンを、例えば100nmの厚さに積層してゲート電極層207を形成する。図示はしないが、このゲート電極層207の表面は、例えば、3〜10nm程度の多結晶粒子による凹凸が形成されている。
Next, as shown in FIG. 5B, a
そして、次に本発明になる、2層のハードマスクによるエッチング方法により、このゲート電極層207を高精度にエッチングする。すなわち、図(5−3)に示すように、下地の段差が十分埋まる厚さとするように、スピンコート法によって、SOG(スピンオングラス)層208を、例えば、100〜200nm程度となるように塗布後、300〜500℃の温度で10〜30分加熱して、キュアを行う。こうして下側のハードマスク層を形成する。続いて、CVD酸化膜209をCVDにより、たとえば5〜10nmの厚さに積層し、上側のハードマスク層を形成する。
Then, the
次に、図(6−1)に示すように、レジストを塗布後、所要のゲート電極幅を形成するためにレジストパターン210を形成する。
Next, as shown in FIG. 6A, after applying a resist, a resist
次に、図(6−2)に示すように、レジストパターン210をもとに、CVD酸化膜209をエッチングしてCVD酸化膜パターン209Pを得、次いでこのハードマスクパターンであるCVD酸化膜パターン209Pをもとに、SOG(スピンオングラス)層208をエッチングしてSOG(スピンオングラス)パターン208Pを得、そしてこれをもとに、ポリシリコンからなるゲート電極層207をエッチングしてゲート電極パターン207Pを形成する。
Next, as shown in FIG. 6B, based on the resist
そして、図(6−3)に示すように、レジストパターン210、CVD酸化膜パターン209P、SOG(スピンオングラス)パターン208Pを除去する。
Then, as shown in FIG. 6-6, the resist
こうして、埋め込み酸化膜層202の上に形成された、フィン構造203P、その表面に形成されたゲート絶縁膜206、そして、その側面においてLERが抑制され、かつ高精度にエッチングされた、ゲート電極207Pからなる、フィン型のゲート構造を得ることができる。また、このように、側面が平坦化されたゲート電極は、ソース/ドレイン電極の接合抵抗を一様として好ましい。
Thus, the
上記の各実施の形態において、SOG(スピンオングラス)層中に、染料(例えば、砒素、砒素を含む化合物、あるいは光学的特性を有する高分子材料など)を混入することにより、パターン露光における、反射防止膜としての効果をさらに付加させることができる。 In each of the above embodiments, a dye (for example, arsenic, a compound containing arsenic, or a polymer material having optical characteristics) is mixed into the SOG (spin-on-glass) layer, thereby reflecting in pattern exposure. The effect as a prevention film can be further added.
以上のような、MOS型トランジスタの、例えば、ゲート長40nmの、ポリシリコンのゲート電極を、従来のCVD酸化膜からなるハードマスクのみによるエッチングによって形成したときのLERは、凹凸のサイズ分布が、3σで約6nmであった。他方、同じサイズのゲート長のゲート電極を、本発明の二層構造のハードマスクの方法によってエッチング形成したとき、LERは、3σで約3nmとなり、大幅なラフネスの向上を得ることができ、本発明の有効性が確認できた。 The LER of the MOS type transistor as described above, for example, when a polysilicon gate electrode having a gate length of 40 nm is formed by etching only with a hard mask made of a conventional CVD oxide film, the uneven size distribution is as follows: It was about 6 nm at 3σ. On the other hand, when a gate electrode having the same gate length is formed by etching using the two-layer hard mask method of the present invention, the LER is about 3 nm at 3σ, and a significant improvement in roughness can be obtained. The effectiveness of the invention was confirmed.
10 ゲート電極層(ポリシリコン)
11 SOG(スピンオングラス)ハードマスク層
12 CVDシリコン酸化膜層
13 レジスト
14 ゲート電極層(ポリシリコン)表面の凹凸
101 シリコン基板
102 STI構造
103 活性領域
104 ゲート絶縁膜(シリコン酸窒化膜)
105 ゲート電極層(ポリシリコン)
105P ゲート電極
106 SOG層
107 CVD酸化膜
108 レジストパターン
201 シリコン基板
202 埋め込み酸化膜層
203 シリコン結晶層(SOI膜)
203P シリコンフィン構造パターン
204 CVD酸化膜
205 レジストパターン
206 ゲート絶縁膜
207 ゲート電極層
207P ゲート電極
208 SOG層
209 CVD酸化膜層
210 レジストパターン
10 Gate electrode layer (polysilicon)
DESCRIPTION OF
105 Gate electrode layer (polysilicon)
203P silicon
Claims (5)
少なくとも、前記多結晶材料層上に、塗布加工によって形成される第1の無機材料層からなる第1のハードマスク層を積層する工程と、
前記第1のハードマスク層上に、CVD法(化学気相成長法)加工によって形成される第2無機材料層からなる第2のハードマスク層を積層する工程とを
有することを特徴とする半導体装置の製造方法。 In the step of patterning the polycrystalline material layer laminated on the semiconductor substrate,
At least a step of laminating a first hard mask layer made of a first inorganic material layer formed by a coating process on the polycrystalline material layer;
And a step of laminating a second hard mask layer made of a second inorganic material layer formed by CVD (chemical vapor deposition) processing on the first hard mask layer. Device manufacturing method.
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