JP2006229044A - Semiconductor device - Google Patents

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Tetsuya Kai
徹哉 甲斐
Ichiro Mizushima
一郎 水島
Shinichi Nakamura
新一 中村
Naoki Tamaoki
直樹 玉置
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Abstract

<P>PROBLEM TO BE SOLVED: To realize a flash memory wherein a leakage current is reduced through an inter-gate-electrode insulating film thereof. <P>SOLUTION: This flash memory comprises a floating gate electrode 3, the polycrystalline inter-gate-electrode insulating film 5 provided on the floating gate electrode 3 whose minimum film thickness being ≥5 nm, and a control gate electrode 4 provided on the polycrystalline inter-gate-electrode insulating film 5. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、絶縁膜の改善を図った半導体装置に関する。   The present invention relates to a semiconductor device in which an insulating film is improved.

半導体メモリの一つとして、フラッシュメモリがある。フラッシュメモリは、フローティングゲート電極とコントロールゲート電極との間に設けられたゲート電極間絶縁膜を備えている。   One type of semiconductor memory is a flash memory. The flash memory includes an inter-gate electrode insulating film provided between the floating gate electrode and the control gate electrode.

フローティングゲート電極およびコントロールゲート電極は、通常、多結晶シリコン膜で構成されている。一方、ゲート電極間絶縁膜は、最近では、高誘電体膜（high-k膜）で構成されている。上記高誘電体膜は、代表的には、Ａｌ2 Ｏ3 膜である。Ａｌ2 Ｏ3 膜はＣＶＤプロセスにより形成される。しかしながら、ゲート電極間絶縁膜として高誘電体膜を用いたフラッシュメモリには、ゲート電極間絶縁膜中に流れるリーク電流が大きいという問題があった。 The floating gate electrode and the control gate electrode are usually composed of a polycrystalline silicon film. On the other hand, the inter-gate electrode insulating film has recently been composed of a high dielectric film (high-k film). The high dielectric film is typically an Al 2 O 3 film. The Al 2 O 3 film is formed by a CVD process. However, a flash memory using a high dielectric film as an inter-gate electrode insulating film has a problem that a leak current flowing in the inter-gate electrode insulating film is large.

上述の如く、従来のゲート電極間絶縁膜として高誘電体膜を用いたフラッシュメモリには、ゲート電極間絶縁膜中に流れるリーク電流が大きいという問題があった。   As described above, the conventional flash memory using a high dielectric film as the inter-gate electrode insulating film has a problem that a large leak current flows in the inter-gate electrode insulating film.

本発明は、上記事情を考慮してなされたもので、その目的とするところは、絶縁膜中を流れるリーク電流の低減化を図った半導体装置を提供することにある。   The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device in which leakage current flowing in an insulating film is reduced.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。   Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.

すなわち、上記目的を達成するために、本発明に係る半導体装置は、第１の導電膜と、前記第１の導電膜上に設けられ、最小膜厚が５ｎｍ以上である膜厚分布を有する多結晶の絶縁膜と、前記多結晶の絶縁膜上に設けられた第２の導電膜とを具備してなることを特徴とする。   In other words, in order to achieve the above object, a semiconductor device according to the present invention includes a first conductive film and a multi-layered film having a minimum film thickness distribution of 5 nm or more provided on the first conductive film. It comprises a crystalline insulating film and a second conductive film provided on the polycrystalline insulating film.

また、本発明に係る他の半導体装置は、第１の導電膜と、前記第１の導電膜上に設けられ、最小膜厚が５ｎｍ未満、最大膜厚が５ｎｍ以上である膜厚分布を有する多結晶の絶縁膜と、前記多結晶の絶縁膜の膜厚が最小となる部分と前記第１の導電膜との間を含む、前記多結晶の絶縁膜と前記第１の導電膜との間に設けられた第１の非晶質の絶縁膜と、前記多結晶の絶縁膜上に設けられた第２の導電膜と、前記多結晶の絶縁膜の膜厚が最小となる部分と前記第２の導電膜との間を含む、前記多結晶の絶縁膜と前記第２の導電膜との間に設けられた第２の非晶質の絶縁膜とを具備してなることを特徴とする
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。 Another semiconductor device according to the present invention is provided on the first conductive film and the first conductive film, and has a film thickness distribution in which the minimum film thickness is less than 5 nm and the maximum film thickness is 5 nm or more. Between the polycrystalline insulating film and the first conductive film, including a portion between the polycrystalline insulating film and the portion where the thickness of the polycrystalline insulating film is minimum and the first conductive film A first amorphous insulating film provided on the second insulating film; a second conductive film provided on the polycrystalline insulating film; a portion where the thickness of the polycrystalline insulating film is minimized; And a second amorphous insulating film provided between the polycrystalline insulating film and the second conductive film, including between the two conductive films. The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

本発明によれば、絶縁膜中を流れるリーク電流の低減化を図った半導体装置を実現できるようになる。   According to the present invention, it is possible to realize a semiconductor device in which a leakage current flowing in an insulating film is reduced.

以下、図面を参照しながら本発明の実施形態を説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（第１の実施形態）
図１は、本発明の第１の実施形態に係るフラッシュメモリを示す断面図である。 (First embodiment)
FIG. 1 is a cross-sectional view showing a flash memory according to the first embodiment of the present invention.

図１において、１はシリコン基板を示しており、シリコン基板１の表面上にはトンネル絶縁膜２が設けられている。トンネル絶縁膜２は、例えば、熱酸化膜（ＳｉＯ2 膜）である。 In FIG. 1, reference numeral 1 denotes a silicon substrate, and a tunnel insulating film 2 is provided on the surface of the silicon substrate 1. The tunnel insulating film 2 is, for example, a thermal oxide film (SiO 2 film).

トンネル絶縁膜２上にはフローティングゲート電極（第１の導電膜）３が設けられている。フローティングゲート電極３の上方にはコントロールゲート電極（第２の導電膜）４が設けられている。フローティングゲート電極３およびコントロールゲート電極４は多結晶シリコン膜で構成されている。   A floating gate electrode (first conductive film) 3 is provided on the tunnel insulating film 2. A control gate electrode (second conductive film) 4 is provided above the floating gate electrode 3. The floating gate electrode 3 and the control gate electrode 4 are made of a polycrystalline silicon film.

フローティングゲート電極３とコントロールゲート電極４との間には、ゲート電極間絶縁膜（多結晶の絶縁膜）５が設けられている。ゲート電極間絶縁膜５は多結晶のＡｌ2 Ｏ3 膜で構成されている。シリコン基板１の表面には、ゲート部２−５を挟むように、一対のソース／ドレイン領域６，７が設けられている。 An inter-gate electrode insulating film (polycrystalline insulating film) 5 is provided between the floating gate electrode 3 and the control gate electrode 4. The inter-gate electrode insulating film 5 is composed of a polycrystalline Al 2 O 3 film. On the surface of the silicon substrate 1, a pair of source / drain regions 6 and 7 are provided so as to sandwich the gate portion 2-5.

図２は、ゲート電極間絶縁膜５の拡大図である。図２において、８は最小膜厚部分の結晶粒界を示している。図２では、結晶粒界８は一つしか示されていないが、ゲート電極間絶縁膜５中に複数の結晶粒界８が存在しても構わない。   FIG. 2 is an enlarged view of the inter-gate electrode insulating film 5. In FIG. 2, 8 indicates a crystal grain boundary in the minimum film thickness portion. In FIG. 2, only one crystal grain boundary 8 is shown, but a plurality of crystal grain boundaries 8 may exist in the inter-gate electrode insulating film 5.

ゲート電極間絶縁膜５の膜厚は一様ではなく分布を有している。本実施形態では、ゲート電極間絶縁膜５の最小膜厚Ｌ１は５ｎｍ以上である。ゲート電極間絶縁膜５の膜厚が最小となる部分は、結晶粒界８を含む部分である。また、ゲート電極間絶縁膜５中の結晶粒界は４ｎｍ以下に設定されている。以下、これらの点についてさらに説明する。   The film thickness of the inter-gate electrode insulating film 5 is not uniform and has a distribution. In the present embodiment, the minimum film thickness L1 of the inter-gate electrode insulating film 5 is 5 nm or more. The part where the film thickness of the inter-gate electrode insulating film 5 is minimum is a part including the crystal grain boundary 8. The crystal grain boundary in the inter-gate electrode insulating film 5 is set to 4 nm or less. Hereinafter, these points will be further described.

まず、本発明者等は、従来のＡｌ2 Ｏ3 膜（ゲート電極間絶縁膜）を用いたフラッシュメモリのリーク電流の増加の原因について調べた。 First, the inventors investigated the cause of an increase in leakage current of a flash memory using a conventional Al 2 O 3 film (gate electrode insulating film).

ＣＶＤプロセスにより形成された直後のＡｌ2 Ｏ3 膜は非晶質であるため、Ａｌ2 Ｏ3 膜内の原子間の結合度は弱い。そのため、Ａｌ2 Ｏ3 膜中に多くの欠陥が含まれることになる。このような大量の欠陥は、リーク電流を増加させる。このようなリーク電流の増加を抑制する方法として、アニールによりＡｌ2 Ｏ3 膜を結晶化させ、多結晶のＡｌ2 Ｏ3 膜を形成することにより、原子間の結合度を高める方法がある。 Since the Al 2 O 3 film immediately after being formed by the CVD process is amorphous, the degree of bonding between atoms in the Al 2 O 3 film is weak. Therefore, many defects are included in the Al 2 O 3 film. Such a large amount of defects increases the leakage current. Such leakage current method the increase of inhibiting, an Al 2 O 3 film is crystallized by annealing, by forming an Al 2 O 3 film of polycrystalline, there is a method of increasing the degree of coupling between atoms.

しかし、本発明者等の鋭意研究によれば、Ａｌ2 Ｏ3 膜を結晶化させると、Ａｌ2 Ｏ3 膜の膜厚が減少し、Ａｌ2 Ｏ3 膜の最小膜厚部分でトンネル電流が発生し、これがリーク電流の増加の原因であることが明らかになった。そして、リーク電流の原因となるリーク電流密度の膜厚依存性は、図３に示すように、膜厚５ｎｍ未満でリーク電流密度が急激に増加することが明らかになった。 However, according to the intensive studies of the present inventors, and crystallized an Al 2 O 3 film, the thickness of the Al 2 O 3 film is decreased, the tunnel current with a minimum thickness portion of the Al 2 O 3 film It was revealed that this was the cause of the increase in leakage current. As shown in FIG. 3, the film thickness dependence of the leakage current density causing the leakage current was found to increase rapidly when the film thickness was less than 5 nm.

さらに、本発明者等の鋭意研究によれば、図４に示すように、Ａｌ2 Ｏ3 膜の最小膜厚は、Ａｌ2 Ｏ3 膜中の結晶粒界により制御できることが明らかになった。図４は、Ａｌ2 Ｏ3 膜の最小膜厚の結晶粒界依存性を示している。Ａｌ2 Ｏ3 膜の平均膜厚は７ｎｍである。図４から結晶粒径を４ｎｍ以下に設定することにより、最小膜厚を５ｎｍ以上にできることが分かる。結晶粒径を４ｎｍ以下にするには、Ａｌ2 Ｏ3 膜のアニール温度などを制御することで実現できる。 Furthermore, according to the intensive studies of the present inventors, as shown in FIG. 4, the minimum thickness of the Al 2 O 3 film, revealed it can be controlled by the crystal grain boundaries in the Al 2 O 3 film. FIG. 4 shows the grain boundary dependence of the minimum film thickness of the Al 2 O 3 film. The average film thickness of the Al 2 O 3 film is 7 nm. FIG. 4 shows that the minimum film thickness can be made 5 nm or more by setting the crystal grain size to 4 nm or less. The crystal grain size can be reduced to 4 nm or less by controlling the annealing temperature of the Al 2 O 3 film.

本実施形態のフラッシュメモリの製造方法は、Ａｌ2 Ｏ3 膜のアニール条件を除いて、基本的には、従来のフラッシュメモリの製造方法と同様である。 The manufacturing method of the flash memory according to the present embodiment is basically the same as the manufacturing method of the conventional flash memory except for the annealing conditions for the Al 2 O 3 film.

本実施形態のフラッシュメモリの製造方法を簡単に説明すると、まず、図５に示すように、シリコン基板１の表面にトンネル絶縁膜２が熱酸化により形成される。   The manufacturing method of the flash memory according to the present embodiment will be briefly described. First, as shown in FIG. 5, the tunnel insulating film 2 is formed on the surface of the silicon substrate 1 by thermal oxidation.

次に、図６に示すように、ＣＶＤプロセスにより、フローティングゲート電極となる第１の多結晶シリコン膜３、ゲート電極間絶縁膜となる非晶質のＡｌ2 Ｏ3 膜５およびコントロールゲート電極となる第２の多結晶シリコン膜４がトンネル絶縁膜２上に順次堆積される。 Next, as shown in FIG. 6, the first polycrystalline silicon film 3 to be a floating gate electrode, the amorphous Al 2 O 3 film 5 to be an inter-gate electrode insulating film, and the control gate electrode are formed by a CVD process. A second polycrystalline silicon film 4 is sequentially deposited on the tunnel insulating film 2.

次に、図７に示すように、フォトリソグラフィおよびＲＩＥプロセスにより、第１の多結晶シリコン膜３、非晶質のＡｌ2 Ｏ3 膜５、第２の多結晶シリコン膜４が加工され、フローティングゲート電極３、ゲート電極間絶縁膜５およびコントロールゲート電極４が形成される。 Next, as shown in FIG. 7, the first polycrystalline silicon film 3, the amorphous Al 2 O 3 film 5, and the second polycrystalline silicon film 4 are processed and floated by photolithography and RIE processes. A gate electrode 3, an inter-gate electrode insulating film 5, and a control gate electrode 4 are formed.

次に、ゲート電極間絶縁膜（非晶質のＡｌ2 Ｏ3 膜）５の改善のために、アニールが行われる。このアニールにより、図８に示すように、ゲート電極間絶縁膜５の膜厚は減少するが最小膜厚Ｌ１は５ｎｍ以上である。 Next, annealing is performed to improve the inter-gate electrode insulating film (amorphous Al 2 O 3 film) 5. By this annealing, as shown in FIG. 8, the film thickness of the inter-gate electrode insulating film 5 is reduced, but the minimum film thickness L1 is 5 nm or more.

その後、周知のイオン注入およびアニールにより、ソース／ドレイン領域６，７が形成され、図１に示したフラッシュメモリが得られる。   Thereafter, source / drain regions 6 and 7 are formed by known ion implantation and annealing, and the flash memory shown in FIG. 1 is obtained.

本実施形態のフラッシュメモリの製造工程数は、従来のフラッシュメモリの製造工程数と同じである。したがって、本実施形態によれば、製造工程数の増加を招かずに、リーク電流の低減化が図れたフラッシュメモリを実現できるようになる。   The number of manufacturing processes of the flash memory of this embodiment is the same as the number of manufacturing processes of the conventional flash memory. Therefore, according to the present embodiment, it is possible to realize a flash memory capable of reducing the leakage current without increasing the number of manufacturing steps.

（第２の実施形態）
図９は、本発明の第２の実施形態に係るフラッシュメモリの要部を示す断面図である。図９は第１の実施形態の図２に相当する断面図である。なお、以下の図において、既出の図と対応する部分には既出の図と同一符号を付してあり、詳細な説明は省略する。 (Second Embodiment)
FIG. 9 is a cross-sectional view showing a main part of a flash memory according to the second embodiment of the present invention. FIG. 9 is a cross-sectional view corresponding to FIG. 2 of the first embodiment. In the following drawings, the same reference numerals as those in the previous drawings are assigned to portions corresponding to those in the previous drawings, and detailed description thereof is omitted.

本実施形態のフラッシュメモリは、第１の実施形態のフラッシュメモリには無い、ゲート電極間絶縁膜５とフローティングゲート電極３との間に設けられた第１の非晶質のシリコン窒化膜９と、ゲート電極間絶縁膜５とコントロールゲート電極４との間に設けられた第２の非晶質のシリコン窒化膜１０とをさらに備えていることにある。言い換えれば、ゲート電極間絶縁膜５が多結晶の絶縁膜と非晶質の絶縁膜との多層構造になっている。   The flash memory according to the present embodiment includes a first amorphous silicon nitride film 9 provided between the inter-gate electrode insulating film 5 and the floating gate electrode 3, which is not included in the flash memory according to the first embodiment. The semiconductor device further includes a second amorphous silicon nitride film 10 provided between the gate electrode insulating film 5 and the control gate electrode 4. In other words, the inter-gate electrode insulating film 5 has a multilayer structure of a polycrystalline insulating film and an amorphous insulating film.

ゲート電極間絶縁膜５の膜厚が最小になっている膜厚減少部１１，１２内はシリコン窒化膜９，１０によって埋め込まれている。ゲート電極間絶縁膜５の最大膜厚Ｌ２は５ｎｍ以上である。ゲート電極間絶縁膜５の最小膜厚Ｌ１は第１の実施形態とは異なり、５ｎｍ未満である。   The film thickness decreasing portions 11 and 12 where the film thickness of the inter-gate electrode insulating film 5 is minimized are filled with silicon nitride films 9 and 10. The maximum film thickness L2 of the inter-gate electrode insulating film 5 is 5 nm or more. Unlike the first embodiment, the minimum film thickness L1 of the inter-gate electrode insulating film 5 is less than 5 nm.

ここで、シリコン窒化膜９，１０は高品質の非晶質のシリコン窒化膜である。高品質の非晶質のシリコン窒化膜とは、成膜直後の非晶質のシリコン窒化膜をアニールして得られた欠陥数が少ない非晶質のシリコン窒化膜のことである。シリコン窒化膜９，１０は非晶質なので抵抗が高く、膜厚減少部１１，１２内でのリーク電流の増加を効果的に抑制できる。また、シリコン窒化膜９，１０は高品質なので、シリコン窒化膜９，１０自身にはリーク電流はほとんど発生しない。   Here, the silicon nitride films 9 and 10 are high-quality amorphous silicon nitride films. A high-quality amorphous silicon nitride film is an amorphous silicon nitride film with a small number of defects obtained by annealing an amorphous silicon nitride film immediately after film formation. Since the silicon nitride films 9 and 10 are amorphous, the resistance is high, and an increase in leakage current in the film thickness reduction portions 11 and 12 can be effectively suppressed. Further, since the silicon nitride films 9 and 10 are of high quality, almost no leakage current is generated in the silicon nitride films 9 and 10 themselves.

したがって、ゲート電極間絶縁膜５の最小膜厚Ｌ１が５ｎｍ未満であっても、膜厚が最小になっている膜厚減少部１１，１２内に、高品質の非晶質のシリコン窒化膜９，１０が埋め込まれているので、リーク電流パスが存在しなくなり、そして、ゲート電極間絶縁膜５の最大膜厚Ｌ２は５ｎｍ以上であることから、リーク電流の増加は効果的に抑制される。すなわち、本実施形態によれば、リーク電流の低減化が図れたフラッシュメモリを実現できるようになる。   Therefore, even if the minimum film thickness L1 of the gate electrode insulating film 5 is less than 5 nm, the high-quality amorphous silicon nitride film 9 is present in the film thickness decreasing portions 11 and 12 where the film thickness is minimum. , 10 are embedded, the leakage current path does not exist, and the maximum film thickness L2 of the inter-gate insulating film 5 is 5 nm or more, so that an increase in leakage current is effectively suppressed. That is, according to the present embodiment, a flash memory in which leakage current can be reduced can be realized.

フローティングゲート電極３上の構造の形成方法は以下の通りである。   A method for forming the structure on the floating gate electrode 3 is as follows.

まず、フローティングゲート電極３となる第１の多結晶シリコン膜上に、第１の非晶質のシリコン窒化膜９、ゲート電極間絶縁膜５となる非晶質のＡｌ2 Ｏ3 膜、第２の非晶質のシリコン窒化膜１０がＣＶＤプロセスにより順次堆積される。 First, the first amorphous silicon nitride film 9, the amorphous Al 2 O 3 film to be the inter-gate electrode insulating film 5, the second amorphous silicon film 9 on the first polycrystalline silicon film to be the floating gate electrode 3, Amorphous silicon nitride films 10 are sequentially deposited by a CVD process.

次に、第２の非晶質のシリコン窒化膜１０上にコントロールゲート電極４となる第２の多結晶シリコン膜が堆積される。   Next, a second polycrystalline silicon film to be the control gate electrode 4 is deposited on the second amorphous silicon nitride film 10.

次に、フォトリソグラフィおよびＲＩＥプロセスにより、第１の多結晶シリコン膜、第１の非晶質のシリコン窒化膜９、非晶質のＡｌ2 Ｏ3 膜、第２の非晶質のシリコン窒化膜１０および第２の多結晶シリコン膜が加工され、第１の多結晶シリコン膜からなるフローティングゲート電極３、第１の非晶質のシリコン窒化膜９、非晶質のＡｌ2 Ｏ3 膜からなるゲート電極間絶縁膜５、第２の非晶質のシリコン窒化膜１０および第２の多結晶シリコン膜からなるコントロールゲート電極４が得られる。 Next, the first polycrystalline silicon film, the first amorphous silicon nitride film 9, the amorphous Al 2 O 3 film, and the second amorphous silicon nitride film are formed by photolithography and RIE processes. 10 and the second polycrystalline silicon film are processed to form a floating gate electrode 3 made of the first polycrystalline silicon film, a first amorphous silicon nitride film 9, and an amorphous Al 2 O 3 film. A control gate electrode 4 comprising the inter-gate electrode insulating film 5, the second amorphous silicon nitride film 10 and the second polycrystalline silicon film is obtained.

次に、ゲート電極間絶縁膜（非晶質のＡｌ2 Ｏ3 膜）５の膜質を改善するために、アニールが行われる。このアニールにより、ゲート電極間絶縁膜５の膜厚は減少するが、最小膜厚Ｌ１が５ｎｍ未満、最大膜厚Ｌ２が５ｎｍ以上である。 Next, annealing is performed to improve the film quality of the inter-gate electrode insulating film (amorphous Al 2 O 3 film) 5. Although the film thickness of the inter-gate electrode insulating film 5 is reduced by this annealing, the minimum film thickness L1 is less than 5 nm and the maximum film thickness L2 is 5 nm or more.

本実施形態のフラッシュメモリの製造工程数は、従来のフラッシュメモリの製造工程数と同じである。したがって、本実施形態によれば、製造工程数の増加を招かずに、リーク電流の低減化が図れたフラッシュメモリを実現できるようになる。   The number of manufacturing processes of the flash memory of this embodiment is the same as the number of manufacturing processes of the conventional flash memory. Therefore, according to the present embodiment, it is possible to realize a flash memory capable of reducing the leakage current without increasing the number of manufacturing steps.

図１０に、本実施形態のフラッシュメモリの変形例を示す。この変形例のフラッシュメモリでは、第１および第２の非晶質のシリコン窒化膜９，１０が、膜厚が最小になっている膜厚減少部１１，１２内に選択的に設けられている。このような第１および第２の非晶質のシリコン窒化膜９，１０は、第１の多結晶シリコン膜（フローティングゲート電極）の堆積後、窒素（Ｎ2 ）雰囲気中でのアニール工程、Ａｌ2 Ｏ3 膜（ゲート電極間絶縁膜）の堆積工程、ＮＨ3 雰囲気中でのアニール工程を行うことで実現できる。 FIG. 10 shows a modification of the flash memory of this embodiment. In the flash memory of this modification, the first and second amorphous silicon nitride films 9 and 10 are selectively provided in the film thickness decreasing portions 11 and 12 where the film thickness is minimized. . The first and second amorphous silicon nitride films 9 and 10 are formed by depositing the first polycrystalline silicon film (floating gate electrode) and then annealing in a nitrogen (N 2 ) atmosphere, Al This can be realized by performing a deposition process of 2 O 3 film (insulating film between gate electrodes) and an annealing process in an NH 3 atmosphere.

なお、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では、高誘電体膜として多結晶のＡｌ2 Ｏ3 膜を用いた場合について説明したが、多結晶のＨｆＯ2 膜、多結晶のＴａ2 Ｏ5 膜、多結晶のＺｒＯ2 膜等の他の高誘電体膜を用いても構わない。 The present invention is not limited to the above embodiment. For example, in the above embodiment, the case where a polycrystalline Al 2 O 3 film is used as the high dielectric film has been described. However, a polycrystalline HfO 2 film, a polycrystalline Ta 2 O 5 film, and a polycrystalline ZrO 2 film are used. Other high dielectric films such as a film may be used.

また、上記実施形態では、膜厚が最小になっている膜厚減少部１１，１２内を非晶質のシリコン窒化膜９，１０で埋め込む場合について説明したが、非晶質のＳｉＯ2 膜、非晶質のＳｉＯＮ膜（シリコン、酸素および窒素を含む絶縁膜）等の他の絶縁膜を用いても構わない。上記非晶質のＳｉＯ2 膜およびＳｉＯＮ膜中の欠陥数もアニールにより十分に少なくできる。 Further, in the above-described embodiment, the case where the film thickness reducing portions 11 and 12 having the minimum film thickness are filled with the amorphous silicon nitride films 9 and 10 has been described. However, the amorphous SiO 2 film, Other insulating films such as an amorphous SiON film (insulating film containing silicon, oxygen, and nitrogen) may be used. The number of defects in the amorphous SiO 2 film and SiON film can be sufficiently reduced by annealing.

また、フローティングゲート電極およびコントロールゲート電極として多結晶シリコン膜を用いたが、ＴｉＮ膜、Ｗ膜等の導電膜（高融点金属を含む導電膜）を用いても構わない。   Further, although the polycrystalline silicon film is used as the floating gate electrode and the control gate electrode, a conductive film (conductive film containing a refractory metal) such as a TiN film or a W film may be used.

また、上実施形態では、本発明をフラッシュメモリのゲート電極間絶縁膜に適用した場合について説明したが、キャパシタの絶縁膜等の他の素子の絶縁膜に適用できる。   Moreover, although the case where this invention was applied to the insulating film between gate electrodes of flash memory was demonstrated in the above embodiment, it is applicable to the insulating film of other elements, such as an insulating film of a capacitor.

さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。   Furthermore, the present invention is not limited to the above-described embodiment as it is, and can be embodied by modifying the constituent elements without departing from the scope of the invention in the implementation stage. In addition, various inventions can be formed by appropriately combining a plurality of components disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, constituent elements over different embodiments may be appropriately combined.

その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。   In addition, various modifications can be made without departing from the scope of the present invention.

本発明の第１の実施形態に係るフラッシュメモリを示す断面図。1 is a cross-sectional view showing a flash memory according to a first embodiment of the present invention. 本実施形態のゲート電極間絶縁膜の拡大図。The enlarged view of the insulating film between gate electrodes of this embodiment. リーク電流の膜厚依存性を示す特性図。The characteristic view which shows the film thickness dependence of leakage current. Ａｌ2 Ｏ3 膜の最小膜厚の結晶粒界依存性を示す特性図。The Al 2 O 3 film minimum film characteristic diagram showing the crystal grain boundaries dependence of thick. 第１の実施形態に係るフラッシュメモリの製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the flash memory which concerns on 1st Embodiment. 図５に続く第１の実施形態に係るフラッシュメモリの製造方法を示す断面図。FIG. 6 is a cross-sectional view showing the method for manufacturing the flash memory according to the first embodiment following FIG. 5. 図６に続く第１の実施形態に係るフラッシュメモリの製造方法を示す断面図。FIG. 7 is a cross-sectional view showing the method for manufacturing the flash memory according to the first embodiment following FIG. 6. 図７に続く第１の実施形態に係るフラッシュメモリの製造方法を示す断面図。FIG. 8 is a cross-sectional view showing the method for manufacturing the flash memory according to the first embodiment following FIG. 7. 本発明の第２の実施形態に係るフラッシュメモリの要部を示す断面図。Sectional drawing which shows the principal part of the flash memory which concerns on the 2nd Embodiment of this invention. 第２の実施形態のフラッシュメモリの変形例を示す断面図。Sectional drawing which shows the modification of the flash memory of 2nd Embodiment.

符号の説明Explanation of symbols

１…シリコン基板、２…トンネル絶縁膜、３…フローティングゲート電極（第１の導電膜）、４…コントロールゲート電極（第２の導電膜）、５…ゲート電極間絶縁膜（多結晶の絶縁膜）、６，７…ソース／ドレイン領域、８…結晶粒界、９…第１の非晶質のシリコン窒化膜（第１の非晶質の絶縁膜）、１０…第２の非晶質のシリコン窒化膜、１１，１２…膜厚減少部。   DESCRIPTION OF SYMBOLS 1 ... Silicon substrate, 2 ... Tunnel insulating film, 3 ... Floating gate electrode (1st electrically conductive film), 4 ... Control gate electrode (2nd electrically conductive film), 5 ... Inter-gate electrode insulating film (polycrystalline insulating film) ), 6, 7 ... source / drain regions, 8 ... crystal grain boundaries, 9 ... first amorphous silicon nitride film (first amorphous insulating film), 10 ... second amorphous Silicon nitride film, 11, 12,.

Claims (8)

第１の導電膜と、
前記第１の導電膜上に設けられ、最小膜厚が５ｎｍ以上である膜厚分布を有する多結晶の絶縁膜と、
前記多結晶の絶縁膜上に設けられた第２の導電膜と
を具備してなることを特徴とする半導体装置。 A first conductive film;
A polycrystalline insulating film provided on the first conductive film and having a film thickness distribution having a minimum film thickness of 5 nm or more;
A semiconductor device comprising: a second conductive film provided on the polycrystalline insulating film. 前記多結晶の絶縁膜の結晶粒径は４ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein a crystal grain size of the polycrystalline insulating film is 4 nm or less. 第１の導電膜と、
前記第１の導電膜上に設けられ、最小膜厚が５ｎｍ未満、最大膜厚が５ｎｍ以上である膜厚分布を有する多結晶の絶縁膜と、
前記多結晶の絶縁膜の膜厚が最小となる部分と前記第１の導電膜との間を含む、前記多結晶の絶縁膜と前記第１の導電膜との間に設けられた第１の非晶質の絶縁膜と、
前記多結晶の絶縁膜上に設けられた第２の導電膜と、
前記多結晶の絶縁膜の膜厚が最小となる部分と前記第２の導電膜との間を含む、前記多結晶の絶縁膜と前記第２の導電膜との間に設けられた第２の非晶質の絶縁膜と
を具備してなることを特徴とする半導体装置。 A first conductive film;
A polycrystalline insulating film provided on the first conductive film and having a film thickness distribution having a minimum film thickness of less than 5 nm and a maximum film thickness of 5 nm or more;
A first layer provided between the polycrystalline insulating film and the first conductive film, including a portion between the first conductive film and a portion where the thickness of the polycrystalline insulating film is minimum. An amorphous insulating film;
A second conductive film provided on the polycrystalline insulating film;
A second layer provided between the polycrystalline insulating film and the second conductive film, including a portion between the second conductive film and a portion where the thickness of the polycrystalline insulating film is minimized. A semiconductor device comprising: an amorphous insulating film. 前記非晶質の絶縁膜は、非晶質のシリコン窒化膜、非晶質のシリコン酸化膜、または、シリコン、酸素および窒素を含む非晶質の絶縁膜であることを特徴とする請求項３に記載の半導体装置。 4. The amorphous insulating film is an amorphous silicon nitride film, an amorphous silicon oxide film, or an amorphous insulating film containing silicon, oxygen, and nitrogen. A semiconductor device according to 1. 前記多結晶の絶縁膜の膜厚が最小となる部分は、結晶粒界を含む部分であることを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。 5. The semiconductor device according to claim 1, wherein the portion where the thickness of the polycrystalline insulating film is minimum is a portion including a crystal grain boundary. 前記第１および第２の導電膜は、シリコン膜または高融点金属を含む膜であることを特徴とする請求項１ないし５のいずれか１項に記載の半導体装置。 6. The semiconductor device according to claim 1, wherein the first and second conductive films are a silicon film or a film containing a refractory metal. 前記多結晶の絶縁膜は、多結晶のＡｌ2 Ｏ3 膜、ＨｆＯ2 膜、Ｔａ2 Ｏ5 膜またはＺｒＯ2 膜であることを特徴とする請求項１ないし６のいずれか１項に記載の半導体装置。 7. The polycrystalline insulating film according to claim 1, wherein the polycrystalline insulating film is a polycrystalline Al 2 O 3 film, an HfO 2 film, a Ta 2 O 5 film, or a ZrO 2 film. Semiconductor device. 前記第１の導電膜はフローティングゲート電極、前記第２の導電膜はコントロールゲート電極、前記多結晶の絶縁膜は前記フローティングゲート電極と前記コントロールゲート電極との間に設けられたゲート電極間絶縁膜であることを特徴とする請求項１ないし７のいずれか１項に記載の半導体装置。 The first conductive film is a floating gate electrode, the second conductive film is a control gate electrode, and the polycrystalline insulating film is an inter-gate electrode insulating film provided between the floating gate electrode and the control gate electrode The semiconductor device according to claim 1, wherein the semiconductor device is a semiconductor device.
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