JP2006227777A5 - - Google Patents

Claims (16)

1. 命令コードを実行可能な中央処理装置と、
   暗号化された命令コードを保持可能な命令キャッシュと、
   上記中央処理装置と上記命令キャッシュとの間に配置され、上記暗号化された命令コードを、上記命令キャッシュを介して取り込み、それを復号化して上記中央処理装置に供給するための命令コード復号化論理と、を含んで成るデータ処理装置。
2. 上記命令コード復号化論理は、上記暗号化された命令コードをパイプライン処理によって順次復号化する請求項１記載のデータ処理装置。
3. 上記中央処理装置は、分岐先命令アドレスに対応して、分岐先命令コードの復号化後の命令を、上記分岐命令アドレスに関連付けて保持可能な信号変換バッファを含み、上記信号変換バッファ内に分岐先アドレスに対応する分岐先命令コードが存在する場合には、それを読み出して実行する請求項２記載のデータ処理装置。
4. 上記中央処理装置は、命令フェッチアドレスをキーとして当該命令の分岐先アドレスを出力可能な動的分岐予測機構としての分岐先アドレスバッファを備え、上記分岐先アドレスバッファを介して投機的に命令フェッチを実行する請求項２記載のデータ処理装置。
5. マイクロコンピュータとして一つの半導体基板に形成された請求項３又は４記載のデータ処理装置。
6. 命令を実行する中央処理装置と、
   バスに接続される命令キャッシュメモリとを有し、
   上記中央処理装置は、上記命令キャッシュメモリから読み出された暗号化された命令を復号化する第１の復号化回路と、上記第１の復号化回路で復号化された命令をデコードする命令デコード回路と、上記命令デコード回路のデコード結果に応じて読み出された暗号化されたデータを復号化する第２の復号化回路とを有するデータ処理装置。
7. 上記中央処理装置は、上記暗号化されたデータを格納するためのデータキャッシュメモリを有し、
   上記命令デコード回路のデコード結果に応じて、暗号化されたデータが上記第２の復号化回路へ供給される請求項６記載のデータ処理装置。
8. 上記中央処理装置は、上記命令デコード回路のデコード結果に応じてデータを暗号化し、上記バスへ供給する暗号化回路を有する請求項６又は７記載のデータ処理装置。
9. 上記中央処理装置は、複数の命令をパイプライン処理で実行することが可能で、
   上記パイプライン処理は、命令フェッチステージ、命令デコードステージ、演算実行ステージ、ライトバックステージとを有し、
   上記命令フェッチステージの次に上記第１の復号化回路による復号化処理が行われ、
   上記演算実行ステージの次に上記第２の復号化回路による復号化処理が行われる請求項６乃至８の何れか１項に記載のデータ処理装置。
10. 上記第１の復号化回路は、複数の暗号化された命令を並行して復号化処理可能である請求項７乃至９の何れか１項に記載のデータ処理装置。
11. 上記バスに接続され、上記中央処理装置で実行されるための暗号化された命令を格納するメモリを有し、
    上記キャッシュメモリは、上記バスを介してメモリから暗号化された命令を供給され、
    上記暗号化回路は、暗号化されたデータをバスを介して上記メモリに格納する請求項８記載のデータ処理装置。
12. 上記中央処理装置によって実行される命令は、コプロセッサによって暗号化され、上記メモリに格納される請求項７乃至１０の何れか１項に記載のデータ処理装置。
13. 暗号化された命令を実行する中央処理装置と、
    上記中央処理装置に供給される暗号化された命令を格納する命令キャッシュメモリと
    上記中央処理装置で実行するための暗号化されたオペランドデータを格納するオペランドキャッシュメモリとを有し、
    上記中央処理装置は、暗号化された命令を復号化するための第１の復号化回路と、暗号化されたオペランドデータを復号化するための第２の復号化回路とを有するデータ処理装置。
14. さらに、上記中央処理装置の命令実行によって所定のレジスタから読み出されたデータを暗号化するための暗号化回路を有し、
    上記暗号化回路によって暗号化されたデータをメモリに格納する請求項１２記載のデータ処理装置。
15. 上記中央処理装置は、上記第１の復号化回路によって復号化された命令を実行する請求項１３記載のデータ処理装置。
16. さらに、命令キャッシュメモリに格納する為の暗号化された命令を保持可能なメモリを有し、
    上記中央処理装置は、命令実行に伴い生成されたデータを暗号化して上記メモリに書き込むことが可能である請求項１３記載のデータ処理装置。