JP2006223032A

JP2006223032A - Switching device

Info

Publication number: JP2006223032A
Application number: JP2005032594A
Authority: JP
Inventors: Hajime Kawaguchi; 肇川口; Akira Fukuda; 晃福田
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2005-02-09
Filing date: 2005-02-09
Publication date: 2006-08-24

Abstract

<P>PROBLEM TO BE SOLVED: To suppress an overcurrent flowing to each semiconductor switching element at the abnormal operation of a gate driving circuit in the case that one or more pairs of normally-on semiconductor switching elements are connected in series between a high voltage side and a low voltage side. <P>SOLUTION: In the case that normally-on (depression-type) semiconductor switching elements 15a-15c on a high arm side and normally-on semiconductor switching elements 17a-17c on a lower arm side are connected in series, each gate of each semiconductor switching element 15a-15c and 17a-17c is connected to the negative side of a power source B via resistors 19a-19c and 21a-21c. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、電源の高圧側と低圧側との間に少なくとも一対のノーマリ・オンの半導体スイッチング素子が直列に接続されてなるスイッチング装置に関するものである。 The present invention relates to a switching device in which at least a pair of normally-on semiconductor switching elements are connected in series between a high voltage side and a low voltage side of a power supply.

近年、環境意識の高まりからガソリンエンジンとモータの双方を動力源として用いるハイブリッド自動車（ＨＥＶ）が注目されている。これらのＨＥＶをはじめとして電気自動車においてもモータを駆動するためにインバータ装置が用いられている。 In recent years, attention has been paid to a hybrid vehicle (HEV) using both a gasoline engine and a motor as power sources due to an increase in environmental awareness. Inverters are used to drive motors in electric vehicles including these HEVs.

図３は一般的なインバータ装置１を示すブロック図である。この図３に示したインバータ装置１は、車両走行用の三相交流電動機であるモータ２を駆動する三相インバータであって、例えばＮチャネルのパワーＭＯＳＦＥＴ（Ｎ−ＭＯＳ）が使用された６つの半導体スイッチング素子３ａ〜３ｃ，４ａ〜４ｃを有するスイッチング装置として構成されている。 FIG. 3 is a block diagram showing a general inverter device 1. The inverter device 1 shown in FIG. 3 is a three-phase inverter that drives a motor 2 that is a three-phase AC motor for running a vehicle. For example, six inverter devices using N-channel power MOSFETs (N-MOS) are used. The switching device includes semiconductor switching elements 3a to 3c and 4a to 4c.

ハイアーム側半導体スイッチング素子３ａ，３ｂ，３ｃのドレインは電源Ｂのプラス（＋）側に共に接続され、同じくその各ソースはそれぞれ同相のローアーム側半導体スイッチング素子４ａ，４ｂ，４ｃの各ドレインに接続されている。また、ローアーム側半導体スイッチング素子４ａ，４ｂ，４ｃのソースは共に電源Ｂのマイナス（−）側に接続されている。そして、ハイアーム側半導体スイッチング素子３ａ，３ｂ，３ｃの各ソースとローアーム側半導体スイッチング素子４ａ，４ｂ，４ｃの各ドレインとの接続点の電圧が、モータ２のＵ相、Ｖ相及びＷ相の各相に接続される。 The drains of the high arm side semiconductor switching elements 3a, 3b, 3c are connected together to the plus (+) side of the power source B, and their sources are also connected to the drains of the in-phase low arm side semiconductor switching elements 4a, 4b, 4c, respectively. ing. The sources of the low arm side semiconductor switching elements 4a, 4b, and 4c are all connected to the negative (−) side of the power source B. The voltages at the connection points of the sources of the high arm side semiconductor switching elements 3a, 3b, 3c and the drains of the low arm side semiconductor switching elements 4a, 4b, 4c are the U phase, V phase, and W phase of the motor 2, respectively. Connected to the phase.

そして、これらの各半導体スイッチング素子３ａ〜３ｃ，４ａ〜４ｃは、ゲート駆動回路５からそれぞれのゲート端子に与えられる制御信号に応じたタイミングでオンオフする。 The semiconductor switching elements 3a to 3c and 4a to 4c are turned on and off at a timing corresponding to a control signal given from the gate drive circuit 5 to each gate terminal.

尚、各半導体スイッチング素子３ａ，３ｂ，３ｃ，４ａ，４ｂ，４ｃとしては、一般的なインバータで使用されているものであれば図３のようなパワーＭＯＳＦＥＴに限られず、パワー接合トランジスタまたはＩＧＢＴなどの他の半導体スイッチング素子が使用されることもある。 Each semiconductor switching element 3a, 3b, 3c, 4a, 4b, 4c is not limited to the power MOSFET as shown in FIG. 3 as long as it is used in a general inverter, but is a power junction transistor or IGBT. Other semiconductor switching elements may be used.

近年、インバータ装置１に用いられる半導体スイッチング素子３ａ，３ｂ，３ｃ，４ａ，４ｂ，４ｃとして、大電流及び高耐圧を可能にする化合物半導体デバイスが多く開発されており、ノーマリ・オン（ディプレッション型）の半導体デバイスが開発されている。 In recent years, as semiconductor switching elements 3a, 3b, 3c, 4a, 4b, and 4c used in the inverter device 1, many compound semiconductor devices capable of large current and high withstand voltage have been developed, and normally on (depletion type). Semiconductor devices have been developed.

このノーマリ・オンの半導体デバイスは、ノーマリ・オフの半導体デバイスと異なり、ゲート電圧を印加しないときにおいてもドレイン電流が流れる。 Unlike the normally-off semiconductor device, a drain current flows even when a gate voltage is not applied to this normally-on semiconductor device.

ノーマリ・オンの半導体デバイスは、製造が比較的容易であることから、この半導体デバイスを用いてインバータ装置１を構成することは非常に有意義である。 Since normally-on semiconductor devices are relatively easy to manufacture, it is very meaningful to configure the inverter device 1 using this semiconductor device.

ここで、図４はノーマリ・オフのＮ−ＭＯＳのゲート・ソース間電圧Ｖ_GSとドレイン電流Ｉ_Dとの関係を示す図、図５はノーマリ・オンのＮ−ＭＯＳのゲート・ソース間電圧Ｖ_GSとドレイン電流Ｉ_Dとの関係を示す図をそれぞれ示している。 4 is a diagram showing the relationship between the gate-source voltage V _GS of the normally-off N-MOS and the drain current _ID, and FIG. 5 is the gate-source voltage V of the normally-on N-MOS. _The figure which shows the relationship between _GS and drain current _ID is shown, respectively.

ノーマリ・オフの半導体デバイス（半導体スイッチング素子３ａ，３ｂ，３ｃ，４ａ，４ｂ，４ｃ）では、図４に示すように、ゲート電圧が印加されていないときにはチャネルが形成されず、ドレイン電流Ｉ_Dが流れない。したがって、ゲート駆動回路５になんらかの異常が発生した場合であっても、ドレイン電流Ｉ_Dが流れ続けることはない。 In a normally-off semiconductor device (semiconductor switching elements 3a, 3b, 3c, 4a, 4b, 4c), as shown in FIG. 4, when no gate voltage is applied, no channel is formed, and the drain current I _D is Not flowing. Therefore, even if some abnormality occurs in the gate drive circuit 5, the drain current _ID does not continue to flow.

一方、ノーマリ・オンの半導体デバイスは、図５の如く、ゲート電圧が印加されていない（即ちゼロである）ときに、チャネルが存在するためドレイン電流Ｉ_DSSが流れる。この場合において、ノーマリ・オンの半導体スイッチング素子３ａ，３ｂ，３ｃ，４ａ，４ｂ，４ｃにマイナスのゲート電圧Ｖｐを印加してオフにしなければならないときに、何らかの事情でゲート駆動回路５に異常が発生してゲート・ソース間電圧Ｖ_GSが０となってしまった場合には、半導体スイッチング素子３ａ，３ｂ，３ｃ，４ａ，４ｂ，４ｃにドレイン電流Ｉ_DSSが流れ続けて過電流が発生してしまう。 On the other hand, in a normally-on semiconductor device, as shown in FIG. 5, when a gate voltage is not applied (that is, zero), a drain current I _DSS flows because a channel exists. In this case, when the negative gate voltage Vp must be applied to the normally-on semiconductor switching elements 3a, 3b, 3c, 4a, 4b, and 4c to turn them off, there is an abnormality in the gate drive circuit 5 for some reason. If the gate-source voltage V _GS is 0, the drain current I _DSS continues to flow through the semiconductor switching elements 3a, 3b, 3c, 4a, 4b, and 4c. End up.

ところが、従来、半導体スイッチング素子３ａ，３ｂ，３ｃ，４ａ，４ｂ，４ｃとしてノーマリ・オンの半導体デバイスを使用する場合に、過電流についての対策がなされていなかった。このため、図３の構成においてゲート駆動回路５に異常が起きた場合、半導体スイッチング素子３ａ，３ｂ，３ｃ，４ａ，４ｂ，４ｃに過電流が流れ続け、最悪の場合には、その自己発熱により半導体スイッチング素子３ａ，３ｂ，３ｃ，４ａ，４ｂ，４ｃが破壊されるおそれがあった。 However, conventionally, when a normally-on semiconductor device is used as the semiconductor switching elements 3a, 3b, 3c, 4a, 4b, and 4c, no countermeasure against overcurrent has been taken. For this reason, when an abnormality occurs in the gate drive circuit 5 in the configuration of FIG. 3, overcurrent continues to flow through the semiconductor switching elements 3a, 3b, 3c, 4a, 4b, and 4c. The semiconductor switching elements 3a, 3b, 3c, 4a, 4b, 4c may be destroyed.

そこで、本発明の課題は、ゲート駆動回路の異常動作時に半導体スイッチング素子に流れる過電流を容易に抑制することができるスイッチング装置を提供することにある。 Therefore, an object of the present invention is to provide a switching device that can easily suppress an overcurrent flowing through a semiconductor switching element during an abnormal operation of a gate drive circuit.

上記課題を解決すべく、請求項１に記載の発明は、電源の高圧側と低圧側との間に直列に接続されて、入力側の駆動回路からの信号に応じてオンオフする少なくとも一対のノーマリ・オンの半導体スイッチング素子と、前記各半導体スイッチング素子の入力側に接続されて前記駆動回路の異常時の当該各半導体スイッチング素子のオン動作を防止する抵抗とを備えるものである。 In order to solve the above-mentioned problem, the invention described in claim 1 is at least a pair of normally connected in series between a high voltage side and a low voltage side of a power supply and turned on / off in response to a signal from a drive circuit on the input side. A semiconductor switching element that is turned on, and a resistor that is connected to the input side of each semiconductor switching element and that prevents the semiconductor switching element from turning on when the drive circuit is abnormal.

請求項２に記載の発明は、請求項１に記載のスイッチング装置であって、前記抵抗と前記半導体スイッチング素子との接続点と前記駆動回路との間に接続されるコンデンサをさらに備えるものである。 The invention according to claim 2 is the switching device according to claim 1, further comprising a capacitor connected between a connection point of the resistor and the semiconductor switching element and the drive circuit. .

請求項３に記載の発明は、請求項１または請求項２に記載のスイッチング装置であって、高圧側の前記半導体スイッチング素子と低圧側の前記半導体スイッチング素子との接続点が負荷に接続されるものである。 The invention according to claim 3 is the switching device according to claim 1 or 2, wherein a connection point between the semiconductor switching element on the high voltage side and the semiconductor switching element on the low voltage side is connected to a load. Is.

請求項１に記載の発明のスイッチング装置は、電源の高圧側と低圧側との間に少なくとも一対のノーマリ・オンの半導体スイッチング素子を直列に接続した構成の場合、駆動回路に異常が発生して各半導体スイッチング素子の入力側の電圧がゼロになると、この両半導体スイッチング素子がオンとなって電流が流れようとする。しかしながら、各半導体スイッチング素子の入力側に抵抗が接続されているので、各半導体スイッチング素子の電圧降下と、抵抗により調整された当該各半導体スイッチング素子の入力側の電位とのバランスにより、駆動回路の異常時において、当該各半導体スイッチング素子のオン動作が防止され、各半導体スイッチング素子に過電流が継続的に流れる事態が防止される。しかも、簡単な構成で過電流を防止できるため、過電流保護のためにスイッチング装置が大型化するのを防止できる。 In the switching device according to the first aspect of the present invention, in the case where at least a pair of normally-on semiconductor switching elements are connected in series between the high voltage side and the low voltage side of the power source, an abnormality occurs in the drive circuit. When the voltage on the input side of each semiconductor switching element becomes zero, both the semiconductor switching elements are turned on and current flows. However, since a resistor is connected to the input side of each semiconductor switching element, the balance between the voltage drop of each semiconductor switching element and the potential on the input side of each semiconductor switching element adjusted by the resistance causes the drive circuit to At the time of abnormality, the on-operation of each semiconductor switching element is prevented, and a situation where an overcurrent continuously flows to each semiconductor switching element is prevented. In addition, since an overcurrent can be prevented with a simple configuration, an increase in size of the switching device can be prevented for overcurrent protection.

請求項２に記載の発明のスイッチング装置は、駆動回路と半導体スイッチング素子との間にコンデンサを接続しているので、駆動回路が正常に駆動している場合には、この駆動回路からの電圧を各半導体スイッチング素子に与える一方、駆動回路が異常状態となって当該駆動回路からの出力が停止された場合に、各半導体スイッチング素子を駆動回路から容易に遮断することができる。 In the switching device according to the second aspect of the present invention, the capacitor is connected between the drive circuit and the semiconductor switching element. Therefore, when the drive circuit is normally driven, the voltage from the drive circuit is On the other hand, when the drive circuit becomes abnormal and the output from the drive circuit is stopped, each semiconductor switching element can be easily disconnected from the drive circuit.

かかる過電流防止可能なスイッチング装置は、請求項３に記載の発明のスイッチング装置のように、高圧側の半導体スイッチング素子と低圧側の半導体スイッチング素子との接続点からの出力が負荷に与えられる回路構成のものに対して好適である。 Such a switching apparatus capable of preventing overcurrent is a circuit in which an output from a connection point between a high-voltage side semiconductor switching element and a low-voltage side semiconductor switching element is applied to a load, as in the switching apparatus of the invention according to claim 3. It is suitable for the configuration.

＜構成＞
図１は本発明の一の実施の形態に係るスイッチング装置１１を示す回路ブロック図である。 <Configuration>
FIG. 1 is a circuit block diagram showing a switching device 11 according to an embodiment of the present invention.

このスイッチング装置１１は、ハイブリッド自動車（ＨＥＶ）等の電気自動車の走行用のモータ１３を駆動するための三相インバータ装置であって、図１の如く、Ｕ，Ｖ，Ｗの各相のそれぞれにおいて、ノーマリ・オン（ディプレッション型）のＮ−ＭＯＳが適用されたハイアーム側半導体スイッチング素子１５ａ，１５ｂ，１５ｃと、同じくノーマリ・オン（ディプレッション型）のＮ−ＭＯＳが適用されたローアーム側半導体スイッチング素子１７ａ，１７ｂ，１７ｃとが直列に接続されている。そして、この各半導体スイッチング素子１５ａ〜１５ｃ，１７ａ〜１７ｃの各ゲート（入力側）は、抵抗１９ａ，１９ｂ，１９ｃ，２１ａ，２１ｂ，２１ｃを介してそれぞれ電源Ｂのマイナス（−）側に接続されており、さらに、ゲート駆動回路（駆動回路）２４から各半導体スイッチング素子１５ａ，１５ｂ，１５ｃ，１７ａ，１７ｂ，１７ｃのゲートに至る各経路に、それぞれコンデンサ２３ａ，２３ｂ，２３ｃ，２５ａ，２５ｂ，２５ｃが介装されている。 This switching device 11 is a three-phase inverter device for driving a motor 13 for running an electric vehicle such as a hybrid vehicle (HEV), and in each of U, V, and W phases as shown in FIG. The high-arm side semiconductor switching elements 15a, 15b, 15c to which normally-on (depletion type) N-MOS is applied, and the low-arm side semiconductor switching element 17a to which the normally-on (depletion type) N-MOS is also applied. , 17b, 17c are connected in series. The gates (input sides) of the semiconductor switching elements 15a to 15c and 17a to 17c are connected to the negative (−) side of the power supply B via resistors 19a, 19b, 19c, 21a, 21b, and 21c, respectively. Furthermore, capacitors 23a, 23b, 23c, 25a, 25b, and 25c are connected to the paths from the gate drive circuit (drive circuit) 24 to the gates of the semiconductor switching elements 15a, 15b, 15c, 17a, 17b, and 17c, respectively. Is intervening.

ハイアーム側半導体スイッチング素子１５ａ，１５ｂ，１５ｃのドレインは電源Ｂのプラス（＋）側に共に接続され、同じくその各ソースはそれぞれ同相のローアーム側半導体スイッチング素子１７ａ，１７ｂ，１７ｃの各ドレインに接続されている。また、ローアーム側半導体スイッチング素子１７ａ，１７ｂ，１７ｃのソースは共に電源Ｂのマイナス（−）側に接続されている。 The drains of the high-arm side semiconductor switching elements 15a, 15b, and 15c are connected together to the plus (+) side of the power supply B, and their sources are also connected to the drains of the in-phase low-arm side semiconductor switching elements 17a, 17b, and 17c, respectively. ing. The sources of the low arm side semiconductor switching elements 17a, 17b, and 17c are all connected to the negative (−) side of the power source B.

また、ハイアーム側半導体スイッチング素子１５ａ，１５ｂ，１５ｃの各ソースとローアーム側半導体スイッチング素子１７ａ，１７ｂ，１７ｃの各ドレインとの接続点の電圧が、モータ２のＵ相、Ｖ相及びＷ相の各相に接続される。 The voltage at the connection point between each source of the high arm side semiconductor switching elements 15a, 15b and 15c and each drain of the low arm side semiconductor switching elements 17a, 17b and 17c is the U phase, V phase and W phase of the motor 2, respectively. Connected to the phase.

そして、これらの各半導体スイッチング素子１５ａ，１５ｂ，１５ｃ，１７ａ，１７ｂ，１７ｃは、ゲート駆動回路２４からそれぞれのゲート端子に与えられる制御信号に応じたタイミングでオンオフする。 Each of these semiconductor switching elements 15a, 15b, 15c, 17a, 17b, and 17c is turned on and off at a timing according to a control signal supplied from the gate drive circuit 24 to each gate terminal.

各抵抗１９ａ，１９ｂ，１９ｃ，２１ａ，２１ｂ，２１ｃは、ゲート駆動回路２４に異常が発生して各半導体スイッチング素子１５ａ，１５ｂ，１５ｃ，１７ａ，１７ｂ，１７ｃのゲート電圧の入力がゼロになったときに、各半導体スイッチング素子１５ａ，１５ｂ，１５ｃ，１７ａ，１７ｂ，１７ｃのゲート・ソース間に同じ大きさの負のバイアスをかけるためのもので、それぞれの抵抗値が例えば数ｋΩの同等の値に設定され、それぞれ、各半導体スイッチング素子１５ａ，１５ｂ，１５ｃ，１７ａ，１７ｂ，１７ｃのゲートと電源Ｂのマイナス（−）側との間に介装されている。 In each of the resistors 19a, 19b, 19c, 21a, 21b, and 21c, an abnormality occurs in the gate drive circuit 24, and the gate voltage input to each of the semiconductor switching elements 15a, 15b, 15c, 17a, 17b, and 17c becomes zero. Sometimes, a negative bias of the same magnitude is applied between the gate and source of each semiconductor switching element 15a, 15b, 15c, 17a, 17b, 17c, and each resistance value is an equivalent value of, for example, several kΩ. And are respectively interposed between the gates of the semiconductor switching elements 15a, 15b, 15c, 17a, 17b, and 17c and the negative (−) side of the power source B.

コンデンサ２３ａ，２３ｂ，２３ｃ，２５ａ，２５ｂ，２５ｃは、ゲート駆動回路２４が正常に駆動している場合に、このゲート駆動回路２４からの電圧を各半導体スイッチング素子１５ａ，１５ｂ，１５ｃ，１７ａ，１７ｂ，１７ｃのゲートに与える一方、ゲート駆動回路２４が異常状態となって当該ゲート駆動回路２４からの出力が停止された（即ち、継続してゼロとなった）場合に、各半導体スイッチング素子１５ａ，１５ｂ，１５ｃ，１７ａ，１７ｂ，１７ｃのゲートをゲート駆動回路２４から容易に遮断するためのものである。 Capacitors 23a, 23b, 23c, 25a, 25b, and 25c, when the gate drive circuit 24 is normally driven, convert the voltage from the gate drive circuit 24 to the respective semiconductor switching elements 15a, 15b, 15c, 17a, and 17b. , 17c, when the gate drive circuit 24 becomes abnormal and the output from the gate drive circuit 24 is stopped (that is, continuously becomes zero), each semiconductor switching element 15a, The gates 15b, 15c, 17a, 17b, and 17c are easily disconnected from the gate drive circuit 24.

尚、このコンデンサ２３ａ，２３ｂ，２３ｃ，２５ａ，２５ｂ，２５ｃと抵抗１９ａ，１９ｂ，１９ｃ，２１ａ，２１ｂ，２１ｃとは微分回路を形成しており、ゲート駆動回路２４から正常な電圧が出力される場合は、微分回路で波形変換された電圧が各半導体スイッチング素子１５ａ，１５ｂ，１５ｃ，１７ａ，１７ｂ，１７ｃのゲート電圧として印加されることになる。 The capacitors 23a, 23b, 23c, 25a, 25b, 25c and the resistors 19a, 19b, 19c, 21a, 21b, 21c form a differentiating circuit, and a normal voltage is output from the gate driving circuit 24. In this case, the voltage whose waveform is converted by the differentiating circuit is applied as the gate voltage of each semiconductor switching element 15a, 15b, 15c, 17a, 17b, 17c.

また、ゲート駆動回路２４が異常となって各半導体スイッチング素子１５ａ，１５ｂ，１５ｃ，１７ａ，１７ｂ，１７ｃへの駆動電圧が停止される場合は、各コンデンサ２３ａ，２３ｂ，２３ｃ，２５ａ，２５ｂ，２５ｃから各半導体スイッチング素子１５ａ，１５ｂ，１５ｃ，１７ａ，１７ｂ，１７ｃのゲートに印加される電圧がゼロとなるよう構成されている。 Further, when the gate drive circuit 24 becomes abnormal and the drive voltage to each semiconductor switching element 15a, 15b, 15c, 17a, 17b, 17c is stopped, each capacitor 23a, 23b, 23c, 25a, 25b, 25c. Thus, the voltage applied to the gates of the semiconductor switching elements 15a, 15b, 15c, 17a, 17b, and 17c is configured to be zero.

＜動作＞
上記構成のスイッチング装置の動作を説明する。ここではＵ相の一対の半導体スイッチング素子１５ａ，１７ａの動作例を説明する。図２は、スイッチング装置１１のＵ相に係る構成を示す回路ブロック図である。 <Operation>
The operation of the switching device having the above configuration will be described. Here, an operation example of a pair of U-phase semiconductor switching elements 15a and 17a will be described. FIG. 2 is a circuit block diagram showing a configuration relating to the U phase of the switching device 11.

まず、ゲート駆動回路２４が正常であり、図２中の一対の入力端子２７，２９にゲート駆動回路２４からの駆動電圧が交互に入力されて、ハイアーム側半導体スイッチング素子１５ａとローアーム側半導体スイッチング素子１７ａが交互にオンオフする場合、各半導体スイッチング素子１５ａ，１７ａにそれぞれ対応する各コンデンサ２３ａ，２５ａと各抵抗１９ａ，２１ａとが微分回路を形成しているため、ゲート駆動回路２４からの駆動電圧がこの微分回路により波形変換されて、各半導体スイッチング素子１５ａ，１７ａにゲート電圧として印加される。そして、各半導体スイッチング素子１５ａ，１７ａのゲート閾値電圧（負の値）に対してゲート電圧が高い場合に各半導体スイッチング素子１５ａ，１７ａがそれぞれオンする一方、そのゲート閾値電圧（負の値）に対してゲート電圧が低い場合に各半導体スイッチング素子１５ａ，１７ａがそれぞれオフする。 First, the gate drive circuit 24 is normal, and the drive voltage from the gate drive circuit 24 is alternately input to the pair of input terminals 27 and 29 in FIG. 2, so that the high arm side semiconductor switching element 15a and the low arm side semiconductor switching element are input. When the switches 17a are alternately turned on and off, the capacitors 23a and 25a and the resistors 19a and 21a respectively corresponding to the semiconductor switching elements 15a and 17a form a differentiating circuit. Therefore, the driving voltage from the gate driving circuit 24 is reduced. Waveforms are converted by this differentiation circuit and applied to the semiconductor switching elements 15a and 17a as gate voltages. When the gate voltage is higher than the gate threshold voltage (negative value) of each semiconductor switching element 15a, 17a, each semiconductor switching element 15a, 17a is turned on, while the gate threshold voltage (negative value) is set. On the other hand, when the gate voltage is low, the semiconductor switching elements 15a and 17a are turned off.

これにより、両半導体スイッチング素子１５ａ，１７ａが交互にオンオフを繰り返すようになり、両半導体スイッチング素子１５ａ，１７ａの接続点である点Ｂの電圧は、高圧（＋Ｂ）と低圧とが交互に繰り返し切り替わり、これがモータ１３（図１）のＵ相の駆動電圧として印加される。かかる動作は、Ｖ相及びＷ相についても同様である。 As a result, both semiconductor switching elements 15a and 17a are alternately turned on and off, and the voltage at point B, which is a connection point between both semiconductor switching elements 15a and 17a, is repeatedly switched between high voltage (+ B) and low voltage. This is applied as the U-phase drive voltage of the motor 13 (FIG. 1). This operation is the same for the V phase and the W phase.

次に、ゲート駆動回路２４に何らかの異常が生じてこれが機能しなくなった場合の各半導体スイッチング素子１５ａ，１７ａの誤動作防止を説明する。 Next, prevention of malfunction of each semiconductor switching element 15a, 17a when an abnormality occurs in the gate drive circuit 24 and it does not function will be described.

この場合、ゲート駆動回路２４からの駆動電圧はゼロとなり、コンデンサ２３ａ，２５ａを通じて両半導体スイッチング素子１５ａ，１７ａの各ゲートに印加される電圧もゼロとなる。このとき、両半導体スイッチング素子１５ａ，１７ａはノーマリ・オンの半導体デバイスであるためオンとなり、ドレイン電流が流れようとする。 In this case, the drive voltage from the gate drive circuit 24 becomes zero, and the voltage applied to the gates of the semiconductor switching elements 15a and 17a through the capacitors 23a and 25a also becomes zero. At this time, since both semiconductor switching elements 15a and 17a are normally-on semiconductor devices, they are turned on and a drain current tends to flow.

ところで、両半導体スイッチング素子１５ａ，１７ａにドレイン電流が流れると、この各半導体スイッチング素子１５ａ，１７ａのそれぞれで電圧降下が生じる。この場合、図２中の点Ｂの電位は、電源Ｂのマイナス（−）に対して、ローアーム側半導体スイッチング素子１７ａのソース・ドレイン間の電圧降下分だけ高くなる。この点Ｂの電位は、ハイアーム側半導体スイッチング素子１５ａのソース電位となる。 By the way, when a drain current flows through both the semiconductor switching elements 15a and 17a, a voltage drop occurs in each of the semiconductor switching elements 15a and 17a. In this case, the potential at the point B in FIG. 2 is higher than the minus (−) of the power supply B by the voltage drop between the source and drain of the low arm side semiconductor switching element 17a. The potential at this point B becomes the source potential of the high arm side semiconductor switching element 15a.

一方、上述のように、ゲート駆動回路２４からの駆動電圧がゼロであるため、図２中の点Ａの電位はゼロである。この点Ａの電位は、ハイアーム側半導体スイッチング素子１５ａのゲート電位である。 On the other hand, as described above, since the drive voltage from the gate drive circuit 24 is zero, the potential at the point A in FIG. 2 is zero. The potential at this point A is the gate potential of the high arm side semiconductor switching element 15a.

そうすると、ハイアーム側半導体スイッチング素子１５ａにおいては、ソース電位に対して負のバイアスがゲート電位として印加されることになる。即ち、図５において、ノーマリ・オンのＮ−ＭＯＳのゲート・ソース間電圧Ｖ_GSが負の値になり、このゲート・ソース間電圧Ｖ_GSが、負のゲート閾値電圧Ｖｐよりもさらに小さければ、ドレイン電流Ｉ_Dがゼロとなる。 Then, in the high arm side semiconductor switching element 15a, a negative bias with respect to the source potential is applied as the gate potential. That is, in FIG. 5, if the normally-on N-MOS gate-source voltage V _GS has a negative value and the gate-source voltage V _GS is smaller than the negative gate threshold voltage Vp, The drain current _ID is zero.

このように、ハイアーム側半導体スイッチング素子１５ａに流れるドレイン電流が遮断されると、このハイアーム側半導体スイッチング素子１５ａに直列に接続されたローアーム側半導体スイッチング素子１７ａのドレイン電流も遮断される。したがって、両半導体スイッチング素子１５ａ，１７ａに過電流が継続的に流れる事態が防止される。かかる動作及び効果は、Ｖ相及びＷ相についても同様である。 Thus, when the drain current flowing through the high arm side semiconductor switching element 15a is cut off, the drain current of the low arm side semiconductor switching element 17a connected in series to the high arm side semiconductor switching element 15a is also cut off. Therefore, a situation in which an overcurrent continuously flows through both semiconductor switching elements 15a and 17a is prevented. Such operations and effects are the same for the V phase and the W phase.

また、各半導体スイッチング素子１５ａ，１５ｂ，１５ｃ，１７ａ，１７ｂ，１７ｃに過電流が流れるのを防止するために、抵抗１９ａ，１９ｂ，１９ｃ，２１ａ，２１ｂ，２１ｃとコンデンサ２３ａ，２３ｂ，２３ｃ，２５ａ，２５ｂ，２５ｃという極めて簡素な構成を加えるだけで済むので、過電流保護のために大型化するのを避けることができ便利である。 Further, in order to prevent an overcurrent from flowing through each semiconductor switching element 15a, 15b, 15c, 17a, 17b, 17c, resistors 19a, 19b, 19c, 21a, 21b, 21c and capacitors 23a, 23b, 23c, 25a , 25b, 25c, it is only necessary to add a very simple configuration, and it is convenient to avoid an increase in size for overcurrent protection.

尚、上記実施の形態では、スイッチング装置１１としてインバータ装置を例に挙げて説明したが、電源Ｂの高圧（プラス）側と低圧（マイナス）側との間に複数のノーマリ・オンの半導体スイッチング素子が直列に接続された構成であれば、どのような装置にも適用できることは言うまでもない。 In the above embodiment, the inverter device is described as an example of the switching device 11. However, a plurality of normally-on semiconductor switching elements between the high-voltage (plus) side and the low-voltage (minus) side of the power source B are used. It goes without saying that the present invention can be applied to any device as long as the devices are connected in series.

本発明の一の実施の形態に係るスイッチング装置を示す回路ブロック図である。1 is a circuit block diagram showing a switching device according to an embodiment of the present invention. 本発明の一の実施の形態に係るスイッチング装置の一部分を示す回路ブロック図である。1 is a circuit block diagram showing a part of a switching device according to an embodiment of the present invention. 従来のスイッチング装置を示す回路ブロック図である。It is a circuit block diagram which shows the conventional switching apparatus. ノーマリ・オフのＮ−ＭＯＳのゲート・ソース間電圧とドレイン電流との関係を示す図である。It is a figure which shows the relationship between the gate-source voltage and drain current of normally-off N-MOS. ノーマリ・オンのＮ−ＭＯＳのゲート・ソース間電圧とドレイン電流との関係を示す図である。It is a figure which shows the relationship between the gate-source voltage of a normally-on N-MOS, and drain current.

Explanation of symbols

１１スイッチング装置
１３モータ
１５ａ，１５ｂ，１５ｃハイアーム側半導体スイッチング素子
１７ａ，１７ｂ，１７ｃローアーム側半導体スイッチング素子
１９ａ，１９ｂ，１９ｃ，２１ａ，２１ｂ，２１ｃ抵抗
２３ａ，２３ｂ，２３ｃ，２５ａ，２５ｂ，２５ｃコンデンサ
２４ゲート駆動回路 DESCRIPTION OF SYMBOLS 11 Switching apparatus 13 Motor 15a, 15b, 15c High arm side semiconductor switching element 17a, 17b, 17c Low arm side semiconductor switching element 19a, 19b, 19c, 21a, 21b, 21c Resistor 23a, 23b, 23c, 25a, 25b, 25c Capacitor 24 Gate drive circuit

Claims

At least a pair of normally-on semiconductor switching elements connected in series between the high-voltage side and the low-voltage side of the power supply and turned on and off in response to a signal from the drive circuit on the input side,
A switching device comprising: a resistor connected to the input side of each of the semiconductor switching elements to prevent an ON operation of each of the semiconductor switching elements when the drive circuit is abnormal.

The switching device according to claim 1,
A switching device further comprising a capacitor connected between a connection point of the resistor and the semiconductor switching element and the drive circuit.

The switching device according to claim 1 or 2,
A switching device, wherein a connection point between the semiconductor switching element on the high voltage side and the semiconductor switching element on the low voltage side is connected to a load.