JP2006196601A - Non-volatile memory device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a non-volatile memory device having a novel structure which does not conventionally exist. <P>SOLUTION: The memory device is provided with a memory element having a first conductive section 11, first tunnel insulation film 12 formed on the first conductive section 11, conductive particles 13 partially formed on the first tunnel insulation film and satisfying a Coulomb blockade condition, second tunnel insulation film 14 formed on the surface of the conductive particles, trap insulation film 15 formed on the first tunnel insulation film and the second tunnel insulation film, and second conductive section 16 formed on the trap insulation film. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、不揮発性メモリ装置に関する。   The present invention relates to a nonvolatile memory device.

不揮発性メモリ装置として、クーロンブロッケイド効果を利用したものが提案されている（例えば、特許文献１参照）。しかしながら、特許文献１等に記載された従来の素子は、ＭＩＳトランジスタ構造を基本としたものであるため、例えば微細化にともなって短チャネル効果が生じる等の種々の問題があった。したがって、ＭＩＳトランジスタ構造を用いない新たなメモリ素子の開発が望まれている。
特開２００２−２８９７１０号公報 As a non-volatile memory device, one using the Coulomb blockade effect has been proposed (see, for example, Patent Document 1). However, since the conventional element described in Patent Document 1 is based on the MIS transistor structure, there are various problems such as a short channel effect caused by miniaturization. Therefore, development of a new memory element that does not use the MIS transistor structure is desired.
JP 2002-289710 A

本発明は、従来にない新規な構造を有する不揮発性メモリ装置を提供することを目的としている。   An object of the present invention is to provide a non-volatile memory device having a novel structure that has not existed before.

本発明の第１の視点に係る不揮発性メモリ装置は、第１の導電部と、前記第１の導電部上に形成された第１のトンネル絶縁膜と、前記第１のトンネル絶縁膜上に部分的に形成され、クーロンブロッケイド条件を満たす導電性微粒子と、前記導電性微粒子の表面に形成された第２のトンネル絶縁膜と、前記第１のトンネル絶縁膜及び第２のトンネル絶縁膜上に形成されたトラップ絶縁膜と、前記トラップ絶縁膜上に形成された第２の導電部と、を有するメモリ素子を備えたことを特徴とする。   A non-volatile memory device according to a first aspect of the present invention includes a first conductive portion, a first tunnel insulating film formed on the first conductive portion, and a first tunnel insulating film. Conductive fine particles partially formed and satisfying the Coulomb blockade condition, a second tunnel insulating film formed on the surface of the conductive fine particles, and the first tunnel insulating film and the second tunnel insulating film And a memory element having a second conductive portion formed on the trap insulating film.

本発明の第２の視点に係る不揮発性メモリ装置は、第１の導電部と、前記第１の導電部上に形成されたトラップ絶縁膜と、前記トラップ絶縁膜上に形成された第１のトンネル絶縁膜と、前記第１のトンネル絶縁膜上に部分的に形成され、クーロンブロッケイド条件を満たす導電性微粒子と、前記導電性微粒子の表面に形成された第２のトンネル絶縁膜と、前記第１のトンネル絶縁膜及び第２のトンネル絶縁膜上に形成された第２の導電部と、を有するメモリ素子を備えたことを特徴とする。   A non-volatile memory device according to a second aspect of the present invention includes a first conductive portion, a trap insulating film formed on the first conductive portion, and a first conductive layer formed on the trap insulating film. A tunnel insulating film, conductive fine particles partially formed on the first tunnel insulating film, satisfying a Coulomb blockade condition, a second tunnel insulating film formed on a surface of the conductive fine particles, And a second conductive portion formed on the first tunnel insulating film and the second tunnel insulating film.

本発明の第３の視点に係る不揮発性メモリ装置は、第１の導電部と、前記第１の導電部上に形成された第１のトンネル絶縁膜と、前記第１のトンネル絶縁膜上に部分的に形成され、クーロンブロッケイド条件を満たす第１の導電性微粒子と、前記第１の導電性微粒子の表面に形成された第２のトンネル絶縁膜と、前記第１のトンネル絶縁膜及び第２のトンネル絶縁膜上に形成されたトラップ絶縁膜と、前記トラップ絶縁膜上に形成された第３のトンネル絶縁膜と、前記第３のトンネル絶縁膜上に部分的に形成され、クーロンブロッケイド条件を満たす第２の導電性微粒子と、前記第２の導電性微粒子の表面に形成された第４のトンネル絶縁膜と、前記第３のトンネル絶縁膜及び第４のトンネル絶縁膜上に形成された第２の導電部と、を有するメモリ素子を備えたことを特徴とする。   A non-volatile memory device according to a third aspect of the present invention includes a first conductive portion, a first tunnel insulating film formed on the first conductive portion, and a first tunnel insulating film. A first conductive fine particle that is partially formed and satisfies the Coulomb blockade condition, a second tunnel insulating film formed on a surface of the first conductive fine particle, the first tunnel insulating film, A trap insulating film formed on the second tunnel insulating film, a third tunnel insulating film formed on the trap insulating film, and a coulomb blockade partially formed on the third tunnel insulating film. The second conductive fine particles satisfying the condition, the fourth tunnel insulating film formed on the surface of the second conductive fine particles, and the third tunnel insulating film and the fourth tunnel insulating film are formed. A second conductive portion Characterized by comprising a memory element.

本発明によれば、従来にない新規な構造を有する、優れた不揮発性メモリ装置を提供することが可能となる。   ADVANTAGE OF THE INVENTION According to this invention, it becomes possible to provide the outstanding non-volatile memory device which has a novel structure which has not existed before.

以下、本発明の実施形態を図面を参照して説明する。   Embodiments of the present invention will be described below with reference to the drawings.

（実施形態１）
図１は、本発明の第１の実施形態に係る不揮発性メモリ装置の構成を模式的に示した断面図である。 (Embodiment 1)
FIG. 1 is a cross-sectional view schematically showing the configuration of the nonvolatile memory device according to the first embodiment of the present invention.

導電部（例えば、配線や電極）１１上に、量子力学的に電子がトンネル可能なトンネル絶縁膜１２が形成されており、トンネル絶縁膜１２上に、粒径２ｎｍ程度の導電性微粒子１３が部分的に形成されている。この導電性微粒子１３は、クーロンブロッケイド条件を満たす（電子１個の充電エネルギーが熱揺らぎよりも大きいこと）ものである。導電性微粒子１３の表面には、量子力学的に電子がトンネル可能なトンネル絶縁膜１４が形成されており、導電性微粒子１３はこのトンネル絶縁膜１４によって覆われている。トンネル絶縁膜１２及びトンネル絶縁膜１４上には、多くのトラップ準位を有するトラップ絶縁膜１５が形成されており、トラップ絶縁膜１５上には、導電部（例えば、配線や電極）１６が形成されている。このような構成により、複数のメモリ素子１０を有する不揮発性メモリ装置が構成されている。   A tunnel insulating film 12 capable of quantum mechanical tunneling of electrons is formed on a conductive portion (for example, a wiring or an electrode) 11, and conductive fine particles 13 having a particle size of about 2 nm are partially formed on the tunnel insulating film 12. Is formed. The conductive fine particles 13 satisfy the Coulomb blockade condition (the charge energy of one electron is larger than the thermal fluctuation). On the surface of the conductive fine particles 13, a tunnel insulating film 14 capable of quantum mechanical tunneling of electrons is formed. The conductive fine particles 13 are covered with the tunnel insulating film 14. A trap insulating film 15 having many trap levels is formed on the tunnel insulating film 12 and the tunnel insulating film 14, and a conductive portion (for example, a wiring or an electrode) 16 is formed on the trap insulating film 15. Has been. With such a configuration, a nonvolatile memory device having a plurality of memory elements 10 is configured.

以下、図１に示した不揮発性メモリ装置の動作を図２を参照して説明する。   Hereinafter, the operation of the nonvolatile memory device shown in FIG. 1 will be described with reference to FIG.

図２に示すように、トラップ絶縁膜１５には多くのトラップ５１が含まれているため、これらのトラップ５１を介したトラップ伝導によって、導電部１１及び導電部１６間に電流を流すことが可能である。また、導電性微粒子１３はクーロンブロッケイド条件を満たしているため、導電性微粒子１３内に電子は容易に進入することができない。したがって、導電部１１及び導電部１６間を流れる電流としては、図２の電流経路５２で示すように、導電性微粒子１３が形成されていない領域を流れる電流が主体となる。ここで、導電性微粒子１３近傍のトラップ５１ａに電子がトラップされている場合には、トラップ電子のクーロン力の影響により、電子がトラップされていない場合よりも電流値は減少する。したがって、導電性微粒子１３近傍のトラップ電子を情報電荷とし、導電部１１及び導電部１６間に適当な電圧を印加したときに、導電部１１及び導電部１６間に流れる電流の多少を検出することにより、図１に示した各メモリ素子１０を２端子メモリ素子として機能させることが可能である。また、導電性微粒子１３近傍のトラップ電子は、導電性微粒子１３のクーロンブロッケイドエネルギー（クーロンブロッケイド効果によるバリア）によって導電部１１から遮蔽されるため、トラップ５１ａに長時間保持され続ける。したがって、図１に示した各メモリ素子１０は、不揮発性メモリ素子として機能することが可能である。   As shown in FIG. 2, since the trap insulating film 15 includes many traps 51, current can flow between the conductive portion 11 and the conductive portion 16 by trap conduction through these traps 51. It is. Further, since the conductive fine particles 13 satisfy the Coulomb blockade condition, electrons cannot easily enter the conductive fine particles 13. Therefore, the current flowing between the conductive portion 11 and the conductive portion 16 is mainly a current flowing in a region where the conductive fine particles 13 are not formed, as shown by a current path 52 in FIG. Here, when electrons are trapped in the trap 51a in the vicinity of the conductive fine particles 13, the current value decreases due to the influence of the Coulomb force of the trapped electrons compared to when the electrons are not trapped. Therefore, when the trapped electrons near the conductive fine particles 13 are used as information charges and an appropriate voltage is applied between the conductive portions 11 and 16, the amount of current flowing between the conductive portions 11 and 16 is detected. Thus, each memory element 10 shown in FIG. 1 can function as a two-terminal memory element. In addition, trapped electrons in the vicinity of the conductive fine particles 13 are shielded from the conductive portion 11 by the Coulomb blockade energy of the conductive fine particles 13 (barrier due to the Coulomb blockade effect), and thus are continuously held in the trap 51a. Therefore, each memory element 10 shown in FIG. 1 can function as a nonvolatile memory element.

書き込みを行う場合、すなわち導電性微粒子１３近傍のトラップへ電子をトラップさせる場合には、導電部１１に対して導電部１６にプラスの電圧を印加して、導電性微粒子１３のクーロンブロッケイドエネルギーよりも大きな電位差がトンネル絶縁膜１２に印加されるようにする。これにより、例えば図２の経路５３に示すように、トンネル絶縁膜１２及び１４を電子がトンネルし、高速書き込みが可能である。   When writing is performed, that is, when electrons are trapped in a trap in the vicinity of the conductive fine particles 13, a positive voltage is applied to the conductive portion 16 with respect to the conductive portion 11, and the Coulomb blockade energy of the conductive fine particles 13 is applied. A large potential difference is applied to the tunnel insulating film 12. As a result, for example, as indicated by a path 53 in FIG. 2, electrons tunnel through the tunnel insulating films 12 and 14, and high-speed writing is possible.

消去を行う場合、すなわち導電性微粒子１３近傍のトラップから電子を引き出す場合には、導電部１１に対して導電部１６にマイナスの電圧を印加して、導電性微粒子１３のクーロンブロッケイドエネルギーよりも大きな電位差がトンネル絶縁膜１４に印加されるようにする。これにより、トンネル絶縁膜１２及び１４を電子がトンネルし、高速消去が可能である。   When erasing is performed, that is, when electrons are extracted from the trap in the vicinity of the conductive fine particle 13, a negative voltage is applied to the conductive portion 16 with respect to the conductive portion 11, so that the coulomb blockade energy of the conductive fine particle 13 is exceeded. A large potential difference is applied to the tunnel insulating film 14. As a result, electrons tunnel through the tunnel insulating films 12 and 14 and high speed erasure is possible.

このように、本実施形態によれば、情報電荷（トラップ電子）の保持特性に優れるとともに、高速で書き込み及び消去動作を行うことが可能な不揮発性のメモリ素子を得ることができる。また、本メモリ素子は２端子素子であり、従来のＭＩＳトランジスタ構造を基本とした３端子素子ではないため、例えば微細化にともなって生じる短チャネル効果等の種々の問題を回避することが可能であり、微細なメモリ素子を得ることができる。さらに、１つのメモリ素子１０が１つの導電性微粒子１３を有していればメモリ動作を行うことが可能であり、この点においても微細化に適したものと言える。   As described above, according to the present embodiment, it is possible to obtain a nonvolatile memory element that has excellent information charge (trap electron) retention characteristics and can perform writing and erasing operations at high speed. Further, since this memory element is a two-terminal element and not a three-terminal element based on the conventional MIS transistor structure, it is possible to avoid various problems such as a short channel effect caused by miniaturization, for example. In addition, a fine memory element can be obtained. Further, if one memory element 10 has one conductive fine particle 13, a memory operation can be performed, and it can be said that this is also suitable for miniaturization.

次に、図３（ａ）〜図３（ｃ）を参照して、本実施形態に係る不揮発性メモリ装置の製造工程を説明する。   Next, with reference to FIGS. 3A to 3C, a manufacturing process of the nonvolatile memory device according to this embodiment will be described.

まず、図３（ａ）に示すように、不純物として高濃度のリン（Ｐ）を含んだＮ+ ポリＳｉ配線（導電部）１１上に、厚さ１．５ｎｍのシリコン酸化膜（トンネル絶縁膜）１２を高速熱酸化（ＲＴＯ：Rapid thermal oxidation）によって形成する。 First, as shown in FIG. 3A, a 1.5 nm-thick silicon oxide film (tunnel insulating film) is formed on an N + poly-Si wiring (conductive portion) 11 containing high-concentration phosphorus (P) as an impurity. ) 12 is formed by rapid thermal oxidation (RTO).

次に、図３（ｂ）に示すように、ＣＶＤにより、シリコン酸化膜１２上に平均粒径２．７ｎｍのＳｉ微粒子（導電性微粒子）１３を、面密度１×１０12ｃｍ-2程度で形成する。この時の平均粒径及び面密度は、時間、圧力及び温度といったＣＶＤ条件や、ＣＶＤの回数によって調整可能である。続いて、高速熱酸化によって、Ｓｉ微粒子１３の表面に厚さ１．５ｎｍ程度のシリコン酸化膜（トンネル絶縁膜）１４を形成する。この時、ポリＳｉ配線１１表面はすでに酸化されているため、シリコン酸化膜１２の膜厚は短時間の高速熱酸化でほとんど変化しない。酸化後のＳｉ微粒子１３の平均粒径は２ｎｍ程度であり、電子１個の充電エネルギーが熱揺らぎよりも十分大きく、クーロンブロッケイド条件を満たしている。 Next, as shown in FIG. 3B, Si fine particles (conductive fine particles) 13 having an average particle diameter of 2.7 nm are formed on the silicon oxide film 12 at a surface density of about 1 × 10 12 cm −2 by CVD. Form. The average particle diameter and surface density at this time can be adjusted by the CVD conditions such as time, pressure, and temperature, and the number of times of CVD. Subsequently, a silicon oxide film (tunnel insulating film) 14 having a thickness of about 1.5 nm is formed on the surface of the Si fine particles 13 by rapid thermal oxidation. At this time, since the surface of the poly-Si wiring 11 has already been oxidized, the film thickness of the silicon oxide film 12 hardly changes in a short time rapid thermal oxidation. The average particle size of the Si fine particles 13 after oxidation is about 2 nm, the charge energy of one electron is sufficiently larger than the thermal fluctuation, and satisfies the Coulomb blockade condition.

次に、図３（ｃ）に示すように、ＬＰＣＶＤにより、シリコン（Ｓｉ）と窒素（Ｎ）の組成比がＳｉ：Ｎ＝９：１０となるようなＳｉリッチなシリコン窒化膜（トラップ絶縁膜）１５を、８ｎｍの膜厚で形成する。このように、化学量論組成を有する（化学量論比を満たす）シリコン窒化膜（Ｓｉ3Ｎ4）のシリコン組成比（Ｓｉ：Ｎ＝３：４）よりも高いシリコン組成比を有するシリコン窒化膜（Ｓｉ9Ｎ10）を形成することにより、トラップ準位の多いシリコン窒化膜を形成することができる。その後、ＣＶＤにより、厚さ１０ｎｍのリン（Ｐ）がドーピングされたＮ+ ポリシリコン膜を堆積する。さらに、このＮ+ ポリシリコン膜をパターニングして、上側配線（導電部）１６を形成する。 Next, as shown in FIG. 3C, an Si-rich silicon nitride film (trap insulating film) in which the composition ratio of silicon (Si) and nitrogen (N) is Si: N = 9: 10 by LPCVD. ) 15 is formed with a film thickness of 8 nm. As described above, silicon nitride having a silicon composition ratio higher than the silicon composition ratio (Si: N = 3: 4) of the silicon nitride film (Si 3 N 4 ) having the stoichiometric composition (satisfying the stoichiometric ratio). By forming the film (Si 9 N 10 ), a silicon nitride film having many trap levels can be formed. Thereafter, an N + polysilicon film doped with phosphorus (P) having a thickness of 10 nm is deposited by CVD. Further, the N + polysilicon film is patterned to form the upper wiring (conductive portion) 16.

このようにして、導電性微粒子とそれを挟む二重トンネル接合を介して、絶縁膜中のトラップに電子を出し入れできる２端子不揮発性メモリ素子が形成される。   In this way, a two-terminal nonvolatile memory element is formed that can put electrons into and out of the trap in the insulating film through the conductive fine particles and the double tunnel junction sandwiching them.

上述したように、導電部１１、トンネル絶縁膜１２、導電性微粒子１３、トンネル絶縁膜１４、トラップ絶縁膜１５及び導電部１６を、いずれもシリコン系の材料で形成することが可能である。そのため、シリコンＬＳＩの製造プロセスを容易に適用することが可能である。   As described above, the conductive portion 11, the tunnel insulating film 12, the conductive fine particles 13, the tunnel insulating film 14, the trap insulating film 15, and the conductive portion 16 can all be formed of a silicon-based material. Therefore, it is possible to easily apply a silicon LSI manufacturing process.

なお、本実施形態では、導電部１１及び１６をＮ+ ポリシリコンで形成しているが、Ｐ+ ポリシリコンを用いてもよい。また、シリコン以外の半導体を用いてもよいし、金属等を用いてもよい。また、導電部１１と導電部１６とで、異なる導電材料を用いてもよい。また、本実施形態では、トンネル絶縁膜１２とトンネル絶縁膜１４の膜厚は同じであるが、異なっていてもよい。また、本実施形態では、トンネル絶縁膜１２及びトンネル絶縁膜１４にシリコン酸化膜を用いているが、シリコン酸化膜以外の絶縁膜を用いてもよい。また、本実施形態では、導電性微粒子１３にＳｉ微粒子を用いているが、他の半導体や導電体を用いてもよい。また、導電性微粒子１３は、ランダムに並んでいてもよいし、規則正しく並んでいてもよい。また、本実施形態では、トラップ絶縁膜１５にＳｉリッチな窒化膜を用いているが、シリコンリッチなシリコン酸化膜やシリコンリッチなシリコン酸窒化膜を用いてもよいし、その他のトラップの多い絶縁膜を用いてもよい。さらに、１つのメモリ素子１０には、少なくとも１つの導電性微粒子１３が形成されていればよい。 In the present embodiment, the conductive portions 11 and 16 are made of N + polysilicon, but P + polysilicon may be used. Further, a semiconductor other than silicon may be used, or a metal or the like may be used. Further, different conductive materials may be used for the conductive portion 11 and the conductive portion 16. In the present embodiment, the tunnel insulating film 12 and the tunnel insulating film 14 have the same film thickness, but may be different. In this embodiment, the silicon oxide film is used for the tunnel insulating film 12 and the tunnel insulating film 14, but an insulating film other than the silicon oxide film may be used. In the present embodiment, Si fine particles are used for the conductive fine particles 13, but other semiconductors or conductors may be used. In addition, the conductive fine particles 13 may be arranged randomly or regularly. In this embodiment, a Si-rich nitride film is used for the trap insulating film 15. However, a silicon-rich silicon oxide film or a silicon-rich silicon oxynitride film may be used, or other trap-rich insulation. A membrane may be used. Furthermore, it is sufficient that at least one conductive fine particle 13 is formed in one memory element 10.

（実施形態２）
図４は、本発明の第２の実施形態に係る不揮発性メモリ装置の構成を模式的に示した断面図である。 (Embodiment 2)
FIG. 4 is a cross-sectional view schematically showing the configuration of the nonvolatile memory device according to the second embodiment of the present invention.

導電部（例えば、配線や電極）２１上に、多くのトラップ準位を有するトラップ絶縁膜２２が形成されており、トラップ絶縁膜２２上には、量子力学的に電子がトンネル可能なトンネル絶縁膜２３が形成されている。トンネル絶縁膜２３上には、粒径２ｎｍ程度の導電性微粒子２４が部分的に形成されている。この導電性微粒子２４は、クーロンブロッケイド条件を満たす（電子１個の充電エネルギーが熱揺らぎよりも大きいこと）ものである。導電性微粒子２４の表面には、量子力学的に電子がトンネル可能なトンネル絶縁膜２５が形成されており、導電性微粒子２４はこのトンネル絶縁膜２５によって覆われている。トンネル絶縁膜２３及びトンネル絶縁膜２５上には、導電部（例えば、配線や電極）２６が形成されている。このような構成により、複数のメモリ素子２０を有する不揮発性メモリ装置が構成されている。   A trap insulating film 22 having a large number of trap levels is formed on a conductive portion (for example, a wiring or an electrode) 21, and a tunnel insulating film capable of quantum mechanically tunneling electrons is formed on the trap insulating film 22. 23 is formed. On the tunnel insulating film 23, conductive fine particles 24 having a particle diameter of about 2 nm are partially formed. The conductive fine particles 24 satisfy the Coulomb blockade condition (the charge energy of one electron is larger than the thermal fluctuation). On the surface of the conductive fine particles 24, a tunnel insulating film 25 capable of quantum mechanically tunneling electrons is formed. The conductive fine particles 24 are covered with the tunnel insulating film 25. On the tunnel insulating film 23 and the tunnel insulating film 25, a conductive portion (for example, a wiring or an electrode) 26 is formed. With such a configuration, a nonvolatile memory device having a plurality of memory elements 20 is configured.

図１に示した第１の実施形態の構成と図４に示した本実施形態の構成とを比較すればわかるように、本実施形態のメモリ素子は第１の実施形態のメモリ素子と基本的に同等の構成を有している。すなわち、図１では、下から順に、導電部１１、トンネル絶縁膜１２、導電性微粒子１３、トンネル絶縁膜１４、トラップ絶縁膜１５及び導電部１６という構成であり、図４では、上から順に、導電部２６、トンネル絶縁膜２５、導電性微粒子２４、トンネル絶縁膜２３、トラップ絶縁膜２２及び導電部２１という構成である。したがって、本実施形態のメモリ素子も第１の実施形態のメモリ素子と同様の動作を行うことが可能であり、同様の作用効果を奏することができる。   As can be seen by comparing the configuration of the first embodiment shown in FIG. 1 with the configuration of the present embodiment shown in FIG. 4, the memory device of this embodiment is basically the same as the memory device of the first embodiment. Have the same configuration. That is, in FIG. 1, the conductive portion 11, the tunnel insulating film 12, the conductive fine particles 13, the tunnel insulating film 14, the trap insulating film 15, and the conductive portion 16 are arranged in order from the bottom. The conductive portion 26, the tunnel insulating film 25, the conductive fine particles 24, the tunnel insulating film 23, the trap insulating film 22, and the conductive portion 21 are configured. Therefore, the memory element of this embodiment can perform the same operation as that of the memory element of the first embodiment, and can exhibit the same effects.

図５（ａ）〜図５（ｃ）は、本実施形態に係る不揮発性メモリ装置の製造工程を示した断面図である。   FIG. 5A to FIG. 5C are cross-sectional views illustrating the manufacturing process of the nonvolatile memory device according to this embodiment.

まず、図５（ａ）に示すように、不純物として高濃度のリン（Ｐ）を含んだＮ+ ポリＳｉ配線（導電部）２１上に、ＬＰＣＶＤにより、シリコン（Ｓｉ）と窒素（Ｎ）の組成比がＳｉ：Ｎ＝９：１０となるようなＳｉリッチなシリコン窒化膜（トラップ絶縁膜）２２を、８ｎｍの膜厚で形成する。このように、化学量論組成を有する（化学量論比を満たす）シリコン窒化膜（Ｓｉ3Ｎ4）のシリコン組成比（Ｓｉ：Ｎ＝３：４）よりも高いシリコン組成比を有するシリコン窒化膜（Ｓｉ9Ｎ10）を形成することにより、トラップ準位の多いシリコン窒化膜を形成することができる。 First, as shown in FIG. 5A, silicon (Si) and nitrogen (N) are formed by LPCVD on an N + poly-Si wiring (conductive portion) 21 containing high-concentration phosphorus (P) as an impurity. A Si-rich silicon nitride film (trap insulating film) 22 having a composition ratio of Si: N = 9: 10 is formed with a thickness of 8 nm. As described above, silicon nitride having a silicon composition ratio higher than the silicon composition ratio (Si: N = 3: 4) of the silicon nitride film (Si 3 N 4 ) having the stoichiometric composition (satisfying the stoichiometric ratio). By forming the film (Si 9 N 10 ), a silicon nitride film having many trap levels can be formed.

次に、図５（ｂ）に示すように、厚さ１．５ｎｍのシリコン酸化膜（トンネル絶縁膜）２３を活性雰囲気中の高速熱酸化（ＲＴＯ：Rapid thermal oxidation）によって形成する。続いて、ＣＶＤにより、シリコン酸化膜２３上に平均粒径２．７ｎｍのＳｉ微粒子（導電性微粒子）２４を、面密度１×１０12ｃｍ-2程度で形成する。この時の平均粒径及び面密度は、時間、圧力及び温度といったＣＶＤ条件や、ＣＶＤの回数によって調整可能である。続いて、高速熱酸化によって、Ｓｉ微粒子２４の表面に厚さ１．５ｎｍ程度のシリコン酸化膜（トンネル絶縁膜）２５を形成する。この時、シリコン窒化膜２２表面のシリコン酸化膜２３の膜厚は短時間の高速熱酸化でほとんど変化しない。酸化後のＳｉ微粒子２４の平均粒径は２ｎｍ程度であり、電子１個の充電エネルギーが熱揺らぎよりも十分大きく、クーロンブロッケイド条件を満たしている。 Next, as shown in FIG. 5B, a silicon oxide film (tunnel insulating film) 23 having a thickness of 1.5 nm is formed by rapid thermal oxidation (RTO) in an active atmosphere. Subsequently, Si fine particles (conductive fine particles) 24 having an average particle diameter of 2.7 nm are formed on the silicon oxide film 23 by CVD with a surface density of about 1 × 10 12 cm −2 . The average particle diameter and surface density at this time can be adjusted by the CVD conditions such as time, pressure, and temperature, and the number of times of CVD. Subsequently, a silicon oxide film (tunnel insulating film) 25 having a thickness of about 1.5 nm is formed on the surface of the Si fine particles 24 by rapid thermal oxidation. At this time, the film thickness of the silicon oxide film 23 on the surface of the silicon nitride film 22 hardly changes in a short time rapid thermal oxidation. The average particle size of the Si fine particles 24 after oxidation is about 2 nm, the charge energy of one electron is sufficiently larger than the thermal fluctuation, and satisfies the Coulomb blockade condition.

次に、図５（ｃ）に示すように、ＣＶＤにより、厚さ１０ｎｍのリン（Ｐ）がドーピングされたＮ+ ポリシリコン膜を堆積する。さらに、このＮ+ ポリシリコン膜をパターニングして、上側配線（導電部）２６を形成する。 Next, as shown in FIG. 5C, an N + polysilicon film doped with phosphorus (P) having a thickness of 10 nm is deposited by CVD. Further, the N + polysilicon film is patterned to form the upper wiring (conductive portion) 26.

本実施形態においても、第１の実施形態と同様、各構成要素をいずれもシリコン系の材料で形成することが可能であり、シリコンＬＳＩの製造プロセスを容易に適用することが可能である。   Also in the present embodiment, as in the first embodiment, each component can be formed of a silicon-based material, and a silicon LSI manufacturing process can be easily applied.

なお、本実施形態においても、第１の実施形態の最後に述べたような種々の変更が可能であることは言うまでもない。   It goes without saying that various modifications as described at the end of the first embodiment are also possible in this embodiment.

（実施形態３）
図６（ａ）〜図６（ｃ）は、本実施形態に係る不揮発性メモリ装置の製造工程を示した断面図である。なお、途中の工程までは、図３に示した第１の実施形態の工程と同様であるため、図３の構成要素に対応する構成要素には同一の参照符号を付し、詳細な説明は省略する。 (Embodiment 3)
FIG. 6A to FIG. 6C are cross-sectional views illustrating the manufacturing process of the nonvolatile memory device according to this embodiment. Since the steps up to the middle are the same as those of the first embodiment shown in FIG. 3, the same reference numerals are given to the components corresponding to the components of FIG. Omitted.

まず、図６（ａ）に示すように、第１の実施形態と同様にして、Ｎ+ ポリＳｉ配線（導電部）１１、シリコン酸化膜（トンネル絶縁膜）１２、Ｓｉ微粒子（導電性微粒子）１３、シリコン酸化膜（トンネル絶縁膜）１４及びシリコン窒化膜（トラップ絶縁膜）１５を形成する。 First, as shown in FIG. 6A, as in the first embodiment, N + poly-Si wiring (conductive portion) 11, silicon oxide film (tunnel insulating film) 12, Si fine particles (conductive fine particles) 13. A silicon oxide film (tunnel insulating film) 14 and a silicon nitride film (trap insulating film) 15 are formed.

次に、図６（ｂ）に示すように、シリコン窒化膜１５上に、厚さ１．５ｎｍのシリコン酸化膜（トンネル絶縁膜）３１を活性雰囲気中の高速熱酸化（ＲＴＯ：Rapid thermal oxidation）によって形成する。続いて、ＣＶＤにより、シリコン酸化膜３１上に平均粒径２．７ｎｍのＳｉ微粒子（導電性微粒子）３２を、面密度１×１０12ｃｍ-2程度で形成する。この時の平均粒径及び面密度は、時間、圧力及び温度といったＣＶＤ条件や、ＣＶＤの回数によって調整可能である。続いて、高速熱酸化によって、Ｓｉ微粒子３２の表面に厚さ１．５ｎｍ程度のシリコン酸化膜（トンネル絶縁膜）３３を形成する。この時、シリコン窒化膜１５表面のシリコン酸化膜３１の膜厚は短時間の高速熱酸化でほとんど変化しない。酸化後のＳｉ微粒子３２の平均粒径は２ｎｍ程度であり、電子１個の充電エネルギーが熱揺らぎよりも十分大きく、クーロンブロッケイド条件を満たしている。 Next, as shown in FIG. 6B, a silicon oxide film (tunnel insulating film) 31 having a thickness of 1.5 nm is formed on the silicon nitride film 15 by rapid thermal oxidation (RTO) in an active atmosphere. Formed by. Subsequently, Si fine particles (conductive fine particles) 32 having an average particle diameter of 2.7 nm are formed on the silicon oxide film 31 by CVD with a surface density of about 1 × 10 12 cm −2 . The average particle diameter and surface density at this time can be adjusted by the CVD conditions such as time, pressure, and temperature, and the number of times of CVD. Subsequently, a silicon oxide film (tunnel insulating film) 33 having a thickness of about 1.5 nm is formed on the surface of the Si fine particles 32 by rapid thermal oxidation. At this time, the film thickness of the silicon oxide film 31 on the surface of the silicon nitride film 15 hardly changes by high-speed thermal oxidation in a short time. The average particle size of the Si fine particles 32 after oxidation is about 2 nm, the charge energy of one electron is sufficiently larger than the thermal fluctuation, and satisfies the Coulomb blockade condition.

次に、図６（ｃ）に示すように、ＣＶＤにより、厚さ１０ｎｍのリン（Ｐ）がドーピングされたＮ+ ポリシリコン膜を堆積する。さらに、このＮ+ ポリシリコン膜をパターニングして、上側配線（導電部）３４を形成する。このようにして、複数のメモリ素子３０を有する不揮発性メモリ装置が形成される。 Next, as shown in FIG. 6C, an N + polysilicon film doped with phosphorus (P) having a thickness of 10 nm is deposited by CVD. Further, the N + polysilicon film is patterned to form an upper wiring (conductive portion) 34. In this manner, a nonvolatile memory device having a plurality of memory elements 30 is formed.

図６（ｃ）からわかるように、本実施形態のメモリ素子は、第１の実施形態のメモリ素子と第２の実施形態のメモリ素子とを組み合わせたような構成を有している。したがって、本実施形態のメモリ素子も、第１の実施形態のメモリ素子及び第２の実施形態のメモリ素子と同様の動作を行うことが可能であり、同様の作用効果を奏することができる。   As can be seen from FIG. 6C, the memory element of this embodiment has a configuration in which the memory element of the first embodiment and the memory element of the second embodiment are combined. Therefore, the memory element according to the present embodiment can perform the same operation as the memory element according to the first embodiment and the memory element according to the second embodiment, and can exhibit the same effects.

また、本実施形態においても、第１及び第２の実施形態と同様、各構成要素をいずれもシリコン系の材料で形成することが可能であり、シリコンＬＳＩの製造プロセスを容易に適用することが可能である。   Also in this embodiment, as in the first and second embodiments, each component can be formed of a silicon-based material, and the silicon LSI manufacturing process can be easily applied. Is possible.

また、本実施形態のメモリ素子では、導電部１１側にはトンネル絶縁膜１２及び１４に挟まれた導電性微粒子１３が形成され、導電部３４側にはトンネル絶縁膜３１及び３３に挟まれた導電性微粒子３２が形成されている。したがって、導電性微粒子１３近傍のトラップ電子の有無と、導電性微粒子３２近傍のトラップ電子の有無に応じて記憶を行うことが可能な、多値（４値）メモリを構成することが可能である。   In the memory element of this embodiment, the conductive fine particles 13 sandwiched between the tunnel insulating films 12 and 14 are formed on the conductive portion 11 side, and sandwiched between the tunnel insulating films 31 and 33 on the conductive portion 34 side. Conductive fine particles 32 are formed. Therefore, it is possible to configure a multi-value (four-valued) memory capable of storing in accordance with the presence / absence of trapped electrons near the conductive fine particles 13 and the presence / absence of trapped electrons near the conductive fine particles 32. .

なお、本実施形態においても、第１の実施形態の最後に述べたような種々の変更が可能であることは言うまでもない。特に、トンネル絶縁膜の膜厚を異ならせることにより、導電性微粒子１３近傍のトラップ電子の出し入れと、導電性微粒子３２近傍のトラップ電子の出し入れとを差別化しやすくなるため、多値メモリを構成しやすくなる。また、導電性微粒子１３の粒径と導電性微粒子３２の粒径を互いに異ならせることによっても、導電性微粒子１３近傍のトラップ電子の出し入れと、導電性微粒子３２近傍のトラップ電子の出し入れとを差別化しやすくなるため、多値メモリを構成しやすくなる。また、導電性微粒子１３及び導電性微粒子３２を規則正しく並べて、導電性微粒子１３の配置と導電性微粒子３２の配置との間に相関を持たせることにより、動作の制御性を向上させることが可能である。   It goes without saying that various modifications as described at the end of the first embodiment are also possible in this embodiment. In particular, by changing the thickness of the tunnel insulating film, it becomes easy to differentiate the trap electrons in and out of the conductive fine particles 13 and the trap electrons in and out of the conductive fine particles 32, so that a multi-value memory is configured. It becomes easy. Further, by making the particle diameter of the conductive fine particles 13 and the particle diameter of the conductive fine particles 32 different from each other, the trap electrons in and out of the vicinity of the conductive fine particles 13 and the trap electrons in and out of the vicinity of the conductive fine particles 32 can be distinguished. Therefore, it is easy to configure a multi-level memory. In addition, the controllability of the operation can be improved by arranging the conductive fine particles 13 and the conductive fine particles 32 in a regular manner so as to have a correlation between the arrangement of the conductive fine particles 13 and the arrangement of the conductive fine particles 32. is there.

なお、上述した第１〜３の実施形態では、隣接するメモリ素子（第１の実施形態ではメモリ素子１０、第２の実施形態ではメモリ素子２０、第３の実施形態ではメモリ素子３０）間の領域にトラップ絶縁膜（第１の実施形態ではトラップ絶縁膜１５、第２の実施形態ではトラップ絶縁膜２２、第３の実施形態ではトラップ絶縁膜１５）が形成されているが、図７、図８及び図９に示すように、隣接するメモリ素子間のトラップ絶縁膜を除去するようにしてもよい。例えば、上側の導電部をパターニングして除去する際に、トラップ絶縁膜も除去すればよい。このように、隣接するメモリ素子間のトラップ絶縁膜を除去し、上側導電部のパターンと下側導電部のパターンがオーバーラップする領域に選択的にトラップ絶縁膜を設けることにより、メモリ素子間のトラップ絶縁膜中の電流経路がなくなるので、メモリ素子間のクロストークを抑制することが可能である。   In the first to third embodiments described above, between adjacent memory elements (the memory element 10 in the first embodiment, the memory element 20 in the second embodiment, and the memory element 30 in the third embodiment). A trap insulating film (the trap insulating film 15 in the first embodiment, the trap insulating film 22 in the second embodiment, and the trap insulating film 15 in the third embodiment) is formed in the region. As shown in FIGS. 8 and 9, the trap insulating film between adjacent memory elements may be removed. For example, when the upper conductive portion is removed by patterning, the trap insulating film may be removed. In this way, the trap insulating film between adjacent memory elements is removed, and the trap insulating film is selectively provided in the region where the pattern of the upper conductive part and the pattern of the lower conductive part overlap, thereby providing Since there is no current path in the trap insulating film, crosstalk between memory elements can be suppressed.

また、上述した第１〜３の実施形態では、導電性微粒子が互いに離間して形成されているが、例えば図１０に示すように、導電性微粒子が重なり合っている領域があっても、上側導電部と下側導電部との間に電流経路が確保されていればよい。なお、図１０のような導電性微粒子が重なり合う状況は、導電性微粒子を形成する際にＣＶＤを繰り返し行ったような場合に生じる。   In the first to third embodiments described above, the conductive fine particles are formed apart from each other. However, as shown in FIG. 10, for example, even if there is a region where the conductive fine particles overlap, It is sufficient that a current path is ensured between the part and the lower conductive part. Note that the situation where conductive fine particles overlap as shown in FIG. 10 occurs when CVD is repeatedly performed when forming the conductive fine particles.

以下に、上述した不揮発性メモリ装置の望ましい条件について説明する。   Hereinafter, desirable conditions of the above-described nonvolatile memory device will be described.

導電性微粒子の粒径は、クーロンブロッケイド条件を満たしている必要がある。クーロンブロッケイド条件を満たすとは、電子１個の静電エネルギー（クーロンブロッケイドエネルギー：素電荷をｑ、導電性微粒子の容量をＣdotとして、ｑ/２Ｃdotで与えられる）が室温での熱揺らぎ２６ｍｅＶ程度よりも大きいことである。粒径１５ｎｍ程度のＳｉ微結晶では、Ｃdotが３ａＦ程度であり、クーロンブロッケイドエネルギーΔＥは、ΔＥ＝ｑ/２Ｃdot＝２６ｍｅＶ程度であり、室温での熱エネルギー２６ｍｅＶとほぼ等しくなる。粒径が小さくなるほどクーロンブロッケイドエネルギーは大きくなるので、粒径の上限は１５ｎｍ程度であることが望ましい。また、粒径の下限は、Ｓｉの原子間距離０．３ｎｍ程度であることが望ましい。   The particle diameter of the conductive fine particles needs to satisfy the Coulomb blockade conditions. Satisfying the Coulomb blockade condition means that the electrostatic energy of one electron (coulomb blockade energy: q / 2Cdot, where q is the elementary charge and Cdot is the capacity of the conductive particles) is 26meV at room temperature. Is greater than the degree. In a Si microcrystal having a particle size of about 15 nm, Cdot is about 3aF, and Coulomb blockade energy ΔE is about ΔE = q / 2Cdot = 26 meV, which is almost equal to thermal energy 26 meV at room temperature. Since the Coulomb blockade energy increases as the particle size decreases, the upper limit of the particle size is desirably about 15 nm. The lower limit of the particle size is desirably about 0.3 nm between Si atoms.

導電性微粒子の面密度の望ましい範囲について説明する。本実施形態のメモリ素子のメモリ効果は、情報電荷（トラップ電子）のクーロン力によって電流経路（例えば図２の電流経路５２）のキャリアが退けられて電流が減ることで生じる。十分なメモリ効果を得るためには、導電性微粒子近傍のトラップ電子が、電流経路に対してある程度の近さで存在しなければならない。シリコン中でのクーロンスクリーニング距離は、典型的には１０ｎｍである。したがって、導電性微粒子間の平均距離が２０ｎｍ以下となるような面密度で導電性微粒子が分布していないと、電流経路からの距離が１０ｎｍ以下の領域に導電性微粒子が存在しない可能性が大きくなる。したがって、２．５×１０11ｃｍ-2（つまり、１微粒子／２０ｎｍスクエア）が、導電性微粒子の面密度の望ましい下限である。また、導電性微粒子間に隙間がなければ電流経路ができないので、導電性微粒子間に隙間ができるようにするため、導電性微粒子の平均粒径をＤとして、Ｄ-2が導電性微粒子の面密度の望ましい上限である。 A desirable range of the surface density of the conductive fine particles will be described. The memory effect of the memory element according to the present embodiment is caused by a decrease in current due to retreat of carriers in a current path (for example, current path 52 in FIG. 2) by the Coulomb force of information charges (trap electrons). In order to obtain a sufficient memory effect, trapped electrons in the vicinity of the conductive fine particles must be close to the current path to some extent. The Coulomb screening distance in silicon is typically 10 nm. Therefore, if the conductive fine particles are not distributed at a surface density such that the average distance between the conductive fine particles is 20 nm or less, there is a high possibility that the conductive fine particles are not present in a region whose distance from the current path is 10 nm or less. Become. Therefore, 2.5 × 10 11 cm −2 (that is, 1 fine particle / 20 nm square) is a desirable lower limit of the surface density of the conductive fine particles. Further, since there is no gap between the conductive fine particles, a current path cannot be formed. Therefore, in order to create a gap between the conductive fine particles, the average particle diameter of the conductive fine particles is D, and D −2 is the surface of the conductive fine particles. A desirable upper limit for density.

トンネル絶縁膜の膜厚は、電子が直接トンネル可能な膜厚の上限以下であることが望ましい。直接トンネル可能膜厚の上限は、シリコン酸化膜では３ｎｍである。したがって、トンネル絶縁膜としてシリコン酸化膜を用いた場合には、トンネル絶縁膜の膜厚の上限は３ｎｍ程度である。また、下限は１原子層の厚さ０．３ｎｍ程度である。シリコン酸化膜以外の絶縁膜では、シリコン酸化膜の膜厚範囲（０．３ｎｍ以上３ｎｍ以下）におけるシリコン酸化膜のトンネル抵抗範囲と同等のトンネル抵抗範囲となるような膜厚範囲であることが望ましい。   The film thickness of the tunnel insulating film is desirably less than or equal to the upper limit of the film thickness at which electrons can directly tunnel. The upper limit of the directly tunnelable film thickness is 3 nm for the silicon oxide film. Therefore, when a silicon oxide film is used as the tunnel insulating film, the upper limit of the thickness of the tunnel insulating film is about 3 nm. The lower limit is about 0.3 nm in the thickness of one atomic layer. It is desirable that the insulating film other than the silicon oxide film has a film thickness range that is equivalent to the tunnel resistance range of the silicon oxide film in the film thickness range (0.3 nm or more and 3 nm or less) of the silicon oxide film. .

トラップ絶縁膜の厚さは、Ｓｉ微粒子近傍のトラップ電子が、トラップから導電部に直接トンネルしないような厚さであることが望ましい。すなわち、電子が直接トンネル可能な膜厚の上限以上であることが望ましい。トラップリッチなシリコン酸化膜の場合は、３ｎｍよりも厚いことが望ましい。シリコン窒化膜の場合は、膜厚３ｎｍのシリコン酸化膜（バリア高３．１ｅＶ）と同等のトンネル抵抗となるような膜厚であることが望ましい。すなわち、シリコン窒化膜のバリア高は２ｅＶであることから、シリコン窒化膜の膜厚は３．７ｎｍ以上であることが望ましい。その他の絶縁膜を用いた場合、複数の絶縁膜の積層構造を用いた場合、或いは連続的に組成が変化する絶縁膜を用いた場合にも、バリア高３．１ｅＶで膜厚３ｎｍのシリコン酸化膜と同等のトンネル抵抗となるような膜厚が、望ましい膜厚の下限である。また、互いに隣接するメモリ素子間のクロストークを抑制する観点から、トラップ絶縁膜の膜厚は、互いに隣接するメモリ素子間の間隔（距離）よりも小さいことが望ましい。   The thickness of the trap insulating film is desirably such that trapped electrons near the Si fine particles do not directly tunnel from the trap to the conductive portion. That is, it is desirable that the thickness be equal to or greater than the upper limit of the film thickness that allows electrons to tunnel directly. In the case of a trap rich silicon oxide film, it is desirable that the thickness is greater than 3 nm. In the case of a silicon nitride film, it is desirable that the film thickness be a tunnel resistance equivalent to a 3 nm thick silicon oxide film (barrier height 3.1 eV). That is, since the barrier height of the silicon nitride film is 2 eV, the film thickness of the silicon nitride film is desirably 3.7 nm or more. Even when other insulating films are used, when a laminated structure of a plurality of insulating films is used, or when an insulating film whose composition changes continuously is used, a silicon oxide with a barrier height of 3.1 eV and a film thickness of 3 nm is used. A film thickness that provides a tunnel resistance equivalent to the film is the lower limit of the desired film thickness. Further, from the viewpoint of suppressing crosstalk between memory elements adjacent to each other, it is desirable that the film thickness of the trap insulating film is smaller than an interval (distance) between memory elements adjacent to each other.

トラップ絶縁膜中のトラップの体積密度の望ましい範囲は以下の通りである。すでに述べたように、本実施形態のメモリ素子のメモリ効果は、情報電荷（トラップ電子）のクーロン力によって電流経路（例えば図２の電流経路５２）のキャリアが退けられて電流が減ることで生じる。したがって、典型的なクーロンスクリーニング距離１０ｎｍよりも近い範囲内にトラップが存在する確率が大きくなるような体積密度であることが望ましい。したがって、１トラップ／１０ｎｍ3 以上、すなわちトラップ準位の体積密度は、１０18ｃｍ-3以上であることが望ましい。 A desirable range of the volume density of the trap in the trap insulating film is as follows. As described above, the memory effect of the memory element according to the present embodiment is caused by a decrease in current due to the retraction of carriers in the current path (for example, the current path 52 in FIG. 2) by the Coulomb force of information charges (trap electrons). . Therefore, it is desirable that the volume density be such that the probability that a trap exists within a range closer than a typical Coulomb screening distance of 10 nm is increased. Therefore, it is desirable that 1 trap / 10 nm 3 or more, that is, the volume density of the trap level is 10 18 cm −3 or more.

また、トラップ間伝導による電流経路が形成されるためには、直接トンネル可能膜厚の範囲内に、少なくとも２つのトラップが存在する確率が高くなければならない。したがって、トラップ絶縁膜のトラップ準位の体積密度は、直接トンネル可能膜厚の上限をＴとして、Ｔ-3以上であることが望ましい。例えば、トラップ絶縁膜としてシリコン酸化膜を用いた場合には、（３ｎｍ）-3＝３．７×１０19ｃｍ-3以上、トラップ絶縁膜としてシリコン窒化膜を用いた場合には、（３．７ｎｍ）-3＝２×１０19ｃｍ-3以上であることが望ましい。また、トラップ準位の体積密度の上限は、原子間結合の体積密度１０23ｃｍ-3程度である。 In order to form a current path by conduction between traps, the probability that at least two traps exist within the range of the film thickness that can be directly tunneled must be high. Therefore, it is desirable that the trap density volume density of the trap insulating film is T −3 or more, where T is the upper limit of the directly tunnelable film thickness. For example, when a silicon oxide film is used as the trap insulating film, (3 nm) −3 = 3.7 × 10 19 cm −3 or more, and when a silicon nitride film is used as the trap insulating film, (3. 7 nm) −3 = 2 × 10 19 cm −3 or more. In addition, the upper limit of the volume density of the trap level is about 10 23 cm −3 of the volume density of interatomic bonds.

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。   Although the embodiments of the present invention have been described above, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention. Furthermore, the above embodiments include inventions at various stages, and various inventions can be extracted by appropriately combining the disclosed constituent elements. For example, even if several constituent requirements are deleted from the disclosed constituent requirements, the invention can be extracted as an invention as long as a predetermined effect can be obtained.

本発明の第１の実施形態に係る不揮発性メモリ装置の構成を模式的に示した断面図である。1 is a cross-sectional view schematically showing a configuration of a nonvolatile memory device according to a first embodiment of the present invention. 本発明の第１の実施形態に係る不揮発性メモリ装置の動作を説明するための図である。FIG. 4 is a diagram for explaining an operation of the nonvolatile memory device according to the first embodiment of the present invention. 本発明の第１の実施形態に係る不揮発性メモリ装置の製造工程を模式的に示した断面図である。FIG. 6 is a cross-sectional view schematically showing a manufacturing process of the nonvolatile memory device according to the first embodiment of the present invention. 本発明の第２の実施形態に係る不揮発性メモリ装置の構成を模式的に示した断面図である。FIG. 5 is a cross-sectional view schematically showing a configuration of a nonvolatile memory device according to a second embodiment of the present invention. 本発明の第２の実施形態に係る不揮発性メモリ装置の製造工程を模式的に示した断面図である。It is sectional drawing which showed typically the manufacturing process of the non-volatile memory device which concerns on the 2nd Embodiment of this invention. 本発明の第３の実施形態に係る不揮発性メモリ装置の製造工程を模式的に示した断面図である。6 is a cross-sectional view schematically showing a manufacturing process of a nonvolatile memory device according to a third embodiment of the present invention. FIG. 本発明の第１の実施形態に係る不揮発性メモリ装置の変更例を模式的に示した断面図である。FIG. 5 is a cross-sectional view schematically showing a modification example of the nonvolatile memory device according to the first embodiment of the present invention. 本発明の第２の実施形態に係る不揮発性メモリ装置の変更例を模式的に示した断面図である。It is sectional drawing which showed typically the example of a change of the non-volatile memory device which concerns on the 2nd Embodiment of this invention. 本発明の第３の実施形態に係る不揮発性メモリ装置の変更例を模式的に示した断面図である。It is sectional drawing which showed typically the example of a change of the non-volatile memory device which concerns on the 3rd Embodiment of this invention. 本発明の第１の実施形態に係る不揮発性メモリ装置の変更例を模式的に示した断面図である。FIG. 5 is a cross-sectional view schematically showing a modification example of the nonvolatile memory device according to the first embodiment of the present invention.

符号の説明Explanation of symbols

１１、１６、２１、２６、３４…導電部
１２、１４、２３、２５、３１、３３…トンネル絶縁膜
１３、２４、３２…導電性微粒子
１５、２２…トラップ絶縁膜 11, 16, 21, 26, 34 ... conductive portion 12, 14, 23, 25, 31, 33 ... tunnel insulating film 13, 24, 32 ... conductive fine particles 15, 22 ... trap insulating film

Claims (11)

第１の導電部と、
前記第１の導電部上に形成された第１のトンネル絶縁膜と、
前記第１のトンネル絶縁膜上に部分的に形成され、クーロンブロッケイド条件を満たす導電性微粒子と、
前記導電性微粒子の表面に形成された第２のトンネル絶縁膜と、
前記第１のトンネル絶縁膜及び第２のトンネル絶縁膜上に形成されたトラップ絶縁膜と、
前記トラップ絶縁膜上に形成された第２の導電部と、
を有するメモリ素子を備えたことを特徴とする不揮発性メモリ装置。 A first conductive portion;
A first tunnel insulating film formed on the first conductive portion;
Conductive fine particles partially formed on the first tunnel insulating film and satisfying the Coulomb blockade condition;
A second tunnel insulating film formed on the surface of the conductive fine particles;
A trap insulating film formed on the first tunnel insulating film and the second tunnel insulating film;
A second conductive portion formed on the trap insulating film;
A non-volatile memory device, comprising: a memory element including: 第１の導電部と、
前記第１の導電部上に形成されたトラップ絶縁膜と、
前記トラップ絶縁膜上に形成された第１のトンネル絶縁膜と、
前記第１のトンネル絶縁膜上に部分的に形成され、クーロンブロッケイド条件を満たす導電性微粒子と、
前記導電性微粒子の表面に形成された第２のトンネル絶縁膜と、
前記第１のトンネル絶縁膜及び第２のトンネル絶縁膜上に形成された第２の導電部と、
を有するメモリ素子を備えたことを特徴とする不揮発性メモリ装置。 A first conductive portion;
A trap insulating film formed on the first conductive portion;
A first tunnel insulating film formed on the trap insulating film;
Conductive fine particles partially formed on the first tunnel insulating film and satisfying the Coulomb blockade condition;
A second tunnel insulating film formed on the surface of the conductive fine particles;
A second conductive portion formed on the first tunnel insulating film and the second tunnel insulating film;
A non-volatile memory device, comprising: a memory element including: 第１の導電部と、
前記第１の導電部上に形成された第１のトンネル絶縁膜と、
前記第１のトンネル絶縁膜上に部分的に形成され、クーロンブロッケイド条件を満たす第１の導電性微粒子と、
前記第１の導電性微粒子の表面に形成された第２のトンネル絶縁膜と、
前記第１のトンネル絶縁膜及び第２のトンネル絶縁膜上に形成されたトラップ絶縁膜と、
前記トラップ絶縁膜上に形成された第３のトンネル絶縁膜と、
前記第３のトンネル絶縁膜上に部分的に形成され、クーロンブロッケイド条件を満たす第２の導電性微粒子と、
前記第２の導電性微粒子の表面に形成された第４のトンネル絶縁膜と、
前記第３のトンネル絶縁膜及び第４のトンネル絶縁膜上に形成された第２の導電部と、
を有するメモリ素子を備えたことを特徴とする不揮発性メモリ装置。 A first conductive portion;
A first tunnel insulating film formed on the first conductive portion;
A first conductive fine particle partially formed on the first tunnel insulating film and satisfying a Coulomb blockade condition;
A second tunnel insulating film formed on the surface of the first conductive fine particles;
A trap insulating film formed on the first tunnel insulating film and the second tunnel insulating film;
A third tunnel insulating film formed on the trap insulating film;
A second conductive fine particle partially formed on the third tunnel insulating film and satisfying a Coulomb blockade condition;
A fourth tunnel insulating film formed on the surface of the second conductive fine particles;
A second conductive portion formed on the third tunnel insulating film and the fourth tunnel insulating film;
A non-volatile memory device, comprising: a memory element including: 前記トラップ絶縁膜は、前記第１の導電部のパターンと前記第２の導電部のパターンがオーバーラップする領域に選択的に形成されている
ことを特徴とする請求項１乃至３のいずれかに記載の不揮発性メモリ装置。 4. The trap insulating film is selectively formed in a region where the pattern of the first conductive portion and the pattern of the second conductive portion overlap each other. The nonvolatile memory device according to claim. 前記トラップ絶縁膜は、化学量論比を満たすシリコン窒化膜のシリコン組成比よりも高いシリコン組成比を有するシリコン窒化膜、化学量論比を満たすシリコン酸化膜のシリコン組成比よりも高いシリコン組成比を有するシリコン酸化膜、又は化学量論比を満たすシリコン酸窒化膜のシリコン組成比よりも高いシリコン組成比を有するシリコン酸窒化膜で形成されている
ことを特徴とする請求項１乃至３のいずれかに記載の不揮発性メモリ装置。 The trap insulating film includes a silicon nitride film having a silicon composition ratio higher than a silicon composition ratio of a silicon nitride film satisfying a stoichiometric ratio, and a silicon composition ratio higher than a silicon composition ratio of a silicon oxide film satisfying a stoichiometric ratio. 4. A silicon oxide film having a silicon composition, or a silicon oxynitride film having a silicon composition ratio higher than a silicon composition ratio of a silicon oxynitride film satisfying a stoichiometric ratio. A non-volatile memory device according to claim 1. 前記トラップ絶縁膜のトラップ準位の密度は、１０18ｃｍ-3以上である
ことを特徴とする請求項１乃至３のいずれかに記載の不揮発性メモリ装置。 4. The nonvolatile memory device according to claim 1, wherein the trap insulating layer has a trap level density of 10 18 cm −3 or more. 5. 前記トラップ絶縁膜のトラップ準位の密度は、前記トラップ絶縁膜の直接トンネル可能膜厚の上限をＴとして、Ｔ-3以上である
ことを特徴とする請求項１乃至３のいずれかに記載の不揮発性メモリ装置。 4. The density of the trap level of the trap insulating film is equal to or higher than T −3 , where T is the upper limit of the thickness of the trap insulating film that can be directly tunneled. Non-volatile memory device. 前記トラップ絶縁膜の膜厚は、直接トンネル可能膜厚の上限以上である
ことを特徴とする請求項１乃至３のいずれかに記載の不揮発性メモリ装置。 4. The nonvolatile memory device according to claim 1, wherein a thickness of the trap insulating film is equal to or greater than an upper limit of a film thickness that can be directly tunneled. 5. 前記トラップ絶縁膜の膜厚は、互いに隣接するメモリ素子間の間隔よりも小さい
ことを特徴とする請求項１乃至３のいずれかに記載の不揮発性メモリ装置。 4. The nonvolatile memory device according to claim 1, wherein the thickness of the trap insulating film is smaller than an interval between adjacent memory elements. 5. 前記導電性微粒子の密度は、２．５×１０11ｃｍ-2以上である
ことを特徴とする請求項１又は２に記載の不揮発性メモリ装置。 The nonvolatile memory device according to claim 1, wherein the density of the conductive fine particles is 2.5 × 10 11 cm −2 or more. 前記第１のトンネル絶縁膜の膜厚は直接トンネル可能膜厚の上限以下であり、前記第２のトンネル絶縁膜の膜厚は直接トンネル可能膜厚の上限以下である
ことを特徴とする請求項１乃至３のいずれかに記載の不揮発性メモリ装置。 The film thickness of the first tunnel insulating film is less than or equal to the upper limit of the directly tunnelable film thickness, and the film thickness of the second tunnel insulating film is less than or equal to the upper limit of the directly tunnelable film thickness. The non-volatile memory device according to any one of 1 to 3.
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