JP2006178462A - Integrated circuit device having amplifier controlled by data, and method of operating the same - Google Patents

Integrated circuit device having amplifier controlled by data, and method of operating the same Download PDF

Info

Publication number
JP2006178462A
JP2006178462A JP2005367026A JP2005367026A JP2006178462A JP 2006178462 A JP2006178462 A JP 2006178462A JP 2005367026 A JP2005367026 A JP 2005367026A JP 2005367026 A JP2005367026 A JP 2005367026A JP 2006178462 A JP2006178462 A JP 2006178462A
Authority
JP
Japan
Prior art keywords
response
voltage
data signal
differential transistor
bit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005367026A
Other languages
Japanese (ja)
Inventor
Jae-Hyuck Woo
宰赫 禹
Saikyu Lee
再九 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020040109284A external-priority patent/KR100640617B1/en
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2006178462A publication Critical patent/JP2006178462A/en
Pending legal-status Critical Current

Links

Images

Abstract

<P>PROBLEM TO BE SOLVED: To provide an integrated circuit device having an amplifier controlled by data and a method of operating this integrated circuit device. <P>SOLUTION: It has an amplifier circuit having a pair of a 1st differential transistor to selectively operate in response at least to a bit of a multi-bit data signal and a 2nd differential transistor. The above pair of the 1st differential transistor and the 2nd differential transistor forms an integrated circuit device connected respectively with a 1st switch and a 2nd switch operating in response at least to a bit of the above multi-bit data signal. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、集積回路装置及び集積回路装置の動作方法に係り、特に、データによって制御される増幅器を備える集積回路装置及び該集積回路装置の動作方法に関する。   The present invention relates to an integrated circuit device and an operation method of the integrated circuit device, and more particularly to an integrated circuit device including an amplifier controlled by data and an operation method of the integrated circuit device.

薄膜トランジスタ型の液晶表示装置（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：ＴＦＴ−ＬＣＤ）のソースドライバ回路は、ディスプレイデータに対応する階調電圧を、ソースラインを介してディスプレイパネルに印加する。例えば、ゲートドライバがスイッチをターンオンさせると、ソースドライバは、スイッチと連結された液晶キャパシタに階調電圧を印加する。   A source driver circuit of a thin film transistor liquid crystal display (TFT-LCD) applies a gradation voltage corresponding to display data to a display panel via a source line. For example, when the gate driver turns on the switch, the source driver applies a grayscale voltage to the liquid crystal capacitor connected to the switch.

図１は、一般的なＴＦＴ−ＬＣＤのソースドライバ回路１００を示す図面である。
図１に示すように、一般的なソースドライバ１００は、デコーダ１１０及び増幅器１２０を備える。デコーダ１１０は、階調電圧ＶＧＲＡＹを受信し、ディスプレイデータＤに対応する階調電圧Ｄ＿ＶＯＬを出力する。ディスプレイデータＤがｎビットである場合、階調電圧ＶＧＲＡＹは、ソース電圧（または、電源電圧）と共通電圧（または、接地電圧）との間に２ｎ段階の相異なる電圧レベルを有する。増幅器１２０は、選択された階調電圧Ｄ＿ＶＯＬを増幅し、増幅階調電圧ＶＯＵＴをディスプレイパネルに印加する。 FIG. 1 shows a source driver circuit 100 of a general TFT-LCD.
As shown in FIG. 1, the general source driver 100 includes a decoder 110 and an amplifier 120. The decoder 110 receives the gradation voltage VGRAY and outputs the gradation voltage D_VOL corresponding to the display data D. When the display data D is n bits, the gradation voltage VGRAY has 2 n different voltage levels between the source voltage (or power supply voltage) and the common voltage (or ground voltage). The amplifier 120 amplifies the selected gradation voltage D_VOL and applies the amplified gradation voltage VOUT to the display panel.

図２は、図１の増幅器の入力部を詳細に示す回路図である。
階調電圧Ｄ＿ＶＯＬは、第１ ＮＭＯＳトランジスタＮＴＲ１及び第１ ＰＭＯＳトランジスタＰＴＲ１のゲートに入力される。階調電圧Ｄ＿ＶＯＬの電圧レベルによって、第１ ＮＭＯＳトランジスタＮＴＲ１及び第１ ＰＭＯＳトランジスタＰＴＲ１のうち、一つのみがターンオンされるか、または第１ ＮＭＯＳトランジスタＮＴＲ１及び第１ ＰＭＯＳトランジスタＰＴＲ１が何れもターンオンされる。出力駆動電圧ＶＯＵＴは、出力ノードＮＯＵＴから出力され、第２ ＮＭＯＳトランジスタＮＴＲ２及び第２ ＰＭＯＳトランジスタＰＴＲ２のゲートにフィードバックされる。 FIG. 2 is a circuit diagram showing in detail the input section of the amplifier of FIG.
The gradation voltage D_VOL is input to the gates of the first NMOS transistor NTR1 and the first PMOS transistor PTR1. Depending on the voltage level of the grayscale voltage D_VOL, only one of the first NMOS transistor NTR1 and the first PMOS transistor PTR1 is turned on, or both the first NMOS transistor NTR1 and the first PMOS transistor PTR1 are turned on. . The output drive voltage VOUT is output from the output node NOUT and fed back to the gates of the second NMOS transistor NTR2 and the second PMOS transistor PTR2.

図３は、図１及び図２の増幅器が備えるトランジスタの動作範囲を示す図面である。
階調電圧Ｄ＿ＶＯＬの電圧レベルが第１ ＰＭＯＳトランジスタＰＴＲ１の臨界電圧より低ければ、第１ ＰＭＯＳトランジスタＰＴＲ１はターンオンされ、第１ ＮＭＯＳトランジスタＮＴＲ１はターンオフされ、第１電流源ＩＳ１が動作し、第２電流源ＩＳ２は動作しない。
第１ ＰＭＯＳトランジスタＰＴＲ１はターンオンされ、第１ ＮＭＯＳトランジスタＮＴＲ１はターンオフされ、第１電流源ＩＳ１が動作し、第２電流源ＩＳ２は動作しない階調電圧Ｄ＿ＶＯＬの領域が、図３で領域Ｃと表示される。
増幅器１２０に入力される階調電圧Ｄ＿ＶＯＬの電圧レベルが第１ ＮＭＯＳトランジスタＮＴＲ１の臨界電圧より高ければ、第１ ＰＭＯＳトランジスタＰＴＲ１はターンオフされ、第１ ＮＭＯＳトランジスタＮＴＲ１はターンオンされ、第１電流源ＩＳ１は動作せず、第２電流源ＩＳ２は動作する。 FIG. 3 is a diagram illustrating an operation range of a transistor included in the amplifier of FIGS. 1 and 2.
If the voltage level of the grayscale voltage D_VOL is lower than the critical voltage of the first PMOS transistor PTR1, the first PMOS transistor PTR1 is turned on, the first NMOS transistor NTR1 is turned off, the first current source IS1 operates, and the second current Source IS2 does not operate.
The first PMOS transistor PTR1 is turned on, the first NMOS transistor NTR1 is turned off, the first current source IS1 operates, and the second current source IS2 does not operate. The region of the grayscale voltage D_VOL is denoted as region C in FIG. Is done.
If the voltage level of the grayscale voltage D_VOL input to the amplifier 120 is higher than the critical voltage of the first NMOS transistor NTR1, the first PMOS transistor PTR1 is turned off, the first NMOS transistor NTR1 is turned on, and the first current source IS1 is The second current source IS2 operates without operating.

第１ ＰＭＯＳトランジスタＰＴＲ１はターンオフされ、第１ ＮＭＯＳトランジスタＮＴＲ１はターンオンされ、第１電流源ＩＳ１は動作せず、第２電流源ＩＳ２は動作する階調電圧Ｄ＿ＶＯＬの領域が図３で領域Ａと表示される。
増幅器１２０に入力される階調電圧Ｄ＿ＶＯＬの電圧レベルがＢ領域に属する場合には、
第１ ＰＭＯＳトランジスタＰＴＲ１及び第１ ＮＭＯＳトランジスタＮＴＲ１が何れもターンオンされ、第１電流源ＩＳ１及び第２電流源ＩＳ２が何れも動作する。 The first PMOS transistor PTR1 is turned off, the first NMOS transistor NTR1 is turned on, the first current source IS1 does not operate, and the second current source IS2 operates. The region of the grayscale voltage D_VOL is indicated as region A in FIG. Is done.
When the voltage level of the gradation voltage D_VOL input to the amplifier 120 belongs to the B region,
Both the first PMOS transistor PTR1 and the first NMOS transistor NTR1 are turned on, and both the first current source IS1 and the second current source IS2 operate.

図４は、図１及び図２の増幅器４２０が消費する電流消費量を示す図面である。
領域１は、階調電圧Ｄ＿ＶＯＬが図３の領域Ｃに属する場合の電流消費量を表す。領域２は、階調電圧Ｄ＿ＶＯＬが図３の領域Ｂに属する場合の電流消費量を表す。領域３は、階調電圧Ｄ＿ＶＯＬが図３の領域Ａに属する場合の電流消費量を表す。
ところが、階調電圧Ｄ＿ＶＯＬが領域２（図３の領域Ｂ）に属する場合には、領域１に属する場合に比べて、約２倍の電流量が消費される。 FIG. 4 is a diagram illustrating a current consumption amount consumed by the amplifier 420 of FIGS. 1 and 2.
Region 1 represents the current consumption when the gradation voltage D_VOL belongs to region C in FIG. Region 2 represents the current consumption when the gradation voltage D_VOL belongs to region B in FIG. Region 3 represents the current consumption when the gradation voltage D_VOL belongs to region A in FIG.
However, when the gradation voltage D_VOL belongs to the region 2 (region B in FIG. 3), about twice as much current is consumed as compared to the case where it belongs to the region 1.

本発明が達成しようとする技術的課題は、データによって制御される増幅器を備える集積回路装置を提供するところにある。
本発明が達成しようとする他の技術的課題は、データによって制御される増幅器を備える集積回路装置の動作方法を提供するところにある。 The technical problem to be solved by the present invention is to provide an integrated circuit device having an amplifier controlled by data.
Another technical problem to be solved by the present invention is to provide a method of operating an integrated circuit device including an amplifier controlled by data.

前記技術的課題を達成するための本発明の実施形態に係る集積回路装置は、マルチ−ビットデータ信号の少なくとも一つのビットに応答して選択的に動作する、第１差動トランジスタ及び第２差動トランジスタの対を有する増幅回路を備える。
前記第１差動トランジスタ及び第２差動トランジスタの対は、第１スイッチ及び第２スイッチとそれぞれ接続される。前記第１スイッチ及び第２スイッチは、前記マルチ−ビットデータ信号の少なくとも一つのビットに応答して動作する。
前記集積回路装置は、ＴＦＴ−ＬＣＤドライバ回路であり、前記増幅回路は、階調電圧に応答して動作する。 An integrated circuit device according to an embodiment of the present invention for achieving the technical problem includes a first differential transistor and a second differential transistor that selectively operate in response to at least one bit of a multi-bit data signal. An amplifier circuit having a pair of dynamic transistors is provided.
The pair of the first differential transistor and the second differential transistor is connected to the first switch and the second switch, respectively. The first switch and the second switch operate in response to at least one bit of the multi-bit data signal.
The integrated circuit device is a TFT-LCD driver circuit, and the amplifier circuit operates in response to a gradation voltage.

本発明の実施形態に係る集積回路装置は、デコーダをさらに備え得る。前記デコーダは、前記マルチ−ビットデータ信号に応答して、前記階調電圧を選択する。
前記集積回路装置は、ＴＦＴ−ＬＣＤドライバ回路であり、前記第１差動トランジスタ対は、第１階調電圧に応答して動作し、前記第２差動トランジスタ対は、第２階調電圧に応答して動作する。 The integrated circuit device according to the embodiment of the present invention may further include a decoder. The decoder selects the gray scale voltage in response to the multi-bit data signal.
The integrated circuit device is a TFT-LCD driver circuit, the first differential transistor pair operates in response to a first gradation voltage, and the second differential transistor pair has a second gradation voltage. Operates in response.

本発明の実施形態に係る集積回路装置は、第１デコーダ及び第２デコーダをさらに備え得る。前記第１デコーダは、前記マルチ−ビットデータ信号の少なくとも一つのビットに応答して前記第１階調電圧を選択する。前記第２デコーダは、前記マルチ−ビットデータ信号の少なくとも一つのビットに応答して前記第２階調電圧を選択する。   The integrated circuit device according to the embodiment of the present invention may further include a first decoder and a second decoder. The first decoder selects the first gray voltage in response to at least one bit of the multi-bit data signal. The second decoder selects the second gray voltage in response to at least one bit of the multi-bit data signal.

本発明に係るＴＦＴ−ＬＣＤドライバ回路のデコーディング回路は、第１デコーダ及び第２デコーダを備える。前記第１デコーダは、マルチ−ビットデータ信号のｍビットに応答して、ｎ個の階調電圧のうち、第１階調電圧を選択する。前記第２デコーダは、前記マルチ−ビットデータ信号の前記ｍビットに応答して、前記ｎ個の階調電圧のうち、第２階調電圧を選択する。ここで、２ｍ＜ｎである。
前記第１デコーダは、第１差動トランジスタ対に連結され、前記第１差動トランジスタ対は、前記第１階調電圧に応答して動作する。前記第２デコーダは、第２差動トランジスタ対に連結され、前記第２差動トランジスタ対は、前記第２階調電圧に応答して動作する。 The decoding circuit of the TFT-LCD driver circuit according to the present invention includes a first decoder and a second decoder. The first decoder selects a first gradation voltage among n gradation voltages in response to m bits of the multi-bit data signal. The second decoder selects a second gradation voltage among the n gradation voltages in response to the m bits of the multi-bit data signal. Here, 2 m <n.
The first decoder is connected to a first differential transistor pair, and the first differential transistor pair operates in response to the first gray scale voltage. The second decoder is connected to a second differential transistor pair, and the second differential transistor pair operates in response to the second gray scale voltage.

本発明に係るＴＦＴ−ＬＣＤドライバは、デコーダ及び増幅回路を備える。前記デコーダは、マルチ−ビットデータ信号に応答して階調電圧を選択する。前記増幅回路は、前記マルチ−ビットデータ信号の少なくとも一つのビットによって選択的に動作する第１差動トランジスタ及び第２差動トランジスタの対を備える。前記増幅回路は、前記階調電圧に応答して動作する。
前記第１差動トランジスタ対は、第１階調電圧に応答して動作し、前記第２差動トランジスタ対は、第２階調電圧に応答して動作する。 The TFT-LCD driver according to the present invention includes a decoder and an amplifier circuit. The decoder selects a gray scale voltage in response to the multi-bit data signal. The amplifier circuit includes a pair of a first differential transistor and a second differential transistor that are selectively operated by at least one bit of the multi-bit data signal. The amplifier circuit operates in response to the gradation voltage.
The first differential transistor pair operates in response to a first gradation voltage, and the second differential transistor pair operates in response to a second gradation voltage.

本発明に係るＴＦＴ−ＬＣＤドライバは、第１デコーダ及び第２デコーダをさらに備え得る。前記第１デコーダは、前記マルチ−ビットデータ信号の少なくとも一つのビットに応答して前記第１階調電圧を選択する。前記第２デコーダは、前記マルチ−ビットデータ信号の少なくとも一つのビットに応答して前記第２階調電圧を選択する。   The TFT-LCD driver according to the present invention may further include a first decoder and a second decoder. The first decoder selects the first gray voltage in response to at least one bit of the multi-bit data signal. The second decoder selects the second gray voltage in response to at least one bit of the multi-bit data signal.

本発明に係る集積回路装置は、増幅器で消費される電流を減らし、またデコーダのサイズを縮小させうる。   The integrated circuit device according to the present invention can reduce the current consumed by the amplifier and reduce the size of the decoder.

本発明及び本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の好ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の好ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。
説明の理解を容易にするために、本発明に係る実施形態は、ＴＦＴ−ＬＣＤドライバに基づいて説明される。しかし、本発明は、このような実施形態に限定されず、他のタイプの集積回路装置及び／または集積回路に適用されうる。 For a full understanding of the invention and the operational advantages of the invention and the objects achieved by the practice of the invention, refer to the accompanying drawings which illustrate preferred embodiments of the invention and the contents described in the drawings. I have to.
Hereinafter, the present invention will be described in detail by explaining preferred embodiments of the invention with reference to the accompanying drawings. The same reference numerals provided in each drawing represent the same member.
In order to facilitate understanding of the description, embodiments according to the present invention will be described based on a TFT-LCD driver. However, the present invention is not limited to such an embodiment, and can be applied to other types of integrated circuit devices and / or integrated circuits.

図５は、本発明の実施形態に係るＴＦＴ−ＬＣＤドライバ回路を示す回路図である。
ＴＦＴ−ＬＣＤドライバ回路４００は、デコーダ４１０及び増幅器４２０を備える。
デコーダ４１０は、第１サブデコーダＰ＿ＤＥＣ及び第２サブデコーダＮ＿ＤＥＣを備える。第１サブデコーダＰ＿ＤＥＣは、高い電圧レベルを有する上位階調電圧ＶＧＲＡＹ＿Ｈを受信し、データ信号Ｄに応答して第１階調電圧ＶＧ１を出力する。上位階調電圧ＶＧＲＡＹ＿Ｈは、２ｎ／２個の電圧レベルを有し、データ信号Ｄは、ｎ−１ビットである。第２サブデコーダＮ＿ＤＥＣは、低い電圧レベルを有する下位階調電圧ＶＧＲＡＹ＿Ｌを受信し、データ信号Ｄに応答して第２階調電圧ＶＧ２を出力する。下位階調電圧ＶＧＲＡＹ＿Ｌは、２ｎ／２個の電圧レベルを有し、データ信号Ｄは、ｎ−１ビットである。 FIG. 5 is a circuit diagram showing a TFT-LCD driver circuit according to an embodiment of the present invention.
The TFT-LCD driver circuit 400 includes a decoder 410 and an amplifier 420.
The decoder 410 includes a first sub-decoder P_DEC and a second sub-decoder N_DEC. The first sub-decoder P_DEC receives the upper gradation voltage VGRAY_H having a high voltage level and outputs the first gradation voltage VG1 in response to the data signal D. The upper gradation voltage VGRAY_H has 2 n / 2 voltage levels, and the data signal D has n−1 bits. The second sub-decoder N_DEC receives the lower gradation voltage VGRAY_L having a low voltage level and outputs the second gradation voltage VG2 in response to the data signal D. The lower gradation voltage VGRAY_L has 2 n / 2 voltage levels, and the data signal D has n−1 bits.

増幅器４２０は、第１サブ増幅回路ＡＭＰ＿Ｐ及び第２サブ増幅回路ＡＭＰ＿Ｎを備える。増幅器４２０は、制御信号ＭＳＢＤに応答して、第１階調電圧ＶＧ１及び第２階調電圧ＶＧ２の一つをディスプレイパネル駆動電圧として出力する。制御信号ＭＳＢＤは、データ信号Ｄの最上位ビットである。増幅器４２０は、制御信号ＭＳＢＤのレベルによって、第１サブ増幅回路ＡＭＰ＿Ｐ及び第２サブ増幅回路ＡＭＰ＿Ｎのうち、一つのみを動作させる。第１サブ増幅回路ＡＭＰ＿Ｐは、第１スイッチＳＷ１を介してソース電圧ＡＶＤＤに連結される。第２サブ増幅回路ＡＭＰ＿Ｎは、第２スイッチＳＷ２を介して接地電圧または共通電圧ＶＳＳに連結される。プルアップトランジスタＰＵＴＲ及びプルダウントランジスタＰＤＴＲは、出力ノードＮＯＵＴの電圧をプルアップまたはプルダウンさせ、パネル駆動電圧ＶＯＵＴに出力する。   The amplifier 420 includes a first sub-amplifier circuit AMP_P and a second sub-amplifier circuit AMP_N. The amplifier 420 outputs one of the first gradation voltage VG1 and the second gradation voltage VG2 as a display panel driving voltage in response to the control signal MSBD. The control signal MSBD is the most significant bit of the data signal D. The amplifier 420 operates only one of the first sub-amplifier circuit AMP_P and the second sub-amplifier circuit AMP_N according to the level of the control signal MSBD. The first sub-amplifier circuit AMP_P is connected to the source voltage AVDD through the first switch SW1. The second sub-amplifier circuit AMP_N is connected to the ground voltage or the common voltage VSS through the second switch SW2. The pull-up transistor PUTR and the pull-down transistor PDTR pull up or pull down the voltage of the output node NOUT and output it to the panel drive voltage VOUT.

図６は、図５の増幅器４２０の入力部を示す回路図である。
図６に示すように、増幅器４２０は、入力部及び出力部（図示せず）を備える。入力部は、第１階調電圧ＶＧ１及び第２階調電圧ＶＧ２を受信する。出力部（図示せず）は、入力部の出力を増幅し、制御信号ＭＳＢＤに応答して出力ノードＮＯＵＴを介してパネル駆動電圧ＶＯＵＴを出力する。増幅器４２０の入力部は、第１サブ増幅回路ＡＭＰ＿Ｐ及び第２サブ増幅回路ＡＭＰ＿Ｎ、第１スイッチＳＷ１及び第２スイッチＳＷ２、第１電流源ＩＳ１及び第２電流源ＩＳ２を備える。 FIG. 6 is a circuit diagram showing an input unit of the amplifier 420 of FIG.
As shown in FIG. 6, the amplifier 420 includes an input unit and an output unit (not shown). The input unit receives the first gradation voltage VG1 and the second gradation voltage VG2. The output unit (not shown) amplifies the output of the input unit and outputs the panel drive voltage VOUT via the output node NOUT in response to the control signal MSBD. The input part of the amplifier 420 includes a first sub-amplifier circuit AMP_P and a second sub-amplifier circuit AMP_N, a first switch SW1 and a second switch SW2, a first current source IS1 and a second current source IS2.

第１サブ増幅回路ＡＭＰ＿Ｐは、第２階調電圧ＶＧ２を受信して第１ノードＮ１に並列で連結される第１ ＰＭＯＳトランジスタＰＴＲ１及び第２ ＰＭＯＳトランジスタＰＴＲ２を備える。第２サブ増幅回路ＡＭＰ＿Ｎは、第１階調電圧ＶＧ１を受信して第２ノードＮ２に並列で連結される第１ ＮＭＯＳトランジスタＮＴＲ１及び第２ ＮＭＯＳトランジスタＮＴＲ２を備える。   The first sub-amplifier circuit AMP_P includes a first PMOS transistor PTR1 and a second PMOS transistor PTR2 that receive the second gradation voltage VG2 and are connected in parallel to the first node N1. The second sub-amplifier circuit AMP_N includes a first NMOS transistor NTR1 and a second NMOS transistor NTR2 that receive the first gray scale voltage VG1 and are connected in parallel to the second node N2.

第１スイッチＳＷ１は、第１ノードＮ１とソース電圧ＡＶＤＤとの間に連結され、ゲートに制御信号ＭＳＢＤを受信して、第１ ＰＭＯＳトランジスタＰＴＲ１及び第２ ＰＭＯＳトランジスタＰＴＲ２の動作を制御する。本発明の実施形態で、第１スイッチＳＷ１はＰＭＯＳトランジスタである。
第２スイッチＳＷ２は、第２ノードＮ２と接地電圧ＶＳＳとの間に連結され、ゲートに制御信号ＭＳＢＤを受信して、第１ ＮＭＯＳトランジスタＮＴＲ１及び第２ ＮＭＯＳトランジスタＮＴＲ２の動作を制御する。本発明の実施形態で、第２スイッチＳＷ２はＮＭＯＳトランジスタである。 The first switch SW1 is connected between the first node N1 and the source voltage AVDD, receives a control signal MSBD at its gate, and controls the operations of the first PMOS transistor PTR1 and the second PMOS transistor PTR2. In the embodiment of the present invention, the first switch SW1 is a PMOS transistor.
The second switch SW2 is connected between the second node N2 and the ground voltage VSS, receives a control signal MSBD at its gate, and controls the operations of the first NMOS transistor NTR1 and the second NMOS transistor NTR2. In the embodiment of the present invention, the second switch SW2 is an NMOS transistor.

第１電流源ＩＳ１は、ソース電圧ＡＶＤＤと第１スイッチＳＷ１との間に連結される。第２電流源ＩＳ２は、接地電圧ＶＳＳと第２スイッチＳＷ２との間に連結される。第２ ＰＭＯＳトランジスタＰＴＲ２及び第２ ＮＭＯＳトランジスタＮＴＲ２のゲートは、出力ノードＮＯＵＴに連結される。   The first current source IS1 is connected between the source voltage AVDD and the first switch SW1. The second current source IS2 is connected between the ground voltage VSS and the second switch SW2. The gates of the second PMOS transistor PTR2 and the second NMOS transistor NTR2 are connected to the output node NOUT.

以下、図５及び図６を参照して、本発明の実施形態に係るＴＦＴ−ＬＣＤドライバ回路４００の動作を詳細に説明する。
説明の理解を容易にするために、本発明の実施形態で、ｎビットのデータ信号Ｄは６ビットであると仮定する。それにより、デコーダ４１０に入力される階調電圧ＶＧＲＡＹは、所定の電源電圧ＧＶＤＤと接地電圧ＶＳＳとの間で６４段階の電圧レベルを有する。 Hereinafter, the operation of the TFT-LCD driver circuit 400 according to the embodiment of the present invention will be described in detail with reference to FIGS.
In order to facilitate understanding of the description, it is assumed that the n-bit data signal D is 6 bits in the embodiment of the present invention. Thus, the gradation voltage VGRAY input to the decoder 410 has 64 levels of voltage levels between the predetermined power supply voltage GVDD and the ground voltage VSS.

第１サブデコーダＰ＿ＤＥＣは、６４段階の電圧レベルを有する階調電圧ＶＧＲＡＹのうち、中間電圧レベル以上の電圧レベルを有する３２個の上位階調電圧ＶＧＲＡＹ＿Ｈを受信する。第２サブデコーダＮ＿ＤＥＣは、６４段階の電圧レベルを有する階調電圧ＶＧＲＡＹのうち、中間電圧レベル未満の電圧レベルを有する３２個の下位階調電圧ＶＧＲＡＹ＿Ｌを受信する。   The first sub-decoder P_DEC receives 32 upper grayscale voltages VGRAY_H having a voltage level equal to or higher than the intermediate voltage level among the grayscale voltages VGRAY having 64 voltage levels. The second sub-decoder N_DEC receives 32 lower grayscale voltages VGRAY_L having a voltage level lower than the intermediate voltage level among the grayscale voltages VGRAY having 64 voltage levels.

データ信号Ｄは６ビットであるが、第１サブデコーダＰ＿ＤＥＣ及び第２サブデコーダＮ＿ＤＥＣにそれぞれ印加されるデータ信号Ｄは、最上位ビットを除いた５ビットである。最上位ビットは、制御信号ＭＳＢＤとして利用される。
すなわち、図１の一般的なデコーダ１１０に印加されるデータ信号Ｄは６ビットであり、本発明に係るデコーダ４１０に印加されるデータ信号Ｄは５ビットである。したがって、本発明に係るデコーダ４１０は、図１の一般的なデコーダ１１０より小さい。したがって、本発明の実施形態に係るＴＦＴ−ＬＣＤドライバ回路４００も小さくなる。 The data signal D is 6 bits, but the data signal D applied to the first sub-decoder P_DEC and the second sub-decoder N_DEC is 5 bits excluding the most significant bit. The most significant bit is used as the control signal MSBD.
That is, the data signal D applied to the general decoder 110 of FIG. 1 is 6 bits, and the data signal D applied to the decoder 410 according to the present invention is 5 bits. Therefore, the decoder 410 according to the present invention is smaller than the general decoder 110 of FIG. Therefore, the TFT-LCD driver circuit 400 according to the embodiment of the present invention is also reduced.

第１サブデコーダＰ＿ＤＥＣは、３２個の上位階調電圧ＶＧＲＡＹ＿Ｈのうち、５ビットのデータ信号Ｄに対応する階調電圧を第１階調電圧ＶＧ１として出力する。第２サブデコーダＮ＿ＤＥＣは、３２個の下位階調電圧ＶＧＲＡＹ＿Ｌのうち、５ビットのデータ信号Ｄに対応する階調電圧を第２階調電圧ＶＧ２として出力する。   The first sub-decoder P_DEC outputs a gradation voltage corresponding to the 5-bit data signal D among the 32 upper gradation voltages VGRAY_H as the first gradation voltage VG1. The second sub-decoder N_DEC outputs a gradation voltage corresponding to the 5-bit data signal D among the 32 lower gradation voltages VGRAY_L as the second gradation voltage VG2.

制御信号ＭＳＢＤは、データ信号Ｄの最上位ビットである。最上位ビットが“１”である場合、第１スイッチＳＷ１は、制御信号ＭＳＢＤに応答してターンオフされ、第１ノードＮ１に連結された第１ ＰＭＯＳトランジスタＰＴＲ１及び第２ ＰＭＯＳトランジスタＰＴＲ２、すなわち、第１サブ増幅回路ＡＭＰ＿Ｐは動作しない。しかし、制御信号ＭＳＢＤに応答して、第２スイッチＳＷ２はターンオンされ、第２ノードＮ２に連結された第１ ＮＭＯＳトランジスタＮＴＲ１及び第２ ＮＭＯＳトランジスタＮＴＲ２、すなわち、第２サブ増幅回路ＡＭＰ＿Ｎが動作する。すなわち、最上位ビットが“１”である場合、増幅器４２０は、第１階調電圧ＶＧ１及び第２階調電圧ＶＧ２のうち、第１階調電圧ＶＧ１を増幅して、出力ノードＮＯＵＴを介してパネル駆動電圧ＶＯＵＴとして出力する。   The control signal MSBD is the most significant bit of the data signal D. When the most significant bit is “1”, the first switch SW1 is turned off in response to the control signal MSBD, and the first PMOS transistor PTR1 and the second PMOS transistor PTR2 connected to the first node N1, that is, the first switch SW1. The one subamplifier circuit AMP_P does not operate. However, in response to the control signal MSBD, the second switch SW2 is turned on, and the first NMOS transistor NTR1 and the second NMOS transistor NTR2 connected to the second node N2, that is, the second sub-amplifier circuit AMP_N operates. That is, when the most significant bit is “1”, the amplifier 420 amplifies the first gradation voltage VG1 out of the first gradation voltage VG1 and the second gradation voltage VG2 and outputs it through the output node NOUT. Output as panel drive voltage VOUT.

逆に、最上位ビットが“０”である場合、第１スイッチＳＷ１は、制御信号ＭＳＢＤに応答してターンオンされ、第２スイッチＳＷ２はターンオフされ、第１ノードＮ１に連結された第１ ＰＭＯＳトランジスタＰＴＲ１及び第２ ＰＭＯＳトランジスタＰＴＲ２、すなわち、第１サブ増幅回路ＡＭＰ＿Ｐのみが動作し、第２サブ増幅回路ＡＭＰ＿Ｎは動作しない。すなわち、最上位ビットが“０”である場合、増幅器４２０は、第２階調電圧ＶＧ２を増幅して、出力ノードＮＯＵＴを介してパネル駆動電圧ＶＯＵＴとして出力する。   Conversely, when the most significant bit is “0”, the first switch SW1 is turned on in response to the control signal MSBD, the second switch SW2 is turned off, and the first PMOS transistor connected to the first node N1. Only the PTR1 and the second PMOS transistor PTR2, that is, the first sub-amplifier circuit AMP_P operate, and the second sub-amplifier circuit AMP_N does not operate. That is, when the most significant bit is “0”, the amplifier 420 amplifies the second gradation voltage VG2 and outputs it as the panel drive voltage VOUT through the output node NOUT.

図７は、図５及び図６の増幅器が備えるトランジスタ等の動作範囲を示す図面である。
図７に示すように、第１ ＰＭＯＳトランジスタＰＴＲ１は領域Ｆで動作し、第１ ＮＭＯＳトランジスタＮＴＲ１は領域Ｅで動作する。したがって、本発明の実施形態に係るＴＦＴ−ＬＣＤドライバ回路４００で、第１ ＰＭＯＳトランジスタＰＴＲ１及び第１ ＮＭＯＳトランジスタＮＴＲ１は同時にターンオンされない。 FIG. 7 is a diagram illustrating an operation range of a transistor and the like included in the amplifier of FIGS. 5 and 6.
As shown in FIG. 7, the first PMOS transistor PTR1 operates in the region F, and the first NMOS transistor NTR1 operates in the region E. Therefore, in the TFT-LCD driver circuit 400 according to the embodiment of the present invention, the first PMOS transistor PTR1 and the first NMOS transistor NTR1 are not turned on at the same time.

図８は、図５及び図６の増幅器が消費する電流消費量を示す図面である。
図８に示すように、増幅器４２０の電流消費量は一定である。したがって、増幅器４２０の周波数の補償のために、増幅器４２０の出力部に連結されるキャパシタ（図示せず）のキャパシタンスを減らしうる。 FIG. 8 is a diagram illustrating a current consumption amount consumed by the amplifiers of FIGS. 5 and 6.
As shown in FIG. 8, the current consumption of the amplifier 420 is constant. Therefore, the capacitance of a capacitor (not shown) connected to the output of the amplifier 420 can be reduced to compensate for the frequency of the amplifier 420.

図９は、本発明の他の実施形態に係るＴＦＴ−ＬＣＤドライバ回路７００を示す回路図である。
図９に示すように、本発明の他の実施形態に係るＴＦＴ−ＬＣＤドライバ回路７００は、デコーダ７１０及び増幅器７２０を備える。
デコーダ７１０は、ｎビットのデータ信号Ｄに応答して２ｎ個の電圧レベルを有する階調電圧ＶＧＲＡＹの一つを選択して、共通階調電圧ＶＧとして出力する。増幅器７２０は、共通階調電圧ＶＧを受信し、制御信号ＭＳＢＤに応答して共通階調電圧ＶＧをパネル駆動電圧ＶＯＵＴとして出力する。
増幅器７２０は、制御信号ＭＳＢＤの論理レベルによって内部の第１トランジスタ対ＰＴＲ１、ＰＴＲ２及び第２トランジスタ対ＮＴＲ１、ＮＴＲ２のうち、一つのトランジスタ対のみを動作させる。 FIG. 9 is a circuit diagram showing a TFT-LCD driver circuit 700 according to another embodiment of the present invention.
As shown in FIG. 9, a TFT-LCD driver circuit 700 according to another embodiment of the present invention includes a decoder 710 and an amplifier 720.
The decoder 710 selects one of the gradation voltages VGRAY having 2 n voltage levels in response to the n-bit data signal D and outputs it as the common gradation voltage VG. The amplifier 720 receives the common gradation voltage VG, and outputs the common gradation voltage VG as the panel drive voltage VOUT in response to the control signal MSBD.
The amplifier 720 operates only one transistor pair of the internal first transistor pair PTR1 and PTR2 and the second transistor pair NTR1 and NTR2 according to the logic level of the control signal MSBD.

データ信号Ｄが６ビットである場合、本発明の他の実施形態に係る図９のデコーダ７１０は、６４個の電圧レベルを有する階調電圧ＶＧＲＡＹを受信し、６ビットのあらゆるデータ信号Ｄに応答して、共通階調電圧ＶＧを発生させる。
増幅器７２０の構造は、図５の増幅器４２０の構造と同じである。但し、第１ ＮＭＯＳトランジスタＮＴＲ１及び第１ ＰＭＯＳトランジスタＰＴＲ１に入力される信号が、共通階調電圧ＶＧとして同じである。 When the data signal D is 6 bits, the decoder 710 of FIG. 9 according to another embodiment of the present invention receives the gray voltage VGRAY having 64 voltage levels and responds to any 6-bit data signal D. Thus, the common gradation voltage VG is generated.
The structure of the amplifier 720 is the same as the structure of the amplifier 420 in FIG. However, the signals input to the first NMOS transistor NTR1 and the first PMOS transistor PTR1 are the same as the common gradation voltage VG.

制御信号ＭＳＢＤは、データ信号Ｄの最上位ビットである。データ信号Ｄの最上位ビットが“１”であれば、第１スイッチＳＷ１はターンオフされ、第２スイッチＳＷ２がターンオンされ、したがって、第２トランジスタ対ＮＴＲ１、ＮＴＲ２、すなわち、第１ ＮＭＯＳトランジスタＮＴＲ１及び第２ ＮＭＯＳトランジスタＮＴＲ２のみが動作する。
逆に、データ信号Ｄの最上位ビットが“０”であれば、第１スイッチＳＷ１はターンオンされ、第２スイッチＳＷ２がターンオフされ、したがって、第１トランジスタ対ＰＴＲ１、ＰＴＲ２、すなわち、第１ ＰＭＯＳトランジスタＰＴＲ１及び第２ ＰＭＯＳトランジスタＰＴＲ２のみが動作する。 The control signal MSBD is the most significant bit of the data signal D. If the most significant bit of the data signal D is “1”, the first switch SW1 is turned off and the second switch SW2 is turned on. Therefore, the second transistor pair NTR1, NTR2, ie, the first NMOS transistor NTR1 and the second NMOS transistor NTR1 2 Only the NMOS transistor NTR2 operates.
Conversely, if the most significant bit of the data signal D is “0”, the first switch SW1 is turned on and the second switch SW2 is turned off. Therefore, the first transistor pair PTR1, PTR2, ie, the first PMOS transistor Only the PTR1 and the second PMOS transistor PTR2 operate.

以上のように、図面及び明細書で最適の実施形態が開示された。ここで特定の用語が使われたが、これは単に、本発明を説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。   As described above, the optimal embodiment has been disclosed in the drawings and specification. Although specific terms are used herein, they are merely used for the purpose of describing the present invention and are intended to limit the scope of the present invention as defined in the meaning and claims. It was not used. Accordingly, those skilled in the art will appreciate that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention must be determined by the technical ideas of the claims.

本発明は、集積回路装置に関連した技術分野に好適に適用され得る。   The present invention can be suitably applied to technical fields related to integrated circuit devices.

一般的なＴＦＴ−ＬＣＤのソースドライバ回路を示す図面である。2 is a diagram illustrating a source driver circuit of a general TFT-LCD. 図１の増幅器の入力部を詳細に示す回路図である。It is a circuit diagram which shows the input part of the amplifier of FIG. 1 in detail. 図１及び図２の増幅器が備えるトランジスタの動作範囲を示す図面である。3 is a diagram illustrating an operation range of a transistor included in the amplifier of FIGS. 1 and 2. 図１及び図２の増幅器が消費する電流消費量を示す図面である。3 is a diagram illustrating a current consumption amount consumed by the amplifier of FIGS. 1 and 2. 本発明の実施形態に係るＴＦＴ−ＬＣＤドライバ回路を示す回路図である。1 is a circuit diagram showing a TFT-LCD driver circuit according to an embodiment of the present invention. 図５の増幅器の入力部を詳細に示す回路図である。FIG. 6 is a circuit diagram illustrating in detail an input unit of the amplifier of FIG. 5. 図５及び図６の増幅器が備えるトランジスタの動作範囲を示す図面である。7 is a diagram illustrating an operation range of a transistor included in the amplifier of FIGS. 5 and 6. FIG. 図５及び図６の増幅器が消費する電流消費量を示す図面である。7 is a diagram illustrating a current consumption amount consumed by the amplifier of FIGS. 5 and 6. 本発明の他の実施形態に係るＴＦＴ−ＬＣＤドライバ回路を示す回路図である。FIG. 6 is a circuit diagram showing a TFT-LCD driver circuit according to another embodiment of the present invention.

符号の説明Explanation of symbols

４１０ デコーダ
４２０ 増幅器
ＶＧ１ 第１階調電圧
ＶＧ２ 第２階調電圧
ＭＳＢＤ 制御信号
ＮＯＵＴ 出力ノード
ＶＯＵＴ パネル駆動電圧
ＡＭＰ＿Ｐ 第１サブ増幅回路
ＡＭＰ＿Ｎ 第２サブ増幅回路
ＳＷ１ 第１スイッチ
ＳＷ２ 第２スイッチ
ＩＳ１ 第１電流源
ＩＳ２ 第２電流源
Ｎ１ 第１ノード
Ｎ２ 第２ノード
ＰＴＲ１ 第１ ＰＭＯＳトランジスタ
ＰＴＲ２ 第２ ＰＭＯＳトランジスタ
ＮＴＲ１ 第１ ＮＭＯＳトランジスタ
ＮＴＲ２ 第２ ＮＭＯＳトランジスタ
ＡＶＤＤ ソース電圧
ＶＳＳ 接地電圧
Ｄ データ信号
ＶＧＲＡＹ 階調電圧
ＧＶＤＤ 電源電圧
Ｐ＿ＤＥＣ 第１サブデコーダ
Ｎ＿ＤＥＣ 第２サブデコーダ
ＶＧＲＡＹ＿Ｈ 上位階調電圧
ＶＧＲＡＹ＿Ｌ 下位階調電圧 410 Decoder 420 Amplifier VG1 First gradation voltage VG2 Second gradation voltage MSBD Control signal NOUT Output node VOUT Panel drive voltage AMP_P First subamplifier circuit AMP_N Second subamplifier circuit SW1 First switch SW2 Second switch IS1 First current Source IS2 second current source N1 first node N2 second node PTR1 first PMOS transistor PTR2 second PMOS transistor NTR1 first NMOS transistor NTR2 second NMOS transistor AVDD source voltage VSS ground voltage D data signal VGRAY gradation voltage GVDD power supply voltage P_DEC First sub-decoder N_DEC Second sub-decoder VGRAY_H Higher gradation voltage VGRAY_L Lower gradation voltage

Claims (22)

マルチ−ビットデータ信号の少なくとも一つのビットに応答して選択的に動作する、第１差動トランジスタ及び第２差動トランジスタの対を有する増幅回路を備えることを特徴とする集積回路装置。   An integrated circuit device comprising an amplifier circuit having a pair of first and second differential transistors that selectively operate in response to at least one bit of a multi-bit data signal. 前記第１差動トランジスタ及び第２差動トランジスタの対は、
前記マルチ−ビットデータ信号の少なくとも一つのビットに応答して動作する第１スイッチ及び第２スイッチとそれぞれ接続されることを特徴とする請求項１に記載の集積回路装置。 The pair of the first differential transistor and the second differential transistor is:
2. The integrated circuit device according to claim 1, wherein the integrated circuit device is connected to a first switch and a second switch that operate in response to at least one bit of the multi-bit data signal. 前記集積回路装置は、ＴＦＴ−ＬＣＤドライバ回路であり、
前記増幅回路は、階調電圧に応答して動作することを特徴とする請求項１に記載の集積回路装置。 The integrated circuit device is a TFT-LCD driver circuit,
The integrated circuit device according to claim 1, wherein the amplifier circuit operates in response to a gradation voltage. 前記マルチ−ビットデータ信号に応答して、前記階調電圧を選択するデコーダをさらに備えることを特徴とする請求項３に記載の集積回路装置。   4. The integrated circuit device of claim 3, further comprising a decoder that selects the gray scale voltage in response to the multi-bit data signal. 前記集積回路装置は、ＴＦＴ−ＬＣＤドライバ回路であり、
前記第１差動トランジスタ対は、第１階調電圧に応答して動作し、
前記第２差動トランジスタ対は、第２階調電圧に応答して動作することを特徴とする請求項１に記載の集積回路装置。 The integrated circuit device is a TFT-LCD driver circuit,
The first differential transistor pair operates in response to a first grayscale voltage;
The integrated circuit device according to claim 1, wherein the second differential transistor pair operates in response to a second gradation voltage. 前記マルチ−ビットデータ信号の少なくとも一つのビットに応答して前記第１階調電圧を選択する第１デコーダと、
前記マルチ−ビットデータ信号の少なくとも一つのビットに応答して前記第２階調電圧を選択する第２デコーダと、をさらに備えることを特徴とする請求項５に記載の集積回路装置。 A first decoder for selecting the first gray scale voltage in response to at least one bit of the multi-bit data signal;
6. The integrated circuit device of claim 5, further comprising a second decoder that selects the second gray scale voltage in response to at least one bit of the multi-bit data signal. マルチ−ビットデータ信号のｍビットに応答して、ｎ個の階調電圧のうち、第１階調電圧を選択する第１デコーダと、
前記マルチ−ビットデータ信号の前記ｍビットに応答して、前記ｎ個の階調電圧のうち、第２階調電圧を選択する第２デコーダと、を備え、
２ｍ＜ｎであることを特徴とするＴＦＴ−ＬＣＤドライバ回路のデコーディング回路。 A first decoder for selecting a first gradation voltage among n gradation voltages in response to m bits of the multi-bit data signal;
A second decoder for selecting a second gradation voltage among the n gradation voltages in response to the m bits of the multi-bit data signal;
2. Decoding circuit of TFT-LCD driver circuit, wherein 2 m <n. 前記第１デコーダは、第１差動トランジスタ対に連結され、前記第１差動トランジスタ対は、前記第１階調電圧に応答して動作し、
前記第２デコーダは、第２差動トランジスタ対に連結され、前記第２差動トランジスタ対は、前記第２階調電圧に応答して動作することを特徴とする請求項７に記載のＴＦＴ−ＬＣＤドライバ回路のデコーディング回路。 The first decoder is connected to a first differential transistor pair, and the first differential transistor pair operates in response to the first gray scale voltage.
The TFT- of claim 7, wherein the second decoder is connected to a second differential transistor pair, and the second differential transistor pair operates in response to the second gray scale voltage. Decoding circuit for LCD driver circuit. マルチ−ビットデータ信号に応答して階調電圧を選択するデコーダと、
前記マルチ−ビットデータ信号の少なくとも一つのビットによって選択的に動作する第１差動トランジスタ及び第２差動トランジスタの対を備える増幅回路と、を備え、
前記増幅回路は、前記階調電圧に応答して動作することを特徴とするＴＦＴ−ＬＣＤドライバ。 A decoder for selecting a gray scale voltage in response to a multi-bit data signal;
An amplifier circuit comprising a first differential transistor and a second differential transistor pair that are selectively operated by at least one bit of the multi-bit data signal;
The TFT-LCD driver, wherein the amplifier circuit operates in response to the gradation voltage. 前記第１差動トランジスタ対は、第１階調電圧に応答して動作し、
前記第２差動トランジスタ対は、第２階調電圧に応答して動作することを特徴とする請求項９に記載のＴＦＴ−ＬＣＤドライバ。 The first differential transistor pair operates in response to a first grayscale voltage;
10. The TFT-LCD driver according to claim 9, wherein the second differential transistor pair operates in response to a second gradation voltage. 前記マルチ−ビットデータ信号の少なくとも一つのビットに応答して前記第１階調電圧を選択する第１デコーダと、
前記マルチ−ビットデータ信号の少なくとも一つのビットに応答して前記第２階調電圧を選択する第２デコーダと、をさらに備えることを特徴とする請求項１０に記載のＴＦＴ−ＬＣＤドライバ。 A first decoder for selecting the first gray scale voltage in response to at least one bit of the multi-bit data signal;
The TFT-LCD driver of claim 10, further comprising: a second decoder that selects the second gray scale voltage in response to at least one bit of the multi-bit data signal. マルチ−ビットデータ信号の少なくとも一つのビットに応答して、増幅回路の第１差動トランジスタ及び第２差動トランジスタの対を選択的に動作させるステップを含むことを特徴とする集積回路装置の動作方法。   The operation of the integrated circuit device comprising the step of selectively operating the first differential transistor and second differential transistor pair of the amplifier circuit in response to at least one bit of the multi-bit data signal. Method. 前記第１差動トランジスタ及び第２差動トランジスタの対を選択的に動作させるステップは、
前記第１差動トランジスタ及び第２差動トランジスタの対に接続される第１スイッチ及び第２スイッチを、前記マルチ−ビットデータ信号の少なくとも一つのビットにそれぞれ応答して選択的に動作させるステップを含むことを特徴とする請求項１２に記載の集積回路装置の動作方法。 Selectively operating the pair of the first differential transistor and the second differential transistor;
Selectively operating a first switch and a second switch connected to the pair of the first differential transistor and the second differential transistor in response to at least one bit of the multi-bit data signal, respectively. 13. The method of operating an integrated circuit device according to claim 12, further comprising: 前記集積回路装置は、ＴＦＴ−ＬＣＤドライバ回路であり、
前記増幅回路は、階調電圧に応答して動作することを特徴とする請求項１２に記載の集積回路装置の動作方法。 The integrated circuit device is a TFT-LCD driver circuit,
The method of operating an integrated circuit device according to claim 12, wherein the amplifier circuit operates in response to a grayscale voltage. 前記マルチ−ビットデータ信号に応答して前記階調電圧を選択するステップをさらに含むことを特徴とする請求項１４に記載の集積回路装置の動作方法。   The method of claim 14, further comprising selecting the gray scale voltage in response to the multi-bit data signal. 前記集積回路装置は、ＴＦＴ−ＬＣＤドライバ回路であり、
前記集積回路装置の動作方法は、
第１階調電圧に応答して前記第１差動トランジスタ対を動作させるステップと、
第２階調電圧に応答して前記第２差動トランジスタ対を動作させるステップと、をさらに含むことを特徴とする請求項１２に記載の集積回路装置の動作方法。 The integrated circuit device is a TFT-LCD driver circuit,
The operation method of the integrated circuit device is:
Operating the first differential transistor pair in response to a first grayscale voltage;
The method of operating an integrated circuit device according to claim 12, further comprising: operating the second differential transistor pair in response to a second gradation voltage. 前記マルチ−ビットデータ信号の少なくとも一つのビットに応答して前記第１階調電圧を選択するステップと、
前記マルチ−ビットデータ信号の少なくとも一つのビットに応答して前記第２階調電圧を選択するステップと、をさらに含むことを特徴とする請求項１６に記載の集積回路装置の動作方法。 Selecting the first gray scale voltage in response to at least one bit of the multi-bit data signal;
The method of claim 16, further comprising: selecting the second gray scale voltage in response to at least one bit of the multi-bit data signal. マルチ−ビットデータ信号のｍビットに応答して、ｎ個の階調電圧のうち、第１階調電圧を選択するステップと、
前記マルチ−ビットデータ信号の前記ｍビットに応答して、前記ｎ個の階調電圧のうち、第２階調電圧を選択するステップと、を含み、
２ｍ＜ｎであることを特徴とするＴＦＴ−ＬＣＤドライバ回路のデコーディング回路の動作方法。 Selecting a first gradation voltage among n gradation voltages in response to m bits of the multi-bit data signal;
Selecting a second gradation voltage among the n gradation voltages in response to the m bits of the multi-bit data signal;
2. A method of operating a decoding circuit of a TFT-LCD driver circuit, wherein 2 m <n. 前記第１階調電圧に応答して第１差動トランジスタ対を動作させるステップと、
前記第２階調電圧に応答して第２差動トランジスタ対を動作させるステップと、をさらに含むことを特徴とする請求項１８に記載のＴＦＴ−ＬＣＤドライバ回路のデコーディング回路の動作方法。 Operating a first differential transistor pair in response to the first grayscale voltage;
19. The method of operating a decoding circuit of a TFT-LCD driver circuit according to claim 18, further comprising: operating a second differential transistor pair in response to the second gray scale voltage. マルチ−ビットデータ信号に応答して階調電圧を選択するステップと、
前記マルチ−ビットデータ信号の少なくとも一つのビットに応答して、増幅回路の第１差動トランジスタ及び第２差動トランジスタの対を選択的に動作するステップと、を含み、
前記増幅回路は、前記階調電圧に応答して動作することを特徴とするＴＦＴ−ＬＣＤドライバの動作方法。 Selecting a gray scale voltage in response to the multi-bit data signal;
Selectively operating a first differential transistor and second differential transistor pair of an amplifier circuit in response to at least one bit of the multi-bit data signal;
A method of operating a TFT-LCD driver, wherein the amplifier circuit operates in response to the gradation voltage. 第１階調電圧に応答して前記第１差動トランジスタ対を動作させるステップと、
第２階調電圧に応答して前記第２差動トランジスタ対を動作させるステップと、をさらに含むことを特徴とする請求項２０に記載のＴＦＴ−ＬＣＤドライバの動作方法。 Operating the first differential transistor pair in response to a first grayscale voltage;
The method of claim 20, further comprising: operating the second differential transistor pair in response to a second gradation voltage. 前記マルチ−ビットデータ信号の少なくとも一つのビットに応答して前記第１階調電圧を選択するステップと、
前記マルチ−ビットデータ信号の少なくとも一つのビットに応答して前記第２階調電圧を選択するステップと、をさらに含むことを特徴とする請求項２１に記載のＴＦＴ−ＬＣＤドライバの動作方法。 Selecting the first gray scale voltage in response to at least one bit of the multi-bit data signal;
The method of claim 21, further comprising selecting the second gray scale voltage in response to at least one bit of the multi-bit data signal.
JP2005367026A 2004-12-21 2005-12-20 Integrated circuit device having amplifier controlled by data, and method of operating the same Pending JP2006178462A (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020040109284A KR100640617B1 (en) 2004-12-21 2004-12-21 Source driver capable of reducing consumption of current and size of decoder
US11/270,916 US7940243B2 (en) 2004-12-21 2005-11-10 Integrated circuit devices having a data controlled amplifier and methods of operating the same

Publications (1)

Publication Number Publication Date
JP2006178462A true JP2006178462A (en) 2006-07-06

Family

ID=36732571

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005367026A Pending JP2006178462A (en) 2004-12-21 2005-12-20 Integrated circuit device having amplifier controlled by data, and method of operating the same

Country Status (2)

Country Link
JP (1) JP2006178462A (en)
TW (1) TWI281791B (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002169501A (en) * 2000-11-29 2002-06-14 Sharp Corp Impedance converter and driving device for display device provided therewith
JP2003022056A (en) * 2001-07-06 2003-01-24 Nec Corp Driving circuit and liquid crystal display device
JP2003280596A (en) * 2002-01-21 2003-10-02 Sharp Corp Display driving apparatus and display apparatus using the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002169501A (en) * 2000-11-29 2002-06-14 Sharp Corp Impedance converter and driving device for display device provided therewith
JP2003022056A (en) * 2001-07-06 2003-01-24 Nec Corp Driving circuit and liquid crystal display device
JP2003280596A (en) * 2002-01-21 2003-10-02 Sharp Corp Display driving apparatus and display apparatus using the same

Also Published As

Publication number Publication date
TW200623650A (en) 2006-07-01
TWI281791B (en) 2007-05-21

Similar Documents

Publication Publication Date Title
US7317440B2 (en) Circuit and method for driving a liquid crystal display device using low power
JP4172471B2 (en) Drive circuit, electro-optical device, and electronic apparatus
US9275595B2 (en) Output buffer circuit and source driving circuit including the same
US8462145B2 (en) Digital-to-analog converter, source driving circuit and display device having the same
US7907136B2 (en) Voltage generation circuit
JP4237219B2 (en) Data receiving circuit, data driver and display device
US7903078B2 (en) Data driver and display device
US7292217B2 (en) Source driver and liquid crystal display using the same
US8508515B2 (en) Buffering circuit with reduced dynamic power consumption
JP2006078556A (en) Source driver, electro-optical device, electronic equipment, and driving method
US8350797B2 (en) Buffer amplifier with minimized power consumption and display driver including the same
JP2009135833A (en) Amplifying circuit
US20110210791A1 (en) Integrated circuit devices having a data controlled amplifier and methods of operating the same
US8310507B2 (en) Display device drive circuit
JP2004247870A (en) Driving circuit of display device
KR19990081272A (en) Output driving circuit of LCD driver source driver
JP2011135150A (en) D/a converter circuit, and voltage supply control method therefor
KR20060074933A (en) Output buffer having improved slew rate of output signal in source driver of liquid crystal display
JP2009258237A (en) Liquid crystal driving device
US10810922B2 (en) Device and method for driving display panel
JP2006178462A (en) Integrated circuit device having amplifier controlled by data, and method of operating the same
US7342452B2 (en) Control circuit for operational amplifier and method thereof
US8669802B2 (en) Wide range level shift system
JP4882819B2 (en) Voltage generation circuit

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081218

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110909

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110920

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111208

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120117

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120411

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130205