JP2006173720A - Overcurrent detector - Google Patents
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Abstract
Description
本発明は、半導体装置に係り、特にパワーＭＯＳトランジスタなどのパワー素子の低負荷状態での過電流発生を抑制する過電流検出装置に関する。 The present invention relates to a semiconductor device, and more particularly to an overcurrent detection device that suppresses overcurrent generation in a low load state of a power element such as a power MOS transistor.
パワー素子を含め半導体素子は、定格以上の過電流や過電圧などの非定常状態に対して脆弱で、容易に特性劣化や破壊を発生しやすい。そこで、半導体素子の特性劣化や破壊を防止するための過電流保護装置が種々提案されている（例えば、特許文献１参照。）。この過電流保護装置では、カレントミラー回路、負荷素子、コンパレータ、定電圧回路、ゲートドライブ回路、センス抵抗を備え、カレントミラー回路を構成するＭＯＳトランジスタのオン抵抗とセンス抵抗の抵抗値との比で決まるセンス電圧と、定電圧回路の出力電圧とを比較し、低負荷で過電流が流れた場合にＭＯＳトランジスタのゲートをオフしている。 Semiconductor elements, including power elements, are vulnerable to unsteady states such as overcurrent and overvoltage exceeding their ratings, and are liable to easily deteriorate and break down their characteristics. Therefore, various overcurrent protection devices for preventing characteristic deterioration and destruction of semiconductor elements have been proposed (see, for example, Patent Document 1). This overcurrent protection device includes a current mirror circuit, a load element, a comparator, a constant voltage circuit, a gate drive circuit, and a sense resistor, and the ratio of the on-resistance of the MOS transistor that constitutes the current mirror circuit to the resistance value of the sense resistor. The determined sense voltage is compared with the output voltage of the constant voltage circuit, and the gate of the MOS transistor is turned off when an overcurrent flows at a low load.
ところが、ＭＯＳトランジスタのオン抵抗及びセンス抵抗は独立のパラメータであり、 ＭＯＳトランジスタのオン抵抗及びセンス抵抗はそれぞれランダムに変化する。このため、この抵抗値のバラツキが大きくなるとセンス電圧も変化し、ＭＯＳトランジスタのゲートをオフさせる条件が安定しないという問題点がある。また、ＭＯＳトランジスタのオン抵抗は大きな温度係数を有し、一方、定電圧回路は温度依存性の少ないＢＧＲ回路などを用いているので、温度変化によりＭＯＳトランジスタのゲートをオフさせる条件が変化するという問題点がある。
本発明は、パワーＭＯＳトランジスタなどのパワー素子の低負荷状態での過電流発生を安定して抑制できる過電流検出装置を提供することにある。 An object of the present invention is to provide an overcurrent detection device capable of stably suppressing the occurrence of overcurrent in a low load state of a power element such as a power MOS transistor.
上記目的を達成するために、本発明の一態様の過電流検出装置は、ゲートに入力信号が入力され、増幅した信号を出力する電力素子と、前記電力素子に印加される電圧を感知する第１の感知手段と、前記電力素子の出力電圧を感知する第２の感知手段と、前記第１の感知手段から出力される信号レベルと前記第２の感知手段から出力される信号レベルとを比較する比較手段とを具備したことを特徴とする。 In order to achieve the above object, an overcurrent detection device according to one embodiment of the present invention includes a power element that receives an input signal at a gate and outputs an amplified signal, and a voltage element that senses a voltage applied to the power element. The first sensing means, the second sensing means for sensing the output voltage of the power element, the signal level output from the first sensing means and the signal level output from the second sensing means are compared. And a comparison means.
更に、上記目的を達成するために、本発明の他態様の過電流検出装置は、ソースが高電位側電源に接続され、ゲートに入力信号が入力され、増幅した信号を出力するＰｃｈ パワーＭＯＳトランジスタと、前記Ｐｃｈ パワーＭＯＳトランジスタのゲート−ソース間に印加される電圧を感知する第１の感知手段と、前記Ｐｃｈ パワーＭＯＳトランジスタの出力電圧を感知する第２の感知手段と、前記第１の感知手段から出力される信号レベルと前記第２の感知手段から出力される信号レベルとを比較する比較手段とを具備したことを特徴とする。 In order to achieve the above object, an overcurrent detection device according to another aspect of the present invention includes a Pch power MOS transistor in which a source is connected to a high-potential side power supply, an input signal is input to a gate, and an amplified signal is output. First sensing means for sensing a voltage applied between the gate and source of the Pch power MOS transistor, second sensing means for sensing an output voltage of the Pch power MOS transistor, and the first sensing. Comparing means for comparing the signal level output from the means with the signal level output from the second sensing means is provided.
本発明によれば、パワーＭＯＳトランジスタなどのパワー素子の低負荷状態での過電流発生を安定して抑制できる過電流検出装置を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the overcurrent detection apparatus which can suppress stably overcurrent generation in the low load state of power elements, such as a power MOS transistor, can be provided.
以下本発明の実施例について図面を参照しながら説明する。 Embodiments of the present invention will be described below with reference to the drawings.
まず、本発明の実施例１に係る過電流検出装置について、図面を参照して説明する。図１は過電流検出装置を示す回路図である。
First, an overcurrent detection apparatus according to
図１に示すように、過電流検出装置１には、第１の増幅回路ＡＭＰ１、第２の増幅回路ＡＭＰ２、及びコンパレータ１０が設けられている。保護回路２は、コンパレータ１０の出力側とパワーアンプ部ＰＡとの間に設けられている。そして、過電流検出装置１は、パワーアンプ部ＰＡの出力用Ｐｃｈ ＭＯＳトランジスタ３の過電流の検出及び抑制を行う。パワーアンプ部ＰＡの出力用Ｐｃｈ ＭＯＳトランジスタ３のゲートには、ゲート入力端子ＧＩＮからゲート入力信号が入力される。
As shown in FIG. 1, the
保護回路２は、パワーＭＯＳトランジスタ３の低負荷状態で発生する過電流をシャントするための信号を、例えば、パワーＭＯＳトランジスタ３のゲートに送信する。
The
パワーＭＯＳトランジスタ３は、ソース及びバックゲートが高電位側電源Ｖｃｃに接続され、ゲートにゲート入力信号が入力され、ドレインから出力信号が出力される。この出力信号は、第２の増幅回路ＡＭＰ２及び出力端子ＯＵＴに出力される。 The power MOS transistor 3 has a source and a back gate connected to the high potential side power supply Vcc, a gate input signal input to the gate, and an output signal output from the drain. This output signal is output to the second amplifier circuit AMP2 and the output terminal OUT.
第１の増幅回路ＡＭＰ１は、差動増幅回路４及び抵抗Ｒ１乃至抵抗Ｒ４から構成され、パワーＭＯＳトランジスタ３のゲートーソース間電圧（Ｖｇｓ）を感知し、その信号をコンパレータ１０の＋側に出力する。抵抗Ｒ１及び抵抗Ｒ３は高電位側電源Ｖｃｃと基準電圧Ｖｒｅｆの間に設けられ、抵抗Ｒ１と抵抗Ｒ３間の接続ノードは差動増幅回路４の＋側に接続されている。抵抗Ｒ２及び抵抗Ｒ４はパワーＭＯＳトランジスタ３のゲートと差動増幅回路４の出力側の間に設けられ、抵抗Ｒ２と抵抗Ｒ４の間の接続ノードは差動増幅回路４の−側に接続されている。
The first amplifier circuit AMP1 includes a
差動増幅回路４は、抵抗Ｒ１及び抵抗Ｒ３で抵抗分割された電圧を＋側に入力し、抵抗Ｒ２を介してパワーＭＯＳトランジスタ３のゲート入力信号（ゲート電圧）を−側に入力する。そして、出力信号が抵抗Ｒ２及び抵抗Ｒ４で抵抗分割された帰還電圧として、−側に入力されて差動増幅する。
The
ここで、抵抗Ｒ１乃至抵抗Ｒ４がすべて同一の値の場合には、第１の増幅回路ＡＭＰ１の出力電圧（Ｖｄ１）は、
Vd1＝Vcc−Vg＋Vref＝Vgs＋Vref・・・・・・・・・・式（１）
と表すことができ、基準電圧Ｖｒｅｆを、例えば、０Ｖに設定した場合には、
Vd1＝Vgs・・・・・・・・・・式（２）
と表すことができる。なお、Ｖｇはゲート電圧、Ｖｇｓはゲート−ソース間電圧である。
Here, when the resistors R1 to R4 all have the same value, the output voltage (Vd1) of the first amplifier circuit AMP1 is
Vd1 = Vcc-Vg + Vref = Vgs + Vref ... Equation (1)
When the reference voltage Vref is set to 0 V, for example,
Vd1 = Vgs Equation (2)
It can be expressed as. Vg is a gate voltage, and Vgs is a gate-source voltage.
第２の増幅回路ＡＭＰ２は、バッファアンプ５、バッファアンプ６、電流源７、Ｐｃｈ パワーＭＯＳトランジスタ８、差動増幅回路９、及び抵抗Ｒ５乃至抵抗Ｒ１１から構成され、正常負荷状態と低負荷状態の間に設定されるパワーＭＯＳトランジスタ３の動作曲線を感知し、その信号をコンパレータ１０の−側に出力する。抵抗Ｒ５及び抵抗Ｒ６は、パワーＭＯＳトランジスタ３のドレイン側と基準電圧Ｖｒｅｆの間に設けられ、抵抗Ｒ５と抵抗Ｒ６の間の接続ノードはバッファアンプ５に接続されている。
The second amplifier circuit AMP2 includes a
バッファアンプ５は、抵抗Ｒ５及び抵抗Ｒ６で抵抗分割された信号（電圧）を入力し、その信号を増幅して抵抗Ｒ８に送信する。電流源７、パワーＭＯＳトランジスタ８、及び抵抗Ｒ７は、高電位側電源Ｖｃｃと基準電圧Ｖｒｅｆの間に縦続接続され、電流源７とパワーＭＯＳトランジスタ８の間の接続ノードはバッファアンプ６に接続されている。
The
バッファアンプ６は、電流源７とパワーＭＯＳトランジスタ８の間の接続ノードの信号（電圧）を入力し、その信号を増幅して抵抗Ｒ９に送信する。ここで、パワーＭＯＳトランジスタ８は、パワーＭＯＳトランジスタ３の閾値電圧（Ｖｔｈ）のバラツキを打ち消すために設けられたものであり、ゲートとドレインが接続されたダイオードとして動作し、その形状や閾値電圧（Ｖｔｈ）はパワーＭＯＳトランジスタ３と同一にするのが好ましい。
The
抵抗Ｒ８及び抵抗Ｒ９は、バッファアンプ５の出力側とバッファアンプ６の出力側の間に設けられ、抵抗Ｒ８と抵抗Ｒ９の間の接続ノードは差動増幅回路９の＋側に接続されている。抵抗Ｒ１０及び抵抗Ｒ１１は、差動増幅回路９の出力側と基準電圧Ｖｒｅｆの間に設けられ、抵抗Ｒ１０と抵抗Ｒ１１の間の接続ノードは差動増幅回路９の−側に接続されている。
The resistors R8 and R9 are provided between the output side of the
差動増幅回路９は、抵抗Ｒ８及び抵抗Ｒ９で抵抗分割された電圧を＋側に入力し、抵抗Ｒ１１を介して基準電圧Ｖｒｅｆを−側に入力する。そして、出力信号が抵抗Ｒ１０及び抵抗Ｒ１１で抵抗分割された基準電圧として、−側に入力されて差動増幅する。
The
ここで、抵抗Ｒ８乃至抵抗Ｒ１１がすべて同一の値の場合には、第２の増幅回路ＡＭＰ２の出力電圧（Ｖｄ２）は、
Vd2＝｛R6／(R5＋R6)｝(Vo−Vref)＋Vc＋Vref・・・・・・・・・・式（３）
と表すことができ、基準電圧Ｖｒｅｆを、例えば、０Ｖに設定した場合には、
Vd2＝{R6／(R5＋R6)}Vo＋Vc・・・・・・・・・・式（４）
と表すことができる。なお、Ｖｏは出力電圧、ＶｃはパワーＭＯＳトランジスタ３の閾値電圧（Ｖｔｈ）にゲートとドレインが接続されたダイオード（パワーＭＯＳトランジスタ８）の電圧分を加算したものである。
Here, when the resistors R8 to R11 all have the same value, the output voltage (Vd2) of the second amplifier circuit AMP2 is
Vd2 = {R6 / (R5 + R6)} (Vo−Vref) + Vc + Vref Equation (3)
When the reference voltage Vref is set to 0 V, for example,
Vd2 = {R6 / (R5 + R6)} Vo + Vc Equation (4)
It can be expressed as. Vo is an output voltage, and Vc is a value obtained by adding the voltage of a diode (power MOS transistor 8) having a gate and drain connected to the threshold voltage (Vth) of the power MOS transistor 3.
コンパレータ１０は、第１の増幅回路ＡＭＰ１から出力された信号を＋側に入力し、第２の増幅回路ＡＭＰ２から出力された信号を−側に入力する。そして、第１の増幅回路ＡＭＰ１から出力された信号レベルが第２の増幅回路ＡＭＰ２から出力された信号レベルよりも小さい場合に、“Ｌｏｗ”レベルの信号を保護回路２に送信する。一方、第１の増幅回路ＡＭＰ１から出力された信号レベルが第２の増幅回路ＡＭＰ２から出力された信号レベルよりも大きい場合に、比較増幅した信号（“Ｈｉｇｈ”レベル）を保護回路２に送信する。
The comparator 10 inputs the signal output from the first amplifier circuit AMP1 to the + side and inputs the signal output from the second amplifier circuit AMP2 to the − side. When the signal level output from the first amplifier circuit AMP1 is lower than the signal level output from the second amplifier circuit AMP2, a “Low” level signal is transmitted to the
次に、出力用Ｐｃｈ パワーＭＯＳトランジスタ３の過電流制御について図２及び図３を参照して説明する。図２はパワーアンプ部の出力用パワーＭＯＳトランジスタのゲート−ソース間電圧と出力電圧の関係を示す図、図３はパワーアンプ部の出力用パワーＭＯＳトランジスタの負荷線及び感度曲線を示す図である。 Next, overcurrent control of the output Pch power MOS transistor 3 will be described with reference to FIGS. FIG. 2 is a diagram showing the relationship between the voltage between the gate and source of the output power MOS transistor of the power amplifier section and the output voltage, and FIG. .
ここで、パワーアンプの出力電流としてのパワーＭＯＳトランジスタのドレイン電流（Ｉｄ）とパワーＭＯＳトランジスタのゲート−ソース間電圧（Ｖｇｓ）は、
Id＝(1／2){(μεoxεWg)／(ToxLg)}(Vgs−Vth)２・・・・・・・・・・式（５）
と表すことができ、即ち、パワーＭＯＳトランジスタのゲート−ソース間電圧（Ｖｇｓ）を検出することにより、パワーＭＯＳトランジスタのドレイン電流（Ｉｄ）を検出することができる。なお、μは移動度、εoxはゲート絶縁膜の比誘電率、εは誘電率、ＷｇはパワーＭＯＳトランジスタのゲート幅、ToxはパワーＭＯＳトランジスタのゲート絶縁膜厚、LgはパワーＭＯＳトランジスタのゲート長である。
Here, the drain current (Id) of the power MOS transistor as the output current of the power amplifier and the gate-source voltage (Vgs) of the power MOS transistor are:
Id = (1/2) {(με ox εW g) / (T ox L g)} (V gs -V th) 2 ·········· formula (5)
That is, the drain current (Id) of the power MOS transistor can be detected by detecting the gate-source voltage (Vgs) of the power MOS transistor. Where μ is the mobility, ε ox is the dielectric constant of the gate insulating film, ε is the dielectric constant, W g is the gate width of the power MOS transistor, Tox is the gate insulating film thickness of the power MOS transistor, and L g is the power MOS This is the gate length of the transistor.
図２に示すように、パワーアンプ部ＰＡの出力用Ｐｃｈ パワーＭＯＳトランジスタでは、通常負荷状態の場合、第１の増幅回路ＡＭＰ１の出力電圧（Ｖｄ１＝Ｖｇｓ）と第２の増幅回路ＡＭＰ２の出力電圧（Ｖｄ２＝｛Ｒ６／（Ｒ５＋Ｒ６）｝Ｖｏ＋Ｖｃ）との関係は、Ｖｄ１＜Ｖｄ２即ち、
Vgs＜{R6／(R5＋R6)}Vo＋Vc・・・・・・・・・・式（６）
である。このため、コンパレータ１０は“Ｌｏｗ”レベルの信号を保護回路２に送信するので、保護回路２は動作せずパワーＭＯＳトランジスタは通常動作する。
As shown in FIG. 2, in the output Pch power MOS transistor of the power amplifier section PA, the output voltage (Vd1 = Vgs) of the first amplifier circuit AMP1 and the output voltage of the second amplifier circuit AMP2 in the normal load state. The relationship with (Vd2 = {R6 / (R5 + R6)} Vo + Vc) is Vd1 <Vd2, that is,
Vgs <{R6 / (R5 + R6)} Vo + Vc Equation (6)
It is. For this reason, since the comparator 10 transmits a “Low” level signal to the
一方、低負荷状態の場合、第１の増幅回路ＡＭＰ１の出力電圧（Ｖｄ１）と第２の増幅回路ＡＭＰ２の出力電圧（Ｖｄ２）との関係は、Ｖｄ１＞Ｖｄ２即ち、
Vgs＞{R6／(R5＋R6)}Vo＋Vc・・・・・・・・・・式（７）
である。このため、コンパレータ１０は“Ｈｉｇｈ”レベルの信号を保護回路２に送信するので、保護回路２は動作し、パワーＭＯＳトランジスタ３のゲートにゲート信号が入力されず、パワーＭＯＳトランジスタ３はオフする。
On the other hand, in the low load state, the relationship between the output voltage (Vd1) of the first amplifier circuit AMP1 and the output voltage (Vd2) of the second amplifier circuit AMP2 is Vd1> Vd2, that is,
Vgs> {R6 / (R5 + R6)} Vo + Vc Equation (7)
It is. Therefore, the comparator 10 transmits a “High” level signal to the
図３に示すように、パワーアンプ部ＰＡの出力用Ｐｃｈ パワーＭＯＳトランジスタ３では、負荷曲線よりも上側の領域が低負荷領域であり、感度曲線は負荷曲線よりも上側に設定されている。ここで、第１の増幅回路ＡＭＰ１の出力電圧（Ｖｄ１＝Ｖｇｓ）と第２の増幅回路ＡＭＰ２の出力電圧（Ｖｄ２＝｛Ｒ６／（Ｒ５＋Ｒ６）｝Ｖｏ＋Ｖｃ）が同一の値の場合、
Vgs＝{R6／(R5＋R6)}(Vcc−Vds)＋Vc・・・・・・・・・・式（８）
と表すことができる。なお、Ｖｄｓはドレイン−ソース間電圧で、Ｖｏ＝Ｖｃｃ−Ｖｄｓである。Ｖｄｓが非常に小さい場合でも式（８）は成立する。即ち、大振幅出力時の場合においても不感帯がなく過電流検出装置１は機能することができる。
As shown in FIG. 3, in the output Pch power MOS transistor 3 of the power amplifier section PA, the region above the load curve is a low load region, and the sensitivity curve is set above the load curve. Here, when the output voltage (Vd1 = Vgs) of the first amplifier circuit AMP1 and the output voltage (Vd2 = {R6 / (R5 + R6)} Vo + Vc) of the second amplifier circuit AMP2 are the same value,
Vgs = {R6 / (R5 + R6)} (Vcc−Vds) + Vc Equation (8)
It can be expressed as. Vds is a drain-source voltage, Vo = Vcc-Vds. Equation (8) holds even when Vds is very small. That is, even when a large amplitude is output, there is no dead zone and the
上述したように、本実施例の過電流検出装置では、パワーＭＯＳトランジスタ３のゲート−ソース間電圧（Ｖｇｓ）を感知する第１の増幅回路ＡＭＰ１と、正常負荷状態と低負荷状態の間に設定されるパワーＭＯＳトランジスタ３の動作曲線を感知する第２の増幅回路ＡＭＰ２と、第１の増幅回路ＡＭＰ１及び第２の増幅回路ＡＭＰ２から出力された信号を入力し、第１の増幅回路ＡＭＰ１の出力信号レベルが第２の増幅回路ＡＭＰ２の出力信号レベルよりも小さい場合、“Ｌｏｗ”レベルの信号を、第１の増幅回路ＡＭＰ１の出力信号レベルが第２の増幅回路ＡＭＰ２の出力信号レベルよりも大きい場合、“Ｈｉｇｈ”レベルの信号をそれぞれ発生するコンパレータ１０と、コンパレータ１０から出力された信号を入力する保護回路２が設けられている。
As described above, in the overcurrent detection device of this embodiment, the first amplifier circuit AMP1 that senses the gate-source voltage (Vgs) of the power MOS transistor 3 is set between the normal load state and the low load state. The second amplifying circuit AMP2 for sensing the operating curve of the power MOS transistor 3 and the signals output from the first amplifying circuit AMP1 and the second amplifying circuit AMP2 are input, and the output of the first amplifying circuit AMP1 When the signal level is lower than the output signal level of the second amplifier circuit AMP2, the “Low” level signal is used, and the output signal level of the first amplifier circuit AMP1 is higher than the output signal level of the second amplifier circuit AMP2. In this case, a comparator 10 for generating a “High” level signal and a
このため、第１の増幅回路ＡＭＰ１の出力信号レベルが第２の増幅回路ＡＭＰ２の出力信号レベルよりも大きい、即ち、パワーＭＯＳトランジスタ３が低負荷状態の場合、保護回路２が動作してパワーＭＯＳトランジスタ３のゲートに入力するゲート入力信号を遮断してパワーＭＯＳトランジスタ３をオフさせることができる。しかも、正常負荷状態と低負荷状態の間に設定されるパワーＭＯＳトランジスタ３の動作曲線には、抵抗の項がなく抵抗比の項が含まれているので、抵抗値のバラツキによって発生する感度バラツキ（パワーＭＯＳトランジスタ３をオフさせる感度バラツキ）がなく、パワーＭＯＳトランジスタ３の低負荷状態での過電流発生を安定して抑制できる。
Therefore, when the output signal level of the first amplifier circuit AMP1 is higher than the output signal level of the second amplifier circuit AMP2, that is, when the power MOS transistor 3 is in a low load state, the
また、パワーＭＯＳトランジスタ３の低ゲート−ソース間電圧（Ｖｄｓ）下、即ち、大振幅出力時の場合においても不感帯がなく動作するので、ドレイン電流の急増を抑制することができる。更に、パワーアンプ部ＰＡに設けられたパワーＭＯＳトランジスタ３以外の素子や出力端子ＯＵＴの外部に設けられた外部負荷の破壊を抑制することができる。 In addition, even when the power MOS transistor 3 operates under a low gate-source voltage (Vds), that is, at the time of large amplitude output, it operates without a dead zone, so that a rapid increase in drain current can be suppressed. Furthermore, destruction of elements other than the power MOS transistor 3 provided in the power amplifier part PA and external loads provided outside the output terminal OUT can be suppressed.
次に、本発明の実施例２に係る過電流検出装置について、図面を参照して説明する。図４は過電流検出装置を示す回路図である。
Next, an overcurrent detection apparatus according to
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。 In the following, the same components as those in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted, and only different portions are described.
図４に示すように、過電流検出装置１ａには、第１の増幅回路ＡＭＰ１ａ、第２の増幅回路ＡＭＰ２ａ、及びコンパレータ１０が設けられている。保護回路２は、コンパレータ１０の出力側とパワーアンプ部ＰＡとの間に設けられている。
As shown in FIG. 4, the overcurrent detection device 1a includes a first amplifier circuit AMP1a, a second amplifier circuit AMP2a, and a comparator 10. The
そして、過電流検出装置１ａは、パワーアンプ部ＰＡの出力用Ｐｃｈ ＭＯＳトランジスタ３の過電流の検出及び抑制を行う。 The overcurrent detection device 1a detects and suppresses the overcurrent of the output Pch MOS transistor 3 of the power amplifier unit PA.
パワーＭＯＳトランジスタ３は、ソース及びバックゲートが高電位側電源Ｖｃｃに接続され、ゲートにゲート入力信号が入力され、ドレインから出力信号が出力される。この出力信号は第２の増幅回路ＡＭＰ２ａ及び出力端子ＯＵＴに出力される。 The power MOS transistor 3 has a source and a back gate connected to the high potential side power supply Vcc, a gate input signal input to the gate, and an output signal output from the drain. This output signal is output to the second amplifier circuit AMP2a and the output terminal OUT.
第１の増幅回路ＡＭＰ１ａは、Ｐｃｈ パワーＭＯＳトランジスタ１１、Ｐｃｈ パワーＭＯＳトランジスタ１２、及び抵抗Ｒ１２から構成され、パワーＭＯＳトランジスタ３のゲート−ソース間電圧（Ｖｇｓ）を感知し、その信号をコンパレータ１０の＋側に出力する。パワーＭＯＳトランジスタ１１は、ソース及びバックゲートが高電位側電源Ｖｃｃに接続され、ゲートにゲート入力信号が入力される。抵抗Ｒ１２は、一端がパワーＭＯＳトランジスタ１１のドレインに接続され、他端がパワーＭＯＳトランジスタ１１のソースに接続されている。パワーＭＯＳトランジスタ１２は、ゲートがドレインに接続され、ドレインが基準電圧Ｖｒｅｆに接続され、ダイオードとして動作する。なお、パワーＭＯＳトランジスタ１１は、パワーＭＯＳトランジスタと同一ドレイン電流（Ｉｄ）を流すためにその形状や閾値電圧（Ｖｔｈ）をパワーＭＯＳトランジスタ３と同一にするのが好ましく、パワーＭＯＳトランジスタ１２は、パワーＭＯＳトランジスタ３の閾値電圧（Ｖｔｈ）のバラツキを打ち消すためにその形状や閾値電圧（Ｖｔｈ）をパワーＭＯＳトランジスタ３と同一にするのが好ましい。
The first amplifier circuit AMP1a includes a Pch
ここで、第１の増幅回路ＡＭＰ１ａの出力電圧（Ｖｄ１ａ）は、
Vd1a＝Vgs＋Vref・・・・・・・・・・式（９）
と表すことができ、基準電圧Ｖｒｅｆを、例えば、０Ｖに設定した場合には、
Vd1a＝Vgs・・・・・・・・・・式（１０）
と表すことができる。
Here, the output voltage (Vd1a) of the first amplifier circuit AMP1a is:
Vd1a ＝ Vgs ＋ Vref …… Equation (9)
When the reference voltage Vref is set to 0 V, for example,
Vd1a = Vgs Equation (10)
It can be expressed as.
第２の増幅回路ＡＭＰ２ａは、バッファアンプ１４、バッファアンプ１５、電流源１６、Ｐｃｈ パワーＭＯＳトランジスタ１３、Ｐｃｈ ＭＯＳトランジスタＰ１１、Ｐｃｈ ＭＯＳトランジスタＰ１２、及び抵抗Ｒ１３乃至抵抗Ｒ１７から構成され、正常負荷状態と低負荷状態の間に設定されるパワーＭＯＳトランジスタ３の動作曲線を感知し、その信号をコンパレータ１０の−側に出力する。抵抗Ｒ１３及び抵抗Ｒ１４は、パワーＭＯＳトランジスタ３のドレイン側と基準電圧Ｖｒｅｆの間に設けられ、抵抗Ｒ１３と抵抗Ｒ１４の間の接続ノードはバッファアンプ１４に接続されている。
The second amplifier circuit AMP2a includes a
バッファアンプ１４は、抵抗Ｒ１３及び抵抗Ｒ１４で抵抗分割された信号（電圧）を入力し、その信号を増幅して抵抗Ｒ１５に送信する。抵抗Ｒ１５は、一端がバッファアンプ１４の出力側に接続され、他端がバッファアンプ１５の入力側に接続されている。抵抗Ｒ１６及びＰｃｈ ＭＯＳトランジスタＰ１１は、高電位側電源Ｖｃｃと抵抗Ｒ１５及びバッファアンプ１５間の接続ノードの間に設けられている。パワーＭＯＳトランジスタ１３、抵抗Ｒ１７、Ｐｃｈ ＭＯＳトランジスタＰ１２、及び電流源１６は、高電位側電源Ｖｃｃと低電位側電源Ｖｓｓの間に縦続接続されている。
The
抵抗Ｒ１６は、一端が高電位側電源Ｖｃｃに接続され、他端がＰｃｈ ＭＯＳトランジスタＰ１１のソースに接続されている。Ｐｃｈ ＭＯＳトランジスタＰ１１は、ゲートがＰｃｈ ＭＯＳトランジスタＰ１２のゲートに接続され、ドレインが抵抗Ｒ１５とバッファアンプ１５間の接続ノードに接続されている。 The resistor R16 has one end connected to the high potential side power supply Vcc and the other end connected to the source of the Pch MOS transistor P11. The Pch MOS transistor P11 has a gate connected to the gate of the Pch MOS transistor P12 and a drain connected to a connection node between the resistor R15 and the buffer amplifier 15.
パワーＭＯＳトランジスタ１３は、ソース及びバックゲートが高電位側電源Ｖｃｃに接続され、ゲートがドレインに接続され、ダイオードとして動作する。なお、パワーＭＯＳトランジスタ１３は、パワーＭＯＳトランジスタ３の閾値電圧（Ｖｔｈ）のバラツキを打ち消すために、その形状や閾値電圧（Ｖｔｈ）をパワーＭＯＳトランジスタ３と同一にするのが好ましい。
The
抵抗Ｒ１７は、一端がパワーＭＯＳトランジスタ１３のドレインに接続され、他端がＰｃｈ ＭＯＳトランジスタ１２のソースに接続されている。Ｐｃｈ ＭＯＳトランジスタ１２は、ゲートがドレインに接続され、Ｐｃｈ ＭＯＳトランジスタ１１及びＰｃｈ ＭＯＳトランジスタ１２はカレントミラー回路を構成している。電流源１６は、一端がＰｃｈ ＭＯＳトランジスタ１２のドレインに接続され、他端が低電位側電源Ｖｓｓに接続されている。そして、電流源１６に電流が流れるとそれに対応する電流が抵抗Ｒ１６及びＰｃｈ ＭＯＳトランジスタ１１に流れる。バッファアンプ１５は、増幅した信号をコンパレータ１０の−側に送信する。
The resistor R17 has one end connected to the drain of the
ここで３、第２の増幅回路ＡＭＰ２ａの出力電圧（Ｖｄ２ａ）は、
Vd2a＝{R17／(R16＋R17)}(Vo−Vref)＋Vc＋Vref・・・・・・・・・・式（１１）
と表すことができ、基準電圧Ｖｒｅｆ及び低電位側電源Ｖｓｓを、例えば、０Ｖに設定した場合には、
Vd2a＝{R17／(R16＋R17)}Vo＋Vc・・・・・・・・・・式（１２）
と表すことができる。なお、ＶｃはパワーＭＯＳトランジスタ３の閾値電圧（Ｖｔｈ）にゲートとドレインが接続されたダイオード（パワーＭＯＳトランジスタ１３）の電圧分を加算したものである。
Here, 3, the output voltage (Vd2a) of the second amplifier circuit AMP2a is
Vd2a = {R17 / (R16 + R17)} (Vo−Vref) + Vc + Vref (11)
For example, when the reference voltage Vref and the low potential side power supply Vss are set to 0 V, for example,
Vd2a = {R17 / (R16 + R17)} Vo + Vc Equation (12)
It can be expressed as. Vc is obtained by adding the voltage of the diode (power MOS transistor 13) having a gate and drain connected to the threshold voltage (Vth) of the power MOS transistor 3.
コンパレータ１０は、第１の増幅回路ＡＭＰ１ａから出力された信号を＋側に入力し、第２の増幅回路ＡＭＰ２ａから出力された信号を−側に入力する。そして、第１の増幅回路ＡＭＰ１ａから出力された信号が第２の増幅回路ＡＭＰ２ａから出力された信号よりも小さい場合に、“Ｌｏｗ”レベルの信号を保護回路２に送信し、第１の増幅回路ＡＭＰ１ａから出力された信号が第２の増幅回路ＡＭＰ２ａから出力された信号よりも大きい場合に、比較増幅した信号（“Ｈｉｇｈ”レベル）を保護回路２に送信する。
The comparator 10 inputs the signal output from the first amplifier circuit AMP1a to the + side and inputs the signal output from the second amplifier circuit AMP2a to the-side. When the signal output from the first amplifier circuit AMP1a is smaller than the signal output from the second amplifier circuit AMP2a, a “Low” level signal is transmitted to the
上述したように、本実施例の過電流検出装置では、パワーＭＯＳトランジスタ３のゲート−ソース間電圧（Ｖｇｓ）を感知する第１の増幅回路ＡＭＰ１ａと、正常負荷状態と低負荷状態の間に設定されるパワーＭＯＳトランジスタ３の動作曲線を感知する第２の増幅回路ＡＭＰ２ａと、第１の増幅回路ＡＭＰ１ａ及び第２の増幅回路ＡＭＰ２ａから出力された信号を入力し、第１の増幅回路ＡＭＰ１ａの出力信号レベルが第２の増幅回路ＡＭＰ２ａの出力信号レベルよりも小さい場合、“Ｌｏｗ”レベルの信号を、第１の増幅回路ＡＭＰ１ａの出力信号レベルが第２の増幅回路ＡＭＰ２ａの出力信号レベルよりも大きい場合、“Ｈｉｇｈ”レベルの信号をそれぞれ発生するコンパレータ１０と、コンパレータ１０から出力された信号を入力する保護回路２が設けられている。このため、実施例１と同様な効果を有する。
As described above, in the overcurrent detection device of this embodiment, the first amplifier circuit AMP1a that senses the gate-source voltage (Vgs) of the power MOS transistor 3 is set between the normal load state and the low load state. The second amplifying circuit AMP2a for sensing the operating curve of the power MOS transistor 3 and the signals output from the first amplifying circuit AMP1a and the second amplifying circuit AMP2a are input, and the output of the first amplifying circuit AMP1a When the signal level is lower than the output signal level of the second amplifier circuit AMP2a, the “Low” level signal is set to be higher than the output signal level of the second amplifier circuit AMP2a. In this case, a comparator 10 that generates a “High” level signal and a signal output from the comparator 10 are input.
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。 The present invention is not limited to the above-described embodiments, and various modifications may be made without departing from the spirit of the invention.
例えば、実施例では、電流はきだし出力用パワーＭＯＳトランジスタにＰｃｈ ＭＯＳトランジスタを適用しているが、電流すいこみ出力用パワーＭＯＳトランジスタとしてＮｃｈ ＭＯＳトランジスタを適用してもよい。この場合、第１の増幅回路で感知するのはゲート−ソース間電圧（Ｖｇｓ）である。また、出力用パワーＭＯＳトランジスタの代わりにＩＧＢＴにも適用できる。この場合、第１の増幅回路で感知するのはゲート−エミッタ間電圧である。 For example, in the embodiment, a Pch MOS transistor is applied to the current MOS output power MOS transistor, but an Nch MOS transistor may be applied as the current sink output power MOS transistor. In this case, the gate-source voltage (Vgs) is detected by the first amplifier circuit. Further, the present invention can be applied to an IGBT instead of the output power MOS transistor. In this case, the first amplifier circuit senses the gate-emitter voltage.
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） ゲートに入力信号が入力され、増幅した信号を出力する電力素子と、前記電力素子に印加される電圧を感知する第１の感知手段と、前記電力素子の出力電圧を感知する第２の感知手段と、前記第１の感知手段から出力される信号レベルと前記第２の感知手段から出力される信号レベルとを比較し、前記第１の感知手段から出力される信号レベルが前記第２の感知手段から出力される信号レベルよりも大きい場合、前記電力素子の動作を停止するための信号を出力するコンパレータとを具備する過電流検出装置。
The present invention can be configured as described in the following supplementary notes.
(Supplementary Note 1) A power element for inputting an input signal to the gate and outputting an amplified signal, a first sensing means for sensing a voltage applied to the power element, and a first element for sensing an output voltage of the power element. 2, the signal level output from the first sensing means is compared with the signal level output from the second sensing means, and the signal level output from the first sensing means is An overcurrent detection device comprising: a comparator that outputs a signal for stopping the operation of the power element when the signal level is higher than the signal level output from the second sensing means.
１、１ａ 過電流検出装置
２ 保護回路
３、８、１１、１２、１３ パワーＭＯＳトランジスタ
４、９ 差動増幅回路
５、６、１４、１５ バッファアンプ
７、１６ 負荷
１０ コンパレータ
ＡＭＰ１、ＡＭＰ１ａ 第１の増幅回路
ＡＭＰ２、ＡＭＰ２ａ 第２の増幅回路
ＧＩＮ ゲート入力端子
ＯＵＴ 出力端子
Ｐ１１、Ｐ１２ Ｐｃｈ ＭＯＳトランジスタ
ＰＡ パワーアンプ部
Ｒ１１〜Ｔ１７ 抵抗
Ｖｃｃ 高電位側電源
Ｖｒｅｆ 基準電圧
Ｖｓｓ 低電位側電源
DESCRIPTION OF
Claims (5)
前記電力素子に印加される電圧を感知する第１の感知手段と、
前記電力素子の出力電圧を感知する第２の感知手段と、
前記第１の感知手段から出力される信号レベルと前記第２の感知手段から出力される信号レベルとを比較する比較手段と
を具備したことを特徴とする過電流検出装置。 A power element that receives an input signal at the gate and outputs an amplified signal;
First sensing means for sensing a voltage applied to the power element;
Second sensing means for sensing the output voltage of the power element;
An overcurrent detection apparatus comprising: a comparison means for comparing a signal level output from the first sensing means with a signal level output from the second sensing means.
前記Ｐｃｈ パワーＭＯＳトランジスタのゲート−ソース間に印加される電圧を感知する第１の感知手段と、
前記Ｐｃｈ パワーＭＯＳトランジスタの出力電圧を感知する第２の感知手段と、
前記第１の感知手段から出力される信号レベルと前記第２の感知手段から出力される信号レベルとを比較する比較手段と
を具備したことを特徴とする過電流検出装置。 A Pch power MOS transistor having a source connected to a high-potential side power supply, an input signal input to the gate, and an amplified signal output;
First sensing means for sensing a voltage applied between the gate and source of the Pch power MOS transistor;
Second sensing means for sensing the output voltage of the Pch power MOS transistor;
An overcurrent detection apparatus comprising: a comparison means for comparing a signal level output from the first sensing means with a signal level output from the second sensing means.
前記Ｎｃｈ パワーＭＯＳトランジスタのゲート−ソース間に印加される電圧を感知する第１の感知手段と、
前記Ｎｃｈ パワーＭＯＳトランジスタの出力電圧を感知する第２の感知手段と、
前記第１の感知手段から出力される信号レベルと前記第２の感知手段から出力される信号レベルとを比較する比較手段と
を具備したことを特徴とする過電流検出装置。 An Nch power MOS transistor whose source is connected to the low potential power supply, an input signal is input to the gate, and an amplified signal is output;
First sensing means for sensing a voltage applied between the gate and source of the Nch power MOS transistor;
Second sensing means for sensing an output voltage of the Nch power MOS transistor;
An overcurrent detection apparatus comprising: a comparison means for comparing a signal level output from the first sensing means with a signal level output from the second sensing means.
前記ＩＧＢＴのゲート−エミッタ間に印加される電圧を感知する第１の感知手段と、
前記ＩＧＢＴの出力電圧を感知する第２の感知手段と、
前記第１の感知手段から出力される信号レベルと前記第２の感知手段から出力される信号レベルとを比較する比較手段と
を具備したことを特徴とする過電流検出装置。 An IGBT having an emitter connected to a low-potential-side power supply, an input signal input to the gate, and an amplified signal;
First sensing means for sensing a voltage applied between the gate and emitter of the IGBT;
Second sensing means for sensing the output voltage of the IGBT;
An overcurrent detection apparatus comprising: a comparison means for comparing a signal level output from the first sensing means with a signal level output from the second sensing means.
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| JP2001168652A (en) * | 1999-12-09 | 2001-06-22 | Toshiba Corp | Protective circuit and semiconductor device having protective circuit |
-
2004
- 2004-12-13 JP JP2004359702A patent/JP2006173720A/en active Pending
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