JP2006172535A

JP2006172535A - Semiconductor memory device

Info

Publication number: JP2006172535A
Application number: JP2004359703A
Authority: JP
Inventors: Yoshito Koya; 義人小屋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-12-13
Filing date: 2004-12-13
Publication date: 2006-06-29

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor memory device in which a power regeneration circuit regenerates electric power accumulated in a bit line and discharged. <P>SOLUTION: The semiconductor memory device 1 is provided with: a memory cell array 2; a sense amplifier section 3; a column decoder 4; an address buffer 5a; an address buffer 5b; a row decoder 6; a control circuit 7; an input buffer circuit 8; an output buffer circuit 9; a power regeneration circuit 10; and a voltage step-down circuit 12. The power regeneration circuit 10 regenerates the electric power which is accumulated in the bit line of the memory cell array 2 and discharged. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体メモリデバイスに係り、特にＤＲＡＭ（Dynamic Random Access Memory）或いは疑似ＳＲＡＭ（Static Random Access Memory）を有する半導体記憶装置に関する。 The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having a DRAM (Dynamic Random Access Memory) or a pseudo SRAM (Static Random Access Memory).

近年、携帯情報機器、パーソナルコンピュータ、情報機器などの進歩にともない、機器に搭載されるメモリ容量が増加し、それとともにメモリの高速度化及び低消費電力化の要求が増大している。低消費電力化としては、例えば、ＤＲＡＭのスタンバイモード時にＬＳＩ内部のクロックを完全に停止し、スタンバイ時のリフレッシュ動作を最低限のアドレス生成のみにしている（例えば、特許文献１参照。）。また、リフレッシュ動作間隔を長くさせ、待機時の電力を低減させたりしている。 In recent years, with the progress of portable information devices, personal computers, information devices, etc., the memory capacity mounted on the devices has increased, and at the same time, the demand for higher memory speed and lower power consumption has increased. As a reduction in power consumption, for example, the clock inside the LSI is completely stopped in the standby mode of the DRAM, and the refresh operation at the standby time is limited to the minimum address generation (see, for example, Patent Document 1). In addition, the refresh operation interval is extended to reduce standby power.

ところが、これらの動作では、メモリセルやビット線に蓄積された電荷をリフレッシュ時に放電しているだけなので、メモリ容量が増大するほど低消費電力化が困難になるという問題点がある。更に、メモリセルやビット線に蓄積された電力を回生していないので電力再生効率がゼロであるという問題点がある。
特開２００１−１７６２６５号公報（頁５、図１） However, in these operations, since the charges stored in the memory cells and the bit lines are only discharged at the time of refresh, there is a problem that it becomes difficult to reduce the power consumption as the memory capacity increases. Furthermore, there is a problem that the power regeneration efficiency is zero because the power stored in the memory cells and the bit lines is not regenerated.
JP 2001-176265 A (Page 5, FIG. 1)

本発明は、ビット線に蓄積され、放電された電力を回生する電力回生回路を備えた半導体記憶装置を提供する。 The present invention provides a semiconductor memory device including a power regeneration circuit that regenerates the power stored in and discharged from a bit line.

本発明の一態様の半導体記憶装置は、ビット線及びワード線の交差する部分にトランジスタ及びキャパシタがそれぞれ１個づつ設けられているメモリセルが複数アレイ状に配列されているメモリセルアレイと、コンデンサとインダクタが設けられている電力回収部と、前記電力回収部の動作を制御する制御信号を発生するタイミング発生回路とを有し、前記メモリセルアレイのリフレッシュ動作時に、前記ビット線に蓄積され、放電された電力を前記コンデンサ及び前記インダクタにより再度前記ビット線に回生する電力回生回路とを具備することを特徴とする。 According to one embodiment of the present invention, a semiconductor memory device includes a memory cell array in which a plurality of memory cells each provided with one transistor and one capacitor are arranged at intersections of bit lines and word lines, a capacitor, A power recovery unit provided with an inductor; and a timing generation circuit that generates a control signal for controlling the operation of the power recovery unit, and is stored and discharged in the bit line during a refresh operation of the memory cell array. And a power regeneration circuit for regenerating the power to the bit line again by the capacitor and the inductor.

更に、本発明の他態様の半導体記憶装置は、ビット線及びワード線の交差する部分にトランジスタ及びキャパシタがそれぞれ１個づつ設けられているメモリセルが複数アレイ状に配列されているメモリセルアレイと、前記メモリセルアレイに接して設けられ、ビット線と前記ビット線とは逆位相のビット線の間に配置接続され、且つＮ側センスアンプ線とＰ側センスアンプ線の間に配置接続されているセンスアンプを複数有するセンスアンプ部と、インダクタと、前記Ｎ側センスアンプ線及び前記Ｐ側センスアンプ線に接続され、前記インダクタの一端と前記Ｎ側センスアンプ線に接続されているノード側が電気的に接続され、前記インダクタの他端と前記Ｐ側センスアンプ線に接続されているノード側が電気的に接続され、前記Ｎ側センスアンプ線に接続されているノード側と前記前記Ｐ側センスアンプ線に接続されているノード側の間に設けられているコンデンサを備える電力回収部と、前記電力回収部の動作を制御する制御信号を発生するタイミング発生回路とを有し、前記メモリセルアレイのリフレッシュ動作時に、前記ビット線に蓄積され、放電された電力を前記コンデンサ及び前記インダクタにより再度前記ビット線に回生する電力回生回路とを具備することを特徴とする。 Further, a semiconductor memory device according to another aspect of the present invention includes a memory cell array in which a plurality of memory cells each provided with one transistor and one capacitor are arranged in an intersecting portion of a bit line and a word line, A sense provided in contact with the memory cell array, wherein the bit line and the bit line are arranged and connected between bit lines of opposite phases and arranged between the N-side sense amplifier line and the P-side sense amplifier line. A sense amplifier unit having a plurality of amplifiers, an inductor, the N-side sense amplifier line and the P-side sense amplifier line are connected to each other, and one end of the inductor and the node side connected to the N-side sense amplifier line are electrically connected The other end of the inductor is connected electrically to the node side connected to the P-side sense amplifier line, and the N-side sense is connected. A power recovery unit including a capacitor provided between a node side connected to an amplifier line and a node side connected to the P side sense amplifier line, and a control signal for controlling the operation of the power recovery unit And a power regeneration circuit for regenerating the power stored in and discharged from the bit line to the bit line again by the capacitor and the inductor during a refresh operation of the memory cell array. It is characterized by doing.

本発明によれば、ビット線に蓄積され、放電された電力を回生する電力回生回路を備えた半導体記憶装置を提供することができる。 According to the present invention, it is possible to provide a semiconductor memory device including a power regeneration circuit that regenerates the power accumulated and discharged in the bit line.

以下本発明の実施例について図面を参照しながら説明する。 Embodiments of the present invention will be described below with reference to the drawings.

まず、本発明の実施例１に係る半導体記憶装置について、図面を参照して説明する。図１は半導体記憶装置を示す概略構成ブロック図、図２は電力回生回路を示す回路図、図３は電力回生回路のスイッチを示す回路図である。本実施例ではＤＲＡＭの放電電力の回生に電力回生回路を用いている。 First, a semiconductor memory device according to Embodiment 1 of the present invention will be described with reference to the drawings. FIG. 1 is a schematic block diagram showing a semiconductor memory device, FIG. 2 is a circuit diagram showing a power regeneration circuit, and FIG. 3 is a circuit diagram showing a switch of the power regeneration circuit. In this embodiment, a power regeneration circuit is used to regenerate the discharge power of the DRAM.

図１に示すように、半導体記憶装置１には、メモリセルアレイ２、センスアンプ部３、列デコーダ４、アドレスバッファ５ａ、アドレスバッファ５ｂ、行デコーダ６、制御回路７、入力バッファ回路８、出力バッファ回路９、電力回生回路１０、及び降圧回路１２が設けられている。 As shown in FIG. 1, a semiconductor memory device 1 includes a memory cell array 2, a sense amplifier unit 3, a column decoder 4, an address buffer 5a, an address buffer 5b, a row decoder 6, a control circuit 7, an input buffer circuit 8, and an output buffer. A circuit 9, a power regeneration circuit 10, and a step-down circuit 12 are provided.

メモリセルアレイ２は、ワード線（ＷＬ）及びビット線（ＢＬ）に接続されたメモリセル１１を複数個有し、例えば、０番目のワード線ＷＬ０と０番目のビット線ＢＬ０ａに接続された部分、及び１番目のワード線ＷＬ１と０番目のビット線ＢＬ０ａとは逆位相の０番目のビット線ＢＬ０ｂに接続された部分にメモリセル１１がそれぞれ１個づつ設けられている。 The memory cell array 2 includes a plurality of memory cells 11 connected to a word line (WL) and a bit line (BL). For example, a portion connected to a 0th word line WL0 and a 0th bit line BL0a, The first word line WL1 and the 0th bit line BL0a are each provided with one memory cell 11 at a portion connected to the 0th bit line BL0b having the opposite phase.

そして、メモリセルアレイ２では、各種情報の書き込み及び読み出しが行われる。ＤＲＡＭのメモリセル１１には、図示しない一つのトランジスタと一つのキャパシタ（１Ｔｒ．／１Ｃａｐ．）が設けられている。 In the memory cell array 2, various information is written and read. The memory cell 11 of the DRAM is provided with one transistor (not shown) and one capacitor (1Tr./1Cap.).

センスアンプ部３は、メモリセルアレイ２と列デコーダ４の間に設けられ、複数のセンスアンプ３ａを有している。それぞれのセンスアンプ３ａは、例えば、０番目のビット線ＢＬ０ａと０番目のビット線ＢＬ０ａとは逆位相のビット線ＢＬ０ｂの間に配置接続され、且つＮ側センスアンプ線ＳＡＮとＰ側センスアンプ線ＳＡＰの間に配置接続されている。 The sense amplifier unit 3 is provided between the memory cell array 2 and the column decoder 4 and includes a plurality of sense amplifiers 3a. Each sense amplifier 3a is, for example, arranged and connected between the 0th bit line BL0a and the 0th bit line BL0a and the bit line BL0b having the opposite phase, and the N side sense amplifier line SAN and the P side sense amplifier line. Arranged and connected between SAPs.

そして、センスアンプ部３は、メモリセルアレイ２に記憶され、読み出されたデータを増幅して列デコーダ４を介して出力バッファ回路９に出力する。 The sense amplifier unit 3 amplifies the read data stored in the memory cell array 2 and outputs the amplified data to the output buffer circuit 9 via the column decoder 4.

列デコーダ４はセンスアンプ部３に接して設けられ、アドレスバッファ５ａからの信号を入力し、その信号をメモリセルアレイ２（ビット線ＢＬ）に出力する。アドレスバッファ５ａは、制御回路７から出力された信号を入力し、その信号を列デコーダ４に出力する。アドレスバッファ５ｂは、制御回路７から出力された信号を入力し、その信号を行デコーダ６に出力する。 The column decoder 4 is provided in contact with the sense amplifier unit 3, receives a signal from the address buffer 5a, and outputs the signal to the memory cell array 2 (bit line BL). The address buffer 5 a receives the signal output from the control circuit 7 and outputs the signal to the column decoder 4. The address buffer 5 b receives the signal output from the control circuit 7 and outputs the signal to the row decoder 6.

行デコーダ６は、メモリセルアレイ２に接して設けられ、アドレスバッファ５ｂからの信号を入力し、その信号をメモリセルアレイ２（ワード線ＷＬ）に出力する。 The row decoder 6 is provided in contact with the memory cell array 2, receives a signal from the address buffer 5b, and outputs the signal to the memory cell array 2 (word line WL).

制御回路７は、外部から出力された各種制御信号を入力し、その信号をアドレスバッファ５ａ、アドレスバッファ５ｂに出力する。入力バッファ回路８は、外部からの信号を入力し、その信号を列デコーダ４を介してメモリセルアレイ２に出力する。出力バッファ回路９は、メモリセルアレイ２に記憶されたデータをセンスアンプ３を介して外部に出力する。 The control circuit 7 inputs various control signals output from the outside, and outputs the signals to the address buffer 5a and the address buffer 5b. The input buffer circuit 8 receives an external signal and outputs the signal to the memory cell array 2 via the column decoder 4. The output buffer circuit 9 outputs the data stored in the memory cell array 2 to the outside via the sense amplifier 3.

電力回生回路１０は、Ｎ側センスアンプ線ＳＡＮ及びＰ側センスアンプ線ＳＡＰに接続され、制御信号ＳＥＱをメモリセルアレイ２に送信し、後で詳述するがメモリセルアレイ２のビット線に蓄積された電荷を電力として回生する。 The power regeneration circuit 10 is connected to the N-side sense amplifier line SAN and the P-side sense amplifier line SAP, transmits a control signal SEQ to the memory cell array 2, and is stored in the bit lines of the memory cell array 2 as will be described in detail later. Regenerates electric charge as electric power.

降圧回路１２は、外部から入力された外部電源である高電位側電源Ｖｃｃを１／２に降圧してメモリセルアレイ２のビット線ＢＬに出力する。そして、制御信号ＳＥＱの信号レベルが“Ｈｉｇｈ”のとき、ビット線ＢＬには１／２Ｖｃｃが供給され、制御信号ＳＥＱの信号レベルが“Ｌｏｗ”のとき、ビット線ＢＬには１／２Ｖｃｃが供給されず、１／２Ｖｃｃとビット線ＢＬの間は遮断される。 The step-down circuit 12 steps down the high-potential-side power source Vcc, which is an external power source input from the outside, to 1/2 and outputs it to the bit line BL of the memory cell array 2. When the signal level of the control signal SEQ is “High”, ½ Vcc is supplied to the bit line BL, and when the signal level of the control signal SEQ is “Low”, ½ Vcc is supplied to the bit line BL. In other words, the voltage between ½ Vcc and the bit line BL is cut off.

図２に示すように、電力回生回路１０は、タイミング発生回路２１、電力回収部２２から構成されている。タイミング発生回路２１は、外部から外部クロック信号及び外部制御信号を入力し、この信号をもとにして後で詳述するが各種制御信号を電力回収部２２に出力する。 As shown in FIG. 2, the power regeneration circuit 10 includes a timing generation circuit 21 and a power recovery unit 22. The timing generation circuit 21 receives an external clock signal and an external control signal from the outside, and outputs various control signals to the power recovery unit 22 based on these signals, which will be described in detail later.

電力回収部２２には、コンデンサＣ１、コンデンサＣ２、インダクタＬ１、インダクタＬ２、ＮｃｈＭＩＳトランジスタＮ１乃至Ｎ６、ＰｃｈＭＩＳトランジスタＰ１乃至Ｐ３、及びスイッチＳＷ１乃至ＳＷ４が設けられている。なお、インダクタはコイルとも呼称され、ＭＩＳトランジスタはＭＩＳＦＥＴ（Metal−Insulator−Semiconductor Field Effect Transistor）とも呼称される。そして、ゲート絶縁膜がシリコン酸化膜の場合ＭＯＳトランジスタと呼称される。 The power recovery unit 22 includes a capacitor C1, a capacitor C2, an inductor L1, an inductor L2, Nch MIS transistors N1 to N6, Pch MIS transistors P1 to P3, and switches SW1 to SW4. The inductor is also called a coil, and the MIS transistor is also called a MISFET (Metal-Insulator-Semiconductor Field Effect Transistor). When the gate insulating film is a silicon oxide film, it is called a MOS transistor.

ＰｃｈＭＩＳトランジスタＰ１は、高電位側電源ＶｃｃとノードＮＣ１の間に設けられ、ゲートにタイミング発生回路１０から出力された制御信号ＳＴ１が入力される。ＮｃｈＭＩＳトランジスタＮ３は、低電位側電源とノードＮＣ２の間に設けられ、ゲートにタイミング発生回路１０から出力された制御信号ＳＴ２が入力される。 The Pch MIS transistor P1 is provided between the high potential side power supply Vcc and the node NC1, and the control signal ST1 output from the timing generation circuit 10 is input to the gate. The Nch MIS transistor N3 is provided between the low-potential side power supply and the node NC2, and the control signal ST2 output from the timing generation circuit 10 is input to the gate.

スイッチＳＷ１は、ノードＮＣ１とノードＮＬ１の間に設けられ、タイミング発生回路１０から出力された制御信号ＳＳ１が入力され、制御信号ＳＳ１の信号レベルが“Ｈｉｇｈ”のときオンし、制御信号ＳＳ１の信号レベルが“Ｌｏｗ”のときオフする。 The switch SW1 is provided between the node NC1 and the node NL1, and is turned on when the control signal SS1 output from the timing generation circuit 10 is input and the signal level of the control signal SS1 is “High”, and the signal of the control signal SS1 Turns off when the level is “Low”.

スイッチＳＷ２は、ノードＮＬ１とノードＮＮ側の間に設けられ、タイミング発生回路１０から出力された制御信号ＳＳ２が入力され、制御信号ＳＳ２の信号レベルが“Ｈｉｇｈ”のときオンし、制御信号ＳＳ２の信号レベルが“Ｌｏｗ”のときオフする。 The switch SW2 is provided between the node NL1 and the node NN. The switch SW2 is turned on when the control signal SS2 output from the timing generation circuit 10 is input and the signal level of the control signal SS2 is “High”. Turns off when signal level is "Low".

スイッチＳＷ３は、ノードＮＣ２とノードＮＬ２の間に設けられ、タイミング発生回路１０から出力された制御信号ＳＳ３が入力され、制御信号ＳＳ３の信号レベルが“Ｈｉｇｈ”のときオンし、制御信号ＳＳ３の信号レベルが“Ｌｏｗ”のときオフする。 The switch SW3 is provided between the node NC2 and the node NL2 and is turned on when the control signal SS3 output from the timing generation circuit 10 is input and the signal level of the control signal SS3 is “High”, and the signal of the control signal SS3 Turns off when the level is “Low”.

スイッチＳＷ４は、ノードＮＬ２とノードＮＰの間に設けられ、タイミング発生回路１０から出力された制御信号ＳＳ４が入力され、制御信号ＳＳ４の信号レベルが“Ｈｉｇｈ”のときオンし、制御信号ＳＳ４の信号レベルが“Ｌｏｗ”のときオフする。 The switch SW4 is provided between the node NL2 and the node NP, is turned on when the control signal SS4 output from the timing generation circuit 10 is input, and the signal level of the control signal SS4 is “High”, and the signal of the control signal SS4 Turns off when the level is “Low”.

ＮｃｈＭＩＳトランジスタＮ１は、低電位側電源ＶｓｓとノードＮＮ側の間に設けられ、ゲートにタイミング発生回路１０から出力された制御信号ＳＴ３が入力される。ＰｃｈＭＩＳトランジスタＰ２は、Ｐ側センスアンプ線ＳＡＰとノードＮＰの間に設けられ、ゲートにタイミング発生回路１０から出力された制御信号ＳＳＡＰが入力される。 The Nch MIS transistor N1 is provided between the low-potential-side power supply Vss and the node NN side, and the control signal ST3 output from the timing generation circuit 10 is input to the gate. The Pch MIS transistor P2 is provided between the P-side sense amplifier line SAP and the node NP, and the control signal SSAP output from the timing generation circuit 10 is input to the gate.

ＰｃｈＭＩＳトランジスタＰ３は、高電位側電源ＶｃｃとノードＮＰ側の間に設けられ、ゲートにタイミング発生回路１０から出力された制御信号ＳＴ４が入力される。ＮｃｈＭＩＳトランジスタＮ２は、Ｎ側センスアンプ線ＳＡＮとノードＮＮの間に設けられ、ゲートにタイミング発生回路１０から出力された制御信号ＳＳＡＮが入力される。 The Pch MIS transistor P3 is provided between the high potential side power supply Vcc and the node NP side, and the control signal ST4 output from the timing generation circuit 10 is input to the gate. The Nch MIS transistor N2 is provided between the N-side sense amplifier line SAN and the node NN, and the control signal SSAN output from the timing generation circuit 10 is input to the gate.

ＮｃｈＭＩＳトランジスタＮ４は、ノードＮＮ側とノードＮＰ側の間に設けられ、ゲートにタイミング発生回路１０から出力された制御信号ＳＥＱが入力される。ＮｃｈＭＩＳトランジスタＮ５は、ノードＮＮ側と１／２Ｖｃｃの間に設けられ、ゲートにタイミング発生回路１０から出力された制御信号ＳＥＧが入力される。ＮｃｈＭＩＳトランジスタＮ６は、１／２ＶｃｃとノードＮＰ側との間に設けられ、ゲートにタイミング発生回路１０から出力された制御信号ＳＥＧが入力される。 The Nch MIS transistor N4 is provided between the node NN side and the node NP side, and the control signal SEQ output from the timing generation circuit 10 is input to the gate. The Nch MIS transistor N5 is provided between the node NN side and 1/2 Vcc, and the control signal SEG output from the timing generation circuit 10 is input to the gate. The Nch MIS transistor N6 is provided between 1/2 Vcc and the node NP side, and the control signal SEG output from the timing generation circuit 10 is input to the gate.

コンデンサＣ１は、ノードＮＣ１と低電位側電源Ｖｓｓの間に設けられている。コンデンサＣ２は、低電位側電源ＶｓｓとノードＮＣ２の間に設けられている。インダクタＬ１は、ノードＮＬ１と１／２Ｖｃｃの間に設けられている。インダクタＬ２は、１／２ＶｃｃとノードＮＬ２の間に設けられている。そして、ノードＮＬ１及びノードＮＬ２は、それぞれタイミング発生回路１０に接続されている。 The capacitor C1 is provided between the node NC1 and the low potential side power source Vss. The capacitor C2 is provided between the low potential side power source Vss and the node NC2. The inductor L1 is provided between the node NL1 and 1/2 Vcc. The inductor L2 is provided between 1/2 Vcc and the node NL2. The nodes NL1 and NL2 are each connected to the timing generation circuit 10.

図３に示すように、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４には、それぞれ、インバータＩＮＶ、ＮｃｈＭＩＳトランジスタＮ１１、及びＰｃｈＭＩＳトランジスタＰ１１が設けられている。なお、トランスファーゲートであるＮｃｈＭＩＳトランジスタＮ１１、トランスファーゲートであるＰｃｈＭＩＳトランジスタＰ１１、及びインバータＩＮＶはアナログスイッチ回路として動作する。 As shown in FIG. 3, the switches SW1, SW2, SW3, and SW4 are provided with an inverter INV, an Nch MIS transistor N11, and a Pch MIS transistor P11, respectively. Note that the Nch MIS transistor N11 as a transfer gate, the Pch MIS transistor P11 as a transfer gate, and the inverter INV operate as an analog switch circuit.

ＮｃｈＭＩＳトランジスタＮ１１は、入力電圧（Ｖｉｎ）側と出力電圧（Ｖｏｕｔ）側の間に設けられ、ゲートに制御信号（ＳＳ１、ＳＳ２、ＳＳ３、或いはＳＳ４）が入力される。ＰｃｈＭＩＳトランジスタＰ１１は、入力電圧（Ｖｉｎ）側と出力電圧（Ｖｏｕｔ）側の間に設けられ、インバータＩＮＶを介してゲートに制御信号（ＳＳ１、ＳＳ２、ＳＳ３、或いはＳＳ４）が入力される。 The Nch MIS transistor N11 is provided between the input voltage (Vin) side and the output voltage (Vout) side, and a control signal (SS1, SS2, SS3, or SS4) is input to the gate. The Pch MIS transistor P11 is provided between the input voltage (Vin) side and the output voltage (Vout) side, and a control signal (SS1, SS2, SS3, or SS4) is input to the gate through the inverter INV.

そして、例えば、制御信号ＳＳ１が“Ｈｉｇｈ”のときに、ＮｃｈＭＩＳトランジスタＮ１１及びＰｃｈＭＩＳトランジスタＰ１１がオンし、ノードＮＣ１とノードＮＬ１の間が接続され、制御信号ＳＳ１が“Ｌｏｗ”のときに、ＮｃｈＭＩＳトランジスタＮ１１及びＰｃｈＭＩＳトランジスタＰ１１がオフし、ノードＮＣ１とノードＮＬ１の間が遮断される。 For example, when the control signal SS1 is “High”, the Nch MIS transistor N11 and the Pch MIS transistor P11 are turned on, the node NC1 and the node NL1 are connected, and when the control signal SS1 is “Low”. The Nch MIS transistor N11 and the Pch MIS transistor P11 are turned off, and the node NC1 and the node NL1 are disconnected.

次に、半導体記憶装置のビット線の放電電力の電力回生について図４を参照して説明する。図４は電力回生モード及びプリチャージモードを示すタイミングチャートである。 Next, power regeneration of the discharge power of the bit line of the semiconductor memory device will be described with reference to FIG. FIG. 4 is a timing chart showing the power regeneration mode and the precharge mode.

図４に示すように、プリチャージの解除は、まず、制御信号ＳＴ１の信号レベルを“Ｌｏｗ”から“Ｈｉｇｈ”にしてＰｃｈＭＩＳトランジスタＰ１をオフにし、制御信号ＳＴ１の反転信号である制御信号ＳＴ２の信号レベルを“Ｈｉｇｈ”から“Ｌｏｗ”にしてＮｃｈＭＩＳトランジスタＮ３をオフにする。ここで、制御信号ＳＴ１及び制御信号ＳＴ２は、外部クロック信号と外部制御信号をもとにして、タイミング発生回路２１で論理合成された信号である。 As shown in FIG. 4, in order to cancel the precharge, first, the signal level of the control signal ST1 is changed from "Low" to "High", the Pch MIS transistor P1 is turned off, and the control signal ST2 that is an inverted signal of the control signal ST1 is used. Is changed from “High” to “Low”, and the Nch MIS transistor N3 is turned off. Here, the control signal ST1 and the control signal ST2 are signals logically synthesized by the timing generation circuit 21 based on the external clock signal and the external control signal.

ＰｃｈＭＩＳトランジスタＰ１及びＮｃｈＭＩＳトランジスタＮ３がオフになると、コンデンサＣ１及びＣ２が電源（高電位側電源Ｖｃｃ及び低電位側電源）から遮断されて、ノードＮＣ１及びノードＮＣ２がフローティング状態になる。 When the Pch MIS transistor P1 and the Nch MIS transistor N3 are turned off, the capacitors C1 and C2 are disconnected from the power sources (the high potential side power source Vcc and the low potential side power source), and the nodes NC1 and NC2 are in a floating state.

次に、制御信号ＳＥＱの信号レベルを“Ｈｉｇｈ”から“Ｌｏｗ”にし、ＮｃｈＭＩＳトランジスタＮ４乃至Ｎ６をオフにしてセンスアンプ３ａ及びビット線（ＢＬ）のプリチャージを解除する。ここで、制御信号ＳＥＱは、外部クロック信号、外部制御信号、及び制御信号ＳＴ１をもとにして、タイミング発生回路２１で論理合成された信号である。 Next, the signal level of the control signal SEQ is changed from “High” to “Low”, the Nch MIS transistors N4 to N6 are turned off, and the precharge of the sense amplifier 3a and the bit line (BL) is released. Here, the control signal SEQ is a signal logically synthesized by the timing generation circuit 21 based on the external clock signal, the external control signal, and the control signal ST1.

次に、電力回生モードは、まず、制御信号ＳＳＡＮの信号レベルを時間ｔ１で“Ｌｏｗ”から“Ｈｉｇｈ”にし、ＮｃｈＭＩＳトランジスタＮ２をオンにしてＮ側のセンスアンプ線ＳＡＮとノードＮＮの間を接続し、制御信号ＳＳＡＮの反転信号である制御信号ＳＳＡＰの信号レベルを時間ｔ１で“Ｈｉｇｈ”から“Ｌｏｗ”にし、ＰｃｈＭＩＳトランジスタＰ２をオンにしてＰ側のセンスアンプ線ＳＡＰとノードＮＰの間を接続する。ここで、制御信号ＳＳＡＮ及び制御信号ＳＳＡＰは、外部クロック信号と外部制御信号をもとにして、タイミング発生回路２１で論理合成された信号である。 Next, in the power regeneration mode, first, the signal level of the control signal SSAN is changed from “Low” to “High” at time t1, the Nch MIS transistor N2 is turned on, and the N-side sense amplifier line SAN and the node NN are turned on. The signal level of the control signal SSAP, which is an inverted signal of the control signal SSAN, is changed from “High” to “Low” at time t1, the Pch MIS transistor P2 is turned on, and the P-side sense amplifier line SAP and the node NP are turned on. Connect. Here, the control signal SSAN and the control signal SSAP are signals logically synthesized by the timing generation circuit 21 based on the external clock signal and the external control signal.

次に、制御信号ＳＳ１及び制御信号ＳＳ３の信号レベルを時間ｔ１で“Ｌｏｗ”から“Ｈｉｇｈ”にし、スイッチＳＷ１及びスイッチＳＷ３をオンにしてノードＮＣ１とノードＮＬ１の間、ノードＮＣ２とＮＬ２の間をそれぞれ接続する。これにより、コンデンサＣ１及びコンデンサＣ２に蓄積されている電力がインダクタＬ１及びインダクタＬ２に流入する。インダクタＬ１及びインダクタＬ２に電力が流入するにつれて、ノードＮＣ１の電圧は高電位側電源Ｖｃｃ電圧から下降し、ノードＮＣ２の電圧は低電位側電源Ｖｓｓ電圧から上昇する。 Next, the signal levels of the control signal SS1 and the control signal SS3 are changed from “Low” to “High” at time t1, the switches SW1 and SW3 are turned on, and between the node NC1 and the node NL1, and between the nodes NC2 and NL2. Connect each one. Thereby, the electric power stored in the capacitor C1 and the capacitor C2 flows into the inductor L1 and the inductor L2. As power flows into the inductor L1 and the inductor L2, the voltage of the node NC1 decreases from the high potential side power supply Vcc voltage, and the voltage of the node NC2 increases from the low potential side power supply Vss voltage.

続いて、ノードＮＣ１及びノードＮＣ２の電圧が１／２Ｖｃｃに到達後、制御信号ＳＳ１及び制御信号ＳＳ３の信号レベルを“Ｈｉｇｈ”から“Ｌｏｗ”にし、スイッチＳＷ１及びスイッチＳＷ３をオフにし、制御信号ＳＳ２及び制御信号ＳＳ４の信号レベルを“Ｌｏｗ”から“Ｈｉｇｈ”にし、スイッチＳＷ２及びスイッチＳＷ４をオンにする。これにより、蓄積されていた電力はインダクタＬ１及びインダクタＬ２を経由して、ノードＮＮ及びＮＰに接続されているビット線ＢＬａ又はビット線ＢＬａとは逆位相のビット線ＢＬｂに蓄積される。ここで、制御信号ＳＳ１乃至制御信号ＳＳ４は、外部クロック信号、外部制御信号、制御信号ＳＴ１、ノードＮＬ１での電位、及びノードＮＬ２での電位をもとにして、タイミング発生回路２１で論理合成された信号である。 Subsequently, after the voltages of the nodes NC1 and NC2 reach 1/2 Vcc, the signal levels of the control signal SS1 and the control signal SS3 are changed from “High” to “Low”, the switches SW1 and SW3 are turned off, and the control signal SS2 The signal level of the control signal SS4 is changed from “Low” to “High”, and the switch SW2 and the switch SW4 are turned on. As a result, the stored power is stored in the bit line BLa connected to the nodes NN and NP or the bit line BLb in the opposite phase to the bit line BLa via the inductor L1 and the inductor L2. Here, the control signals SS1 to SS4 are logically synthesized by the timing generation circuit 21 based on the external clock signal, the external control signal, the control signal ST1, the potential at the node NL1, and the potential at the node NL2. Signal.

なお、ノードＮＮ及びノードＮＰがビット線ＢＬａ又はビット線ＢＬｂのどちらかに接続されるのかは、検出されるセルデータの状態によって決まる。ビット線ＢＬａの電圧がビット線ＢＬｂの電圧よりも高い場合、ビット線ＢＬａがノードＮＰに接続され、ビット線ＢＬｂがノードＮＮに接続される。一方、ビット線ＢＬｂの電圧がビット線ＢＬａの電圧よりも高い場合、ビット線ＢＬａがノードＮＮに接続され、ビット線ＢＬｂがノードＮＰに接続される。ノードＮＮはコンデンサＣ１からエネルギーが供給され、電圧が１／２Ｖｃｃから下降する。一方、ノードＮＰはコンデンサＣ２からエネルギーが供給され、電圧が１／２Ｖｃｃから上昇する。 Note that whether the node NN and the node NP are connected to the bit line BLa or the bit line BLb depends on the state of the detected cell data. When the voltage of the bit line BLa is higher than the voltage of the bit line BLb, the bit line BLa is connected to the node NP, and the bit line BLb is connected to the node NN. On the other hand, when the voltage of the bit line BLb is higher than the voltage of the bit line BLa, the bit line BLa is connected to the node NN, and the bit line BLb is connected to the node NP. The node NN is supplied with energy from the capacitor C1, and the voltage drops from 1/2 Vcc. On the other hand, the node NP is supplied with energy from the capacitor C2, and the voltage rises from 1/2 Vcc.

次に、ノードＮＮの電圧が低電位側電源Ｖｓｓ電圧に達し、ノードＮＰの電圧が高電位側電源Ｖｃｃ電圧に達すると、制御信号ＳＳ２及びＳＳ４の信号レベルを“Ｈｉｇｈ”から“Ｌｏｗ”にし、スイッチＳＷ２及びスイッチＳＷ４をオフにする。 Next, when the voltage of the node NN reaches the low potential side power supply Vss voltage and the voltage of the node NP reaches the high potential side power supply Vcc voltage, the signal levels of the control signals SS2 and SS4 are changed from “High” to “Low”. The switches SW2 and SW4 are turned off.

続いて、制御信号ＳＴ３の信号レベルを“Ｌｏｗ”から“Ｈｉｇｈ”にし、ＮｃｈＭＩＳトランジスタＮ１をオンにしてノードＮＮの電圧を低電位側電源Ｖｓｓ電圧に固定する。一方、制御信号ＳＴ３の反転信号である制御信号ＳＴ４の信号レベルを“Ｈｉｇｈ”から“Ｌｏｗ”にし、ＰｃｈＭＩＳトランジスタＰ３をオンにしてノードＮＰの電圧を高電位側電源Ｖｃｃ電圧に固定する。ここで、制御信号ＳＴ３及び制御信号ＳＴ４は、外部クロック信号と外部制御信号をもとにして、タイミング発生回路２１で論理合成された信号である。 Subsequently, the signal level of the control signal ST3 is changed from “Low” to “High”, the Nch MIS transistor N1 is turned on, and the voltage of the node NN is fixed to the low potential side power supply Vss voltage. On the other hand, the signal level of the control signal ST4 which is an inverted signal of the control signal ST3 is changed from “High” to “Low”, the Pch MIS transistor P3 is turned on, and the voltage of the node NP is fixed to the high potential side power supply Vcc voltage. Here, the control signal ST3 and the control signal ST4 are signals logically synthesized by the timing generation circuit 21 based on the external clock signal and the external control signal.

上述した電力回生モードにより、セルデータは検出され、データのレベルが完全にリストアーされる。ここで、コンデンサＣ１及びコンデンサＣ２に蓄積された電力をインダクタＬ１及びインダクタＬ２を介してビット線ＢＬａ又はビット線ＢＬｂに転送しているだけなので電力損出を大幅に低減させ、高い電力再生効率が得られる。例えば、ビット線ＢＬａ又はビット線ＢＬｂの内部寄生抵抗の値がインダクタンスの値よりも十分小さく、高電位側電源Ｖｃｃ電圧が１．８Ｖ、ビット線キャパシタンス容量が１５０ｆＦ、セル線キャパシタンス容量が３０ｆＦ、コンデンサの容量が２００ｐＦ、及びインダクタンスの値が２００μＨの場合、コンデンサのみを用いたときの電力再生効率が２０％以下であるのに対し、８５％の電力再生効率をえることができる。 With the power regeneration mode described above, cell data is detected and the level of the data is completely restored. Here, since the power stored in the capacitor C1 and the capacitor C2 is merely transferred to the bit line BLa or the bit line BLb via the inductor L1 and the inductor L2, the power loss is greatly reduced, and high power regeneration efficiency is achieved. can get. For example, the value of the internal parasitic resistance of the bit line BLa or the bit line BLb is sufficiently smaller than the value of the inductance, the high potential side power supply Vcc voltage is 1.8 V, the bit line capacitance capacity is 150 fF, the cell line capacitance capacity is 30 fF, the capacitor When the capacitance is 200 pF and the inductance value is 200 μH, the power regeneration efficiency when using only a capacitor is 20% or less, whereas a power regeneration efficiency of 85% can be obtained.

続いて、プリチャージモードは、まず、制御信号ＳＴ３の信号レベルを“Ｈｉｇｈ”から“Ｌｏｗ”にし、ＮｃｈＭＩＳトランジスタＮ１をオフにする。あわせて、制御信号ＳＴ４の信号レベルを“Ｌｏｗ”から“Ｈｉｇｈ”にし、ＰｃｈＭＩＳトランジスタＰ３をオフにする。 Subsequently, in the precharge mode, first, the signal level of the control signal ST3 is changed from “High” to “Low”, and the Nch MIS transistor N1 is turned off. In addition, the signal level of the control signal ST4 is changed from “Low” to “High”, and the Pch MIS transistor P3 is turned off.

次に、制御信号ＳＳ２及び制御信号ＳＳ４の信号レベルを“Ｌｏｗ”から“Ｈｉｇｈ”にし、スイッチＳＷ２及びスイッチＳＷ４をオンにする。これにより、ノードＮＮの電圧は上昇し、ノードＮＰの電圧は下降する。 Next, the signal levels of the control signal SS2 and the control signal SS4 are changed from “Low” to “High”, and the switches SW2 and SW4 are turned on. As a result, the voltage at the node NN increases and the voltage at the node NP decreases.

続いて、ノードＮＮ及びノードＮＰの電圧が１／２Ｖｃｃに達すると、制御信号ＳＳ１及び制御信号ＳＳ３の信号レベルを“Ｌｏｗ”から“Ｈｉｇｈ”にしてスイッチＳＷ１及びスイッチＳＷ３をオンにし、制御信号ＳＳ２及び制御信号ＳＳ４の信号レベルを“Ｈｉｇｈ”から“Ｌｏｗ”にしてスイッチＳＷ２及びスイッチＳＷ３４オンにする。これにより、ノードＮＮ及びノードＮＰの電圧は１／２Ｖｃｃに固定され、ノードＮＣ１の電圧は１／２Ｖｃｃから上昇し、ノードＮＣ２の電圧は１／２Ｖｃｃから下降する。 Subsequently, when the voltages of the node NN and the node NP reach 1/2 Vcc, the signal levels of the control signal SS1 and the control signal SS3 are changed from “Low” to “High”, the switches SW1 and SW3 are turned on, and the control signal SS2 The signal level of the control signal SS4 is changed from “High” to “Low”, and the switches SW2 and SW34 are turned on. As a result, the voltages at the node NN and the node NP are fixed to 1/2 Vcc, the voltage at the node NC1 rises from 1/2 Vcc, and the voltage at the node NC2 falls from 1/2 Vcc.

次に、制御信号ＳＳ１及び制御信号ＳＳ３の信号レベルを“Ｈｉｇｈ”から“Ｌｏｗ”にしてスイッチＳＷ１及びスイッチＳＷ３をオフにし、ノードＮＣ１の電圧を高電位側電源Ｖｃｃ電圧に固定し、ノードＮＣ２の電圧を低電位側電源Ｖｓｓ電圧に固定する。続いて、制御信号ＳＥＱの信号レベルを“Ｌｏｗ”から“Ｈｉｇｈ”にして各ノードの電圧を初期状態にする。 Next, the signal levels of the control signal SS1 and the control signal SS3 are changed from “High” to “Low”, the switches SW1 and SW3 are turned off, the voltage of the node NC1 is fixed to the high potential side power supply Vcc voltage, and the node NC2 The voltage is fixed to the low potential side power supply Vss voltage. Subsequently, the signal level of the control signal SEQ is changed from “Low” to “High” to set the voltage of each node to the initial state.

上述したように、本実施例の半導体記憶装置では、電荷を蓄積するコンデンサＣ１及びコンデンサＣ２と、コンデンサＣ１及びコンデンサＣ２に蓄積された電力をビット線に回生するためのインダクタＬ１及びインダクタＬ２が設けられた電力回収部２２と、電力回収部２２の動作を制御する各種制御信号を発生するタイミング発生回路２１を有する電力回生回路１０が設けられている。そして、リフレッシュ動作時に、電力回生回路１０がビット線に蓄積され、放電された電力を再度ビット線に回生している。 As described above, in the semiconductor memory device of this embodiment, the capacitors C1 and C2 for storing electric charges, and the inductors L1 and L2 for regenerating the power stored in the capacitors C1 and C2 to the bit lines are provided. There is provided a power regeneration circuit 10 having a power recovery unit 22 and a timing generation circuit 21 that generates various control signals for controlling the operation of the power recovery unit 22. During the refresh operation, the power regeneration circuit 10 accumulates on the bit line and regenerates the discharged power to the bit line again.

このため、従来、電力再生していなかったのを高効率で電力再生しているので低消費電力化ができる。また、電力再生効率が高いので、待機時の電力を低減させるためにリフレッシュ動作間隔を長くしなくともよい。 For this reason, since power regeneration is being performed with high efficiency, power consumption can be reduced since power regeneration has not been performed conventionally. In addition, since the power regeneration efficiency is high, it is not necessary to lengthen the refresh operation interval in order to reduce standby power.

なお、本実施例では、メモリセルが１Ｔｒ．／１Ｃａｐ．構成のDＲＡＭに適用したが疑似ＳＲＡＭにも適用することができる。そして、本実施例では、ＭＩＳトランジスタのゲート絶縁膜にシリコン窒化膜（Ｓｉ_３Ｎ_４）／シリコン酸化膜の積層膜を用いているが、シリコン酸化膜を熱窒化したＳｉＮｘＯｙ膜や高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）等を用いてもよい。また、ＭＩＳトランジスタの代わりにゲート絶縁膜がシリコン酸化膜であるＭＯＳトランジスタを用いてもよい。 In this embodiment, the memory cell is 1Tr. / 1Cap. Although it is applied to a DRAM having a configuration, it can also be applied to a pseudo SRAM. In this embodiment, a laminated film of a silicon nitride film (Si ₃ N ₄ ) / silicon oxide film is used as the gate insulating film of the MIS transistor. However, a SiNxOy film or a high dielectric film obtained by thermally nitriding a silicon oxide film is used. (High-K gate insulating film) or the like may be used. A MOS transistor whose gate insulating film is a silicon oxide film may be used instead of the MIS transistor.

次に、本発明の実施例２に係る半導体記憶装置について、図面を参照して説明する。図５は電力回生回路を示す回路図である。本実施例では、電力回生回路の構成を変更している。 Next, a semiconductor memory device according to Embodiment 2 of the present invention will be described with reference to the drawings. FIG. 5 is a circuit diagram showing a power regeneration circuit. In this embodiment, the configuration of the power regeneration circuit is changed.

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。 In the following, the same components as those in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted, and only different portions are described.

図５に示すように、電力回生回路１０ａは、タイミング発生回路２１、電力回収部２２ａから構成されている。電力回収部２２ａには、コンデンサＣ１、コンデンサＣ２、インダクタＬ３、ＮｃｈＭＩＳトランジスタＮ１乃至ＮｃｈＭＩＳトランジスタＮ６、ＰｃｈＭＩＳトランジスタＰ１乃至ＰｃｈＭＩＳトランジスタＰ３、及びスイッチＳＷ１乃スイッチ至ＳＷ４が設けられている。インダクタＬ３は、ノードＮＬ１とノードＮＬ２の間に設けられている。なお、インダクタＬ３のインダクタンスを実施例１と同様な値（Ｌ１＋Ｌ２）に設定するのが好ましい。 As shown in FIG. 5, the power regeneration circuit 10a includes a timing generation circuit 21 and a power recovery unit 22a. The power recovery unit 22a includes a capacitor C1, a capacitor C2, an inductor L3, an Nch MIS transistor N1 to an Nch MIS transistor N6, a Pch MIS transistor P1 to a Pch MIS transistor P3, and a switch SW1 to a switch to SW4. The inductor L3 is provided between the node NL1 and the node NL2. The inductance of the inductor L3 is preferably set to the same value (L1 + L2) as in the first embodiment.

上述したように、本実施例の半導体記憶装置では、電荷を蓄積するコンデンサＣ１及びコンデンサＣ２と、コンデンサＣ１及びコンデンサＣ２に蓄積された電力をビット線に回生するためのインダクタＬ３が設けられた電力回収部２２ａと、電力回収部２２ａの動作を制御する各種制御信号を発生するタイミング発生回路２１を有する電力回生回路１０ａが設けられている。そして、リフレッシュ動作時に、電力回生回路１０ａがビット線に蓄積され、放電された電力を再度ビット線に回生している。このため、実施例１と同様な効果を有する。 As described above, in the semiconductor memory device of the present embodiment, the power provided with the capacitor C1 and the capacitor C2 for accumulating charges and the inductor L3 for regenerating the power accumulated in the capacitors C1 and C2 to the bit line. A power regeneration circuit 10a having a recovery unit 22a and a timing generation circuit 21 that generates various control signals for controlling the operation of the power recovery unit 22a is provided. During the refresh operation, the power regeneration circuit 10a accumulates in the bit line and regenerates the discharged power to the bit line again. For this reason, it has the same effect as Example 1.

次に、本発明の実施例３に係る半導体記憶装置について、図面を参照して説明する。図６は電力回生回路を示す回路図である。本実施例では、電力回生回路の構成を変更している。 Next, a semiconductor memory device according to Embodiment 3 of the present invention will be described with reference to the drawings. FIG. 6 is a circuit diagram showing a power regeneration circuit. In this embodiment, the configuration of the power regeneration circuit is changed.

図６に示すように、電力回生回路１０ｂは、タイミング発生回路２１、電力回収部２２ｂから構成されている。電力回収部２２ｂには、コンデンサＣ３、インダクタＬ３、ＮｃｈＭＩＳトランジスタＮ１乃至ＮｃｈＭＩＳトランジスタＮ６、ＰｃｈＭＩＳトランジスタＰ１乃至ＰｃｈＭＩＳトランジスタＰ３、及びスイッチＳＷ１乃至スイッチＳＷ４が設けられている。コンデンサＣ３は、ノードＮＣ１とノードＮＣ２の間に設けられ、インダクタＬ３はノードＮＬ１とノードＮＬ２の間に設けられている。なお、コンデンサＣ３の容量を実施例１と同様な値（Ｃ１＋Ｃ２）に設定し、インダクタＬ３のインダクタンスを実施例１と同様な値（Ｌ１＋Ｌ２）に設定するのが好ましい。 As shown in FIG. 6, the power regeneration circuit 10b includes a timing generation circuit 21 and a power recovery unit 22b. The power recovery unit 22b is provided with a capacitor C3, an inductor L3, Nch MIS transistors N1 to Nch MIS transistors N6, Pch MIS transistors P1 to Pch MIS transistors P3, and switches SW1 to SW4. The capacitor C3 is provided between the node NC1 and the node NC2, and the inductor L3 is provided between the node NL1 and the node NL2. It is preferable that the capacitance of the capacitor C3 is set to the same value (C1 + C2) as in the first embodiment, and the inductance of the inductor L3 is set to the same value (L1 + L2) as in the first embodiment.

上述したように、本実施例の半導体記憶装置では、電荷を蓄積するコンデンサＣ３とコンデンサＣ３に蓄積された電力をビット線に回生するためのインダクタＬ３が設けられた電力回収部２２ｂと、電力回収部２２ｂの動作を制御する各種制御信号を発生するタイミング発生回路２１を有する電力回生回路１０ｂが設けられている。そして、リフレッシュ動作時に、電力回生回路１０ｂがビット線に蓄積され、放電された電力を再度ビット線に回生している。このため、実施例１と同様な効果を有する。 As described above, in the semiconductor memory device of this embodiment, the power recovery unit 22b provided with the capacitor C3 for storing electric charge and the inductor L3 for regenerating the power stored in the capacitor C3 to the bit line, and the power recovery A power regeneration circuit 10b having a timing generation circuit 21 that generates various control signals for controlling the operation of the unit 22b is provided. During the refresh operation, the power regeneration circuit 10b accumulates in the bit line and regenerates the discharged power to the bit line again. For this reason, it has the same effect as Example 1.

次に、本発明の実施例４に係る半導体記憶装置について、図面を参照して説明する。図７は半導体記憶装置を示す平面図である。本実施例では、インダクタを電力回生回路の外部に設けている。 Next, a semiconductor memory device according to Embodiment 4 of the present invention will be described with reference to the drawings. FIG. 7 is a plan view showing the semiconductor memory device. In this embodiment, the inductor is provided outside the power regeneration circuit.

図７に示すように、半導体記憶装置１ａには、半導体メモリチップ３１、複数の端子ＰＤが設けられている。半導体メモリチップ３１は、半導体記憶装置１ａの内部に設けられ、気密封止されている。そして、半導体メモリチップ３１には、ＤＲＡＭとＤＲＡＭのビット線（ＢＬ）に蓄積された電力を回生する電力回生回路とが設けられている。複数の端子ＰＤは、図示しない半導体メモリチップ３１の端子とそれぞれ電気的に接続されている。 As shown in FIG. 7, the semiconductor memory device 1a is provided with a semiconductor memory chip 31 and a plurality of terminals PD. The semiconductor memory chip 31 is provided inside the semiconductor memory device 1a and hermetically sealed. The semiconductor memory chip 31 is provided with a DRAM and a power regeneration circuit that regenerates the power stored in the bit line (BL) of the DRAM. The plurality of terminals PD are electrically connected to terminals of the semiconductor memory chip 31 (not shown).

インダクタＬ１は、一端が電力回生回路のノードＮＬ１と電気的に接続された端子ＰＮＬ１に接続され、他端が半導体メモリチップ３１及び電力回生回路の１／２Ｖｃｃと電気的に接続された端子Ｐ１／２Ｖｃｃ、及びインダクタＬ２の一端に接続されている。インダクタＬ２は、他端が電力回生回路のノードＮＬ２と電気的に接続された端子ＰＮＬ２に接続されている。ここで、インダクタＬ１及びＬ２を半導体記憶装置１ａの外部に設けているが、一つのインダクタを半導体記憶装置１ａの外部に設けてもよい。 The inductor L1 has one end connected to the terminal PNL1 electrically connected to the node NL1 of the power regeneration circuit, and the other end connected to the semiconductor memory chip 31 and the terminal P1 / 1 electrically connected to 1/2 Vcc of the power regeneration circuit. 2Vcc and one end of the inductor L2. The other end of the inductor L2 is connected to a terminal PNL2 that is electrically connected to the node NL2 of the power regeneration circuit. Here, the inductors L1 and L2 are provided outside the semiconductor memory device 1a, but one inductor may be provided outside the semiconductor memory device 1a.

上述したように、本実施例の半導体記憶装置では、インダクタＬ１及びインダクタＬ２が外部に設けられ、電荷を蓄積するコンデンサＣ１及びコンデンサＣ２が設けられた電力回収部と、電力回収部の動作を制御する各種制御信号を発生するタイミング発生回路を有する電力回生回路が半導体記憶装置１ａの内部に設けられている。そして、リフレッシュ動作時に、電力回生回路がビット線に蓄積され、放電された電力を再度ビット線に回生している。 As described above, in the semiconductor memory device of this embodiment, the inductor L1 and the inductor L2 are provided outside, the power recovery unit provided with the capacitor C1 and the capacitor C2 for accumulating charges, and the operation of the power recovery unit are controlled. A power regeneration circuit having a timing generation circuit for generating various control signals is provided in the semiconductor memory device 1a. During the refresh operation, the power regeneration circuit accumulates in the bit line and regenerates the discharged power to the bit line again.

このため、実施例１と同様な効果のほかに、比較的インダクタンス値の大きなインダクタを外部に設けているので、電力回生回路のチップサイズを縮小化でき半導体記憶装置のコストを低減できる。 For this reason, in addition to the effects similar to those of the first embodiment, an inductor having a relatively large inductance value is provided outside, so that the chip size of the power regeneration circuit can be reduced and the cost of the semiconductor memory device can be reduced.

次に、本発明の実施例５に係る半導体記憶装置について、図面を参照して説明する。図８は半導体記憶装置を示す平面図である。本実施例では、コンデンサ及びインダクタを電力回生回路の外部に設けている。 Next, a semiconductor memory device according to Embodiment 5 of the present invention will be described with reference to the drawings. FIG. 8 is a plan view showing the semiconductor memory device. In this embodiment, a capacitor and an inductor are provided outside the power regeneration circuit.

図８に示すように、半導体記憶装置１ｂには、半導体メモリチップ３１ａ、複数の端子ＰＤが設けられている。半導体メモリチップ３１ａは、半導体記憶装置１ｂの内部に設けられ、気密封止されている。そして、半導体メモリチップ３１ａには、ＤＲＡＭとＤＲＡＭのビット線（ＢＬ）に蓄積された電力を回生する電力回生回路とが設けられている。複数の端子ＰＤは、図示しない半導体メモリチップ３１ａの端子とそれぞれ電気的に接続されている。 As shown in FIG. 8, the semiconductor memory device 1b is provided with a semiconductor memory chip 31a and a plurality of terminals PD. The semiconductor memory chip 31a is provided inside the semiconductor memory device 1b and hermetically sealed. The semiconductor memory chip 31a is provided with a DRAM and a power regeneration circuit that regenerates the power stored in the bit line (BL) of the DRAM. The plurality of terminals PD are electrically connected to the terminals of the semiconductor memory chip 31a (not shown).

コンデンサＣ１は、一端が電力回生回路のノードＮＣ１と電気的に接続された端子ＰＮＣ１に接続され、他端が低電位側電源Ｖｓｓ及びコンデンサＣ２の一端に接続されている。コンデンサＣ２は、他端が電力回生回路のノードＮＣ２に電気的に接続された端子ＰＮＣ２に接続されている。 One end of the capacitor C1 is connected to the terminal PNC1 electrically connected to the node NC1 of the power regeneration circuit, and the other end is connected to the low potential side power source Vss and one end of the capacitor C2. The other end of the capacitor C2 is connected to a terminal PNC2 that is electrically connected to the node NC2 of the power regeneration circuit.

インダクタＬ１は、一端が電力回生回路のノードＮＬ１と電気的に接続された端子ＰＮＬ１に接続され、他端が半導体メモリチップ３１ａ及び電力回生回路の１／２Ｖｃｃと電気的に接続された端子Ｐ１／２Ｖｃｃ、及びインダクタＬ２の一端に接続されている。インダクタＬ２は、他端が電力回生回路のノードＮＬ２と電気的に接続された端子ＰＮＬ２に接続されている。 The inductor L1 has one end connected to the terminal PNL1 electrically connected to the node NL1 of the power regeneration circuit, and the other end connected to the semiconductor memory chip 31a and the terminal P1 / 1 electrically connected to 1/2 Vcc of the power regeneration circuit. 2Vcc and one end of the inductor L2. The other end of the inductor L2 is connected to a terminal PNL2 that is electrically connected to the node NL2 of the power regeneration circuit.

ここで、コンデンサＣ１及びコンデンサＣ２を半導体記憶装置１ｂの外部に設けているが、一つのコンデンサを半導体記憶装置１ｂの外部に設けてもよい。また、インダクタＬ１及びインダクタＬ２を半導体記憶装置１ｂの外部に設けているが、一つのインダクタを半導体記憶装置１ｂの外部に設けてもよい。 Here, although the capacitor C1 and the capacitor C2 are provided outside the semiconductor memory device 1b, one capacitor may be provided outside the semiconductor memory device 1b. Further, although the inductor L1 and the inductor L2 are provided outside the semiconductor memory device 1b, one inductor may be provided outside the semiconductor memory device 1b.

上述したように、本実施例の半導体記憶装置では、コンデンサＣ１及びＣ２、インダクタＬ１及びインダクタＬ２が外部に設けられ、電力を回収する電力回収部と、電力回収部の動作を制御する各種制御信号を発生するタイミング発生回路を有する電力回生回路が半導体記憶装置１ａの内部に設けられている。そして、リフレッシュ動作時に、電力回生回路がビット線に蓄積され、放電された電力を再度ビット線に回生している。 As described above, in the semiconductor memory device of this embodiment, the capacitors C1 and C2, the inductor L1 and the inductor L2 are provided outside, and the power recovery unit that recovers power and various control signals that control the operation of the power recovery unit. A power regeneration circuit having a timing generation circuit for generating the signal is provided in the semiconductor memory device 1a. During the refresh operation, the power regeneration circuit accumulates in the bit line and regenerates the discharged power to the bit line again.

このため、実施例１と同様な効果のほかに、比較的容量の大きなコンデンサと、比較的インダクタンス値の大きなインダクタを外部に設けているので、電力回生回路のチップサイズを縮小化でき半導体記憶装置のコストを低減できる。 For this reason, in addition to the effect similar to that of the first embodiment, a capacitor having a relatively large capacity and an inductor having a relatively large inductance value are provided outside, so that the chip size of the power regeneration circuit can be reduced. The cost can be reduced.

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。 The present invention is not limited to the above-described embodiments, and various modifications may be made without departing from the spirit of the invention.

例えば、実施例では、電力回生回路を半導体記憶装置の内部に設けているが、電力回生回路を外部に設けてもよい。また、ＤＲＡＭや擬似ＳＲＡＭに適用しているが、ＤＲＡＭや擬似ＳＲＡＭを内蔵したＡＳＩＣ（Application Specific Integrated Circuits）やＳｏＣ（System on a Chip）などにも適用できる。 For example, in the embodiment, the power regeneration circuit is provided inside the semiconductor memory device, but the power regeneration circuit may be provided outside. Further, although applied to DRAM and pseudo SRAM, it can also be applied to ASIC (Application Specific Integrated Circuits) and SoC (System on a Chip) incorporating DRAM and pseudo SRAM.

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１）ビット線及びワード線の交差する部分にトランジスタ及びキャパシタがそれぞれ１個づつ設けられているメモリセルが複数アレイ状に配列されているメモリセルアレイと、前記メモリセルアレイに接して設けられ、ビット線と前記ビット線とは逆位相のビット線の間に配置接続され、且つＮ側センスアンプ線とＰ側センスアンプ線の間に配置接続されているセンスアンプを複数有するセンスアンプ部と、前記Ｎ側センスアンプ線及び前記Ｐ側センスアンプ線に接続され、前記Ｎ側センスアンプ線に接続されているノード側と前記前記Ｐ側センスアンプ線に接続されているノード側の間に設けられているコンデンサ及びインダクタを備える電力回収部と、前記電力回収部の動作を制御する制御信号を発生するタイミング発生回路とを有し、前記メモリセルへのアクセスが外部からない状態で前記メモリのデータを保持し、外部から前記メモリのデータのアクセス要求がある場合動作を停止し、前記メモリセルアレイのリフレッシュ動作時に、前記ビット線に蓄積され、放電された電力を前記コンデンサ及び前記インダクタにより再度前記ビット線に回生する電力回生回路とを具備する半導体記憶装置。 The present invention can be configured as described in the following supplementary notes.
(Supplementary note 1) A memory cell array in which a plurality of memory cells each having one transistor and one capacitor are provided at a crossing portion of a bit line and a word line is provided in contact with the memory cell array, A sense amplifier unit having a plurality of sense amplifiers arranged and connected between the bit line and the bit line of opposite phase and arranged between the N-side sense amplifier line and the P-side sense amplifier line; Connected to the N-side sense amplifier line and the P-side sense amplifier line, provided between a node side connected to the N-side sense amplifier line and a node side connected to the P-side sense amplifier line. A power recovery unit including a capacitor and an inductor, and a timing generation circuit that generates a control signal for controlling the operation of the power recovery unit. And holding the data in the memory cell in a state where access to the memory cell is not from the outside, stopping the operation when there is an access request for the data in the memory from the outside, and during the refresh operation of the memory cell array, A semiconductor memory device comprising: a power regeneration circuit that regenerates the power accumulated and discharged in the line to the bit line again by the capacitor and the inductor.

本発明の実施例１に係る半導体記憶装置を示す概略構成ブロック図。1 is a schematic block diagram showing a semiconductor memory device according to Embodiment 1 of the present invention. 本発明の実施例１に係る電力回生回路を示す回路図。The circuit diagram which shows the electric power regeneration circuit which concerns on Example 1 of this invention. 本発明の実施例１に係る電力回生回路のスイッチを示す回路図。The circuit diagram which shows the switch of the electric power regeneration circuit which concerns on Example 1 of this invention. 本発明の実施例１に係る半導体記憶装置の電力回生モード及びプリチャージモードを示すタイミングチャート。4 is a timing chart showing a power regeneration mode and a precharge mode of the semiconductor memory device according to the first embodiment of the invention. 本発明の実施例２に係る電力回生回路を示す回路図。The circuit diagram which shows the electric power regeneration circuit which concerns on Example 2 of this invention. 本発明の実施例３に係る電力回生回路を示す回路図。The circuit diagram which shows the electric power regeneration circuit which concerns on Example 3 of this invention. 本発明の実施例４に係る半導体記憶装置を示す平面図。FIG. 6 is a plan view showing a semiconductor memory device according to a fourth embodiment of the invention. 本発明の実施例５に係る半導体記憶装置を示す平面図。FIG. 9 is a plan view showing a semiconductor memory device according to a fifth embodiment of the invention.

Explanation of symbols

１、１ａ、１ｂ半導体記憶装置
２メモリセルアレイ
３センスアンプ部
３ａセンスアンプ
４列デコーダ
５ａ、５ｂアドレスバッファ
６行デコーダ
７制御回路
８入力バッファ回路
９出力バッファ回路
１０、１０ａ、１０ｂ電力回生回路
１１メモリセル
１２降圧回路
２２、２２ａ、２２ｂ電力回収部
３１、３１ａ半導体メモリチップ
ＢＬ０ａ、ＢＬ０ｂ・・・ビット線
Ｃ１、Ｃ２、Ｃ３コンデンサ
ＩＮＶインバータ
Ｌ１、Ｌ２、Ｌ３インダクタ
Ｎ１〜Ｎ６、Ｎ１１ＮｃｈＭＩＳトランジスタ
ＮＣ１、ＮＣ２、ＮＬ１、ＮＬ２、ＮＮ、ＮＰノード
Ｐ１〜Ｐ３、Ｐ１１ＰｃｈＭＩＳトランジスタ
ＰＮＣ１、ＰＮＣ２、ＰＤ、ＰＮＬ１、ＰＮＬ２、Ｐ１／２Ｖｃｃ端子
ＳＥＱ、ＳＳ１〜ＳＳ４、ＳＴ１〜ＳＴ４、ＳＳＡＮ、ＳＳＡＰ制御信号
ＳＡＮＮ側センスアンプ線
ＳＡＰＰ側センスアンプ線
ＳＷ１〜ＳＷ４
Ｖｃｃ高電位側電源
Ｖｓｓ低電位側電源
ＷＬ０、ＷＬ１ワード線 DESCRIPTION OF SYMBOLS 1, 1a, 1b Semiconductor memory device 2 Memory cell array 3 Sense amplifier part 3a Sense amplifier 4 Column decoder 5a, 5b Address buffer 6 Row decoder 7 Control circuit 8 Input buffer circuit 9 Output buffer circuit 10, 10a, 10b Power regeneration circuit 11 Memory Cell 12 Step-down circuit 22, 22a, 22b Power recovery unit 31, 31a Semiconductor memory chips BL0a, BL0b... Bit lines C1, C2, C3 Capacitor INV Inverters L1, L2, L3 Inductors N1-N6, N11 Nch MIS transistor NC1, NC2, NL1, NL2, NN, NP nodes P1 to P3, P11 Pch MIS transistors PNC1, PNC2, PD, PNL1, PNL2, P1 / 2 Vcc terminals SEQ, SS1 to SS4, ST1 to ST4, SSAN, SSAP control Signal SAN N-side sense amplifier line SAP P-side sense amplifier lines SW1 to SW4
Vcc High potential side power supply Vss Low potential side power supply WL0, WL1 Word line

Claims

A memory cell array in which a plurality of memory cells each provided with one transistor and one capacitor are arranged at a portion where bit lines and word lines intersect;
A power recovery unit provided with a capacitor and an inductor, and a timing generation circuit that generates a control signal for controlling the operation of the power recovery unit, and is stored in the bit line during the refresh operation of the memory cell array; A semiconductor memory device comprising: a power regeneration circuit that regenerates discharged power to the bit line again by the capacitor and the inductor.

A memory cell array in which a plurality of memory cells each provided with one transistor and one capacitor are arranged at a portion where bit lines and word lines intersect;
A sense provided in contact with the memory cell array, wherein the bit line and the bit line are arranged and connected between bit lines of opposite phases and arranged between the N-side sense amplifier line and the P-side sense amplifier line. A sense amplifier section having a plurality of amplifiers;
Connected to the N-side sense amplifier line and the P-side sense amplifier line, provided between a node side connected to the N-side sense amplifier line and a node side connected to the P-side sense amplifier line. A power recovery unit including a capacitor and an inductor, and a timing generation circuit that generates a control signal for controlling the operation of the power recovery unit, and is stored in the bit line during the refresh operation of the memory cell array and is discharged. And a power regeneration circuit that regenerates the generated power to the bit line again by the capacitor and the inductor.

A memory cell array in which a plurality of memory cells each provided with one transistor and one capacitor are arranged at a portion where bit lines and word lines intersect;
A sense provided in contact with the memory cell array, wherein the bit line and the bit line are arranged and connected between bit lines of opposite phases and arranged between the N-side sense amplifier line and the P-side sense amplifier line. A sense amplifier section having a plurality of amplifiers;
An inductor;
Connected to the N-side sense amplifier line and the P-side sense amplifier line, one end of the inductor and a node side connected to the N-side sense amplifier line are electrically connected, and the other end of the inductor and the P-side The node side connected to the sense amplifier line is electrically connected, and is provided between the node side connected to the N side sense amplifier line and the node side connected to the P side sense amplifier line. A power recovery unit including a capacitor and a timing generation circuit for generating a control signal for controlling the operation of the power recovery unit, and the power stored and discharged in the bit line during the refresh operation of the memory cell array And a power regeneration circuit that regenerates the bit line again by the capacitor and the inductor.

A memory cell array in which a plurality of memory cells each provided with one transistor and one capacitor are arranged at a portion where bit lines and word lines intersect;
A sense provided in contact with the memory cell array, wherein the bit line and the bit line are arranged and connected between bit lines of opposite phases and arranged between the N-side sense amplifier line and the P-side sense amplifier line. A sense amplifier section having a plurality of amplifiers;
A capacitor,
An inductor;
Connected to the N-side sense amplifier line and the P-side sense amplifier line, one end of the capacitor and a node side connected to the N-side sense amplifier line are electrically connected, and the other end of the capacitor and the P-side A node side connected to the sense amplifier line is electrically connected, one end of the inductor is electrically connected to a node side connected to the N side sense amplifier line, and the other end of the inductor is connected to the P side sense. A power recovery unit electrically connected to the node side connected to the amplifier line; and a timing generation circuit for generating a control signal for controlling the operation of the power recovery unit, and during a refresh operation of the memory cell array A power regeneration circuit that regenerates the power stored and discharged in the bit line to the bit line again by the capacitor and the inductor The semiconductor memory device characterized by comprising a.

5. The bit line is precharged by driving the sense amplifier with the power regeneration circuit, reproducing data of the memory cell via the sense amplifier, and precharging the bit line. The semiconductor memory device described in 1.