JP2006157269A

JP2006157269A - Transmitter and receiver

Info

Publication number: JP2006157269A
Application number: JP2004342545A
Authority: JP
Inventors: Ryoji Noguchi; 良司野口; Manabu Nohara; 学野原; Tomoaki Iwai; 智昭岩井
Original assignee: Pioneer Electronic Corp
Current assignee: Pioneer Corp
Priority date: 2004-11-26
Filing date: 2004-11-26
Publication date: 2006-06-15
Anticipated expiration: 2024-11-26
Also published as: JP4533111B2

Abstract

<P>PROBLEM TO BE SOLVED: To achieve satisfactory DC balance in serial communication, and to improve transmission efficiency. <P>SOLUTION: A transmitter 1 comprises a packet generator 10 for generating a serial signal comprising a data bit having prescribed length from a data signal, and for adding a start bit to the serial signal to generate a packet D2; a signal generator 12 for generating a scramble signal S1 for indicating a scramble pattern comprising a series of bits corresponding to the length of the data bit; a scramble section 11 for performing scramble processing to a data bit in the packet D2 by using the scramble signal S1 to generate a coding packet D3; and an output 13 for continuously transmitting the coding packet D3 to a transmission line. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、装置間で信号を送受信する技術に関し、特に、比較的近距離にある装置間で信号を送受信するシリアル通信技術に関する。 The present invention relates to a technique for transmitting and receiving signals between apparatuses, and more particularly to a serial communication technique for transmitting and receiving signals between apparatuses at relatively short distances.

シリアル通信方式は、映像信号や制御信号などのデータ信号を１ビットずつ送受信する方式であり、シリアル通信には非同期通信と同期通信とがある。図１は、非同期通信での伝送データを例示する図である。図１を参照すると、データ信号は、一連のデータビットＤＴ₀，ＤＴ₁，…，ＤＴ_N（Ｎは２以上の整数）からなるシリアル信号に変換され、これら一連のデータビットＤＴ₀，ＤＴ₁，…，ＤＴ_Nの直前にスタートビットＳＴが付加され、一連のデータビットＤＴ₀，…，ＤＴ_Nの後にパリティビットＰＴとストップビットＳＰとが付加される。データビットＤＴ₀，…，ＤＴ_NとパリティビットＰＴの論理値はそれぞれ"０"または"１"のいずれか一方であり、図示した例ではスタートビットＳＴとストップビットＳＰの論理値はいずれも"０"である。また、スタートビットＳＴとストップビットＳＰとを確実に検出するために、スタートビットＳＴの前には論理値"１"のビットからなるオーバーヘッドＯＨが付加され、ストップビットＳＰの後には論理値"１"のビットからなるオーバーヘッドＯＨが付加されている。このように、非同期通信においては、伝送データに余分なビットが付加されるので、伝送効率が低下するという問題が知られている。非同期通信に関する技術は、たとえば、特許文献１（特開２００４−８０３２８号公報）に開示されている。 The serial communication method is a method of transmitting and receiving data signals such as video signals and control signals bit by bit, and serial communication includes asynchronous communication and synchronous communication. FIG. 1 is a diagram illustrating transmission data in asynchronous communication. Referring to FIG. 1, the data signal is converted into a serial signal composed of a series of data bits DT ₀ , DT ₁ ,..., DT _N (N is an integer of 2 or more), and these series of data bits DT ₀ , DT _1. ,..., DT _N are immediately preceded by a start bit ST, and a series of data bits DT ₀ ,..., DT _N are followed by a parity bit PT and a stop bit SP. The logical values of the data bits DT ₀ ,..., DT _N and the parity bit PT are either “0” or “1”, and in the illustrated example, the logical values of the start bit ST and the stop bit SP are both “ 0 ". Further, in order to detect the start bit ST and the stop bit SP with certainty, an overhead OH consisting of a bit with a logical value “1” is added before the start bit ST, and a logical value “1” after the stop bit SP. An overhead OH consisting of “bits” is added. As described above, in asynchronous communication, since extra bits are added to transmission data, there is a problem that transmission efficiency is lowered. A technique related to asynchronous communication is disclosed in, for example, Japanese Patent Application Laid-Open No. 2004-80328.

また、論理値"０"または"１"の一方のみが連続するデータが伝送されると、ＤＣバランスが変動する問題が知られている。たとえば、特許文献２（特開２００３−３１８８６５号公報）に開示される８Ｂ１０Ｂ符号化（8-bit/10-bit encoding）を用いたシリアル通信方式は、かかるＤＣバランスを改善するものである。このシリアル通信方式は、８ビットのデータ信号を１０ビット信号に符号化し、この１０ビット信号をシリアル信号に変換することによって、伝送データにおける論理値"０"のビットと論理値"１"のビットの出現頻度を略等しくし、ＤＣバランスを良好に保つことを可能にしている。しかしながら、データ信号のビット数が８ビットから１０ビットに増えるので、伝送効率が低下するという問題がある。
特開２００４−８０３２８号公報特開２００３−３１８８６５号公報 Further, there is a known problem that the DC balance fluctuates when data in which only one of the logical values “0” or “1” continues is transmitted. For example, a serial communication method using 8B10B encoding (8-bit / 10-bit encoding) disclosed in Patent Document 2 (Japanese Patent Laid-Open No. 2003-318865) improves the DC balance. In this serial communication system, an 8-bit data signal is encoded into a 10-bit signal, and the 10-bit signal is converted into a serial signal, whereby a bit having a logical value “0” and a bit having a logical value “1” in transmission data. Are made substantially equal in frequency, and the DC balance can be kept good. However, since the number of bits of the data signal increases from 8 bits to 10 bits, there is a problem that transmission efficiency is lowered.
JP 2004-80328 A JP 2003-318865 A

上記に鑑みて本発明の目的は、シリアル通信において良好なＤＣバランスを実現しつつ伝送効率の向上を可能にする送信装置および受信装置を提供することである。 In view of the above, an object of the present invention is to provide a transmission device and a reception device that can improve transmission efficiency while realizing good DC balance in serial communication.

上記目的を達成すべく、請求項１記載の発明は、データ信号を送信する送信装置であって、前記データ信号から所定長のデータビットからなるシリアル信号を生成し前記シリアル信号にスタートビットを付加してパケットを生成するパケット生成部と、前記データビットの長さに対応する一連のビットからなるスクランブルパターンを表すスクランブル信号を生成する信号生成部と、前記スクランブル信号を用いて前記パケットの中の前記データビットの部分をスクランブル処理して符号化パケットを生成するスクランブル部と、前記符号化パケットを連続的に伝送路に送信する出力部と、を備えることを特徴としている。 In order to achieve the above object, the invention according to claim 1 is a transmitting apparatus for transmitting a data signal, generating a serial signal composed of data bits of a predetermined length from the data signal and adding a start bit to the serial signal. A packet generation unit for generating a packet, a signal generation unit for generating a scramble signal representing a scramble pattern composed of a series of bits corresponding to the length of the data bits, and the scramble signal A scramble unit that scrambles the data bit portion to generate an encoded packet, and an output unit that continuously transmits the encoded packet to a transmission path.

請求項７記載の発明は、スタートビットと所定長の符号化ビットとを含むシリアル信号である符号化パケットを伝送路を介して受信する受信装置であって、受信された符号化パケットの中から前記スタートビットを検出する第１ビット検出部と、前記符号化ビットの長さに対応する一連のビットからなる所定のデスクランブルパターンを表すデスクランブル信号を生成する信号生成部と、前記第１ビット検出部による検出結果に基づいて、前記デスクランブル信号を用いて前記符号化パケットの中の前記符号化ビットの部分をデスクランブル処理することにより復号化して所定長のデータビットを生成するデスクランブル部と、を備えることを特徴としている。 The invention according to claim 7 is a receiving apparatus for receiving an encoded packet, which is a serial signal including a start bit and an encoded bit of a predetermined length, via a transmission line, and the received packet is received from the received encoded packets. A first bit detector for detecting the start bit; a signal generator for generating a descrambling signal representing a predetermined descrambling pattern comprising a series of bits corresponding to the length of the encoded bit; and the first bit A descrambling unit that generates a data bit of a predetermined length by decoding the encoded bit part of the encoded packet by using the descrambling signal based on a detection result by the detection unit by performing a descrambling process. It is characterized by providing these.

以下、本発明に係る種々の実施例について説明する。図２は、本発明に係る一実施例であるシリアル通信システムの構成を概略的に示すブロック図である。このシリアル通信システムは送信装置１と受信装置２とで構成される。 Various embodiments according to the present invention will be described below. FIG. 2 is a block diagram schematically showing a configuration of a serial communication system according to an embodiment of the present invention. This serial communication system includes a transmission device 1 and a reception device 2.

送信装置１は、Ｍビット（Ｍは２以上の整数）のパラレル信号である入力データ信号Ｄ１を、所定ビット長のシリアル信号である符号化パケットに変換し、さらにその符号化パケットを送信信号ＴＳに変換して伝送路に送信する。伝送路は、たとえば、電気信号または光信号を伝達するケーブル伝送路であればよい。受信装置２は、伝送路を伝搬した送信信号ＴＳを受信しこれを符号化パケットに変換し、この符号化パケットからＭビットのパラレル信号Ｄ５を生成する。送信装置１は、たとえば、地上波デジタル放送または衛星デジタル放送を通じて送信された信号を受信し当該信号から映像信号、音声信号および識別信号を生成し得るチューナに組み込むことができる。この場合、送信装置１は、それら映像信号、音声信号および識別信号をデータ信号として受信装置２に送信することができる。受信装置２は、たとえば、ＰＤＰ（プラズマディスプレイパネル）またはＦＥＤ（フィールドエミッションディスプレイ）などの表示装置に組み込まれればよい。この結果、表示装置は、チューナから伝送された映像信号を受信し表示することができる。 The transmission apparatus 1 converts an input data signal D1 that is a parallel signal of M bits (M is an integer of 2 or more) into an encoded packet that is a serial signal having a predetermined bit length, and further converts the encoded packet into a transmission signal TS. Is converted to and sent to the transmission line. The transmission line may be a cable transmission line that transmits an electric signal or an optical signal, for example. The receiving device 2 receives the transmission signal TS propagated through the transmission path, converts it into an encoded packet, and generates an M-bit parallel signal D5 from the encoded packet. The transmission apparatus 1 can be incorporated in a tuner that can receive a signal transmitted through terrestrial digital broadcasting or satellite digital broadcasting and generate a video signal, an audio signal, and an identification signal from the signal, for example. In this case, the transmission device 1 can transmit the video signal, the audio signal, and the identification signal to the reception device 2 as data signals. The receiving device 2 may be incorporated into a display device such as a PDP (plasma display panel) or FED (field emission display). As a result, the display device can receive and display the video signal transmitted from the tuner.

送信装置１は、パケット生成部１０、スクランブル部１１、信号生成部１２および出力部１３を有する。パケット生成部１０は、Ｍビットのデータ信号Ｄ１から所定長のデータビットからなるシリアル信号を生成し、このシリアル信号にスタートビットとスクランブルビットを付加して固定長のパケットＤ２を生成する。図３に例示される通り、１つのパケットは、Ｍビット長のデータビット群ＤＴを２個含み、これら２個のデータビット群ＤＴ，ＤＴの前に付加されたスタートビットＳＴとスクランブルビットＳＢとを含む。ここで、スタートビットＳＴとスクランブルビットＳＢとともにエラー訂正等のためのビットが付加されてもよい。パケットとパケットとは連続しており、パケット間にオーバーヘッドを示すビットが含められないので、高い伝送効率が可能である。 The transmission device 1 includes a packet generation unit 10, a scramble unit 11, a signal generation unit 12, and an output unit 13. The packet generator 10 generates a serial signal composed of data bits of a predetermined length from the M-bit data signal D1, and generates a fixed-length packet D2 by adding a start bit and a scramble bit to the serial signal. As illustrated in FIG. 3, one packet includes two data bit groups DT having an M bit length, and a start bit ST and a scramble bit SB added before the two data bit groups DT and DT, including. Here, a bit for error correction or the like may be added together with the start bit ST and the scramble bit SB. Since the packets are continuous and a bit indicating overhead is not included between the packets, high transmission efficiency is possible.

このように各パケットは２個のデータビット群ＤＴ，ＤＴを含むが、この代わりに１パケットに１個または３個以上のデータビット群ＤＴを含めてもよい。一般に、１パケットに含めるデータビット群の数が少ないとデータビットに対する付加ビットＳＴ，ＳＢの割合が増加し、これにより伝送効率が低下する。一方、１パケットに含めるデータビット群の数が多いと、データビットに対する付加ビットＳＴ，ＳＢの割合が低下し、これにより伝送効率が向上するが、受信装置２においてスタートビットＳＴの検出に要する時間が長くなる。したがって、伝送路の特性や受信装置２での処理時間などを考慮して、１パケットに含めるべきデータビット群ＤＴの数を決定するのが好ましい。 As described above, each packet includes two data bit groups DT and DT. Alternatively, one packet or three or more data bit groups DT may be included in one packet. In general, when the number of data bit groups included in one packet is small, the ratio of the additional bits ST and SB to the data bits increases, thereby reducing the transmission efficiency. On the other hand, if the number of data bit groups included in one packet is large, the ratio of the additional bits ST and SB to the data bits decreases, thereby improving the transmission efficiency, but the time required for detecting the start bit ST in the receiving device 2 Becomes longer. Therefore, it is preferable to determine the number of data bit groups DT to be included in one packet in consideration of the characteristics of the transmission path and the processing time in the receiving device 2.

信号生成部１２は、データビット群ＤＴ，ＤＴの長さ（ビット数：２Ｍ）に対応する一連のビットからなるスクランブルパターンを表すスクランブル信号Ｓ１を生成し、この信号Ｓ１をスクランブル部１１に供給する。スクランブル部１１は、スクランブル信号Ｓ１を用いて、各パケットの中のデータビット群ＤＴ，ＤＴの部分のみをスクランブルして符号化パケットＤ３を生成する。出力部１３は、スクランブル部１１から出力された符号化パケットＤ３を送信信号ＴＳに変換して伝送路に送信する。 The signal generation unit 12 generates a scramble signal S1 representing a scramble pattern composed of a series of bits corresponding to the length (number of bits: 2M) of the data bit groups DT and DT, and supplies this signal S1 to the scramble unit 11. . The scrambler 11 scrambles only the portion of the data bit groups DT and DT in each packet using the scramble signal S1, and generates an encoded packet D3. The output unit 13 converts the encoded packet D3 output from the scramble unit 11 into a transmission signal TS and transmits it to the transmission path.

パケット生成部１０は、互いに異なる第１から第ｎ（ｎは２以上の整数）の論理値をそれぞれ持つスクランブルビットを周期的に発生し、これらスクランブルビットの各々を各パケット毎にシリアル信号に付加し得る。スクランブルビットのビット長は１ビットまたは２ビット以上である。信号生成部１２は、スクランブルビットの第１から第ｎの論理値にそれぞれ対応するスクランブルパターンを表すスクランブル信号を周期的に発生することができる。スクランブルパターンは、各ビットが論理値"０"または"１"のいずれか一方に対応する信号レベル（"LOW"または"HIGH"）を持つ一連のビットからなる。 The packet generator 10 periodically generates scramble bits each having a first to nth (n is an integer of 2 or more) logic values different from each other, and adds each of these scramble bits to the serial signal for each packet. Can do. The bit length of the scramble bit is 1 bit or 2 bits or more. The signal generator 12 can periodically generate a scramble signal representing a scramble pattern corresponding to each of the first to nth logical values of the scramble bits. The scramble pattern is composed of a series of bits each having a signal level (“LOW” or “HIGH”) corresponding to one of logical values “0” and “1”.

本実施例では、図３に例示される通り、パケット生成部１０は、論理値"０"のスクランブルビットＳＢと論理値"１"のスクランブルビットＳＢとを周期的（交互）に発生し、信号生成部１２は、論理値"０"のスクランブルビットＳＢに対応して第１のスクランブルパターンを、論理値"１"のスクランブルビットＳＢに対応して第２のスクランブルパターンを、それぞれ持つスクランブル信号を各パケット毎に周期的（交互）に発生している。図３に例示される通り、第１のスクランブルパターンは、"１"，"０"，"１"，"０"，"１"，…のように各ビットの論理値が"０"と"１"の間を交互に切り替わる２Ｍビット長のパターンであり、第２のスクランブルパターンは、"０"，"１"，"０"，"１"，"０"，…のように各ビットの論理値が"０"と"１"の間を交互に切り替わる２Ｍビット長のパターンである。第１および第２のスクランブルパターンにおいては、論理値"０"と"１"の出現頻度は略等しい。また、一方のスクランブルパターンのｋ番目（ｋは０〜２Ｍ−１の整数）ビットの値が"０"であれば、このビットに対応する他方のスクランブルパターンのｋ番目ビットの値は"１"であり、当該一方のスクランブルパターンのｋ番目のビットの値が"１"であれば、このビットに対応する他方のスクランブルパターンのｋ番目ビットの値は"０"である。このように、第１のスクランブルパターン中のビットと、このビットに対応する第２のスクランブルパターン中のビットとは、互いに反転する値、すなわち相補的な論理値を有している。一方のスクランブルパターンは他方のスクランブルパターンに対する逆パターンを形成している。 In the present embodiment, as illustrated in FIG. 3, the packet generation unit 10 periodically (alternately) generates a scramble bit SB having a logical value “0” and a scramble bit SB having a logical value “1”. The generation unit 12 generates a scramble signal having a first scramble pattern corresponding to the scramble bit SB having the logical value “0” and a second scramble pattern corresponding to the scramble bit SB having the logical value “1”. It occurs periodically (alternately) for each packet. As illustrated in FIG. 3, the first scramble pattern has logical values “0” and “1”, “0”, “1”, “0”, “1”,. The pattern is a 2M bit length that alternately switches between 1 ", and the second scramble pattern is" 0 "," 1 "," 0 "," 1 "," 0 ",. This is a 2 Mbit long pattern in which the logical value is alternately switched between “0” and “1”. In the first and second scramble patterns, the appearance frequencies of the logical values “0” and “1” are substantially equal. If the value of the kth bit (k is an integer from 0 to 2M−1) of one scramble pattern is “0”, the value of the kth bit of the other scramble pattern corresponding to this bit is “1”. If the value of the kth bit of the one scramble pattern is “1”, the value of the kth bit of the other scramble pattern corresponding to this bit is “0”. Thus, the bit in the first scramble pattern and the bit in the second scramble pattern corresponding to this bit have values that are mutually inverted, that is, complementary logic values. One scramble pattern forms a reverse pattern with respect to the other scramble pattern.

なお、本実施例では、スクランブルパターンを各パケット毎に切り替えているが、本発明はこれに限定されない。たとえば、スクランブルパターンを所定数のパケット毎に変えてもよいし、あるいは、１パケット中に複数個のデータビット群ＤＴ，ＤＴ，…が含まれている場合は、各データビット群毎にスクランブルパターンを変えてもよい。 In this embodiment, the scramble pattern is switched for each packet, but the present invention is not limited to this. For example, the scramble pattern may be changed for each predetermined number of packets, or when a plurality of data bit groups DT, DT,... Are included in one packet, the scramble pattern is set for each data bit group. May be changed.

スクランブル部１１は、スクランブル信号Ｓ１とパケットＤ２の中のデータビット群ＤＴ，ＤＴとを各ビット毎に排他的論理和演算（ＸＯＲ演算）することでスクランブル処理する。図３に例示するように、スクランブル部１１は、データビットとスクランブル信号のビットとの論理値が"０"と"１"の組み合わせであれば、論理値"１"の符号化ビットを生成し、論理値が"０"と"０"の組み合わせ、または"１"と"１"の組み合わせであれば、論理値"０"の符号化ビットを生成する。このようにしてスクランブル部１１は一連の符号化ビットを含む符号化パケットＤ３を生成する。 The scramble unit 11 scrambles the scramble signal S1 and the data bit groups DT and DT in the packet D2 by performing an exclusive OR operation (XOR operation) for each bit. As illustrated in FIG. 3, the scramble unit 11 generates an encoded bit having a logical value “1” if the logical value of the data bit and the bit of the scrambled signal is a combination of “0” and “1”. If the logical value is a combination of “0” and “0”, or a combination of “1” and “1”, an encoded bit of logical value “0” is generated. In this way, the scramble unit 11 generates an encoded packet D3 including a series of encoded bits.

上記の通り、送信装置１は、スクランブルビットＳＢの論理値に対応するパターンを表すスクランブル信号Ｓ１を用いて、パケットＤ２のデータビットの部分のみをスクランブル処理して固定長の符号化パケットＤ３を生成している。よって、符号化パケットＤ３における論理値"０"と"１"の出現頻度は略等しくなるのでＤＣバランスが改善され、しかも、８Ｂ１０Ｂ符号化の如くデータ信号のビット長が増えないため伝送効率の向上が可能になる。 As described above, the transmitting apparatus 1 uses the scramble signal S1 representing the pattern corresponding to the logical value of the scramble bit SB, and scrambles only the data bit portion of the packet D2, thereby generating a fixed-length encoded packet D3. is doing. Therefore, since the appearance frequencies of the logical values “0” and “1” in the encoded packet D3 are substantially equal, the DC balance is improved, and the bit length of the data signal does not increase as in 8B10B encoding, thereby improving the transmission efficiency. Is possible.

次に、受信装置２の構成について説明する。受信装置２は、入力部２０、デスクランブル部２１、第１ビット検出部２２、第２ビット検出部２３および信号生成部２４を有する。入力部２０は、送信信号ＴＳを受信しこの信号から符号化パケットＤ４を構成する。符号化パケットＤ４は、デスクランブル部２１、第１ビット検出部（スタートビット検出部）２２および第２ビット検出部（スクランブルビット検出部）２３に供給される。 Next, the configuration of the receiving device 2 will be described. The receiving device 2 includes an input unit 20, a descrambling unit 21, a first bit detection unit 22, a second bit detection unit 23, and a signal generation unit 24. The input unit 20 receives the transmission signal TS and constructs an encoded packet D4 from this signal. The encoded packet D4 is supplied to the descrambling unit 21, the first bit detection unit (start bit detection unit) 22, and the second bit detection unit (scramble bit detection unit) 23.

第１ビット検出部２２は、符号化パケットＤ４の中のスタートビットＳＴを検出するブロックであり、後述の「同期加算検出法」でスタートビットＳＴを検出する。この検出結果である第１検出信号Ｂ１は、デスクランブル部２１と第２ビット検出部２３とに供給される。第２ビット検出部２３は、第１検出信号Ｂ１に応じて、スタートビットＳＴに続くスクランブルビットＳＢを検出するブロックである。 The first bit detection unit 22 is a block that detects a start bit ST in the encoded packet D4, and detects the start bit ST by a “synchronous addition detection method” described later. The first detection signal B1 that is the detection result is supplied to the descrambling unit 21 and the second bit detection unit 23. The second bit detection unit 23 is a block that detects a scramble bit SB following the start bit ST in accordance with the first detection signal B1.

デスクランブル部２１は、第１検出信号Ｂ１に応じて、デスクランブル信号Ｓ２を用いて符号化パケットＤ４の中の符号化ビット部分をデスクランブル処理し、これにより一連のデータビットを生成する。デスクランブル部２１は、さらに、一連のデータビットをパラレル信号であるデータ信号Ｄ５に変換する。 In accordance with the first detection signal B1, the descrambling unit 21 descrambles the encoded bit portion in the encoded packet D4 using the descramble signal S2, thereby generating a series of data bits. The descrambling unit 21 further converts a series of data bits into a data signal D5 which is a parallel signal.

上記構成を有する受信装置２の動作を以下に説明する。図４は、第１ビット検出部２２における同期加算検出処理の手順を概略的に示すフローチャートである。第１ビット検出部２２には、固定長の符号化パケットＤ４，Ｄ４，…からなる入力信号が連続的に入力している。第１ビット検出部２２は、シフトレジスタ（図示せず）を有しており、このシフトレジスタは、入力信号を当該符号化パケットＤ４の長さ（２Ｍ＋２ビット）単位でサンプリングする。２Ｍ＋２ビット長の信号がシフトレジスタでサンプリングされると、そのサンプリングされた信号（サンプリングパケット）がバッファ（図示せず）に出力され保持される。その後、続く２Ｍ＋２ビット長の信号がシフトレジスタでサンプリングされると、そのサンプリングされた信号（サンプリングパケット）がバッファに出力され保持される。図５に、２Ｍ＋２ビット長のサンプリングパケットＳＰ₁，ＳＰ₂，…を例示する。各サンプリングパケットの中の同じビット位置にスタートビットＳＴが含まれている。 The operation of the receiving apparatus 2 having the above configuration will be described below. FIG. 4 is a flowchart schematically showing the procedure of the synchronous addition detection process in the first bit detection unit 22. The first bit detection unit 22 is continuously input with an input signal composed of fixed-length encoded packets D4, D4,. The first bit detection unit 22 has a shift register (not shown), and the shift register samples the input signal in units of length (2M + 2 bits) of the encoded packet D4. When a 2M + 2 bit length signal is sampled by the shift register, the sampled signal (sampling packet) is output and held in a buffer (not shown). Thereafter, when the subsequent 2M + 2 bit length signal is sampled by the shift register, the sampled signal (sampling packet) is output to the buffer and held. FIG. 5 illustrates sampling packets SP ₁ , SP ₂ ,... Having a length of 2M + 2 bits. A start bit ST is included in the same bit position in each sampling packet.

図４を参照すると、ステップＳ１では、１パケットのビット長（２Ｍ＋２ビット）に相当する入力信号がサンプリングされたか否かを判定する。シフトレジスタに２Ｍ＋２ビット長のサンプリングパケットＳＰ₁がサンプリングされ、バッファに出力されると、加算処理（ステップＳ２）が実行される。この加算処理では、現サンプリングパケットＳＰ₁とそれ以前にバッファに蓄積されたサンプリングパケットとが論理和演算され、これにより加算パケットが生成される。現サンプリングパケットＳＰ₁よりも以前に蓄積されたサンプリングパケットが存在しない場合は、零値のビット列からなるパケットとサンプリングパケットＳＰ₁とが論理和演算される。 Referring to FIG. 4, in step S1, it is determined whether or not an input signal corresponding to the bit length (2M + 2 bits) of one packet has been sampled. When the sampling packet SP ₁ having a length of 2M + 2 bits is sampled in the shift register and output to the buffer, an addition process (step S2) is executed. In addition processing, a current sampling packet SP ₁ it and the previous sampling packets stored in the buffer is ORed, thereby adding packet is generated. When there is no sampling packet stored before the current sampling packet SP ₁ , a packet consisting of a zero-value bit string and the sampling packet SP ₁ are ORed.

次に、スタートビットの検出を試みる（ステップＳ３）。この処理は、加算パケットの中から零値を持つビットの位置をスタートビットＳＴの位置として検出するものである。零値を持つビットが複数個存在する場合は、スタートビットＳＴが検出されないと判定され（ステップＳ４）、上記ステップＳ１に処理が戻る。その後、シフトレジスタに２Ｍ＋２ビット長のサンプリングパケットＳＰ₂がサンプリングされバッファに出力されると、第１ビット検出部２２は、１パケットのビット長に相当する入力信号がサンプリングされたと判定する（ステップＳ１）。次いで、現サンプリングパケットＳＰ₂と加算パケット（サンプリングパケットＳＰ₁）とが論理和演算され、これにより加算パケットが生成される（ステップＳ２）。その後、零値を持つビットが複数個存在する場合は、スタートビットＳＴが検出されないと判定され（ステップＳ４）、上記ステップＳ１に処理が戻る。 Next, detection of a start bit is attempted (step S3). In this process, the position of a bit having a zero value is detected as the position of the start bit ST from the addition packet. If there are a plurality of bits having zero values, it is determined that the start bit ST is not detected (step S4), and the process returns to step S1. Thereafter, the sampling packet SP ₂ of the shift register 2M + 2 bits long is output to the buffer is sampled, the first bit detector 22 judges that the input signal corresponding to the bit length of one packet is sampled (step S1 ). Next, the current sampling packet SP ₂ and the addition packet (sampling packet SP ₁ ) are ORed to generate an addition packet (step S2). Thereafter, if there are a plurality of bits having zero values, it is determined that the start bit ST is not detected (step S4), and the process returns to step S1.

以上のステップＳ１〜Ｓ４の処理を繰り返し実行すると、図５に例示される通り、サンプリングパケットＳＰ₁〜ＳＰ_K（Ｋは２以上の整数）が累積的に加算され、これにより、１つのビット位置のみに論理値"０"（零値）のビットが現れ、その他の全ビット位置に論理値"１"のビットが現れる加算パケットＡＰが得られる。第１ビット検出部２２は、この加算パケットＡＰの中の零値のビットをスタートビットＳＴとして検出する（Ｓ３）。スタートビットＳＴが検出された（Ｓ４）場合は、以上のスタートビット検出処理は終了する。 When the processes of steps S1 to S4 are repeatedly executed, sampling packets SP _{1 to} SP _K (K is an integer of 2 or more) are cumulatively added as illustrated in FIG. Only the bit of the logical value “0” (zero value) appears only in this, and the addition packet AP in which the bit of the logical value “1” appears in all other bit positions is obtained. The first bit detector 22 detects a zero value bit in the addition packet AP as a start bit ST (S3). When the start bit ST is detected (S4), the above start bit detection process ends.

なお、上記スタートビット検出処理を複数回繰り返し実行し、検出された零値を持つビット位置が全て同じか否かを判定し、これら全てのビット位置が同じであれば、当該ビット位置をスタートビットＳＴの位置と判断してもよい。 The above start bit detection process is repeatedly executed a plurality of times to determine whether or not all detected bit positions having zero values are the same. If all these bit positions are the same, the bit position is set to the start bit. It may be determined that the position is ST.

上記の通り、送信装置１においては、互いに異なる複数の論理値を持つスクランブルビットＳＢが周期的に生成され、各ビットが相補的な論理値を持つ複数のスクランブルパターンが周期的に生成されているので、サンプリングパケットを累積的に加算することで、１つのビット位置のみに論理値"０"のビットが現れる加算パケットを確実に且つ短時間で得ることが可能である。したがって、情報を持たないデータ信号Ｄ１が送信装置１に与えられたとしても、２〜３回程度、サンプリングパケットを累積的に加算することで、スタートビットＳＴを位置を確実に且つ短時間で検出できる。 As described above, in the transmission apparatus 1, scramble bits SB having a plurality of different logical values are periodically generated, and a plurality of scramble patterns having complementary logical values for each bit are periodically generated. Therefore, by adding the sampling packets cumulatively, an addition packet in which a bit of logical value “0” appears only in one bit position can be obtained reliably and in a short time. Therefore, even if the data signal D1 having no information is given to the transmitter 1, the position of the start bit ST can be detected reliably and in a short time by cumulatively adding the sampling packets about 2 to 3 times. it can.

スタートビットＳＴの検出により、各符号化パケットに含まれるスクランブルビットＳＢの位置と符号化ビットの位置が確定する。第２ビット検出部２３は、その検出結果である第１検出信号Ｂ１に基づいて、スタートビットＳＴに続くスクランブルビットＳＢを検出し、そのスクランブルビットＳＢの論理値を示す第２検出信号Ｂ２を信号生成部２４に与える。 By detecting the start bit ST, the position of the scramble bit SB and the position of the encoded bit included in each encoded packet are determined. The second bit detector 23 detects the scramble bit SB following the start bit ST based on the first detection signal B1 that is the detection result, and outputs a second detection signal B2 indicating the logical value of the scramble bit SB. This is given to the generation unit 24.

信号生成部２４は、スクランブルビットＳＢの論理値に対応するデスクランブルパターンを表すデスクランブル信号Ｓ２を生成し、この信号Ｓ２をデスクランブル部２１に与える。具体的には、信号生成部２４は、送信側信号生成部１２が論理値に応じて発生するスクランブルパターンと同じパターンをデスクランブルパターンとして発生する。図６に例示される通り、デスクランブル部２１は、符号化ビットとデスクランブル信号Ｓ２の各ビットとを排他的論理和演算することで一連のデータビットからなる復号化信号を生成する。デスクランブル部２１は、さらに、このシリアルな復号化信号をＭビットのパラレル信号Ｄ５に変換し出力する。 The signal generation unit 24 generates a descrambling signal S2 representing a descrambling pattern corresponding to the logical value of the scramble bit SB, and gives this signal S2 to the descrambling unit 21. Specifically, the signal generation unit 24 generates, as a descrambling pattern, the same pattern as the scramble pattern generated by the transmission-side signal generation unit 12 according to the logical value. As illustrated in FIG. 6, the descrambling unit 21 generates a decoded signal including a series of data bits by performing an exclusive OR operation on the coded bits and each bit of the descrambling signal S2. The descrambling unit 21 further converts the serial decoded signal into an M-bit parallel signal D5 and outputs it.

上記の如きシリアル通信システムによれば、送信装置１において、各パケットＤ２の長さは固定長であり、パケットとパケットとの間にオーバーヘッドが介在せず、各パケットＤ２中のデータビットは、論理値"０"のビットと論理値"１"のビットの出現頻度が略等しいスクランブルパターンを用いてスクランブル処理される。また、受信装置２においては、スクランブル処理された符号化ビットの中からスタートビットＳＴを短時間で且つ確実に検出することができる。したがって、データを連続的に効率良くシリアル伝送でき、しかも良好なＤＣバランスの確保が可能である。 According to the serial communication system as described above, in the transmission apparatus 1, the length of each packet D2 is fixed, there is no overhead between the packets, and the data bits in each packet D2 are logical The scramble process is performed using a scramble pattern in which the appearance frequency of the bit of the value “0” and the bit of the logical value “1” is substantially equal. Further, the receiving device 2 can reliably detect the start bit ST from the scrambled encoded bits in a short time. Therefore, data can be serially and efficiently transmitted continuously, and a good DC balance can be ensured.

非同期通信での伝送データを例示する図である。It is a figure which illustrates the transmission data in asynchronous communication. 本発明に係る一実施例であるシリアル通信システムの構成を概略的に示すブロック図である。1 is a block diagram schematically showing a configuration of a serial communication system according to an embodiment of the present invention. 各種信号を模式的に示す図である。It is a figure which shows various signals typically. 同期加算検出処理の手順を概略的に示すフローチャートである。It is a flowchart which shows the procedure of a synchronous addition detection process roughly. サンプリングパケットと加算パケットとを例示する図である。It is a figure which illustrates a sampling packet and an addition packet. 各種信号を模式的に示す図である。It is a figure which shows various signals typically.

Explanation of symbols

１送信装置
２受信装置
１０パケット生成部
１１スクランブル部
１２信号生成部
１３出力部
２０入力部
２１デスクランブル部
２２第１ビット検出部
２３第２ビット検出部
２４信号生成部 DESCRIPTION OF SYMBOLS 1 Transmission apparatus 2 Reception apparatus 10 Packet generation part 11 Scramble part 12 Signal generation part 13 Output part 20 Input part 21 Descramble part 22 1st bit detection part 23 2nd bit detection part 24 Signal generation part

Claims

A transmission device for transmitting a data signal,
A packet generation unit for generating a serial signal composed of data bits of a predetermined length from the data signal and adding a start bit to the serial signal to generate a packet;
A signal generator for generating a scramble signal representing a scramble pattern consisting of a series of bits corresponding to the length of the data bits;
A scramble unit that scrambles a portion of the data bits in the packet using the scramble signal to generate an encoded packet;
An output unit for continuously transmitting the encoded packet to a transmission path;
A transmission device comprising:

The transmitting apparatus according to claim 1, wherein the packet has a fixed length.

3. The transmission apparatus according to claim 1, wherein the packet generation unit generates the packet by adding a scramble bit together with the start bit to the serial signal, and the signal generation unit generates a logic of the scramble bit. A transmission apparatus that generates a signal representing a scramble pattern uniquely corresponding to a value as the scramble signal.

4. The transmission device according to claim 3, wherein the packet generation unit periodically generates scramble bits having first to n-th (n is an integer of 2 or more) logical values, and each of the scramble bits. Is added to the serial signal for each packet to generate the packet,
The transmission apparatus, wherein the signal generation unit periodically generates a signal representing a scramble pattern corresponding to each of the first to n-th logical values as the scramble signal.

4. The transmission apparatus according to claim 3, wherein the packet generation unit alternately adds a scramble bit having a first logical value and a scramble bit having a second logical value to the serial signal for each packet. To generate the packet,
The signal generator generates a signal representing a first scramble pattern corresponding to the first logical value and a signal representing a second scramble pattern corresponding to the second logical value as the scrambled signal;
The transmitting apparatus according to claim 1, wherein each bit of the first scramble pattern and each bit of the second scramble pattern have complementary logical values.

6. The transmitting apparatus according to claim 1, wherein the scrambler performs an exclusive OR operation on the data bits in the packet and each bit of the scramble signal. The transmission apparatus characterized by generating the encoded packet.

A receiving device that receives an encoded packet, which is a serial signal including a start bit and an encoded bit of a predetermined length, via a transmission path,
A first bit detection unit for detecting the start bit from the received encoded packet;
A signal generation unit that generates a descrambling signal representing a predetermined descrambling pattern composed of a series of bits corresponding to the length of the encoded bits;
Based on the detection result by the first bit detection unit, the descramble signal is used to decode the encoded bit portion of the encoded packet to generate a data bit having a predetermined length. The descrambling part,
A receiving apparatus comprising:

The receiving apparatus according to claim 7, wherein a length of the encoded packet is a fixed length.

9. The receiving apparatus according to claim 7, further comprising a second bit detection unit that detects a scramble bit from the encoded packet, wherein the signal generation unit uniquely corresponds to a logical value of the scramble bit. A receiving apparatus that generates a signal representing a descrambling pattern as the descrambling signal.

10. The receiving device according to claim 8, wherein the descrambling unit generates the data bits by performing an exclusive OR operation on the encoded bits and each bit of the descrambling signal. A receiving device.

11. The receiving apparatus according to claim 7, wherein the first bit detection unit samples an input signal including a series of the encoded packets in units of length of the encoded packet. Generating a sampling packet, cumulatively adding the sampling packets to generate an addition packet, and detecting a position of a bit having a zero value from the addition packet as the position of the start bit. Receiving device.