JP2006106320A - Driving circuit of liquid crystal display device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To realize a driving circuit of a liquid crystal display device, which prevents shift of a threshold voltage in an output transistor in a register circuit which a shift register constituting a gate driver for driving the liquid crystal display device has. <P>SOLUTION: A set of a transistor M6 and a capacitor C2 drops voltage applied to a gate of an output transistor M1 for driving the liquid crystal display device, to a negative bias voltage during a turning-off period of the output transistor M1. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、液晶表示装置の駆動回路に関する。   The present invention relates to a driving circuit for a liquid crystal display device.

従来の液晶表示装置の駆動回路に係る技術としては、例えば特許文献１に記載の技術が知られている。この特許文献１に記載の従来の技術では、液晶表示装置を駆動するゲートドライバを、多段接続された複数のレジスタ回路を有するシフトレジスタにより構成している。そして、該一段分のレジスタ回路においては、直前段のレジスタ回路の出力パルスにより入力トランジスタ・スイッチがオンして、出力トランジスタのゲートに関連するキャパシタを充電することにより、該出力トランジスタがオンするために十分な正のゲート電圧Ｖｇｓを確保する。次いで、次々段のレジスタ回路の出力パルスによりクランピング・トランジスタがオンして該キャパシタンスを放電し、出力トランジスタがオンしない正のゲート電圧Ｖｇｓを確保する。
特開平８−８７８９７号公報（第４−５頁、第３図） As a technique related to a driving circuit of a conventional liquid crystal display device, for example, a technique described in Patent Document 1 is known. In the prior art described in Patent Document 1, a gate driver for driving a liquid crystal display device is constituted by a shift register having a plurality of register circuits connected in multiple stages. In the register circuit for one stage, the output transistor is turned on by charging the capacitor related to the gate of the output transistor by turning on the input transistor switch by the output pulse of the register circuit in the immediately preceding stage. A sufficient positive gate voltage Vgs is secured. Next, the clamping transistor is turned on by the output pulse of the register circuit of the next stage to discharge the capacitance, and a positive gate voltage Vgs that does not turn on the output transistor is secured.
JP-A-8-87897 (page 4-5, FIG. 3)

しかし、上述した従来の技術では、出力トランジスタが、自身のゲート電圧Ｖｇｓによってストレスを受けることにより閾値電圧Ｖｔｈがシフトし、この閾値電圧Ｖｔｈのシフトが進むことにより、スイッチとしての機能を十分に果たすことができなくなる場合がある。例えば、アモルファスシリコン（ａ−Ｓｉ）を用いて、液晶表示装置のアクティブマトリックス基板におけるＴＦＴ（Thin Film Transistor：薄膜トランジスタ）を形成し、該ＴＦＴによってゲートドライバをアクティブマトリックス基板上に内蔵化する場合に、上記した閾値電圧シフトの問題が生じている。ａ−Ｓｉは安価な製造プロセスとして注目されており、上記した閾値電圧シフトの問題を解決して液晶表示装置の動作寿命を改善することが重要な課題となっている。   However, in the conventional technique described above, the output transistor is stressed by its own gate voltage Vgs, so that the threshold voltage Vth shifts, and the shift of the threshold voltage Vth advances, so that the function as a switch is sufficiently performed. May not be possible. For example, when amorphous silicon (a-Si) is used to form a TFT (Thin Film Transistor) in an active matrix substrate of a liquid crystal display device, and the gate driver is built in the active matrix substrate by the TFT, The above threshold voltage shift problem has occurred. A-Si has been attracting attention as an inexpensive manufacturing process, and it has become an important issue to improve the operating life of a liquid crystal display device by solving the above-described threshold voltage shift problem.

本発明は、このような事情を考慮してなされたもので、その目的は、液晶表示装置を駆動するゲートドライバを構成するシフトレジスタが有するレジスタ回路内の出力トランジスタにおいて、閾値電圧のシフトを防止することができる液晶表示装置の駆動回路を提供することにある。   The present invention has been made in view of such circumstances, and its purpose is to prevent threshold voltage shift in an output transistor in a register circuit included in a shift register constituting a gate driver for driving a liquid crystal display device. Another object of the present invention is to provide a driving circuit for a liquid crystal display device.

上記の課題を解決するために、本発明に係る液晶表示装置の駆動回路は、多段接続された複数のレジスタ回路を有するシフトレジスタを備え、前記レジスタ回路は、液晶表示装置を駆動する出力トランジスタと、前記出力トランジスタのゲートに印加される電圧を制御する電圧制御回路とを有し、前記電圧制御回路は、前記出力トランジスタのオフ期間において、負のバイアス電圧を前記出力トランジスタのゲートに印加することを特徴とする。
この構成によれば、出力トランジスタのゲートにソース、ドレインに対して負のバイアス電圧を印加する期間を設けることができるので、出力トランジスタをオンするための正のゲート電圧により発生した正のシフト量を、負のゲート電圧により発生する負のシフト量で相殺することができる。 In order to solve the above problems, a driving circuit for a liquid crystal display device according to the present invention includes a shift register having a plurality of register circuits connected in multiple stages, and the register circuit includes an output transistor for driving the liquid crystal display device, and A voltage control circuit for controlling a voltage applied to the gate of the output transistor, and the voltage control circuit applies a negative bias voltage to the gate of the output transistor during an off period of the output transistor. It is characterized by.
According to this configuration, it is possible to provide a period for applying a negative bias voltage to the source and drain at the gate of the output transistor, so that the positive shift amount generated by the positive gate voltage for turning on the output transistor Can be offset by a negative shift amount generated by a negative gate voltage.

本発明に係る液晶表示装置の駆動回路においては、前記レジスタ回路は、前段のレジスタ回路の出力パルスにより前記出力トランジスタをオンさせるための正の電圧を発生し、後段のレジスタ回路の出力パルスにより前記正の電圧を、前記出力トランジスタをオフさせる電圧にする電圧発生回路をさらに有し、前記電圧制御回路は、前記電圧発生回路から供給される電圧を一定値だけ降下させて、前記出力トランジスタのゲートに印加する電圧降下手段を有することを特徴とする。
この構成によれば、出力トランジスタをオンオフさせる電圧を降下させることにより、負のバイアス電圧を発生させることができる。 In the driving circuit of the liquid crystal display device according to the present invention, the register circuit generates a positive voltage for turning on the output transistor by the output pulse of the preceding register circuit, and the output pulse of the subsequent register circuit generates the positive voltage. A voltage generation circuit that turns a positive voltage to a voltage that turns off the output transistor; and the voltage control circuit drops a voltage supplied from the voltage generation circuit by a predetermined value to reduce a gate of the output transistor. It has the voltage drop means to apply to.
According to this configuration, a negative bias voltage can be generated by reducing the voltage for turning on and off the output transistor.

本発明に係る液晶表示装置の駆動回路においては、前記電圧降下手段は、電圧降下用トランジスタと、該電圧降下用トランジスタのソースおよびドレイン間に設けられたキャパシタとの組み合わせから成ることを特徴とする。
この構成によれば、トランジスタの閾値電圧を利用することにより、簡単な構成で電圧降下手段を実現することができる。 In the driving circuit of the liquid crystal display device according to the present invention, the voltage drop means comprises a combination of a voltage drop transistor and a capacitor provided between the source and drain of the voltage drop transistor. .
According to this configuration, the voltage drop means can be realized with a simple configuration by using the threshold voltage of the transistor.

本発明に係る液晶表示装置の駆動回路においては、前記レジスタ回路は、前段のレジスタ回路の出力パルスにより前記出力トランジスタをオンさせるための正の電圧を発生し、後段のレジスタ回路の出力パルスにより前記正の電圧を、前記出力トランジスタをオフさせる電圧にする電圧発生回路をさらに有し、前記電圧制御回路は、前記後段の出力パルスにより、前記負のバイアス電圧の発生を開始するバイアス電圧発生手段を有することを特徴とする。
この構成によれば、後段の出力パルスを利用することにより、出力トランジスタのオフ期間において負のバイアス電圧の発生を開始することができる。 In the driving circuit of the liquid crystal display device according to the present invention, the register circuit generates a positive voltage for turning on the output transistor by the output pulse of the preceding register circuit, and the output pulse of the subsequent register circuit generates the positive voltage. A voltage generation circuit for turning a positive voltage to turn off the output transistor; and the voltage control circuit includes bias voltage generation means for starting generation of the negative bias voltage in response to the output pulse of the subsequent stage. It is characterized by having.
According to this configuration, generation of a negative bias voltage can be started in the off period of the output transistor by using the output pulse at the subsequent stage.

本発明に係る液晶表示装置の駆動回路においては、前記出力トランジスタは、アモルファスシリコンを用いて形成されることを特徴とする。
この構成によれば、アモルファスシリコン（ａ−Ｓｉ）を用いて、液晶表示装置のアクティブマトリックス基板におけるＴＦＴを形成し、該ＴＦＴによってゲートドライバをアクティブマトリックス基板上に内蔵化する場合に生じる、閾値電圧シフトの問題を解決し、動作寿命の改善を図ることができる。 In the driving circuit of the liquid crystal display device according to the present invention, the output transistor is formed using amorphous silicon.
According to this configuration, the threshold voltage generated when the TFT in the active matrix substrate of the liquid crystal display device is formed using amorphous silicon (a-Si) and the gate driver is built in the active matrix substrate by the TFT. The shift problem can be solved and the operating life can be improved.

本発明によれば、出力トランジスタのゲートにソース、ドレインに対して負のバイアス電圧を印加する期間を設けることができるので、出力トランジスタをオンするための正のゲート電圧により発生した正のシフト量を、負のゲート電圧により発生する負のシフト量で相殺することができる。   According to the present invention, since it is possible to provide a period for applying a negative bias voltage to the source and drain of the gate of the output transistor, the positive shift amount generated by the positive gate voltage for turning on the output transistor Can be offset by a negative shift amount generated by a negative gate voltage.

これにより、出力トランジスタの閾値電圧のシフトを大幅に抑制することが可能となり、シフトレジスタの動作寿命を改善することができる。この結果、液晶表示装置の動作寿命が改善される。   As a result, the shift of the threshold voltage of the output transistor can be significantly suppressed, and the operating life of the shift register can be improved. As a result, the operating life of the liquid crystal display device is improved.

以下、図面を参照し、本発明の各実施形態について順次説明する。
図１は、本発明の各実施形態に係るシフトレジスタ１０の構成を示すブロック図である。このシフトレジスタ１０は、液晶表示装置を駆動するゲートドライバを構成するものである。このゲートドライバは、液晶表示装置のアクティブマトリックス基板におけるＴＦＴによってアクティブマトリックス基板上に内蔵化されている。さらに、該アクティブマトリックス基板におけるＴＦＴは、ａ−Ｓｉを用いて形成されている。 Hereinafter, embodiments of the present invention will be sequentially described with reference to the drawings.
FIG. 1 is a block diagram showing a configuration of a shift register 10 according to each embodiment of the present invention. The shift register 10 constitutes a gate driver that drives the liquid crystal display device. This gate driver is built in the active matrix substrate by TFTs in the active matrix substrate of the liquid crystal display device. Further, the TFT in the active matrix substrate is formed using a-Si.

図１に示されるように、シフトレジスタ１０は、複数のレジスタ回路１１を有し、それら複数のレジスタ回路１１が多段接続されている。シフトレジスタ１０には、図示されないクロック発生回路から、スタートパルスＳＴＰ及びクロックＣＫ１，ＣＫ２が入力される。   As shown in FIG. 1, the shift register 10 has a plurality of register circuits 11, and the plurality of register circuits 11 are connected in multiple stages. A start pulse STP and clocks CK1 and CK2 are input to the shift register 10 from a clock generation circuit (not shown).

スタートパルスＳＴＰ及びクロックＣＫ１，ＣＫ２は、図３に示される波形を有する。スタートパルスＳＴＰは、図１の一段目（初段）のレジスタ回路１＿１１から出力パルスＧｏｕｔ１を出力開始するための信号であり、レジスタ回路１＿１１に入力されている。クロックＣＫ１，ＣＫ２は、２相クロックであり、順次後段のレジスタ回路１１へとデータを転送するための信号である。クロックＣＫ１は、奇数段目のレジスタ回路１１に入力されている。クロックＣＫ２は、偶数段目のレジスタ回路１１に入力されている。   The start pulse STP and the clocks CK1 and CK2 have waveforms shown in FIG. The start pulse STP is a signal for starting output of the output pulse Gout1 from the register circuit 1_11 in the first stage (first stage) in FIG. 1, and is input to the register circuit 1_11. The clocks CK1 and CK2 are two-phase clocks and are signals for sequentially transferring data to the subsequent register circuit 11. The clock CK1 is input to the odd-numbered register circuit 11. The clock CK2 is input to the even-numbered register circuit 11.

各レジスタ回路１１の出力パルスＧｏｕｔ１，Ｇｏｕｔ２，Ｇｏｕｔ３，Ｇｏｕｔ４，・・・は、ゲートドライバとしての出力信号である。これら出力パルスは、液晶表示装置のアクティブマトリックス基板上の各画素に対応するＴＦＴを順次駆動する。   The output pulses Gout1, Gout2, Gout3, Gout4,... Of each register circuit 11 are output signals as gate drivers. These output pulses sequentially drive the TFTs corresponding to each pixel on the active matrix substrate of the liquid crystal display device.

［第１の実施形態］
図２は、本発明の第１の実施形態に係るレジスタ回路１１の内部構成を示すブロック図である。この図２には、シフトレジスタ１０のｎ段目のレジスタ回路１１を示している。図３は、図２に示すレジスタ回路１１の動作を説明するためのタイミングチャートである。以降、図３のタイミングチャートを参照しながら、二段目のレジスタ回路２＿１１を例に挙げてレジスタ回路１１の構成及び動作を説明する。 [First Embodiment]
FIG. 2 is a block diagram showing an internal configuration of the register circuit 11 according to the first embodiment of the present invention. FIG. 2 shows the n-th register circuit 11 of the shift register 10. FIG. 3 is a timing chart for explaining the operation of the register circuit 11 shown in FIG. Hereinafter, the configuration and operation of the register circuit 11 will be described using the second-stage register circuit 2_11 as an example with reference to the timing chart of FIG.

図２において、先ず、前段である一段目のレジスタ回路１＿１１の出力パルスＧｏｕｔ１がレジスタ回路２＿１１に入力されると（Ｔ１時点）、トランジスタＭ２及びＭ４がオンし、キャパシタＣ１の両電極間には［（Ｇｏｕｔ１の波高値）−（Ｍ２の閾値電圧）］の電位差が発生する。この時、トランジスタＭ６はオンし、キャパシタＣ２の両電極間にはトランジスタＭ６の順方向の閾値電圧の電位差が発生する。これにより、出力トランジスタＭ１のゲート電圧Ｖｇｓ（Ｍ１）は、
Ｖｇｓ（Ｍ１）＝（Ｇｏｕｔ１の波高値）−（Ｍ２の閾値電圧）−（Ｍ６の閾値電圧）
となる。
この時の出力トランジスタＭ１のゲート電圧Ｖｇｓ（Ｍ１）は、出力トランジスタＭ１が出力パルスＧｏｕｔ２を発生するために必要な電流を流すために十分なものとして確保する。この条件を満たすように、クロックＣＫ１，ＣＫ２の波高値の設定を行う。 In FIG. 2, first, when the output pulse Gout1 of the first-stage register circuit 1_11, which is the previous stage, is input to the register circuit 2_11 (at time T1), the transistors M2 and M4 are turned on, and between the two electrodes of the capacitor C1 [ A potential difference of (Gout1 peak value) − (M2 threshold voltage)] is generated. At this time, the transistor M6 is turned on, and a potential difference of the threshold voltage in the forward direction of the transistor M6 is generated between both electrodes of the capacitor C2. Thus, the gate voltage Vgs (M1) of the output transistor M1 is
Vgs (M1) = (Crest value of Gout1) − (Threshold voltage of M2) − (Threshold voltage of M6)
It becomes.
The gate voltage Vgs (M1) of the output transistor M1 at this time is ensured to be sufficient for the output transistor M1 to pass a current necessary for generating the output pulse Gout2. The peak values of the clocks CK1 and CK2 are set so as to satisfy this condition.

次いで、クロックＣＫ２が入力されると（Ｔ２時点）、出力トランジスタＭ１はオンしているので、該クロックＣＫ２の波形がそのまま出力パルスＧｏｕｔ２として現れる。これにより、キャパシタＣ１の両電極間の電位差は保持されるので、キャパシタＣ１のトランジスタＭ２側の電極はクロックＣＫ２の波高値の電位分上昇する。次いで、クロックＣＫ２の波形の立下りにより（Ｔ２’時点）、キャパシタＣ１の両電極間の電位差は保持されたまま出力パルスＧｏｕｔ２の波形も立下がる。   Next, when the clock CK2 is input (at time T2), the output transistor M1 is turned on, so that the waveform of the clock CK2 appears as the output pulse Gout2. As a result, the potential difference between both electrodes of the capacitor C1 is maintained, so that the electrode on the transistor M2 side of the capacitor C1 rises by the potential of the peak value of the clock CK2. Next, due to the fall of the waveform of the clock CK2 (at time T2 '), the waveform of the output pulse Gout2 also falls while maintaining the potential difference between both electrodes of the capacitor C1.

次いで、後段である三段目のレジスタ回路３＿１１の出力パルスＧｏｕｔ３が入力されると（Ｔ３時点）、トランジスタＭ３及びＭ５がオンし、キャパシタＣ１の両電極間の電位は接地電位Ｖｓｓにリセットされる。この時、キャパシタＣ２の両電極間は、トランジスタＭ６によるダイオード接続の逆方向の電位となるためにカットオフし、該キャパシタＣ２の両電極間の電位差はそのまま保たれる。   Next, when the output pulse Gout3 of the third-stage register circuit 3_11 as the subsequent stage is input (at time T3), the transistors M3 and M5 are turned on, and the potential between both electrodes of the capacitor C1 is reset to the ground potential Vss. . At this time, the potential between the two electrodes of the capacitor C2 is cut off because the potential is in the reverse direction of the diode connection by the transistor M6, and the potential difference between the two electrodes of the capacitor C2 is maintained as it is.

これにより、出力トランジスタＭ１のゲート電圧Ｖｇｓ（Ｍ１）は、接地電位Ｖｓｓよりも、トランジスタＭ６の順方向の閾値電圧の電位差分だけ低い電位となる。つまり、出力トランジスタＭ１のゲートには、ソース、ドレインに対して負のバイアス電圧が印加される。この状態は、次のパルス出力動作の開始時点（出力パルスＧｏｕｔ１の入力時点（Ｔ１時点））まで継続される。つまり、出力トランジスタＭ１のオフ期間において、出力トランジスタＭ１のゲートには、ソース、ドレインに対して負のバイアス電圧が印加され続ける。これにより、出力トランジスタＭ１の閾値電圧に関し、正のゲート電圧により発生した正のシフト量を、該負のゲート電圧により発生する負のシフト量で相殺することができる。   As a result, the gate voltage Vgs (M1) of the output transistor M1 is lower than the ground potential Vss by the potential difference of the forward threshold voltage of the transistor M6. That is, a negative bias voltage is applied to the gate of the output transistor M1 with respect to the source and drain. This state continues until the start time of the next pulse output operation (the input time point of the output pulse Gout1 (time point T1)). That is, during the off period of the output transistor M1, a negative bias voltage is continuously applied to the gate of the output transistor M1 with respect to the source and drain. Thereby, regarding the threshold voltage of the output transistor M1, the positive shift amount generated by the positive gate voltage can be canceled by the negative shift amount generated by the negative gate voltage.

このように第１の実施形態によれば、出力トランジスタＭ１のゲートにソース、ドレインに対して負のバイアス電圧を印加する期間を設けることができるので、出力トランジスタＭ１をオンするための正のゲート電圧により発生した正のシフト量を、負のゲート電圧により発生する負のシフト量で相殺することができる。これにより、出力トランジスタＭ１の閾値電圧のシフトを大幅に抑制することが可能となり、シフトレジスタ１０の動作寿命を改善することができる。この結果、液晶表示装置の動作寿命が改善される。   As described above, according to the first embodiment, the gate of the output transistor M1 can be provided with a period during which a negative bias voltage is applied to the source and drain, so that the positive gate for turning on the output transistor M1 can be provided. The positive shift amount generated by the voltage can be canceled by the negative shift amount generated by the negative gate voltage. Thereby, the shift of the threshold voltage of the output transistor M1 can be significantly suppressed, and the operating life of the shift register 10 can be improved. As a result, the operating life of the liquid crystal display device is improved.

なお、実際の駆動状態においては、出力トランジスタＭ１のゲートに印加する電圧の正／負のデューティ比は「正：負＝１：１００以上」であるので、負の電圧レベルは１〜２Ｖ程度でも十分に効果が得られる。   In the actual driving state, since the positive / negative duty ratio of the voltage applied to the gate of the output transistor M1 is “positive: negative = 1: 100 or more”, the negative voltage level is about 1-2V. A sufficient effect is obtained.

また、出力トランジスタＭ１の閾値電圧のシフトをより一層抑制したい場合には、負のバイアス電圧を大きくすればよい。具体的には、図４に示されるように、トランジスタＭ７（電圧降下用トランジスタ）及びキャパシタＣ３の組をトランジスタＭ６（電圧降下用トランジスタ）及びキャパシタＣ２の組に直列接続して挿入することにより、負のバイアス電圧を大きくすることができる。また、必要に応じて該トランジスタ及びキャパシタの組を増減することにより、出力トランジスタＭ１の閾値電圧のシフトの抑制能力を制御することができる。このとき、出力トランジスタＭ１のゲート電圧Ｖｇｓ（Ｍ１）は、該トランジスタ及びキャパシタの組の数に応じて低下するが、クロックＣＫ１，ＣＫ２の波高値を変更したり、出力トランジスタＭ１のＷ／Ｌを変更することにより、ゲート電圧Ｖｇｓ（Ｍ１）を必要な電圧に調整することができる。   In order to further suppress the shift of the threshold voltage of the output transistor M1, the negative bias voltage may be increased. Specifically, as shown in FIG. 4, by inserting a transistor M7 (voltage drop transistor) and capacitor C3 set in series with a transistor M6 (voltage drop transistor) and capacitor C2 combination, The negative bias voltage can be increased. Moreover, the ability to suppress the shift of the threshold voltage of the output transistor M1 can be controlled by increasing / decreasing the number of the transistor and capacitor as necessary. At this time, the gate voltage Vgs (M1) of the output transistor M1 decreases according to the number of pairs of the transistor and the capacitor, but the peak values of the clocks CK1 and CK2 are changed, or the W / L of the output transistor M1 is changed. By changing, the gate voltage Vgs (M1) can be adjusted to a necessary voltage.

［第２の実施形態］
図５は、本発明の第２の実施形態に係るレジスタ回路１１の内部構成を示すブロック図である。この図５には、シフトレジスタ１０のｎ段目のレジスタ回路１１を示している。図６は、図５に示すレジスタ回路１１の動作を説明するためのタイミングチャートである。以降、図６のタイミングチャートを参照しながら、二段目のレジスタ回路２＿１１を例に挙げてレジスタ回路１１の構成及び動作を説明する。 [Second Embodiment]
FIG. 5 is a block diagram showing an internal configuration of the register circuit 11 according to the second embodiment of the present invention. FIG. 5 shows the n-th register circuit 11 of the shift register 10. FIG. 6 is a timing chart for explaining the operation of the register circuit 11 shown in FIG. Hereinafter, the configuration and operation of the register circuit 11 will be described using the second-stage register circuit 2_11 as an example with reference to the timing chart of FIG.

第２の実施形態では、図５に示されるように、出力トランジスタＭ１のゲートに接続されるノードに、キャパシタＣ２とトランジスタＭ６を直列に接続することにより、出力トランジスタＭ１のゲートに負のバイアス電圧を印加する。   In the second embodiment, as shown in FIG. 5, by connecting a capacitor C2 and a transistor M6 in series to a node connected to the gate of the output transistor M1, a negative bias voltage is applied to the gate of the output transistor M1. Apply.

トランジスタＭ６において、キャパシタＣ２と接続されている端子とは逆側の端子は、ハイレベルの電圧Ｖｇｈに設定する。例えばクロックＣＫ１，ＣＫ２のハイレベルの電圧に設定する。
なお、出力トランジスタＭ１の出力パルスＧｏｕｔ２が出力されるまで（Ｔ２時点）の動作は、上記した第１の実施形態と同様であるので、ここではその説明を省略する。 In the transistor M6, the terminal opposite to the terminal connected to the capacitor C2 is set to the high level voltage Vgh. For example, the high level voltage of the clocks CK1 and CK2 is set.
Since the operation until the output pulse Gout2 of the output transistor M1 is output (time T2) is the same as that in the first embodiment, the description thereof is omitted here.

後段である三段目のレジスタ回路３＿１１の出力パルスＧｏｕｔ３がレジスタ回路２＿１１に入力されると（Ｔ３時点）、トランジスタＭ３がオンし、出力トランジスタＭ１のゲート電圧Ｖｇｓ（Ｍ１）は接地電位Ｖｓｓにクランプされる。この時、トランジスタＭ６もオンするので、キャパシタＣ２の両電極間には［電圧Ｖｇｈ−（Ｍ６の閾値電圧）］の電位差が発生する。   When the output pulse Gout3 of the third-stage register circuit 3_11 as the subsequent stage is input to the register circuit 2_11 (at time T3), the transistor M3 is turned on, and the gate voltage Vgs (M1) of the output transistor M1 is clamped to the ground potential Vss. Is done. At this time, since the transistor M6 is also turned on, a potential difference of [voltage Vgh− (threshold voltage of M6)] is generated between both electrodes of the capacitor C2.

次いで、レジスタ回路３＿１１の出力パルスＧｏｕｔ３の波形が立ち下がると、トランジスタＭ６がオフする。次いで、四段目のレジスタ回路４＿１１の出力パルスＧｏｕｔ４が入力されると（Ｔ４時点）、トランジスタＭ７がオンし、キャパシタＣ２に蓄えられている電荷により、出力トランジスタＭ１のゲート電圧Ｖｇｓ（Ｍ１）がマイナス電位にクランプされる。このマイナス電位は、トランジスタＭ２，Ｍ３がオフとなる閾値電圧Ｖｔｈ（Ｍ２，Ｍ３）により制限される。この状態は、次のパルス出力動作の開始時点（出力パルスＧｏｕｔ１の入力時点（Ｔ１時点））まで継続される。つまり、出力トランジスタＭ１のオフ期間において、出力トランジスタＭ１のゲートには、ソース、ドレインに対して負のバイアス電圧が印加され続ける。これにより、出力トランジスタＭ１の閾値電圧に関し、正のゲート電圧により発生した正のシフト量を、該負のゲート電圧により発生する負のシフト量で相殺することができる。   Next, when the waveform of the output pulse Gout3 of the register circuit 3_11 falls, the transistor M6 is turned off. Next, when the output pulse Gout4 of the fourth-stage register circuit 4_11 is input (at time T4), the transistor M7 is turned on, and the gate voltage Vgs (M1) of the output transistor M1 is caused by the electric charge stored in the capacitor C2. Clamped to a negative potential. This negative potential is limited by the threshold voltage Vth (M2, M3) at which the transistors M2, M3 are turned off. This state continues until the start time of the next pulse output operation (the input time point of the output pulse Gout1 (time point T1)). That is, during the off period of the output transistor M1, a negative bias voltage is continuously applied to the gate of the output transistor M1 with respect to the source and drain. Thereby, regarding the threshold voltage of the output transistor M1, the positive shift amount generated by the positive gate voltage can be canceled by the negative shift amount generated by the negative gate voltage.

このように第２の実施形態によれば、出力トランジスタＭ１のゲートにソース、ドレインに対して負のバイアス電圧を印加する期間を設けることができるので、出力トランジスタＭ１をオンするための正のゲート電圧により発生した正のシフト量を、負のゲート電圧により発生する負のシフト量で相殺することができる。これにより、第１の実施形態と同様に、出力トランジスタＭ１の閾値電圧のシフトを大幅に抑制することが可能となり、シフトレジスタ１０の動作寿命を改善することができる。この結果、液晶表示装置の動作寿命が改善される。   As described above, according to the second embodiment, the gate of the output transistor M1 can be provided with a period during which a negative bias voltage is applied to the source and drain, so that the positive gate for turning on the output transistor M1 can be provided. The positive shift amount generated by the voltage can be canceled by the negative shift amount generated by the negative gate voltage. As a result, similarly to the first embodiment, the shift of the threshold voltage of the output transistor M1 can be greatly suppressed, and the operating life of the shift register 10 can be improved. As a result, the operating life of the liquid crystal display device is improved.

以上、本発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。   The embodiment of the present invention has been described in detail with reference to the drawings. However, the specific configuration is not limited to this embodiment, and includes design changes and the like within a scope not departing from the gist of the present invention.

本発明の各実施形態に係るシフトレジスタ１０の構成を示すブロック図である。1 is a block diagram showing a configuration of a shift register 10 according to each embodiment of the present invention. 本発明の第１の実施形態に係るレジスタ回路１１の内部構成を示すブロック図である。1 is a block diagram illustrating an internal configuration of a register circuit 11 according to a first embodiment of the present invention. 図２に示すレジスタ回路１１の動作を説明するためのタイミングチャートである。3 is a timing chart for explaining the operation of the register circuit 11 shown in FIG. 本発明の第１の実施形態に係るレジスタ回路１１の他の内部構成を示すブロック図である。It is a block diagram which shows the other internal structure of the register circuit 11 which concerns on the 1st Embodiment of this invention. 本発明の第２の実施形態に係るレジスタ回路１１の内部構成を示すブロック図である。It is a block diagram which shows the internal structure of the register circuit 11 which concerns on the 2nd Embodiment of this invention. 図５に示すレジスタ回路１１の動作を説明するためのタイミングチャートである。6 is a timing chart for explaining the operation of the register circuit 11 shown in FIG. 5.

符号の説明Explanation of symbols

１０…シフトレジスタ、１１…レジスタ回路、Ｍ１…出力トランジスタ、Ｍ６，Ｍ７…トランジスタ、Ｃ２，Ｃ３…キャパシタ。

DESCRIPTION OF SYMBOLS 10 ... Shift register, 11 ... Register circuit, M1 ... Output transistor, M6, M7 ... Transistor, C2, C3 ... Capacitor.

Claims (5)

多段接続された複数のレジスタ回路を有するシフトレジスタを備え、
前記レジスタ回路は、
液晶表示装置を駆動する出力トランジスタと、
前記出力トランジスタのゲートに印加される電圧を制御する電圧制御回路とを有し、
前記電圧制御回路は、
前記出力トランジスタのオフ期間において、負のバイアス電圧を前記出力トランジスタのゲートに印加することを特徴とする液晶表示装置の駆動回路。 A shift register having a plurality of register circuits connected in multiple stages;
The register circuit includes:
An output transistor for driving a liquid crystal display device;
A voltage control circuit for controlling a voltage applied to the gate of the output transistor,
The voltage control circuit includes:
A drive circuit for a liquid crystal display device, wherein a negative bias voltage is applied to a gate of the output transistor during an off period of the output transistor. 前記レジスタ回路は、
前段のレジスタ回路の出力パルスにより前記出力トランジスタをオンさせるための正の電圧を発生し、後段のレジスタ回路の出力パルスにより前記正の電圧を、前記出力トランジスタをオフさせる電圧にする電圧発生回路をさらに有し、
前記電圧制御回路は、
前記電圧発生回路から供給される電圧を一定値だけ降下させて、前記出力トランジスタのゲートに印加する電圧降下手段を有することを特徴とする請求項１に記載の液晶表示装置の駆動回路。 The register circuit includes:
A voltage generation circuit that generates a positive voltage for turning on the output transistor by an output pulse of a register circuit in the previous stage, and changes the positive voltage to a voltage for turning off the output transistor by an output pulse of a register circuit in the subsequent stage. In addition,
The voltage control circuit includes:
2. The drive circuit for a liquid crystal display device according to claim 1, further comprising voltage drop means for dropping a voltage supplied from the voltage generation circuit by a certain value and applying the voltage to the gate of the output transistor. 前記電圧降下手段は、
電圧降下用トランジスタと、該電圧降下用トランジスタのソースおよびドレイン間に設けられたキャパシタとの組み合わせから成ることを特徴とする請求項２に記載の液晶表示装置の駆動回路。 The voltage drop means is
3. The driving circuit for a liquid crystal display device according to claim 2, comprising a combination of a voltage drop transistor and a capacitor provided between a source and a drain of the voltage drop transistor. 前記レジスタ回路は、
前段のレジスタ回路の出力パルスにより前記出力トランジスタをオンさせるための正の電圧を発生し、後段のレジスタ回路の出力パルスにより前記正の電圧を、前記出力トランジスタをオフさせる電圧にする電圧発生回路をさらに有し、
前記電圧制御回路は、
前記後段の出力パルスにより、前記負のバイアス電圧の発生を開始するバイアス電圧発生手段を有することを特徴とする請求項１に記載の液晶表示装置の駆動回路。 The register circuit includes:
A voltage generation circuit that generates a positive voltage for turning on the output transistor by an output pulse of a register circuit in the previous stage, and changes the positive voltage to a voltage for turning off the output transistor by an output pulse of a register circuit in the subsequent stage. In addition,
The voltage control circuit includes:
2. The driving circuit for a liquid crystal display device according to claim 1, further comprising bias voltage generating means for starting generation of the negative bias voltage in response to the output pulse of the subsequent stage. 前記出力トランジスタは、アモルファスシリコンを用いて形成されることを特徴とする請求項１から４のいずれかの項に記載の液晶表示装置の駆動回路。


5. The drive circuit for a liquid crystal display device according to claim 1, wherein the output transistor is formed using amorphous silicon.


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