JP2006079756A - Semiconductor storage device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To realize reduction of a memory cell area and improve a read-out operation margin in a cross point memory of multi-bank system using variable resistance elements for memory cells. <P>SOLUTION: Two or more memory cell arrays BK0 to 3 are arranged wherein two or more memory cells are arranged in the directions of row and column, respectively, and are provided with two or more data lines DL0 to 7 extending in the direction of row and two or more bit lines BL0 to 7 extending in the direction of column; wherein one end of the variable resistance element in each memory cell of a same row is connected to a common data line; and wherein the other end of the variable resistance element in each memory cell of a same column is connected to a common bit line, and two or more main data lines GDL0 to 7 are extended in the direction of row, and two or more main bit lines GBL0 to 7 are extended in the direction of column, respectively, and in each of the memory cell array BK0 to 3, each main data line is connected to two or more data lines via respective individual data line selection transistor, and each main bit line is connected to two or more bit lines via respective individual bit line selection transistor. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、メモリセルを行方向及び列方向に夫々複数配列し、同一行のメモリセルの夫々が、その一端側を共通のデータ線に接続し、同一列のメモリセルの夫々が、その他端側を共通のビット線に接続してなるクロスポイントタイプのメモリセルアレイを有する半導体記憶装置に関する。   In the present invention, a plurality of memory cells are arranged in the row direction and the column direction, respectively, each of the memory cells in the same row has one end connected to a common data line, and each of the memory cells in the same column has the other end. The present invention relates to a semiconductor memory device having a cross-point type memory cell array whose sides are connected to a common bit line.

近年、メモリセルが記憶素子以外の選択用素子を備えず、記憶素子が直接、メモリセル内でデータ線（行選択線）とビット線（列選択線）に接続してメモリセルアレイを形成するクロスポイントタイプの半導体記憶装置（以下、適宜、「クロスポイントメモリ」と称す。）の開発が進んでいる（例えば、下記特許文献１参照）。   In recent years, a memory cell has no selection element other than a memory element, and the memory element is directly connected to a data line (row selection line) and a bit line (column selection line) in the memory cell to form a memory cell array. Development of a point-type semiconductor memory device (hereinafter referred to as “cross-point memory” as appropriate) is in progress (for example, see Patent Document 1 below).

当該クロスポイントメモリは、メモリセルアレイのデータ線とビット線の各交点（クロスポイント部）に可変抵抗素子を各別に配置し、各可変抵抗素子の下部電極または上部電極の一方をデータ線に、他方をビット線に接続してメモリセルを形成している。例えば、下記の特許文献１に開示された「抵抗性クロスポイントメモリセルアレイのための等電圧検知方法」では、データ線とビット線に夫々所定電圧を供給し、ＭＲＡＭ（磁気ランダムアクセスメモリ）のメモリセルの抵抗状態を検出している。   In the cross-point memory, variable resistance elements are individually arranged at intersections (cross-point portions) of data lines and bit lines of the memory cell array, and one of the lower electrode or the upper electrode of each variable resistance element is used as a data line, and the other Are connected to bit lines to form memory cells. For example, in the “equal voltage detection method for a resistive cross-point memory cell array” disclosed in Patent Document 1 below, a predetermined voltage is supplied to each of a data line and a bit line, and an MRAM (magnetic random access memory) memory is provided. The resistance state of the cell is detected.

この特許文献１によれば、選択されたメモリセルを読み出しする時、選択されたデータ線に第１の電圧を印加し、選択及び非選択のビット線と非選択のデータ線とに第１の電圧より低い第２の電圧を印加して、選択されたメモリセルの抵抗状態つまり記憶状態を検知している。また、データ線とビット線の関係を交替して、選択されたメモリセルを読み出す時、選択されたビット線に第３の電圧Ｖ２を印加し、選択及び非選択のデータ線と非選択のビット線とに第３の電圧Ｖ２より高い第４の電圧Ｖ１を印加して、選択されたメモリセルの抵抗状態を検知するようにしても構わない。このような電圧印加方法を採用することで、非選択のメモリセルを流れるリーク電流（回り込み電流）を抑制し、選択データ線、選択メモリセル、選択ビット線を流れる読み出し電流に対して、非選択メモリセルからの回り込み電流が重畳して、読み出しマージンが低下するのを抑制している。   According to Patent Document 1, when a selected memory cell is read, a first voltage is applied to a selected data line, and a first voltage is applied to a selected and non-selected bit line and a non-selected data line. A second voltage lower than the voltage is applied to detect the resistance state, that is, the storage state of the selected memory cell. Further, when the selected memory cell is read by changing the relationship between the data line and the bit line, the third voltage V2 is applied to the selected bit line, and the selected and unselected data lines and the unselected bits are applied. A fourth voltage V1 higher than the third voltage V2 may be applied to the line to detect the resistance state of the selected memory cell. By adopting such a voltage application method, the leakage current (wraparound current) flowing through the non-selected memory cells is suppressed, and the read current flowing through the selected data line, selected memory cell, and selected bit line is not selected. The wraparound current from the memory cell is superimposed and the reading margin is suppressed from being lowered.

図５に、従来のクロスポイントメモリのメモリセルアレイの回路構成、及び、データ線とビット線への供給電圧の設定レベルと電流経路を示す。図５のクロスポイントメモリでは、後者の電圧印加方法を採用している。   FIG. 5 shows a circuit configuration of a memory cell array of a conventional cross-point memory, a setting level of a supply voltage to a data line and a bit line, and a current path. The cross-point memory shown in FIG. 5 employs the latter voltage application method.

しかしながら、データ線とビット線には、実質的に、データ線とビット線を各別に駆動するドライバ回路の駆動抵抗も含めた抵抗値が存在し、また、各メモリセルの抵抗値も記憶状態も任意に変化するため、非選択メモリセルの両端に僅かな電位差が生じ、非選択メモリセルを介した回り込み電流が発生する。図５は、メモリセルＭｄの読み出し電流Ｉｄを測定する場合に発生するリーク電流Ｉｌｅａｋ０、Ｉｌｅａｋ１、・・・、Ｉｌｅａｋｋの電流経路を示す。図中Ｍは、選択データ線での電流ＩＭを測定する電流計を仮想的に示している。この場合には、メモリセルＭｄの読み出し電流Ｉｄは、以下の数１に示すようになる。尚、本明細書において演算記号Σｉ＝０〜ｋはｉ＝０〜ｋの範囲での算術和を表している。 However, the data line and the bit line substantially have a resistance value including a driving resistance of a driver circuit that drives the data line and the bit line separately, and each memory cell has a resistance value and a storage state. Since it changes arbitrarily, a slight potential difference occurs between both ends of the unselected memory cell, and a sneak current is generated through the unselected memory cell. FIG. 5 shows current paths of leak currents I leak 0, I leak 1,..., I leak k that occur when the read current Id of the memory cell Md is measured. In the figure, “M” virtually indicates an ammeter that measures the current IM on the selected data line. In this case, the read current Id of the memory cell Md is as shown in the following formula 1. In this specification, the operation symbols Σ i = 0 to k represent an arithmetic sum in the range of i = 0 to k.

（数１）
Ｉｄ＝ＩＭ−Σｉ＝０〜ｋＩｌｅａｋｉ (Equation 1)
Id = IM−Σ i = 0 to k I leak i

また、図６は、メモリセルＭｄ１の読み出し電流Ｉｄ１を測定する場合に発生するリーク電流Σｉ＝０〜ｋＩｌｅａｋ１ｉの電流経路と方向、並びに、メモリセルＭｄ２の読み出し電流Ｉｄ２を測定する場合に発生するリーク電流Σｉ＝０〜ｋＩｌｅａｋ２ｉの方向を示す。尚、図６に示す読み出し状態では、ビット線とデータ線への印加電圧は、図５に示した場合と同じ設定となっている。この場合に、メモリセルＭｄ１の抵抗値がアクセスビット線に接続したメモリセル内にて低い場合には、データ線を駆動するドライバのオン抵抗値とメモリセルＭｄ１の抵抗値との抵抗分割比に応じた分圧によりデータ線Ｄ１の電圧が低くなる。 FIG. 6 shows a case where the current path and direction of the leakage current Σ i = 0 to k I leak 1i generated when the read current Id1 of the memory cell Md1 is measured, and the read current Id2 of the memory cell Md2 are measured. The direction of the leakage current Σ i = 0 to k I leak 2i generated in FIG. In the read state shown in FIG. 6, the voltage applied to the bit line and the data line is set to be the same as that shown in FIG. In this case, if the resistance value of the memory cell Md1 is low in the memory cell connected to the access bit line, the resistance division ratio between the on-resistance value of the driver that drives the data line and the resistance value of the memory cell Md1 is set. The voltage of the data line D1 is lowered by the corresponding voltage division.

従って、メモリセルＭｄ１とデータ線Ｄ１との接点ｄ１Ａの電圧が他のデータ線電圧と比較して低いために、各ビット線からメモリセルＭｄ１に向かって流れるリーク電流が発生する。つまり、各ビット線からデータ線Ｄ１を通りメモリセルＭｄ１に向かってリーク電流（非選択メモリセルを経由する回り込み電流）Σｉ＝０〜ｋＩｌｅａｋ１ｉが発生する。この場合には、メモリセルＭｄ１の読み出し電流Ｉｄ１とデータ線Ｄ１における測定電流ＩＭ１の関係は、以下の数２に示すようになる。図６中のＭ１は、電流ＩＭ１を測定する電流計を仮想的に示している。 Accordingly, since the voltage at the contact point d1A between the memory cell Md1 and the data line D1 is lower than the other data line voltages, a leakage current flowing from each bit line toward the memory cell Md1 is generated. That is, a leakage current (a sneak current passing through the non-selected memory cell) Σ i = 0 to k I leak 1i is generated from each bit line through the data line D1 toward the memory cell Md1. In this case, the relationship between the read current Id1 of the memory cell Md1 and the measurement current IM1 in the data line D1 is as shown in the following formula 2. M1 in FIG. 6 virtually indicates an ammeter that measures the current IM1.

（数２）
ＩＭ１＝Ｉｄ１−Σｉ＝０〜ｋＩｌｅａｋ１ｉ (Equation 2)
IM1 = Id1-Σ i = 0 to k I leak 1i

また、メモリセルＭｄ２の抵抗値が、アクセスビット線に接続したメモリセル内にて高い場合には、データ線を駆動するドライバのオン抵抗値とメモリセルＭｄ２の抵抗値との抵抗分割比に応じた分圧によりデータ線Ｄ２の電圧は高くなる。   When the resistance value of the memory cell Md2 is high in the memory cell connected to the access bit line, the resistance division ratio between the on-resistance value of the driver that drives the data line and the resistance value of the memory cell Md2 is determined. Due to the divided voltage, the voltage of the data line D2 becomes high.

従って、メモリセルＭｄ２とデータ線Ｄ２との接点ｄ２Ａの電圧が他のデータ線電圧と比較して高いために、リーク電流（非選択メモリセルを経由する回り込み電流）Σｉ＝０〜ｋＩｌｅａｋ２ｉは、データ線Ｄ２から各ビット線の方向に流れる。つまり、データ線Ｄ２から各ビット線を通り各データ線に接続されたメモリセルＭｄｘに向かってリーク電流Σｉ＝０〜ｋＩｌｅａｋ２ｉが発生することになる。この場合には、メモリセルＭｄ２の読み出し電流Ｉｄ２とデータ線Ｄ２における測定電流ＩＭ２の関係は、以下の数３に示すようになる。図６中のＭ２は、電流ＩＭ２を測定する電流計を仮想的に示している。 Accordingly, since the voltage at the contact point d2A between the memory cell Md2 and the data line D2 is higher than the other data line voltages, the leakage current (the sneak current through the non-selected memory cells) Σ i = 0 to k I leak 2i flows from the data line D2 in the direction of each bit line. That is, a leakage current Σ i = 0 to k I leak 2i is generated from the data line D2 to the memory cell Mdx connected to each data line through each bit line. In this case, the relationship between the read current Id2 of the memory cell Md2 and the measurement current IM2 in the data line D2 is as shown in the following equation (3). M2 in FIG. 6 virtually indicates an ammeter that measures the current IM2.

（数３）
ＩＭ２＝Ｉｄ２＋Σｉ＝０〜ｋＩｌｅａｋ２ｉ (Equation 3)
IM2 = Id2 + Σ i = 0 to k I leak 2i

以上、詳細に説明したように、クロスポイントメモリでは、選択及び非選択のデータ線とビット線に、回り込み電流を抑制するような電圧印加方法を採用したとしても、回り込み電流の発生は回避できず、更に、メモリセルアレイのアレイサイズが大きくなると、回り込み電流が無視できず、測定電流の大小からは、読み出し電流の大小が判定困難となって、選択メモリセルの抵抗値を正確に判別できずに読み出し不良に陥る危険が生じる。   As described above in detail, in the cross-point memory, even if a voltage application method that suppresses the sneak current is adopted for the selected and non-selected data lines and bit lines, the generation of the sneak current cannot be avoided. Furthermore, when the array size of the memory cell array increases, the sneak current cannot be ignored, and the magnitude of the read current becomes difficult to determine from the magnitude of the measured current, and the resistance value of the selected memory cell cannot be accurately determined. There is a risk of reading failure.

そこで、１本のデータ線、１本のビット線に接続するメモリセルの数を制限してメモリセルアレイを構成し、当該メモリセルを１つのメモリバンクとし、そのメモリバンクを複数個、行方向及び列方向にマトリクス状に配置して、所望のメモリ容量（メモリセル数）を確保する試み（マルチバンク方式）がある。   Therefore, a memory cell array is configured by limiting the number of memory cells connected to one data line and one bit line, the memory cell is defined as one memory bank, a plurality of memory banks, There is an attempt to secure a desired memory capacity (number of memory cells) by arranging in a matrix in the column direction (multi-bank method).

図７に、クロスポイントメモリに当該マルチバンク方式を採用した場合のブロック構成を示す。マルチバンク方式では、行方向に沿って配列した各バンクＢＫｋのデータ線と同数の主データ線ＧＤＬｉが、当該各バンクを横断して行方向に延伸し、バンク選択トランジスタＢＤｋを介して、各データ線ＤＬｉに接続している。また、列方向に沿って配列した各バンクのビット線と同数の主ビット線ＧＢＬｊが、当該各バンクを縦断して列方向に延伸し、バンク選択トランジスタＢＢｋを介して、各ビット線ＢＬｊに接続している。ここで、ｉはデータ線番号を示し、ｊはビット線番号を示し、ｋはバンク番号を示す。   FIG. 7 shows a block configuration when the multi-bank method is adopted for the cross-point memory. In the multi-bank method, the same number of main data lines GDLi as the data lines of each bank BKk arranged in the row direction extend in the row direction across the banks, and each data is passed through the bank selection transistor BDk. Connected to line DLi. Further, the same number of main bit lines GBLj as the bit lines of each bank arranged along the column direction extend in the column direction through the banks and are connected to the bit lines BLj via the bank selection transistors BBk. is doing. Here, i indicates a data line number, j indicates a bit line number, and k indicates a bank number.

図７に示すように構成することにより、主データ線ＧＤＬｉに接続するデータ線ドライバ１０から供給される所定のデータ線電圧が、主データ線ＧＤＬｉを介して、選択されたバンクのデータ線ＤＬｉに夫々供給され、また、主ビット線ＧＢＬｊに接続するビット線ドライバ２０から供給される所定のビット線電圧が、主ビット線ＧＢＬｊを介して、選択されたバンクのビット線ＢＬｊに夫々供給される。従って、図５及び図６で説明したように単体のメモリセルアレイの選択及び非選択のデータ線とビット線に各電圧を印加するのと同じ要領で、主データ線ＧＤＬｉと主ビット線ＧＢＬｊに対しても、夫々の電圧を印加すればよい。従って、図７に示すマルチバンク方式の場合、バンク単位では、主データ線ＧＤＬｉとデータ線ＤＬｉ、及び、主ビット線ＧＢＬｊとビット線ＢＬｊは、夫々同数で構成されることになる。   By configuring as shown in FIG. 7, a predetermined data line voltage supplied from the data line driver 10 connected to the main data line GDLi is applied to the data line DLi of the selected bank via the main data line GDLi. A predetermined bit line voltage supplied from the bit line driver 20 connected to the main bit line GBLj is supplied to the bit line BLj of the selected bank through the main bit line GBLj. Therefore, as described with reference to FIGS. 5 and 6, the main data line GDLi and the main bit line GBLj are applied to the main data line GDLi and the main bit line GBLj in the same manner as the respective voltages are applied to the selected and non-selected data lines and bit lines of the single memory cell array. However, each voltage may be applied. Therefore, in the case of the multi-bank system shown in FIG. 7, the main data line GDLi and the data line DLi, and the main bit line GBLj and the bit line BLj are configured in the same number for each bank.

また、マルチバンク方式のクロスポイントメモリでは、選択されたバンクのみ、各データ線ＤＬｉと各ビット線ＢＬｊに所定の電圧が印加され、電流が流れ、他の非選択のバンクには、当該電圧印加が行われず電流消費もないため、低消費電力にも寄与する。   In the multi-bank type cross-point memory, a predetermined voltage is applied to each data line DLi and each bit line BLj only in the selected bank, current flows, and the voltage is applied to other unselected banks. Is not performed and no current is consumed, which contributes to low power consumption.

マルチバンク方式のメモリセルアレイ構成は、メモリセルに可変抵抗素子を用いたクロスポイントメモリに以外に、大容量マスクＲＯＭにも使用されている。   The multi-bank type memory cell array configuration is used for a large-capacity mask ROM in addition to a cross-point memory using variable resistance elements for memory cells.

図８は、一般的な仮想接地型のメモリセルアレイ構成のマスクＲＯＭにおいて、上記バンク（メモリセルアレイ）を複数配置した場合に、１つのバンク中のメモリセルを読み出す場合の電流経路、及び、同じバンク内にプリチャージ電圧を供給した場合の電流経路の一例を示す。仮想接地型のメモリセルのメモリセルトランジスタのドレインがビット線に、ソースが仮想接地線に接続し、ビット線及び仮想接地線が交互に夫々列方向に延伸している。ビット線を挟んで行方向に隣接するメモリセルはビット線を、仮想接地線を挟んで行方向に隣接するメモリセルは仮想接地線を、夫々共有している。メモリセルトランジスタのゲートは、行方向に延伸するワード線に接続している。図８に示すマルチバンク方式では、各バンクのワード線は、対応するワード線同士が、相互に接続して共通のワード線ドライバで駆動される構成となっており、バンクの選択は、ビット線と仮想接地線で行われる。つまり、主ビット線と主仮想接地線が、列方向に配列する各バンクを縦断するように設けられ、各バンクでは、２本のビット線に対し１本の主ビット線が、２本の仮想接地線に対し１本の主仮想接地線が設けられ、１本の主ビット線は、異なるバンク選択線が夫々ゲート入力となっている２つのバンク選択トランジスタを介して、２本のビット線に各別に接続し、同様に、１本の主仮想接地線は、異なるバンク選択線が夫々ゲート入力となっている２つのバンク選択トランジスタを介して、２本の仮想接地線に各別に接続している。   FIG. 8 shows a current path for reading a memory cell in one bank and the same bank when a plurality of the banks (memory cell arrays) are arranged in a mask ROM having a general virtual ground memory cell array configuration. An example of a current path when a precharge voltage is supplied is shown. The drain of the memory cell transistor of the virtual ground type memory cell is connected to the bit line, the source is connected to the virtual ground line, and the bit line and the virtual ground line alternately extend in the column direction. Memory cells adjacent in the row direction across the bit line share the bit line, and memory cells adjacent in the row direction across the virtual ground line share the virtual ground line. The gate of the memory cell transistor is connected to a word line extending in the row direction. In the multi-bank system shown in FIG. 8, the word lines of each bank are configured such that the corresponding word lines are connected to each other and driven by a common word line driver. And done with a virtual ground wire. In other words, the main bit line and the main virtual ground line are provided so as to run vertically through the banks arranged in the column direction. In each bank, one main bit line corresponds to two virtual lines. One main virtual ground line is provided for the ground line, and one main bit line is connected to two bit lines via two bank selection transistors each having a different bank selection line as a gate input. Similarly, one main virtual ground line is connected to two virtual ground lines through two bank selection transistors each having a different bank selection line as a gate input. Yes.

また、図８に例示する構成では、例えば、各バンクＢＫ０〜３内では、行方向に３２個のメモリセル、及び、列方向に３２個のメモリセルが夫々マトリクス状に配列されており、更に、バンクＢＫ０〜３も２×２のマトリクス状に配列されている。例えば、読み出し対象のメモリセルがバンクＢＫ０内に存在する場合は、バンクＢＫ１〜３に接続されたバンク選択トランジスタの全てをオフすることによって、バンクＢＫ０以外のバンクＢＫ１〜３には電流供給を行わず、消費電流の削減が実現可能な点は、クロスポイントメモリと同じである。   In the configuration illustrated in FIG. 8, for example, in each of the banks BK <b> 0 to 3, 32 memory cells in the row direction and 32 memory cells in the column direction are arranged in a matrix. The banks BK0 to BK3 are also arranged in a 2 × 2 matrix. For example, when a memory cell to be read exists in the bank BK0, current is supplied to the banks BK1 to BK0 other than the bank BK0 by turning off all of the bank selection transistors connected to the banks BK1 to BK0. First, the point where reduction of current consumption can be realized is the same as that of the cross-point memory.

また、図８に示すように、バンクＢＫ０内の読み出し対象の図中丸印で囲まれた選択メモリセルのメモリセル電流を読み出すために、一方のバンク選択線を活性化して、一方のバンク選択トランジスタをオンにし、他方のバンク選択トランジスタをオフにすることによって、実線矢印で示す経路でメモリセル電流が流れる。ビット線選択用と仮想接地線選択用の夫々２本のバンク選択線の信号レベルは、選択メモリセルを読み出す際に決定されるために、図８に示すように、選択メモリセルから図中右側へ３本離れたビット線にはプリチャージ電圧が供給される。このプリチャージ電圧が供給される電流経路を破線矢印にて示す。   In addition, as shown in FIG. 8, in order to read the memory cell current of the selected memory cell surrounded by a circle in the drawing to be read in the bank BK0, one bank selection line is activated and one bank selection transistor is activated. Is turned on and the other bank select transistor is turned off, whereby a memory cell current flows through a path indicated by a solid line arrow. Since the signal levels of the two bank selection lines for bit line selection and virtual ground line selection are determined when the selected memory cell is read out, as shown in FIG. A precharge voltage is supplied to the bit lines separated by three. A current path through which the precharge voltage is supplied is indicated by a dashed arrow.

次に、図９は、図８に示すバンクＢＫ０内の選択メモリセルＭを読み出す際の、電流供給の様子を詳しく示している。   Next, FIG. 9 shows in detail how the current is supplied when the selected memory cell M in the bank BK0 shown in FIG. 8 is read.

図９中の選択メモリセルＭを読み出すには、先ず、主仮想接地線（ＧＢＬ０）を接地電位にし、それ以外の主ビット線と主仮想接地線（ＧＢＬ１〜５）に読み出し電圧（プリチャージ電圧）を供給する。次に、バンク選択線ＢＳ１を高レベルにすることによって、バンク選択トランジスタＡ１をオンさせ、選択ビット線に読み出し電圧を供給する。   In order to read the selected memory cell M in FIG. 9, first, the main virtual ground line (GBL0) is set to the ground potential, and the other main bit lines and the main virtual ground lines (GBL1 to 5) are read voltages (precharge voltages). ). Next, by setting the bank selection line BS1 to a high level, the bank selection transistor A1 is turned on and a read voltage is supplied to the selected bit line.

選択ワード線ＷＬ１をオンさせることによって、選択メモリセルＭを通過する読み出し電流が形成される。この読み出し電流は、選択ビット線を通り、バンク選択トランジスタＡ３を通り、主仮想接地線ＧＢＬ０に流れる。この主仮想接地線ＧＢＬ０または主ビット線ＧＢＬ１を流れる電流値を測定することによって、選択メモリセルＭの記憶データの１／０が判別できる。   By turning on the selected word line WL1, a read current passing through the selected memory cell M is formed. The read current flows through the selected bit line, the bank selection transistor A3, and flows to the main virtual ground line GBL0. By measuring the current value flowing through the main virtual ground line GBL0 or the main bit line GBL1, 1/0 of the data stored in the selected memory cell M can be determined.

図９に示す読み出し状態では、バンク選択線ＢＳ０、ＢＳ２は低レベルであり、バンク選択線ＢＳ１、ＢＳ３が高レベルに設定されている。このため、主ビット線ＧＢＬ１，ＧＢＬ５から供給されるプリチャージ電圧は、バンク選択トランジスタＢ１，Ｃ１を介して対応するビット線に夫々供給される。同様に、グローバルビット線ＧＢＬ２，ＧＢＬ４から供給されるプリチャージ電圧は、バンク選択トランジスタＢ３，Ｃ３を介して対応する仮想接地線に夫々供給される。このように、選択メモリセルＭに接続する選択ビット線と選択仮想接地線の両側に存在する非選択のビット線及び仮想接地線の一部に、プリチャージ電圧を供給することで、選択メモリセルＭに隣接する非選択のメモリセルを介した回り込み電流の影響を軽減して、読み出し動作時の動作マージンの向上が期待される。   In the read state shown in FIG. 9, the bank selection lines BS0 and BS2 are at a low level, and the bank selection lines BS1 and BS3 are set at a high level. Therefore, the precharge voltages supplied from the main bit lines GBL1 and GBL5 are supplied to the corresponding bit lines via the bank selection transistors B1 and C1, respectively. Similarly, precharge voltages supplied from global bit lines GBL2 and GBL4 are supplied to corresponding virtual ground lines via bank selection transistors B3 and C3, respectively. As described above, the precharge voltage is supplied to a part of the selected bit line connected to the selected memory cell M and the non-selected bit line and the virtual ground line existing on both sides of the selected virtual ground line, thereby selecting the selected memory cell. The influence of the sneak current through the non-selected memory cell adjacent to M is reduced, and the operation margin during the read operation is expected to be improved.

但し、上述のメモリセルアレイ構成の場合、バンク選択線ＢＳ０，ＢＳ２が低レベルとなっているために、バンク選択トランジスタＡ０，Ｂ０，Ｃ０，Ａ２，Ｂ２，Ｃ２がオフし、ビット線と仮想接地線の半数はオープン状態となっている。
特開２００２−８３６９号公報 However, in the above-described memory cell array configuration, since the bank selection lines BS0 and BS2 are at a low level, the bank selection transistors A0, B0, C0, A2, B2 and C2 are turned off, and the bit line and the virtual ground line Half of them are open.
JP 2002-8369 A

従来のマルチバンク方式を採用したクロスポイントメモリは、図７に示すように、主データ線及び主ビット線と、各バンク内のデータ線及びビット線の各本数が、１対１にて配置する構成となっており、各バンク内のデータ線及びビット線の配線よりも上部の配線層である主データ線及び主ビット線の配線ピッチがプロセス加工上（配線を加工する際にテーパー状に加工されるため）、大きくなるために、メモリセル面積が上部の配線ピッチに律速されて、データ線及びビット線の配線ピッチで決定されるメモリセル面積よりも大きくなる。このことは、メモリセル面積を小さくできるクロスポイント型のメモリセル構成を採用するメリットを損なう結果となる。   As shown in FIG. 7, a conventional cross-point memory employing a multi-bank system is arranged such that the main data lines and main bit lines and the number of data lines and bit lines in each bank are 1: 1. The wiring pitch of the main data line and main bit line, which is the wiring layer above the data line and bit line wiring in each bank, is in process processing (processing into a taper shape when processing the wiring) Therefore, the memory cell area is limited by the upper wiring pitch and becomes larger than the memory cell area determined by the data line and bit line wiring pitches. This results in a loss of the merit of adopting a cross-point type memory cell configuration that can reduce the memory cell area.

また、図８に例示したマルチバンク方式を採用したマスクＲＯＭの読み出し方式では、選択メモリセルを読み出すために選択ビット線側から、電流を供給しているが、ビット線の半数は、オープン状態となっている。また、ワード線は、メモリセルのゲート電圧を制御するだけの簡単な構造であり、ビット線や仮想接地線のように、選択メモリセルを読み出すためにメモリセル電流を供給する必要はない。   Further, in the read method of the mask ROM adopting the multi-bank method illustrated in FIG. 8, a current is supplied from the selected bit line side to read the selected memory cell, but half of the bit lines are in an open state. It has become. Further, the word line has a simple structure that only controls the gate voltage of the memory cell, and unlike the bit line or the virtual ground line, it is not necessary to supply the memory cell current to read the selected memory cell.

これに対して、メモリセルに可変抵抗素子を用いたマルチバンク方式のクロスポイントメモリでは、データ線またはビット線の一方側から、メモリセル読み出し電流を供給し、メモリセルを通りデータ線またはビット線の他方側に流す必要があるために、より複雑な制御回路が必要となる。   In contrast, in a multi-bank type cross-point memory using a variable resistance element for a memory cell, a memory cell read current is supplied from one side of the data line or bit line, and the data line or bit line passes through the memory cell. Therefore, a more complicated control circuit is required.

また、図８に例示したマルチバンク方式のマスクＲＯＭにおける主ビット線と主仮想接地線の構成手法を、図７に示すマルチバンク方式のクロスポイントメモリに適用した場合、データ線及びビット線の半数は、データ線ドライバ及びビット線ドライバから切り離されたオープン状態となってしまうために、回り込み電流が多く発生し、読み出しマージンの低下が生じる。更に、読み出し動作時のアクセスタイムの遅延が生じる。   Further, when the configuration method of the main bit line and the main virtual ground line in the multi-bank type mask ROM illustrated in FIG. 8 is applied to the multi-bank type cross-point memory shown in FIG. 7, half of the data lines and the bit lines are used. Is in an open state separated from the data line driver and the bit line driver, a large amount of sneak current is generated, and a read margin is reduced. In addition, a delay in access time during the read operation occurs.

本発明は、上記問題に鑑みてなされたものであり、メモリセルに可変抵抗素子を用いたマルチバンク方式のクロスポイントメモリにおいて、メモリセル面積の縮小化を実現し、読み出し動作マージンの向上を図ることを目的とする。   The present invention has been made in view of the above problems, and in a multi-bank cross-point memory using variable resistance elements for memory cells, the memory cell area can be reduced and the read operation margin can be improved. For the purpose.

上記目的を達成するための本発明の半導体記憶装置は、電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のデータ線と列方向に延伸する複数のビット線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を共通の前記データ線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を共通の前記ビット線に接続してなるメモリセルアレイを、少なくとも行方向に複数配列してなる半導体記憶装置であって、行方向に配列した前記各メモリセルアレイの前記データ線に所定のデータ線電圧を供給するための複数の主データ線が行方向に延伸し、前記各メモリセルアレイにおいて、前記各主データ線が複数のデータ線と夫々個別のデータ線選択トランジスタを介して接続していることを特徴とする。   In order to achieve the above object, a semiconductor memory device according to the present invention includes a plurality of memory cells made of variable resistance elements that store information according to a change in electrical resistance, respectively, in a row direction and a column direction, and a plurality of memory cells extending in the row direction. A plurality of bit lines extending in the column direction with the data lines, each of the memory cells in the same row connecting one end side of the variable resistance element to the common data line, and each of the memory cells in the same column Is a semiconductor memory device in which a plurality of memory cell arrays in which the other end sides of the variable resistance elements are connected to the common bit line are arranged in at least the row direction, and each of the memory cell arrays arranged in the row direction. A plurality of main data lines for supplying a predetermined data line voltage to the data lines extend in a row direction, and each main data line is a plurality of data lines in each memory cell array. And wherein the connecting through another data line selection transistor.

本特徴によれば、各メモリセルアレイの主データ線の配線間隔が緩和され、列方向へのメモリセルの繰り返しピッチが、主データ線の配線間隔で制限されることから回避でき、メモリセル面積の縮小化に寄与する。更に、主データ線の配線間隔が緩和され、また、主データ線数も減少するため、各メモリセルアレイの周辺の各主データ線に接続する行デコーダやデータ線駆動回路等の占有面積が小さくでき、メモリセルアレイ及びその周辺回路面積を小さくできる。   According to this feature, the wiring interval of the main data lines in each memory cell array is relaxed, and the repetition pitch of the memory cells in the column direction can be avoided by being limited by the wiring interval of the main data lines. Contributes to downsizing. Furthermore, since the main data line spacing is reduced and the number of main data lines is reduced, the area occupied by row decoders and data line driving circuits connected to the main data lines around each memory cell array can be reduced. The area of the memory cell array and its peripheral circuit can be reduced.

更に、本発明の半導体記憶装置は、前記主データ線が複数に区分され、同一区分内の前記主データ線に接続する前記データ線選択トランジスタに対するオンオフ制御は、他の区分内の前記主データ線に接続する前記データ線選択トランジスタに対するオンオフ制御とは、独立しており、同一区分内の前記主データ線が複数の場合、同一区分内の１つの前記主データ線に接続する前記データ線選択トランジスタに対するオンオフ制御と、他の前記主データ線に接続する前記データ線選択トランジスタに対するオンオフ制御が同じであることを特徴とする。   Furthermore, in the semiconductor memory device according to the present invention, the main data line is divided into a plurality of sections, and the on / off control for the data line selection transistor connected to the main data line in the same section is performed in the main data line in another section. ON / OFF control for the data line selection transistor connected to the data line selection transistor is independent, and when there are a plurality of the main data lines in the same section, the data line selection transistor connected to one main data line in the same section The on / off control for the data line and the on / off control for the data line selection transistor connected to the other main data line are the same.

更に好ましくは、本発明の半導体記憶装置は、読み出し対象の前記メモリセルに接続する選択された前記データ線に前記データ線選択トランジスタの１つを介して接続する選択された前記主データ線と異なる区分内の前記主データ線は、読み出し動作時において、夫々に接続する複数の前記データ線選択トランジスタの全てがオン状態に制御されることを特徴とする。   More preferably, the semiconductor memory device of the present invention is different from the selected main data line connected to the selected data line connected to the memory cell to be read through one of the data line selection transistors. In the main data line in the section, all of the plurality of data line selection transistors connected to each other are controlled to be in an ON state during a read operation.

更に好ましくは、本発明の半導体記憶装置は、読み出し対象の前記メモリセルに接続する選択された前記データ線に前記データ線選択トランジスタの１つを介して接続する選択された前記主データ線と同一区分内の前記主データ線は、読み出し動作時において、夫々に接続する複数の前記データ線選択トランジスタの内の１つがオン状態で、その他がオフ状態に制御されることを特徴とする。   More preferably, the semiconductor memory device of the present invention is the same as the selected main data line connected to the selected data line connected to the memory cell to be read through one of the data line selection transistors. The main data lines in the section are controlled so that one of a plurality of the data line selection transistors connected to each of the main data lines in the section is in an on state and the other is in an off state.

上記の各特徴によれば、区分毎にデータ線選択トランジスタに対するオンオフ制御が独立しているので、非選択データ線にのみデータ線選択トランジスタを介して接続する主データ線の区分に対して、全てのデータ線選択トランジスタをオン状態に制御することで、主データ線から分離してオープン状態となる非選択データ線の数を少なくすることができ、主データ線からの電圧制御による回り込み電流の抑制効果が拡大し、メモリセル面積の縮小化と読み出し動作マージンの向上が同時に図れる。   According to each of the above features, since the on / off control for the data line selection transistor is independent for each section, all the sections of the main data line connected to the non-selected data lines via the data line selection transistor are all By controlling the data line selection transistors in the ON state, it is possible to reduce the number of unselected data lines that are separated from the main data line and open, and to suppress the sneak current by controlling the voltage from the main data line As a result, the memory cell area can be reduced and the read operation margin can be improved at the same time.

更に、本発明の半導体記憶装置は、読み出し動作時にオフ状態に制御される前記データ線選択トランジスタに接続する非選択の前記データ線は、読み出し対象でない前記メモリセルに接続する非選択ビット線の一部または全部から、当該データ線と当該非選択ビット線の一部または全部に接続する前記メモリセルを介して、電圧供給されることを特徴とする。   Furthermore, in the semiconductor memory device of the present invention, the unselected data line connected to the data line selection transistor that is controlled to be turned off during a read operation is one of the unselected bit lines connected to the memory cells that are not to be read. A voltage is supplied from some or all through the memory cells connected to some or all of the data line and the non-selected bit line.

本特徴によれば、主データ線から分離してオープン状態となる非選択データ線を適切な電圧供給状態とすることができ、読み出し動作マージンの向上が図れる。   According to this feature, an unselected data line that is separated from the main data line and is in an open state can be brought into an appropriate voltage supply state, and a read operation margin can be improved.

更に、本発明の半導体記憶装置は、上記何れかの特徴に加えて、前記メモリセルアレイを、行方向と列方向に夫々複数配列してなる半導体記憶装置であって、列方向に配列した前記各メモリセルアレイの前記ビット線に所定のビット線電圧を供給するための複数の主ビット線が列方向に延伸し、前記各メモリセルアレイにおいて、前記各主ビット線が複数のビット線と夫々個別のビット線選択トランジスタを介して接続していることを特徴とする。   Furthermore, in addition to any of the above features, the semiconductor memory device of the present invention is a semiconductor memory device in which a plurality of the memory cell arrays are arranged in the row direction and the column direction, respectively. A plurality of main bit lines for supplying a predetermined bit line voltage to the bit lines of the memory cell array extend in the column direction, and in each memory cell array, each main bit line has a plurality of bit lines and an individual bit. The connection is made via a line selection transistor.

本特徴によれば、各メモリセルアレイの主ビット線の配線間隔が緩和され、行方向へのメモリセルの繰り返しピッチが、主ビット線の配線間隔で制限されることから回避でき、メモリセル面積の更なる縮小化に寄与する。更に、主ビット線の配線間隔が緩和され、また、主ビット線数も減少するため、各メモリセルアレイ周辺の各主ビット線に接続する列デコーダやビット線駆動回路等の占有面積が小さくでき、メモリセルアレイ及びその周辺回路面積を更に小さくできる。   According to this feature, the wiring interval of the main bit lines in each memory cell array is relaxed, and the repetition pitch of the memory cells in the row direction can be avoided by being limited by the wiring interval of the main bit lines. Contributes to further reduction. Furthermore, since the wiring interval of the main bit lines is relaxed and the number of main bit lines is reduced, the area occupied by the column decoder and bit line driving circuit connected to each main bit line around each memory cell array can be reduced. The memory cell array and its peripheral circuit area can be further reduced.

更に、本発明の半導体記憶装置は、前記主ビット線が複数に区分され、同一区分内の前記主ビット線に接続する前記ビット線選択トランジスタに対するオンオフ制御は、他の区分内の前記主ビット線に接続する前記ビット線選択トランジスタに対するオンオフ制御とは、独立しており、同一区分内の前記主ビット線が複数の場合、同一区分内の１つの前記主ビット線に接続する前記ビット線選択トランジスタに対するオンオフ制御と、他の前記主ビット線に接続する前記ビット線選択トランジスタに対するオンオフ制御が同じであることを特徴とする。   Further, in the semiconductor memory device of the present invention, the main bit line is divided into a plurality of parts, and the on / off control for the bit line selection transistor connected to the main bit line in the same section is performed in the main bit line in another section. The bit line selection transistor connected to one main bit line in the same section when there is a plurality of the main bit lines in the same section. The on / off control for the bit line and the on / off control for the bit line selection transistor connected to the other main bit line are the same.

更に好ましくは、本発明の半導体記憶装置は、読み出し対象の前記メモリセルに接続する選択された前記ビット線に前記ビット線選択トランジスタの１つを介して接続する選択された前記主ビット線と異なる区分内の前記主ビット線は、読み出し動作時において、夫々に接続する複数の前記ビット線選択トランジスタの全てがオン状態に制御されることを特徴とする。   More preferably, the semiconductor memory device of the present invention is different from the selected main bit line connected to the selected bit line connected to the memory cell to be read through one of the bit line selection transistors. In the main bit lines in the section, all of the plurality of bit line selection transistors connected to each of the main bit lines in the read operation are controlled to be in an on state.

更に好ましくは、本発明の半導体記憶装置は、読み出し対象の前記メモリセルに接続する選択された前記ビット線に前記ビット線選択トランジスタの１つを介して接続する選択された前記主ビット線と同一区分内の前記主ビット線は、読み出し動作時において、夫々に接続する複数の前記ビット線選択トランジスタの内の１つがオン状態で、その他がオフ状態に制御されることを特徴とする。   More preferably, the semiconductor memory device of the present invention is the same as the selected main bit line connected to the selected bit line connected to the memory cell to be read through one of the bit line selection transistors. The main bit lines in the section are controlled such that one of the plurality of bit line selection transistors connected to each of the sections is turned on and the other is turned off during a read operation.

上記の各特徴によれば、区分毎にビット線選択トランジスタに対するオンオフ制御が独立しているので、非選択ビット線にのみビット線選択トランジスタを介して接続する主ビット線の区分に対して、全てのビット線選択トランジスタをオン状態に制御することで、主ビット線から分離してオープン状態となる非選択ビット線の数を少なくすることができ、主ビット線からの電圧制御による回り込み電流の抑制効果が拡大し、メモリセル面積の更なる縮小化と読み出し動作マージンの更なる向上が同時に図れる。   According to each of the above characteristics, since the on / off control for the bit line selection transistor is independent for each section, all of the sections of the main bit line connected to the non-selected bit lines via the bit line selection transistor are all By controlling the bit line selection transistors in the ON state, it is possible to reduce the number of unselected bit lines that are separated from the main bit line and open, and suppress the sneak current by controlling the voltage from the main bit line. As a result, the memory cell area can be further reduced and the read operation margin can be further improved.

更に、本発明の半導体記憶装置は、読み出し動作時にオフ状態に制御される前記ビット線選択トランジスタに接続する非選択の前記ビット線は、読み出し対象でない前記メモリセルに接続する非選択データ線の一部または全部から、当該ビット線と当該非選択データ線の一部または全部に接続する前記メモリセルを介して、電圧供給されることを特徴とする。   Furthermore, in the semiconductor memory device of the present invention, the unselected bit line connected to the bit line selection transistor that is controlled to be turned off during a read operation is one of the unselected data lines connected to the memory cells that are not to be read. A voltage is supplied from some or all through the memory cells connected to some or all of the bit line and the non-selected data line.

本特徴によれば、主ビット線から分離してオープン状態となる非選択ビット線を適切な電圧供給状態とすることができ、読み出し動作マージンの向上が図れる。   According to this feature, an unselected bit line that is separated from the main bit line and is in an open state can be brought into an appropriate voltage supply state, and a read operation margin can be improved.

本発明に係る半導体記憶装置（以下、適宜「本発明装置」と称す。）の一実施の形態について、図面に基づいて説明する。   An embodiment of a semiconductor memory device according to the present invention (hereinafter referred to as “the present invention device” as appropriate) will be described with reference to the drawings.

〈第１実施形態〉
図１に、マルチバンク方式を採用したクロスポイントメモリである本発明装置のメモリセルアレイのブロック構成を示す。各バンクＢＫｋ（ｋ＝０〜３）は、図２に示すように、クロスポイントタイプのメモリセルアレイ構造で、電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数アレイ状に配列し、行方向に延伸する複数のデータ線ＤＬｉと列方向に延伸する複数のビット線ＢＬｊを備え、同一行のメモリセルの夫々が、可変抵抗素子の一端側を共通のデータ線に接続し、同一列のメモリセルの夫々が、可変抵抗素子の他端側を共通のビット線に接続して構成されている。尚、図１中、各バンクＢＫｋのデータ線ＤＬｉとビット線ＢＬｊは破線で簡略的に表示し、メモリセルの表示は省略している。更に、クロスポイントタイプのメモリセルアレイ構造のバンクが、行方向及び列方向にマトリクス状に夫々複数配列して、マルチバンク方式のメモリセルアレイが形成されている。図１では、説明の簡単のため、各バンクＢＫｋは、２×２のマトリクス状に配列したものを例示しているが、バンクの配列構成は、２×２に限定されるものではない。また、図２は、図１における１つのバンクにおけるメモリセルアレイ構成を具体的に示しており、説明の簡単のため、各バンクＢＫｋは、一例として、８行×８列のアレイサイズで構成されており、この場合、データ線ＤＬｉは８本で、ビット線ＢＬｊは８本である。尚、データ線ＤＬｉのｉはデータ線番号で、ビット線ＢＬｊのｊはビット線番号で、本実施形態では夫々０〜７の数字である。 <First Embodiment>
FIG. 1 shows a block configuration of a memory cell array of a device according to the present invention which is a cross-point memory adopting a multi-bank method. As shown in FIG. 2, each bank BKk (k = 0 to 3) has a cross-point type memory cell array structure, and includes memory cells made up of variable resistance elements that store information according to changes in electrical resistance. Each having a plurality of data lines DLi extending in the row direction and a plurality of bit lines BLj extending in the column direction, and each memory cell in the same row shares one end of the variable resistance element. Each memory cell in the same column is configured by connecting the other end of the variable resistance element to a common bit line. In FIG. 1, the data line DLi and the bit line BLj of each bank BKk are simply indicated by broken lines, and the memory cells are not shown. Further, a plurality of banks having a cross-point type memory cell array structure are arranged in a matrix in the row direction and the column direction, thereby forming a multi-bank type memory cell array. In FIG. 1, for simplicity of explanation, each bank BKk is illustrated as being arranged in a 2 × 2 matrix, but the bank arrangement is not limited to 2 × 2. FIG. 2 specifically shows a memory cell array configuration in one bank in FIG. 1. For simplicity of explanation, each bank BKk is configured with an array size of 8 rows × 8 columns as an example. In this case, there are eight data lines DLi and eight bit lines BLj. Note that i of the data line DLi is a data line number, and j of the bit line BLj is a bit line number, which are numbers 0 to 7 in this embodiment.

本第１実施形態のマルチバンク方式では、同一列に配置された各バンクに接続する主データ線ＧＤＬｍの本数は、各バンクのデータ線ＤＬｉの本数（８本）の半数で、図１に示す例では、４本である。また、同一列に配置された各バンクに対する主ビット線ＧＢＬｎの本数は、各バンクのビット線ＢＬｊの本数（８本）の半数で、図１に示す例では、４本である。従って、主データ線数とバンク内のデータ線数の比は１:２であり、主ビット線数とバンク内のビット線数の比は１:２である。尚、主データ線ＧＤＬｍのｍは主データ線番号で、主ビット線ＧＢＬｎのｎは主ビット線番号で、本実施形態では、バンク配列が２×２構成であるので夫々０〜７の数字である。より詳細には、主データ線ＧＤＬ０〜３が、バンクＢＫ０，１に対応し、主データ線ＧＤＬ４〜７が、バンクＢＫ２，３に対応し、また、主ビットＧＢＬ０〜３が、バンクＢＫ０，２に対応し、主ビット線ＧＢＬ４〜７が、バンクＢＫ１，３に対応する。   In the multi-bank system of the first embodiment, the number of main data lines GDLm connected to each bank arranged in the same column is half the number (8) of data lines DLi in each bank, as shown in FIG. In the example, there are four. Further, the number of main bit lines GBLn for each bank arranged in the same column is half of the number (8) of bit lines BLj in each bank, which is four in the example shown in FIG. Therefore, the ratio between the number of main data lines and the number of data lines in the bank is 1: 2, and the ratio between the number of main bit lines and the number of bit lines in the bank is 1: 2. Note that m of the main data line GDLm is a main data line number, and n of the main bit line GBLn is a main bit line number. In this embodiment, since the bank arrangement is a 2 × 2 configuration, the numbers are 0 to 7, respectively. is there. More specifically, main data lines GDL0 to GDL3 correspond to banks BK0 and BK1, main data lines GDL4 to GDL7 correspond to banks BK2 and 3, and main bits GBL0 to GBL3 correspond to banks BK0 and 2 The main bit lines GBL4 to GBL7 correspond to the banks BK1 and BK3.

また、図１に示すように、各バンクＢＫｋにおいて、各主データ線ＧＤＬｍとデータ線ＤＬｉは、データ線選択トランジスタＴＤｉｋを介して接続し、各主ビット線ＧＢＬｎとビット線ＢＬｊは、各ビット線選択トランジスタＴＢｊｋを介して接続する。具体的に、バンクＢＫ０を例に説明すると、主データ線ＧＤＬ０は、２つの異なるデータ線選択トランジスタＴＤｉ０（ｉ＝０，２）を介して２本のデータ線ＤＬｉ（ｉ＝０，２）に接続し、主データ線ＧＤＬ１は、２つの異なるデータ線選択トランジスタＴＤｉ０（ｉ＝１，３）を介して２本のデータ線ＤＬｉ（ｉ＝１，３）に接続し、主データ線ＧＤＬ２は、２つの異なるデータ線選択トランジスタＴＤｉ０（ｉ＝４，６）を介して２本のデータ線ＤＬｉ（ｉ＝４，６）に接続し、主データ線ＧＤＬ３は、２つの異なるデータ線選択トランジスタＴＤｉ０（ｉ＝５，７）を介して２本のデータ線ＤＬｉ（ｉ＝５，７）に接続する。また、主ビット線ＧＢＬ０は、２つの異なるビット線選択トランジスタＴＢｊ０（ｊ＝０，２）を介して２本のビット線ＢＬｊ（ｊ＝０，２）に接続し、主ビット線ＧＢＬ１は、２つの異なるビット線選択トランジスタＴＢｊ０（ｊ＝１，３）を介して２本のビット線ＢＬｊ（ｊ＝１，３）に接続し、主ビット線ＧＢＬ２は、２つの異なるビット線選択トランジスタＴＢｊ０（ｊ＝４，６）を介して２本のビット線ＢＬｊ（ｊ＝４，６）に接続し、主ビット線ＧＢＬ３は、２つの異なるビット線選択トランジスタＴＢｊ０（ｊ＝５，７）を介して２本のビット線ＢＬｊ（ｊ＝５，７）に接続する。他のバンクＢＫ１〜３についても同様である。   Also, as shown in FIG. 1, in each bank BKk, each main data line GDLm and data line DLi are connected via a data line selection transistor TDik, and each main bit line GBLn and bit line BLj are connected to each bit line. The connection is made via the selection transistor TBjk. Specifically, taking the bank BK0 as an example, the main data line GDL0 is connected to two data lines DLi (i = 0, 2) via two different data line selection transistors TDi0 (i = 0, 2). The main data line GDL1 is connected to two data lines DLi (i = 1, 3) via two different data line selection transistors TDi0 (i = 1, 3), and the main data line GDL2 is The main data line GDL3 is connected to two different data line selection transistors TDi0 (i = 4, 6) via two different data line selection transistors TDi0 (i = 4, 6). Connected to two data lines DLi (i = 5, 7) via i = 5, 7). The main bit line GBL0 is connected to two bit lines BLj (j = 0, 2) via two different bit line selection transistors TBj0 (j = 0, 2), and the main bit line GBL1 is 2 Two different bit line selection transistors TBj0 (j = 1, 3) are connected to two bit lines BLj (j = 1, 3), and the main bit line GBL2 is connected to two different bit line selection transistors TBj0 (j Are connected to two bit lines BLj (j = 4, 6) via 2 = 4, 6), and the main bit line GBL3 is connected to 2 via two different bit line selection transistors TBj0 (j = 5, 7). This is connected to the bit line BLj (j = 5, 7). The same applies to the other banks BK1 to BK3.

更に、各主データ線ＧＤＬｍには、夫々を個別に駆動し、所定のデータ線電圧を供給するデータ線ドライバ１０が接続し、各主ビット線ＧＢＬｎには、夫々を個別に駆動し、所定のビット線電圧を供給するビット線ドライバ２０が接続している。   Further, each main data line GDLm is individually driven and connected to a data line driver 10 for supplying a predetermined data line voltage, and each main bit line GBLn is individually driven to have a predetermined data line voltage. A bit line driver 20 for supplying a bit line voltage is connected.

データ線選択トランジスタＴＤｉｋは、各バンクＢＫｋにおいて、バンクＢＫｋを選択する機能と、１本の主データ線ＧＤＬｍに接続する２本のデータ線ＤＬｉの何れか一方または両方を選択する機能を兼ね備えている。同様に、ビット線トランジスタＴＢｊｋは、各バンクＢＫｋにおいて、バンクＢＫｋを選択する機能と、１本の主ビット線ＧＢＬｎに接続する２本のビット線ＢＬｊの何れか一方または両方を選択する機能を兼ね備えている。   The data line selection transistor TDik has a function of selecting the bank BKk and a function of selecting either one or both of the two data lines DLi connected to one main data line GDLm in each bank BKk. . Similarly, the bit line transistor TBjk has a function of selecting the bank BKk and a function of selecting either one or both of the two bit lines BLj connected to one main bit line GBLn in each bank BKk. ing.

また、データ線選択トランジスタＴＤｉｋ（ｉ＝０，４）のゲートには、バンクデータ選択線ＳＤ０ｋが入力し、データ線選択トランジスタＴＤｉｋ（ｉ＝１，５）のゲートには、バンクデータ選択線ＳＤ１ｋが入力し、データ線選択トランジスタＴＤｉｋ（ｉ＝２，６）のゲートには、バンクデータ選択線ＳＤ２ｋが入力し、データ線選択トランジスタＴＤｉｋ（ｉ＝３，７）のゲートには、バンクデータ選択線ＳＤ３ｋが入力している。データ線選択トランジスタＴＤｉｋは、バンクＢＫｋ毎に、個別に設けられており、上述のように、選択されたバンクだけが制御対象となっている。   A bank data selection line SD0k is input to the gate of the data line selection transistor TDik (i = 0, 4), and a bank data selection line SD1k is input to the gate of the data line selection transistor TDik (i = 1, 5). Is input to the gate of the data line selection transistor TDik (i = 2, 6), and the bank data selection line SD2k is input to the gate of the data line selection transistor TDik (i = 3, 7). Line SD3k is input. The data line selection transistor TDik is individually provided for each bank BKk, and only the selected bank is controlled as described above.

同様に、ビット線選択トランジスタＴＢｊｋ（ｊ＝０，４）のゲートには、バンクビット選択線ＳＢ０ｋが入力し、ビット線選択トランジスタＴＢｊｋ（ｊ＝１，５）のゲートには、バンクビット選択線ＳＢ１ｋが入力し、ビット線選択トランジスタＴＢｊｋ（ｊ＝２，６）のゲートには、バンクビット選択線ＳＢ２ｋが入力し、ビット線選択トランジスタＴＢｊｋ（ｊ＝３，７）のゲートには、バンクビット選択線ＳＢ３ｋが入力している。ビット線選択トランジスタＴＢｊｋは、バンクＢＫｋ毎に、個別に設けられており、上述のように、選択されたバンクだけが制御対象となっている。   Similarly, the bank bit selection line SB0k is input to the gate of the bit line selection transistor TBjk (j = 0, 4), and the bank bit selection line is input to the gate of the bit line selection transistor TBjk (j = 1, 5). The bank bit selection line SB2k is input to the gate of the bit line selection transistor TBjk (j = 2, 6) and the bank bit is input to the gate of the bit line selection transistor TBjk (j = 3, 7). Selection line SB3k is input. The bit line selection transistor TBjk is individually provided for each bank BKk, and only the selected bank is controlled as described above.

結局、バンクＢＫ０に接続する主データ線ＧＤＬ０〜３は、ＧＤＬ０，２とＧＤＬ１，３の２つのグループに区分され、主データ線ＧＤＬ０，２は、データ線ＤＬｉ（ｉ＝０，２，４，６）との接続が、バンクデータ選択線ＳＤ０，１によって共通に制御され、主データ線ＧＤＬ１，３は、データ線ＤＬｉ（ｉ＝１，３，５，７）との接続が、バンクデータ選択線ＳＤ２，３によって共通に制御される。また、バンクＢＫ０に接続する主ビット線ＧＢＬ０〜３は、ＧＢＬ０，２とＧＢＬ１，３の２つのグループに区分され、主ビット線ＧＢＬ０，２は、ビット線ＢＬｉ（ｉ＝０，２，４，６）との接続が、バンクビット選択線ＳＢ０，１によって共通に制御され、主ビット線ＧＢＬ１，３は、ビット線ＢＬｉ（ｉ＝１，３，５，７）との接続が、バンクビット選択線ＳＢ２，３によって共通に制御される。   Eventually, the main data lines GDL0 to GDL3 connected to the bank BK0 are divided into two groups of GDL0,2 and GDL1,3, and the main data lines GDL0,2 are divided into data lines DLi (i = 0, 2, 4, 4). 6) is commonly controlled by the bank data selection lines SD0 and SD1, and the main data lines GDL1 and 3 are connected to the data line DLi (i = 1, 3, 5, 7). Commonly controlled by lines SD2 and SD3. The main bit lines GBL0 to GBL0-3 connected to the bank BK0 are divided into two groups GBL0,2 and GBL1,3. The main bit lines GBL0,2 are divided into bit lines BLi (i = 0, 2, 4, 6) is commonly controlled by the bank bit selection lines SB0 and SB1, and the main bit lines GBL1 and 3 are connected to the bit lines BLi (i = 1, 3, 5, and 7) by the bank bit selection. Commonly controlled by the lines SB2 and SB3.

例えば、バンクＢＫ０内のメモリセルを読み出す場合には、バンクＢＫ０以外のバンクＢＫ１〜３に接続するデータ線選択トランジスタＴＤｉｋ（ｉ＝０〜７、ｋ＝１〜３）とビット線選択トランジスタＴＢｊｋ（ｊ＝０〜７、ｋ＝１〜３）を、これらのゲートに接続するバンクデータ選択線ＳＤｘｋ（ｘ＝０〜３、ｋ＝１〜３）とバンクビット選択線ＳＢｙｋ（ｙ＝０〜３、ｋ＝１〜３）を低レベルに制御して、全てオフ状態にし、バンクＢＫ０に接続するデータ線選択トランジスタＴＤｉ０（ｉ＝０〜７）とビット線選択トランジスタＴＢｊ０（ｊ＝０〜７）をオンオフ制御の対象とする。この場合、読み出し対象のバンクＢＫ０における、各４本のバンクデータ選択線ＳＤｘ０（ｘ＝０〜３）とバンクビット選択線ＳＢｙ０（ｙ＝０〜３）は、１本が低レベルに、残り３本が高レベルに制御される。ここで、読み出し対象のメモリセルに接続するデータ線とビット線を夫々選択データ線と選択ビット線とし、当該選択データ線と選択ビット線に夫々接続する主データ線と主ビット線を選択主データ線と選択主ビット線とした場合に、当該選択主データ線と選択主ビット線に夫々接続するデータ線選択トランジスタとビット線選択トランジスタの内の、当該選択データ線と選択ビット線に接続しない側のデータ線選択トランジスタとビット線選択トランジスタの各ゲートに入力するバンクデータ選択線ＳＤｘ０とバンクビット選択線ＳＢｙ０が、低レベルに制御される。   For example, when reading the memory cells in the bank BK0, the data line selection transistors TDik (i = 0 to 7, k = 1 to 3) and the bit line selection transistors TBjk ( j = 0 to 7, k = 1 to 3) are connected to the bank data selection lines SDxk (x = 0 to 3, k = 1 to 3) and bank bit selection lines SByk (y = 0 to 3). , K = 1 to 3) are controlled to a low level, all are turned off, and the data line selection transistor TDi0 (i = 0 to 7) and the bit line selection transistor TBj0 (j = 0 to 7) connected to the bank BK0. Is subject to on / off control. In this case, one of the four bank data selection lines SDx0 (x = 0 to 3) and the bank bit selection line SBy0 (y = 0 to 3) in the bank BK0 to be read is left at a low level, and the remaining 3 The book is controlled to a high level. Here, the data line and bit line connected to the memory cell to be read are selected data line and selected bit line, respectively, and the main data line and main bit line connected to the selected data line and selected bit line are selected main data, respectively. Of the data line selection transistor and bit line selection transistor connected to the selected main data line and the selected main bit line, respectively, the side not connected to the selected data line and the selected bit line. The bank data selection line SDx0 and the bank bit selection line SBy0 input to the gates of the data line selection transistor and the bit line selection transistor are controlled to a low level.

次に、図２を参照して、本発明装置のバンクＢＫ０の読み出し動作について説明する。尚、他のバンクＢＫ１〜３についても同様であるので、重複する説明は割愛する。   Next, the read operation of the bank BK0 of the device of the present invention will be described with reference to FIG. In addition, since it is the same also about the other banks BK1 to 3, overlapping explanation is omitted.

図２中のメモリセルＭＲ０（選択メモリセル）の記憶データを読み出す場合を例に説明する。先ず、主ビット線ＧＢＬ１に接続するビット線ドライバ（図示せず）の駆動により主ビット線ＧＢＬ１を接地電位にし、その他の主ビット線ＧＢＬ０，２，３、及び、主データ線ＧＤＬ０〜３に、夫々に接続するビット線ドライバ（図示せず）とデータ線ドライバ（図示せず）から所定の読み出し電圧（プリチャージ電圧）を供給する。尚、本実施例では、バンクＢＫ０の読み出し動作を行うため、バンクＢＫ０に接続しない主データ線ＧＤＬ４〜７及び主ビット線ＧＢＬ４〜７は、夫々に接続するビット線ドライバとデータ線ドライバから駆動されず、オープン状態或いは接地電位に保持される。   An example of reading data stored in the memory cell MR0 (selected memory cell) in FIG. 2 will be described. First, the main bit line GBL1 is set to the ground potential by driving a bit line driver (not shown) connected to the main bit line GBL1, and the other main bit lines GBL0, 2, 3 and the main data lines GDL0 to GDL0 are connected to the main bit line GBL1. A predetermined read voltage (precharge voltage) is supplied from a bit line driver (not shown) and a data line driver (not shown) connected to each other. In this embodiment, since the read operation of the bank BK0 is performed, the main data lines GDL4 to GDL4 and the main bit lines GBL4 to 7 that are not connected to the bank BK0 are driven from the bit line driver and the data line driver that are respectively connected. Instead, it is held open or at ground potential.

次に、主ビット線ＧＢＬ０〜３と主データ線ＧＤＬ０〜３の上述の電圧駆動と同時或いは前後して、主ビット線ＧＢＬ０〜３と主データ線ＧＤＬ０〜３に夫々接続するデータ線選択トランジスタＴＤｉ０（ｉ＝０〜７）とビット線選択トランジスタＴＢｊ０（ｊ＝０〜７）のオンオフ制御を行う。本実施例では、選択メモリセルＭＲ０が読み出し対象であるため、バンクデータ選択線ＳＤ００，１０，３０とバンクビット選択線ＳＢ００，１０，２０を高レベル、バンクデータ選択線ＳＤ２０とバンクビット選択線ＳＢ３０を低レベルに制御し、データ線選択トランジスタＴＤｉ０（ｉ＝０，１，３，４，５，７）とビット線選択トランジスタＴＢｊ０（ｊ＝０，１，２，４，５，６）がオン状態となり、データ線選択トランジスタＴＤｉ０（ｉ＝２，６）とビット線選択トランジスタＴＢｊ０（ｊ＝３，７）がオフ状態となる。   Next, the data line selection transistors TDi0 connected to the main bit lines GBL0-3 and the main data lines GDL0-3 respectively at the same time as or before or after the voltage driving of the main bit lines GBL0-3 and the main data lines GDL0-3. (I = 0 to 7) and the bit line selection transistor TBj0 (j = 0 to 7) are turned on / off. In this embodiment, since the selected memory cell MR0 is a read target, the bank data selection lines SD00, 10, and 30 and the bank bit selection lines SB00, 10, and 20 are at a high level, and the bank data selection line SD20 and the bank bit selection line SB30. Is controlled to a low level, and the data line selection transistor TDi0 (i = 0, 1, 3, 4, 5, 7) and the bit line selection transistor TBj0 (j = 0, 1, 2, 4, 5, 6) are turned on. The data line selection transistor TDi0 (i = 2, 6) and the bit line selection transistor TBj0 (j = 3, 7) are turned off.

この結果、主データ線ＧＤＬ０の読み出し電圧はデータ線選択トランジスタＴＤ００を介して、データ線ＤＬ０（選択データ線）に供給される。また、主ビット線ＧＢＬ１の接地電位は、ビット線選択トランジスタＴＢ１０を介して、ビット線ＢＬ１（選択ビット線）に供給される。選択データ線ＤＬ０に供給された読み出し電圧と選択ビット線ＢＬ１に供給された接地電位との間の電位差によって、読み出し対象の選択メモリセルＭＲ０に読み出し電流が流れる。当該読み出し電流は、主データ線ＧＤＬ０に接続するデータ線ドライバから、主データ線ＧＤＬ０、データ線選択トランジスタＴＤ００、選択データ線ＤＬ０、選択メモリセルＭＲ０、選択ビット線ＢＬ１、ビット線選択トランジスタＴＢ１０、主ビット線ＧＢＬ１、主ビット線ＧＢＬ１に接続するビット線ドライバを介して、接地電位へと流れる。   As a result, the read voltage of the main data line GDL0 is supplied to the data line DL0 (selected data line) via the data line selection transistor TD00. The ground potential of the main bit line GBL1 is supplied to the bit line BL1 (selected bit line) via the bit line selection transistor TB10. Due to the potential difference between the read voltage supplied to the selected data line DL0 and the ground potential supplied to the selected bit line BL1, a read current flows through the selected memory cell MR0 to be read. The read current is supplied from the data line driver connected to the main data line GDL0 to the main data line GDL0, the data line selection transistor TD00, the selection data line DL0, the selection memory cell MR0, the selection bit line BL1, the bit line selection transistor TB10, It flows to the ground potential through the bit line driver connected to the bit line GBL1 and the main bit line GBL1.

また、データ線選択トランジスタＴＤｉ０（ｉ＝２，６）とビット線選択トランジスタＴＢｊ０（ｊ＝３，７）がオフ状態となるように制御されるため、主データ線ＧＤＬ０には、選択データ線ＤＬ０だけが接続し、非選択のデータ線ＤＬ２は接続せず、また、主ビット線ＧＢＬ１には、選択ビット線ＢＬ１だけが接続し、非選択のビット線ＢＬ３が接続しないため、主データ線ＧＤＬ０と主ビット線ＧＢＬ１には、選択メモリセルＭＲ０以外の非選択のメモリセルに選択メモリセルＭＲ０と同様の電位差が生じることはなく、主データ線ＧＤＬ０を流れる読み出し電流を、例えば、電圧変換してセンス回路で検知することにより、選択メモリセルＭＲ０のデータを読み出すことができる。   Further, since the data line selection transistor TDi0 (i = 2, 6) and the bit line selection transistor TBj0 (j = 3, 7) are controlled to be turned off, the main data line GDL0 includes the selected data line DL0. Only the non-selected data line DL2 is not connected, and only the selected bit line BL1 is connected to the main bit line GBL1 and the non-selected bit line BL3 is not connected. In the main bit line GBL1, a potential difference similar to that of the selected memory cell MR0 does not occur in unselected memory cells other than the selected memory cell MR0, and the read current flowing through the main data line GDL0 is sensed by voltage conversion, for example. By detecting with the circuit, the data of the selected memory cell MR0 can be read.

更に、データ線選択トランジスタＴＤｉ０（ｉ＝２，６）がオフ状態であるため、８本中の２本のデータ線ＤＬｉ（ｉ＝２，６）は、夫々の主データ線ＧＤＬ０，２から分離され、夫々のデータ線ドライバからの電圧供給を受けないオープン状態となる。同様に、ビット線選択トランジスタＴＢｊ０（ｊ＝３，７）がオフ状態であるため、８本中の２本のビット線ＢＬｊ（ｊ＝３，７）は、夫々の主ビット線ＧＢＬ１，３から分離され、夫々のビット線ドライバからの電圧供給を受けないオープン状態となる。後述するように、ここでの「オープン状態」とは、データ線ドライバまたはビット線ドライバから直接低インピーダンスで駆動されないという意味である。   Further, since the data line selection transistor TDi0 (i = 2, 6) is in the off state, two of the eight data lines DLi (i = 2, 6) are separated from the main data lines GDL0, 2 respectively. Thus, an open state in which no voltage is supplied from each data line driver is set. Similarly, since the bit line selection transistor TBj0 (j = 3, 7) is in the off state, two of the eight bit lines BLj (j = 3, 7) are connected to the main bit lines GBL1, 3 respectively. They are separated and are in an open state in which no voltage is supplied from each bit line driver. As will be described later, the “open state” here means that the data line driver or the bit line driver is not directly driven with low impedance.

しかしながら、データ線ＤＬｉ（ｉ＝２，６）の電圧レベルは、ビット線選択トランジスタＴＢｊ０（ｊ＝０，１，２，４，５，６）がオン状態で、選択ビット線ＢＬ１以外の非選択のビット線ＢＬｊ（ｊ＝０，２，４，５，６）には、読み出し電圧（プリチャージ電圧）が供給されるため、非選択のビット線ＢＬｊ（ｊ＝０，２，４，５，６）と非選択のデータ線ＤＬｉ（ｉ＝２，６）に夫々接続する非選択のメモリセルを介して、間接的に、当該読み出し電圧（プリチャージ電圧）が供給され、厳密には、完全なオープン状態とはならない。   However, the voltage level of the data line DLi (i = 2, 6) is not selected except for the selected bit line BL1 when the bit line selection transistor TBj0 (j = 0, 1, 2, 4, 5, 6) is on. Since the read voltage (precharge voltage) is supplied to the bit lines BLj (j = 0, 2, 4, 5, 6), the unselected bit lines BLj (j = 0, 2, 4, 5, 5) are supplied. 6) and the non-selected data line DLi (i = 2, 6) are connected to the non-selected memory cells, respectively, to indirectly supply the read voltage (precharge voltage). It will not be an open state.

同様に、ビット線ＢＬｊ（ｊ＝３，７）の電圧レベルは、データ線選択トランジスタＴＤｉ０（ｉ＝０，１，３，４，５，７）がオン状態で、データ線ＤＬｉ（ｉ＝０，１，３，４，５，７）には、読み出し電圧（プリチャージ電圧）が供給されるため、データ線ＤＬｉ（ｉ＝０，１，３，４，５，７）と非選択のビット線ＢＬｊ（ｊ＝３，７）に夫々接続する非選択のメモリセルを介して、間接的に、当該読み出し電圧（プリチャージ電圧）が供給され、厳密には、完全なオープン状態とはならない。   Similarly, the voltage level of the bit line BLj (j = 3, 7) is equal to the data line DLi (i = 0) when the data line selection transistor TDi0 (i = 0, 1, 3, 4, 5, 7) is on. , 1, 3, 4, 5, and 7) are supplied with a read voltage (precharge voltage), so that the data line DLi (i = 0, 1, 3, 4, 5, 7) and the unselected bit The read voltage (precharge voltage) is indirectly supplied through non-selected memory cells connected to the line BLj (j = 3, 7), respectively. Strictly speaking, the circuit is not completely opened.

以上の結果、選択されたバンク０において、選択及び非選択のデータ線ＤＬｉ（ｉ＝０〜７）と非選択のビット線ＢＬｊ（ｊ＝０，２〜７）に、読み出し電圧（プリチャージ電圧）が供給され、選択ビット線ＢＬ１だけが接地電位となり、マルチバンク方式でない場合のクロスポイントメモリと同様のデータ線とビット線への電圧供給状態が再現でき、選択データ線ＤＬ０及び選択ビット線ＢＬ１への回り込み電流が抑制されるため、大きな読み出しマージンでの読み出し動作が実現できる。   As a result, in the selected bank 0, the read voltage (precharge voltage) is applied to the selected and unselected data lines DLi (i = 0 to 7) and the unselected bit lines BLj (j = 0, 2 to 7). ) And only the selected bit line BL1 becomes the ground potential, and the voltage supply state to the data line and the bit line similar to that of the cross-point memory in the case of not using the multi-bank method can be reproduced, and the selected data line DL0 and the selected bit line BL1 are reproduced. Since the sneak current is suppressed, a read operation with a large read margin can be realized.

本発明装置のメモリセルは、電気抵抗の変化により情報を記憶する可変抵抗素子であれば、如何なる構造、特性のものであっても構わない。また、電気抵抗の変化方式（つまり書き込み方式）も必ずしも電気的な方式に限定されるものではない。更に、メモリセルの記憶保持特性も、揮発性、不揮発性を問わない。尚、本発明装置が不揮発性メモリに適用されることで、メモリセルアレイの高密度化が可能なため、大容量不揮発性メモリの実現が可能となる。   The memory cell of the device of the present invention may have any structure and characteristics as long as it is a variable resistance element that stores information by a change in electrical resistance. Further, the electric resistance changing method (that is, the writing method) is not necessarily limited to the electric method. Further, the memory retention characteristics of the memory cell may be volatile or nonvolatile. In addition, since the device of the present invention is applied to a nonvolatile memory, the density of the memory cell array can be increased, so that a large-capacity nonvolatile memory can be realized.

メモリセルの一例として、以下のものが想定される。例えば、カルコゲナイド化合物等の相転移材料の相変化にて、結晶相(抵抗小)とアモルファス相(抵抗大)との状態変化を利用した状態変化メモリ（Ｐｈａｓｅ Ｃｈａｎｇｅメモリ）にも適応される。また、メモリセルにフッソ樹脂系材料を使用して、フッソ樹脂系材料分子（有極導電性ポリマ分子）の分極配向にて、強誘電性分極状態が変化する高分子メモリ、ポリマ強誘電性ＲＡＭ(ＰＦＲＡＭ)にも適応することができる。   As an example of the memory cell, the following is assumed. For example, the present invention is also applied to a state change memory (Phase Change memory) that uses a state change between a crystalline phase (low resistance) and an amorphous phase (high resistance) due to a phase change of a phase change material such as a chalcogenide compound. In addition, using a fluororesin-based material for the memory cell, a polymer memory and a polymer ferroelectric RAM in which the ferroelectric polarization state changes by the polarization orientation of the fluororesin-based material molecule (polar conductive polymer molecule) (PFRAM) can also be applied.

また、ＣＭＲ効果（Ｃｏｌｏｓｓａl Ｍａｇｎｅｔｉｃ Ｒｅｓｉｓｔａｎｃｅ）を持つペロブスカイト構造のＰＣＭＯ（Ｐｒ（１−ｘ）ＣａｘＭｎＯ３）等のＭｎ酸化物系材料にて、メモリセルを構成する場合にも適応することができる。
これは、強磁性金属体と、反磁性絶縁体との２相にて、状態が変化することによって、メモリセル素子を構成するＰＣＭＯ等のＭｎ酸化物系材料の抵抗値が変化することを利用するものである。 Further, the present invention can also be applied to a case where a memory cell is formed of a Mn oxide material such as PCMO (Pr (1-x) Ca x MnO 3 ) having a perovskite structure having a CMR effect (Cossal Magnetic Resistance). .
This is based on the fact that the resistance value of a Mn oxide material such as PCMO that constitutes a memory cell element changes due to the change of state in two phases of a ferromagnetic metal body and a diamagnetic insulator. To do.

また、ＳＴＯ(ＳrＴｉＯ３)や、ＳＺＯ(ＳｒＺｒＯ３)及びＳＲＯ(ＳｒＲｕＯ３)等の金属酸化物と金属微粒子にてメモリセルを構成し、この金属酸化物と金属微粒子との界面にて、印加電圧に従ってメモリセルの抵抗値が変化する、界面現象を利用したメモリにも適応することができる。 In addition, a memory cell is composed of metal oxides such as STO (SrTiO 3 ), SZO (SrZrO 3 ) and SRO (SrRuO 3 ) and metal fine particles, and an application is made at the interface between the metal oxide and the metal fine particles. The present invention can also be applied to a memory using an interface phenomenon in which the resistance value of the memory cell changes according to the voltage.

また、より広義において、以下のメモリに適応することができる。   In a broader sense, it can be applied to the following memories.

１）メモリセルを構成する抵抗素子が半導体材料から作成されるメモリに適応することができる。   1) The resistance element constituting the memory cell can be applied to a memory made of a semiconductor material.

２）メモリセルを構成する抵抗素子が酸化物、若しくは、窒化物から作成されるメモリに適応することができる。   2) The present invention can be applied to a memory in which a resistive element constituting a memory cell is made of an oxide or a nitride.

３）メモリセルを構成する抵抗素子が金属と半導体との化合物にて作成されるメモリに適応することができる。   3) The present invention can be applied to a memory in which a resistance element constituting a memory cell is made of a compound of a metal and a semiconductor.

４）メモリセルを構成する抵抗素子がフッソ樹脂系材料にて作成されるメモリに適応することができる。   4) The resistance element constituting the memory cell can be applied to a memory made of a fluorine resin material.

５）メモリセルを構成する抵抗素子が導電性ポリマにて作成されるポリマ強誘電性ＲＡＭ(ＰＦＲＡＭ)に適応することができる。   5) It can be applied to a polymer ferroelectric RAM (PFRAM) in which a resistance element constituting a memory cell is made of a conductive polymer.

６）メモリセルを構成する抵抗素子がカルコゲナイド材料にて作成される、メモリ(ＯＵＭ）に適応することができる。   6) The present invention can be applied to a memory (OUM) in which a resistance element constituting a memory cell is made of a chalcogenide material.

７）メモリセルを構成する抵抗素子がＣＭＲ効果をもつペロブスカイト構造の化合物にて作成されるメモリに適応することができる。   7) The present invention can be applied to a memory in which a resistive element constituting a memory cell is made of a compound having a perovskite structure having a CMR effect.

８）メモリセルを構成する抵抗素子がスピン依存トンネル接合素子にて作成されるＭＲＡＭに適応することができる。   8) The present invention can be applied to an MRAM in which a resistance element constituting a memory cell is formed by a spin-dependent tunnel junction element.

〈第２実施形態〉
以下、本発明装置の第２実施形態について説明する。 Second Embodiment
The second embodiment of the device of the present invention will be described below.

上記第１実施形態では、図１に示すように、同一列に配置された各バンクに接続する主データ線ＧＤＬｍの本数は、各バンクのデータ線ＤＬｉの本数（８本）の半数の４本で、また、同一列に配置された各バンクに対する主ビット線ＧＢＬｎの本数は、各バンクのビット線ＢＬｊの本数（８本）の半数の４本であった。従って、主データ線数とバンク内のデータ線数の比は１:２であり、主ビット線数とバンク内のビット線数の比は１:２であった。しかし、主データ線数に対するバンク内のデータ線数の比率、及び、主ビット線数に対するバンク内のビット線数の比率は、２に限定されるものではなく、１より大きいの任意の数に設定できる。また、当該比率は、バンク内で一定である必要はなく、例えば、主データ線数に対するバンク内のデータ線数の比率が２で、主ビット線数に対するバンク内のビット線数の比率が４であっても構わない。   In the first embodiment, as shown in FIG. 1, the number of main data lines GDLm connected to each bank arranged in the same column is four, which is half of the number (8) of data lines DLi in each bank. In addition, the number of main bit lines GBLn for each bank arranged in the same column is four, which is half of the number (8) of bit lines BLj in each bank. Therefore, the ratio between the number of main data lines and the number of data lines in the bank was 1: 2, and the ratio between the number of main bit lines and the number of bit lines in the bank was 1: 2. However, the ratio of the number of data lines in the bank to the number of main data lines, and the ratio of the number of bit lines in the bank to the number of main bit lines are not limited to 2, but can be any number greater than 1. Can be set. The ratio does not need to be constant in the bank. For example, the ratio of the number of data lines in the bank to the number of main data lines is 2, and the ratio of the number of bit lines in the bank to the number of main bit lines is 4. It does not matter.

更には、例えば、あるバンクにおいて、偶数番目の主データ線に２本のデータ線が接続し、奇数番目の主データ線に３本のデータ線が接続するような構成の場合は、上記比率は２．５となる。また、別のバンクで、偶数番目の主データ線と奇数番目の主データ線の関係が反転しても構わない。同様のことは、主ビット線についても適用可能である。   Further, for example, in a certain bank, in a configuration in which two data lines are connected to even-numbered main data lines and three data lines are connected to odd-numbered main data lines, the ratio is 2.5. Further, the relationship between the even-numbered main data lines and the odd-numbered main data lines may be reversed in another bank. The same can be applied to the main bit line.

図３に、主データ線数に対するバンク内のデータ線数の比率、及び、主ビット線数に対するバンク内のビット線数の比率が４の場合の、本発明装置のメモリセルアレイのブロック構成を示す。また、図４に、図３における１つのバンクにおけるメモリセルアレイ構成を具体的に示す。但し、説明の簡単のため、各バンクＢＫｋ（ｋ＝０〜３）は、一例として、上記第１実施形態と同様に、８行×８列のアレイサイズで構成されている場合を例示する。また、図３中、各バンクＢＫｋのデータ線ＤＬｉとビット線ＢＬｊは破線で簡略的に表示し、メモリセルの表示は省略している。   FIG. 3 shows a block configuration of the memory cell array of the device of the present invention when the ratio of the number of data lines in the bank to the number of main data lines and the ratio of the number of bit lines in the bank to the number of main bit lines are 4. . FIG. 4 specifically shows a memory cell array configuration in one bank in FIG. However, for the sake of simplicity, as an example, each bank BKk (k = 0 to 3) is exemplified as having an array size of 8 rows × 8 columns, as in the first embodiment. In FIG. 3, the data line DLi and the bit line BLj of each bank BKk are simply indicated by broken lines, and the display of the memory cells is omitted.

本第２実施形態では、バンク配列が２×２構成であるので、主データ線と主ビット線は４本ずつ存在する。具体的には、主データ線ＧＤＬ０，１が、バンクＢＫ０，１に対応し、主データ線ＧＤＬ２，３が、バンクＢＫ２，３に対応し、また、主ビットＧＢＬ０，１が、バンクＢＫ０，２に対応し、主ビット線ＧＢＬ２，３が、バンクＢＫ１，３に対応する。   In the second embodiment, since the bank array has a 2 × 2 configuration, there are four main data lines and four main bit lines. Specifically, main data lines GDL0,1 correspond to banks BK0,1, main data lines GDL2,3 correspond to banks BK2,3, and main bits GBL0,1 correspond to banks BK0,2 The main bit lines GBL2 and GBL3 correspond to the banks BK1 and BK3.

図３に示すように、各バンクＢＫｋにおいて、各主データ線ＧＤＬｍ（ｍ＝０〜３）とデータ線ＤＬｉは、データ線選択トランジスタＴＤｉｋを介して接続し、各主ビット線ＧＢＬｎ（ｎ＝０〜３）とビット線ＢＬｊは、各ビット線選択トランジスタＴＢｊｋを介して接続する。具体的に、バンクＢＫ０を例に説明すると、主データ線ＧＤＬ０は、４つの異なるデータ線選択トランジスタＴＤｉ０（ｉ＝０，２，４，６）を介して４本のデータ線ＤＬｉ（ｉ＝０，２，４，６）に接続し、主データ線ＧＤＬ１は、４つの異なるデータ線選択トランジスタＴＤｉ０（ｉ＝１，３，５，７）を介して４本のデータ線ＤＬｉ（ｉ＝１，３，５，７）に接続する。また、主ビット線ＧＢＬ０は、４つの異なるビット線選択トランジスタＴＢｊ０（ｊ＝０，２，４，６）を介して４本のビット線ＢＬｊ（ｊ＝０，２，４，６）に接続し、主ビット線ＧＢＬ１は、４つの異なるビット線選択トランジスタＴＢｊ０（ｊ＝１，３，５，７）を介して４本のビット線ＢＬｊ（ｊ＝１，３，５，７）に接続する。他のバンクＢＫ１〜３についても同様である。   As shown in FIG. 3, in each bank BKk, each main data line GDLm (m = 0 to 3) and data line DLi are connected via a data line selection transistor TDik, and each main bit line GBLn (n = 0). ˜3) and the bit line BLj are connected via each bit line selection transistor TBjk. Specifically, taking the bank BK0 as an example, the main data line GDL0 has four data lines DLi (i = 0) through four different data line selection transistors TDi0 (i = 0, 2, 4, 6). , 2, 4, 6), the main data line GDL1 is connected to four data lines DLi (i = 1, 1) via four different data line selection transistors TDi0 (i = 1, 3, 5, 7). 3,5,7). The main bit line GBL0 is connected to four bit lines BLj (j = 0, 2, 4, 6) via four different bit line selection transistors TBj0 (j = 0, 2, 4, 6). The main bit line GBL1 is connected to four bit lines BLj (j = 1, 3, 5, 7) through four different bit line selection transistors TBj0 (j = 1, 3, 5, 7). The same applies to the other banks BK1 to BK3.

更に、各主データ線ＧＤＬｍには、夫々を個別に駆動し、所定のデータ線電圧を供給するデータ線ドライバ１０が接続し、各主ビット線ＧＢＬｎには、夫々を個別に駆動し、所定のビット線電圧を供給するビット線ドライバ２０が接続している。   Further, each main data line GDLm is individually driven and connected to a data line driver 10 for supplying a predetermined data line voltage, and each main bit line GBLn is individually driven to have a predetermined data line voltage. A bit line driver 20 for supplying a bit line voltage is connected.

データ線選択トランジスタＴＤｉｋは、各バンクＢＫｋにおいて、バンクＢＫｋを選択する機能と、１本の主データ線ＧＤＬｍに接続する４本のデータ線ＤＬｉの何れか１つまたは全部を選択する機能を兼ね備えている。同様に、ビット線トランジスタＴＢｊｋは、各バンクＢＫｋにおいて、バンクＢＫｋを選択する機能と、１本の主ビット線ＧＢＬｎに接続する４本のビット線ＢＬｊの何れか１つまたは全部を選択する機能を兼ね備えている。   The data line selection transistor TDik has a function of selecting the bank BKk and a function of selecting any one or all of the four data lines DLi connected to one main data line GDLm in each bank BKk. Yes. Similarly, the bit line transistor TBjk has a function of selecting the bank BKk and a function of selecting any one or all of the four bit lines BLj connected to one main bit line GBLn in each bank BKk. Have both.

また、データ線選択トランジスタＴＤｉｋ（ｉ＝０〜７）のゲートには、対応するバンクデータ選択線ＳＤｉｋ（ｉ＝０〜７）が各別に入力する。データ線選択トランジスタＴＤｉｋは、バンクＢＫｋ毎に、個別に設けられており、上述のように、選択されたバンクだけが制御対象となっている。   In addition, the corresponding bank data selection line SDik (i = 0 to 7) is individually input to the gate of the data line selection transistor TDik (i = 0 to 7). The data line selection transistor TDik is individually provided for each bank BKk, and only the selected bank is controlled as described above.

同様に、ビット線選択トランジスタＴＢｊｋ（ｊ＝０〜７）のゲートには、対応するバンクビット選択線ＳＢｊｋ（ｊ＝０〜７）が各別に入力する。ビット線選択トランジスタＴＢｊｋは、バンクＢＫｋ毎に、個別に設けられており、上述のように、選択されたバンクだけが制御対象となっている。   Similarly, the corresponding bank bit selection lines SBjk (j = 0 to 7) are individually input to the gates of the bit line selection transistors TBjk (j = 0 to 7). The bit line selection transistor TBjk is individually provided for each bank BKk, and only the selected bank is controlled as described above.

例えば、バンクＢＫ０内のメモリセルを読み出す場合には、バンクＢＫ０以外のバンクＢＫ１〜３に接続するデータ線選択トランジスタＴＤｉｋ（ｉ＝０〜７、ｋ＝１〜３）とビット線選択トランジスタＴＢｊｋ（ｊ＝０〜７、ｋ＝１〜３）を、これらのゲートに接続するバンクデータ選択線ＳＤｉｋ（ｉ＝０〜７、ｋ＝１〜３）とバンクビット選択線ＳＢｊｋ（ｊ＝０〜７、ｋ＝１〜３）を低レベルに制御して、全てオフ状態にし、バンクＢＫ０に接続するデータ線選択トランジスタＴＤｉ０（ｉ＝０〜７）とビット線選択トランジスタＴＢｊ０（ｊ＝０〜７）をオンオフ制御の対象とする。この場合、読み出し対象のバンクＢＫ０における、各８本のバンクデータ選択線ＳＤｉｋ（ｉ＝０〜７）とバンクビット選択線ＳＢｊｋ（ｊ＝０〜７）は、３本が低レベルに、残り５本が高レベルに制御される。ここで、読み出し対象のメモリセルに接続するデータ線とビット線を夫々選択データ線と選択ビット線とし、当該選択データ線と選択ビット線に夫々接続する主データ線と主ビット線を選択主データ線と選択主ビット線とした場合に、当該選択主データ線と選択主ビット線に夫々接続する４つのデータ線選択トランジスタと４つのビット線選択トランジスタの内の、当該選択データ線と選択ビット線に接続しない側の３つのデータ線選択トランジスタと３つのビット線選択トランジスタの各ゲートに入力するバンクデータ選択線とバンクビット選択線が、低レベルに制御される。   For example, when reading the memory cells in the bank BK0, the data line selection transistors TDik (i = 0 to 7, k = 1 to 3) and the bit line selection transistors TBjk ( j = 0 to 7, k = 1 to 3) are connected to the bank data selection lines SDik (i = 0 to 7, k = 1 to 3) and bank bit selection lines SBjk (j = 0 to 7). , K = 1 to 3) are controlled to a low level, all are turned off, and the data line selection transistor TDi0 (i = 0 to 7) and the bit line selection transistor TBj0 (j = 0 to 7) connected to the bank BK0. Is subject to on / off control. In this case, three bank data selection lines SDik (i = 0 to 7) and bank bit selection lines SBjk (j = 0 to 7) in the bank BK0 to be read are left at a low level, and the remaining 5 The book is controlled to a high level. Here, the data line and bit line connected to the memory cell to be read are selected data line and selected bit line, respectively, and the main data line and main bit line connected to the selected data line and selected bit line are selected main data, respectively. In the case of a line and a selected main bit line, the selected data line and the selected bit line among the four data line selection transistors and the four bit line selection transistors connected to the selected main data line and the selected main bit line, respectively. The bank data selection line and the bank bit selection line which are input to the gates of the three data line selection transistors and the three bit line selection transistors on the side not connected to are controlled to a low level.

次に、図４を参照して、本発明装置のバンクＢＫ０の読み出し動作について説明する。尚、他のバンクＢＫ１〜３についても同様であるので、重複する説明は割愛する。   Next, the read operation of the bank BK0 of the device of the present invention will be described with reference to FIG. In addition, since it is the same also about the other banks BK1 to 3, overlapping explanation is omitted.

図４中のメモリセルＭＲ０（選択メモリセル）の記憶データを読み出す場合を例に説明する。先ず、主ビット線ＧＢＬ１に接続するビット線ドライバ（図示せず）の駆動により主ビット線ＧＢＬ１を接地電位にし、その他の主ビット線ＧＢＬ０、及び、主データ線ＧＤＬ０，１に、夫々に接続するビット線ドライバ（図示せず）とデータ線ドライバ（図示せず）から所定の読み出し電圧（プリチャージ電圧）を供給する。尚、本実施例では、バンクＢＫ０の読み出し動作を行うため、バンクＢＫ０に接続しない主データ線ＧＤＬ２，３及び主ビット線ＧＢＬ２，３は、夫々に接続するビット線ドライバとデータ線ドライバから駆動されず、オープン状態或いは接地電位に保持される。   An example of reading data stored in the memory cell MR0 (selected memory cell) in FIG. 4 will be described. First, by driving a bit line driver (not shown) connected to the main bit line GBL1, the main bit line GBL1 is set to the ground potential, and connected to the other main bit lines GBL0 and the main data lines GDL0, 1 respectively. A predetermined read voltage (precharge voltage) is supplied from a bit line driver (not shown) and a data line driver (not shown). In this embodiment, since the read operation of the bank BK0 is performed, the main data lines GDL2 and 3 and the main bit lines GBL2 and 3 that are not connected to the bank BK0 are driven by the bit line driver and the data line driver that are respectively connected. Instead, it is held open or at ground potential.

次に、主ビット線ＧＢＬ０，１と主データ線ＧＤＬ０，１の上述の電圧駆動と同時或いは前後して、主ビット線ＧＢＬ０，１と主データ線ＧＤＬ０，１に夫々接続するデータ線選択トランジスタＴＤｉ０（ｉ＝０〜７）とビット線選択トランジスタＴＢｊ０（ｊ＝０〜７）のオンオフ制御を行う。本実施例では、選択メモリセルＭＲ０が読み出し対象であるため、バンクデータ選択線ＳＤ００，１０，３０，５０，７０とバンクビット選択線ＳＢ００，１０，２０，４０，６０を高レベル、バンクデータ選択線ＳＤ２０，４０，６０とバンクビット選択線ＳＢ３０，５０，７０を低レベルに制御し、データ線選択トランジスタＴＤｉ０（ｉ＝０，１，３，５，７）とビット線選択トランジスタＴＢｊ０（ｊ＝０，１，２，４，６）がオン状態となり、データ線選択トランジスタＴＤｉ０（ｉ＝２，４，６）とビット線選択トランジスタＴＢｊ０（ｊ＝３，５，７）がオフ状態となる。   Next, a data line selection transistor TDi0 connected to the main bit lines GBL0, 1 and the main data lines GDL0, 1 at the same time as or before and after the voltage driving of the main bit lines GBL0, 1 and the main data lines GDL0, 1 respectively. (I = 0 to 7) and the bit line selection transistor TBj0 (j = 0 to 7) are turned on / off. In this embodiment, since the selected memory cell MR0 is a read target, the bank data selection lines SD00, 10, 30, 50, and 70 and the bank bit selection lines SB00, 10, 20, 40, and 60 are set to a high level and bank data selection is performed. The lines SD20, 40, 60 and the bank bit selection lines SB30, 50, 70 are controlled to a low level, and the data line selection transistor TDi0 (i = 0, 1, 3, 5, 7) and the bit line selection transistor TBj0 (j = 0, 1, 2, 4, 6) are turned on, and the data line selection transistor TDi0 (i = 2, 4, 6) and the bit line selection transistor TBj0 (j = 3, 5, 7) are turned off.

この結果、主データ線ＧＤＬ０の読み出し電圧はデータ線選択トランジスタＴＤ００を介して、データ線ＤＬ０（選択データ線）に供給される。また、主ビット線ＧＢＬ１の接地電位は、ビット線選択トランジスタＴＢ１０を介して、ビット線ＢＬ１（選択ビット線）に供給される。選択データ線ＤＬ０に供給された読み出し電圧と選択ビット線ＢＬ１に供給された接地電位との間の電位差によって、読み出し対象の選択メモリセルＭＲ０に読み出し電流が流れる。当該読み出し電流は、主データ線ＧＤＬ０に接続するデータ線ドライバから、主データ線ＧＤＬ０、データ線選択トランジスタＴＤ００、選択データ線ＤＬ０、選択メモリセルＭＲ０、選択ビット線ＢＬ１、ビット線選択トランジスタＴＢ１０、主ビット線ＧＢＬ１、主ビット線ＧＢＬ１に接続するビット線ドライバを介して、接地電位へと流れる。   As a result, the read voltage of the main data line GDL0 is supplied to the data line DL0 (selected data line) via the data line selection transistor TD00. The ground potential of the main bit line GBL1 is supplied to the bit line BL1 (selected bit line) via the bit line selection transistor TB10. Due to the potential difference between the read voltage supplied to the selected data line DL0 and the ground potential supplied to the selected bit line BL1, a read current flows through the selected memory cell MR0 to be read. The read current is supplied from the data line driver connected to the main data line GDL0 to the main data line GDL0, the data line selection transistor TD00, the selection data line DL0, the selection memory cell MR0, the selection bit line BL1, the bit line selection transistor TB10, It flows to the ground potential through the bit line driver connected to the bit line GBL1 and the main bit line GBL1.

また、データ線選択トランジスタＴＤｉ０（ｉ＝２，４，６）とビット線選択トランジスタＴＢｊ０（ｊ＝３，５，７）がオフ状態となるように制御されるため、主データ線ＧＤＬ０には、選択データ線ＤＬ０だけが接続し、非選択のデータ線ＤＬ２，４，６は接続せず、また、主ビット線ＧＢＬ１には、選択ビット線ＢＬ１だけが接続し、非選択のビット線ＢＬ３，５，７が接続しないため、主データ線ＧＤＬ０と主ビット線ＧＢＬ１には、選択メモリセルＭＲ０以外の非選択のメモリセルに選択メモリセルＭＲ０と同様の電位差が生じることはなく、主データ線ＧＤＬ０を流れる読み出し電流を、例えば、電圧変換してセンス回路で検知することにより、選択メモリセルＭＲ０のデータを読み出すことができる。   Further, since the data line selection transistor TDi0 (i = 2, 4, 6) and the bit line selection transistor TBj0 (j = 3, 5, 7) are controlled to be turned off, the main data line GDL0 includes Only the selected data line DL0 is connected, the unselected data lines DL2, 4, 6 are not connected, and only the selected bit line BL1 is connected to the main bit line GBL1, and the unselected bit lines BL3, 5 are connected. , 7 are not connected, the main data line GDL0 and the main bit line GBL1 do not have the same potential difference as the selected memory cell MR0 in the non-selected memory cells other than the selected memory cell MR0. The data of the selected memory cell MR0 can be read by converting the flowing read current, for example, by converting the voltage into a sense circuit.

更に、データ線選択トランジスタＴＤｉ０（ｉ＝２，４，６）がオフ状態であるため、８本中の３本のデータ線ＤＬｉ（ｉ＝２，４，６）は、主データ線ＧＤＬ０から分離され、データ線ドライバからの電圧供給を受けないオープン状態となる。同様に、ビット線選択トランジスタＴＢｊ０（ｊ＝３，５，７）がオフ状態であるため、８本中の３本のビット線ＢＬｊ（ｊ＝３，５，７）は、主ビット線ＧＢＬ１から分離され、ビット線ドライバからの電圧供給を受けないオープン状態となる。   Further, since the data line selection transistor TDi0 (i = 2, 4, 6) is in the off state, three of the eight data lines DLi (i = 2, 4, 6) are separated from the main data line GDL0. Thus, an open state in which no voltage is supplied from the data line driver is set. Similarly, since the bit line selection transistor TBj0 (j = 3, 5, 7) is in the off state, three of the eight bit lines BLj (j = 3, 5, 7) are connected to the main bit line GBL1. They are separated and become an open state in which no voltage is supplied from the bit line driver.

しかしながら、データ線ＤＬｉ（ｉ＝２，４，６）の電圧レベルは、ビット線選択トランジスタＴＢｊ０（ｊ＝０，１，２，４，６）がオン状態で、選択ビット線ＢＬ１以外の非選択のビット線ＢＬｊ（ｊ＝０，２，４，６）には、読み出し電圧（プリチャージ電圧）が供給されるため、非選択のビット線ＢＬｊ（ｊ＝０，２，４，６）と非選択のデータ線ＤＬｉ（ｉ＝２，４，６）に夫々接続する非選択のメモリセルを介して、間接的に、当該読み出し電圧（プリチャージ電圧）が供給され、厳密には、完全なオープン状態とはならない。   However, the voltage level of the data line DLi (i = 2, 4, 6) is not selected except for the selected bit line BL1 when the bit line selection transistor TBj0 (j = 0, 1, 2, 4, 6) is on. Since the read voltage (precharge voltage) is supplied to the bit line BLj (j = 0, 2, 4, 6) of the non-selected bit line BLj (j = 0, 2, 4, 6), The read voltage (precharge voltage) is indirectly supplied through unselected memory cells connected to the selected data line DLi (i = 2, 4, 6), respectively. It does not become a state.

同様に、ビット線ＢＬｊ（ｊ＝３，５，７）の電圧レベルは、データ線選択トランジスタＴＤｉ０（ｉ＝０，１，３，５，７）がオン状態で、データ線ＤＬｉ（ｉ＝０，１，３，５，７）には、読み出し電圧（プリチャージ電圧）が供給されるため、データ線ＤＬｉ（ｉ＝０，１，３，５，７）と非選択のビット線ＢＬｊ（ｊ＝３，５，７）に夫々接続する非選択のメモリセルを介して、間接的に、当該読み出し電圧（プリチャージ電圧）が供給され、厳密には、完全なオープン状態とはならない。   Similarly, the voltage level of the bit line BLj (j = 3, 5, 7) is the same as that of the data line DLi (i = 0) when the data line selection transistor TDi0 (i = 0, 1, 3, 5, 7) is on. , 1, 3, 5, 7) is supplied with a read voltage (precharge voltage), so that the data line DLi (i = 0, 1, 3, 5, 7) and the unselected bit line BLj (j = 3, 5, and 7), the read voltage (precharge voltage) is indirectly supplied through the non-selected memory cells connected to each other, and strictly speaking, a completely open state is not obtained.

以上の結果、選択されたバンク０において、選択及び非選択のデータ線ＤＬｉ（ｉ＝０〜７）と非選択のビット線ＢＬｊ（ｊ＝０，２〜７）に、読み出し電圧（プリチャージ電圧）が供給され、選択ビット線ＢＬ１だけが接地電位となり、マルチバンク方式でない場合のクロスポイントメモリと同様のデータ線とビット線への電圧供給状態が再現でき、選択データ線ＤＬ０及び選択ビット線ＢＬ１への回り込み電流が抑制されるため、大きな読み出しマージンでの読み出し動作が実現できる。   As a result, in the selected bank 0, the read voltage (precharge voltage) is applied to the selected and unselected data lines DLi (i = 0 to 7) and the unselected bit lines BLj (j = 0, 2 to 7). ) And only the selected bit line BL1 becomes the ground potential, and the voltage supply state to the data line and the bit line similar to that of the cross-point memory in the case of not using the multi-bank method can be reproduced, the selected data line DL0 and the selected bit line BL1 Since the sneak current is suppressed, a read operation with a large read margin can be realized.

以下、別実施の形態について説明する。   Hereinafter, another embodiment will be described.

〈１〉上記各実施形態では、メモリセルアレイの行方向を、各図中の横方向に設定し、列方向を縦方向に設定していたが、行と列の関係は相互に交換可能である。即ち、読み出し時において、選択されたデータ線を接地電位にし、選択されたビット線流れる電流を、非選択のビット線を流れる電流と分離して検知可能に構成しても構わない。   <1> In each of the above embodiments, the row direction of the memory cell array is set to the horizontal direction in each figure, and the column direction is set to the vertical direction. However, the relationship between the rows and the columns can be interchanged. . That is, at the time of reading, the selected data line may be set to the ground potential, and the current flowing through the selected bit line may be detected separately from the current flowing through the non-selected bit line.

〈２〉上記各実施形態では、選択されたビット線に接地電位を供給し、非選択ビット線及び選択及び非選択のデータ線に所定の読み出し電圧（プリチャージ電圧）供給する場合を説明したが、選択されたビット線に第１電圧を供給し、非選択ビット線及び選択及び非選択のデータ線に第２電圧を供給し、第１電圧を接地電圧以外の電圧としても構わない。また、第１電圧を第２電圧より高く設定しても低く設定しても何れでも構わない。   <2> In each of the above embodiments, the case where the ground potential is supplied to the selected bit line and the predetermined read voltage (precharge voltage) is supplied to the non-selected bit line and the selected and non-selected data lines has been described. The first voltage may be supplied to the selected bit line, the second voltage may be supplied to the non-selected bit line and the selected and non-selected data lines, and the first voltage may be a voltage other than the ground voltage. The first voltage may be set higher or lower than the second voltage.

本発明に係る半導体記憶装置の第１実施形態を示す回路ブロック図1 is a circuit block diagram showing a first embodiment of a semiconductor memory device according to the present invention. 本発明に係る半導体記憶装置の第１実施形態を示す要部回路図1 is a circuit diagram showing a principal part of a semiconductor memory device according to a first embodiment of the present invention; 本発明に係る半導体記憶装置の第２実施形態を示す回路ブロック図A circuit block diagram showing a second embodiment of a semiconductor memory device according to the present invention. 本発明に係る半導体記憶装置の第２実施形態を示す要部回路図The principal part circuit diagram which shows 2nd Embodiment of the semiconductor memory device based on this invention. 従来のクロスポイントメモリのメモリセルアレイの回路構成、及び、データ線とビット線への供給電圧の設定レベルとメモリセルＭｄの読み出し電流Ｉｄを測定する場合に発生するリーク電流の電流経路を示す図The figure which shows the circuit structure of the memory cell array of the conventional crosspoint memory, and the current path of the leakage current which generate | occur | produces when measuring the setting level of the supply voltage to a data line and a bit line, and the read current Id of the memory cell Md 従来のクロスポイントメモリのメモリセルアレイにおいて、メモリセルＭｄ１の読み出し電流Ｉｄ１を測定する場合に発生するリーク電流の電流経路と方向、並びに、メモリセルＭｄ２の読み出し電流Ｉｄ２を測定する場合に発生するリーク電流の方向を示す回路図In the memory cell array of the conventional cross-point memory, the current path and direction of the leak current that occurs when measuring the read current Id1 of the memory cell Md1, and the leak current that occurs when measuring the read current Id2 of the memory cell Md2 Circuit diagram showing the direction of 従来のマルチバンク方式を採用したクロスポイントメモリの一構成例を示す回路ブロック図A circuit block diagram showing a configuration example of a cross-point memory employing a conventional multi-bank method 従来のマルチバンク方式を採用したマスクＲＯＭの一構成例を示す回路ブロック図A circuit block diagram showing one configuration example of a mask ROM employing a conventional multi-bank method 図８に示すマスクＲＯＭの読み出し時の電流供給経路を示す要部回路図FIG. 8 is a principal circuit diagram showing a current supply path at the time of reading from the mask ROM shown in FIG.

符号の説明Explanation of symbols

１０： データ線ドライバ
２０： ビット線ドライバ
ＢＫｋ（ｋ＝０〜３）： メモリセルアレイ（バンク）
ＢＬｊ（ｊ＝０〜７）： ビット線
ＤＬｉ（ｉ＝０〜７）： データ線
ＧＢＬｍ（ｍ＝０〜７）： 主ビット線
ＧＤＬｎ（ｎ＝０〜７）： 主データ線
ＭＲ０： 読み出し対象のメモリセル（選択メモリセル）
ＴＢｊｋ（ｊ＝０〜７、ｋ＝０〜３）： ビット線選択トランジスタ
ＴＤｉｋ（ｉ＝０〜７、ｋ＝０〜３）： データ線選択トランジスタ
ＳＢｙｋ（ｙ＝０〜３、ｋ＝０〜３）： バンクビット選択線
ＳＤｘｋ（ｘ＝０〜３、ｋ＝０〜３）： バンクデータ選択線
ＳＢｊｋ（ｊ＝０〜７、ｋ＝０〜３）： バンクビット選択線
ＳＤｉｋ（ｉ＝０〜７、ｋ＝０〜３）： バンクデータ選択線 10: Data line driver 20: Bit line driver BKk (k = 0 to 3): Memory cell array (bank)
BLj (j = 0 to 7): Bit line DLi (i = 0 to 7): Data line GBLm (m = 0 to 7): Main bit line GDLn (n = 0 to 7): Main data line MR0: Read target Memory cells (selected memory cells)
TBjk (j = 0 to 7, k = 0 to 3): Bit line selection transistor TDik (i = 0 to 7, k = 0 to 3): Data line selection transistor SByk (y = 0 to 3, k = 0 to 0) 3): Bank bit select line SDxk (x = 0-3, k = 0-3): Bank data select line SBjk (j = 0-7, k = 0-3): Bank bit select line SDik (i = 0) ˜7, k = 0˜3): Bank data selection line

Claims (10)

電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のデータ線と列方向に延伸する複数のビット線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を共通の前記データ線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を共通の前記ビット線に接続してなるメモリセルアレイを、少なくとも行方向に複数配列してなる半導体記憶装置であって、
行方向に配列した前記各メモリセルアレイの前記データ線に所定のデータ線電圧を供給するための複数の主データ線が行方向に延伸し、
前記各メモリセルアレイにおいて、前記各主データ線が複数のデータ線と夫々個別のデータ線選択トランジスタを介して接続していることを特徴とする半導体記憶装置。 A plurality of memory cells composed of variable resistance elements that store information according to a change in electrical resistance are arranged in a row direction and a column direction, respectively, and include a plurality of data lines extending in the row direction and a plurality of bit lines extending in the column direction, Each of the memory cells in the same row connects one end side of the variable resistance element to the common data line, and each of the memory cells in the same column shares the other end side of the variable resistance element with the common bit. A semiconductor memory device in which a plurality of memory cell arrays connected to lines are arranged in at least the row direction,
A plurality of main data lines for supplying a predetermined data line voltage to the data lines of the memory cell arrays arranged in the row direction extend in the row direction,
In each of the memory cell arrays, the main data line is connected to a plurality of data lines via individual data line selection transistors. 前記主データ線が複数に区分され、同一区分内の前記主データ線に接続する前記データ線選択トランジスタに対するオンオフ制御は、他の区分内の前記主データ線に接続する前記データ線選択トランジスタに対するオンオフ制御とは、独立しており、
同一区分内の前記主データ線が複数の場合、同一区分内の１つの前記主データ線に接続する前記データ線選択トランジスタに対するオンオフ制御と、他の前記主データ線に接続する前記データ線選択トランジスタに対するオンオフ制御が同じであることを特徴とする請求項１に記載の半導体記憶装置。 On / off control for the data line selection transistor connected to the main data line in the other section is turned on / off for the data line selection transistor connected to the main data line in another section. Independent of control,
When there are a plurality of main data lines in the same section, on / off control for the data line selection transistor connected to one main data line in the same section and the data line selection transistor connected to another main data line 2. The semiconductor memory device according to claim 1, wherein the on / off control is the same. 読み出し対象の前記メモリセルに接続する選択された前記データ線に前記データ線選択トランジスタの１つを介して接続する選択された前記主データ線と異なる区分内の前記主データ線は、読み出し動作時において、夫々に接続する複数の前記データ線選択トランジスタの全てがオン状態に制御されることを特徴とする請求項２に記載の半導体記憶装置。   The main data line in a different section from the selected main data line connected to the selected data line connected to the memory cell to be read through one of the data line selection transistors is in a read operation. 3. The semiconductor memory device according to claim 2, wherein all of the plurality of data line selection transistors connected to each other are controlled to be in an on state. 読み出し対象の前記メモリセルに接続する選択された前記データ線に前記データ線選択トランジスタの１つを介して接続する選択された前記主データ線と同一区分内の前記主データ線は、読み出し動作時において、夫々に接続する複数の前記データ線選択トランジスタの内の１つがオン状態で、その他がオフ状態に制御されることを特徴とする請求項３に記載の半導体記憶装置。   The main data line in the same section as the selected main data line connected to the selected data line connected to the memory cell to be read through one of the data line selection transistors is in a read operation. 4. The semiconductor memory device according to claim 3, wherein one of the plurality of data line selection transistors connected to each other is controlled to be in an on state and the other is controlled to be in an off state. 読み出し動作時にオフ状態に制御される前記データ線選択トランジスタに接続する非選択の前記データ線は、読み出し対象でない前記メモリセルに接続する非選択ビット線の一部または全部から、当該データ線と当該非選択ビット線の一部または全部に接続する前記メモリセルを介して、電圧供給されることを特徴とする請求項４に記載の半導体記憶装置。   The non-selected data line connected to the data line selection transistor controlled to be turned off during a read operation includes the data line and the non-selected bit line connected to the memory cell that is not a read target. 5. The semiconductor memory device according to claim 4, wherein a voltage is supplied through the memory cell connected to a part or all of the non-selected bit line. 前記メモリセルアレイを、行方向と列方向に夫々複数配列してなる半導体記憶装置であって、
列方向に配列した前記各メモリセルアレイの前記ビット線に所定のビット線電圧を供給するための複数の主ビット線が列方向に延伸し、
前記各メモリセルアレイにおいて、前記各主ビット線が複数のビット線と夫々個別のビット線選択トランジスタを介して接続していることを特徴とする請求項１〜５の何れか１項に記載の半導体記憶装置。 A semiconductor memory device in which a plurality of the memory cell arrays are arranged in a row direction and a column direction,
A plurality of main bit lines for supplying a predetermined bit line voltage to the bit lines of the memory cell arrays arranged in the column direction extend in the column direction,
6. The semiconductor according to claim 1, wherein each main bit line is connected to a plurality of bit lines via individual bit line selection transistors in each memory cell array. Storage device. 前記主ビット線が複数に区分され、同一区分内の前記主ビット線に接続する前記ビット線選択トランジスタに対するオンオフ制御は、他の区分内の前記主ビット線に接続する前記ビット線選択トランジスタに対するオンオフ制御とは、独立しており、
同一区分内の前記主ビット線が複数の場合、同一区分内の１つの前記主ビット線に接続する前記ビット線選択トランジスタに対するオンオフ制御と、他の前記主ビット線に接続する前記ビット線選択トランジスタに対するオンオフ制御が同じであることを特徴とする請求項６に記載の半導体記憶装置。 On / off control for the bit line selection transistors connected to the main bit lines in another section is performed on / off for the bit line selection transistors connected to the main bit lines in the same section. Independent of control,
When there are a plurality of main bit lines in the same section, on / off control for the bit line selection transistor connected to one main bit line in the same section and the bit line selection transistor connected to another main bit line The semiconductor memory device according to claim 6, wherein the on / off control is the same. 読み出し対象の前記メモリセルに接続する選択された前記ビット線に前記ビット線選択トランジスタの１つを介して接続する選択された前記主ビット線と異なる区分内の前記主ビット線は、読み出し動作時において、夫々に接続する複数の前記ビット線選択トランジスタの全てがオン状態に制御されることを特徴とする請求項７に記載の半導体記憶装置。   The main bit line in a different section from the selected main bit line connected to the selected bit line connected to the memory cell to be read through one of the bit line selection transistors is in a read operation. 8. The semiconductor memory device according to claim 7, wherein all of the plurality of bit line selection transistors connected to each other are controlled to be in an on state. 読み出し対象の前記メモリセルに接続する選択された前記ビット線に前記ビット線選択トランジスタの１つを介して接続する選択された前記主ビット線と同一区分内の前記主ビット線は、読み出し動作時において、夫々に接続する複数の前記ビット線選択トランジスタの内の１つがオン状態で、その他がオフ状態に制御されることを特徴とする請求項８に記載の半導体記憶装置。   The main bit line in the same section as the selected main bit line connected to the selected bit line connected to the memory cell to be read through one of the bit line selection transistors is in a read operation. 9. The semiconductor memory device according to claim 8, wherein one of the plurality of bit line selection transistors connected to each other is controlled to be in an on state and the other is controlled to be in an off state. 読み出し動作時にオフ状態に制御される前記ビット線選択トランジスタに接続する非選択の前記ビット線は、読み出し対象でない前記メモリセルに接続する非選択データ線の一部または全部から、当該ビット線と当該非選択データ線の一部または全部に接続する前記メモリセルを介して、電圧供給されることを特徴とする請求項９に記載の半導体記憶装置。   The non-selected bit line connected to the bit line selection transistor that is controlled to be turned off during a read operation includes the bit line and the non-selected data line connected to the memory cell that is not to be read from the bit line and the bit line. 10. The semiconductor memory device according to claim 9, wherein a voltage is supplied through the memory cell connected to a part or all of the non-selected data line.
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