JP2006079142A - Multiprocessor device - Google Patents
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Abstract
Description
本発明は、複数のプロセッサを有するマルチプロセッサ装置に関する。具体的には、マルチプロセッサ装置内の複数のプロセッサが一時的に実行を停止したプログラム（デバッグ対象プログラム、アプリケーション・プログラム等）の同時実行再開技術に関する。 The present invention relates to a multiprocessor device having a plurality of processors. Specifically, the present invention relates to a technique for resuming simultaneous execution of a program (a debug target program, an application program, etc.) that is temporarily stopped by a plurality of processors in a multiprocessor device.
図５はデバッグ装置の動作を説明するための図である。図１中、１はデバッグ装置、２はプロセッサ、３はプロセッサ２用のデバッグ対象プログラム、４はプロセッサ２用のデバッグ制御プログラムである。デバッグ装置１は、プロセッサ２がデバッグ対象プログラム３を実行してブレークポイントに達すると、実行プログラムをデバッグ対象プログラム３からデバッグ制御プログラム４にジャンプさせ、デバッグ制御プログラム４によりプロセッサ２のレジスタやメモリの内容等を調査し、その後、プロセッサ２にデバッグ対象プログラム３の実行を再開させる。
FIG. 5 is a diagram for explaining the operation of the debugging device. In FIG. 1, 1 is a debugging device, 2 is a processor, 3 is a debug target program for the processor 2, and 4 is a debug control program for the processor 2. When the processor 2 executes the
図６は従来のマルチプロセッサ装置の一例をデバッグ装置とともに示す図である。５は従来のマルチプロセッサ装置の一例、６はデバッグ装置である。また、マルチプロセッサ装置５において、７−ｉ（但し、ｉ＝０、１、２である。以下、同様。）はプロセッサ、８−ｉはプロセッサ７−ｉ用のデバッグ対象プログラム、９−ｉはプロセッサ７−ｉ用のデバッグ制御プログラムである。図６に示す従来のマルチプロセッサ装置５においては、デバッグ装置６は、デバッグ対象プログラム８−０〜８−２の各々を独立にデバッグすることになる。
図６に示す従来のマルチプロセッサ装置５においては、デバッグ対象プログラム８−０〜８−２間に連携がある場合、異なるタイミングでデバッグ制御プログラム９−０〜９−２を実行させた場合であっても、その後、デバッグ対象プログラム８−０〜８−２の実行再開を同時に行うことが必要となる場合がある。例えば、或るタイミングでデバッグ対象プログラム８−０〜８−２の実行再開を同時に行わないと、或るバグが再現できないというようなタイミング・クリティカルな問題が発生した場合等である。 In the conventional multiprocessor device 5 shown in FIG. 6, when the debug target programs 8-0 to 8-2 are linked, the debug control programs 9-0 to 9-2 are executed at different timings. Even then, it may be necessary to simultaneously resume execution of the debug target programs 8-0 to 8-2. For example, there is a case where a timing critical problem occurs in which a bug cannot be reproduced unless execution of the debug target programs 8-0 to 8-2 is resumed at a certain timing.
しかしながら、図６に示す従来のマルチプロセッサ装置５においては、デバッグ装置６は、デバッグ対象プログラム８−０〜８−２の各々を独立にデバッグせざるを得ないので、デバッグ対象プログラム８−０〜８−２の実行再開を行うためには、デバッグ対象プログラム８−０〜８−２の実行再開指令をプロセッサ７−０〜７−２に対して順に行わざるを得ない。このため、デバッグ対象プログラム８−０〜８−２の同時実行再開が必要な場合であっても、開始タイミングに時間差が発生してしまうという問題点があった。 However, in the conventional multiprocessor device 5 shown in FIG. 6, the debug device 6 must debug each of the debug target programs 8-0 to 8-2 independently. In order to resume execution of 8-2, it is necessary to issue execution resume commands for the debug target programs 8-0 to 8-2 to the processors 7-0 to 7-2 in order. For this reason, even if it is necessary to resume the simultaneous execution of the debug target programs 8-0 to 8-2, there is a problem that a time difference occurs in the start timing.
また、プロセッサ７−０、７−１、７−２でそれぞれアプリケーション・プログラムＡ０、Ａ１、Ａ２を実行させる場合において、或るタイミングで、プロセッサ７−０、７−１、７−２におけるアプリケーション・プログラムＡ０、Ａ１、Ａ２の実行を揃えたいという場合がある。例えば、マルチタスク処理でタスクを切り換える場合において、切り換えたタスクを同時に実行開始させたいというような場合である。 Further, when the application programs A0, A1, and A2 are executed by the processors 7-0, 7-1, and 7-2, respectively, the application programs in the processors 7-0, 7-1, and 7-2 are processed at a certain timing. There is a case where it is desired to align the execution of the programs A0, A1, and A2. For example, when switching tasks in multitask processing, it is a case where it is desired to start executing the switched tasks simultaneously.
この場合、アプリケーション・プログラムＡ０〜Ａ２の各々を適当なタイミングで一時的に停止させた後、適当なタイミングでアプリケーション・プログラムＡ０〜Ａ２を同時実行再開させる必要がある。しかしながら、従来、マルチプロセッサ装置において、複数のプロセッサが実行する複数のアプリケーション・プログラムを時間差がないように揃える技術は提案されていない。 In this case, after each application program A0-A2 is temporarily stopped at an appropriate timing, it is necessary to resume execution of the application programs A0-A2 at an appropriate timing. However, conventionally, there has not been proposed a technique for aligning a plurality of application programs executed by a plurality of processors so that there is no time difference in a multiprocessor device.
本発明は、かかる点に鑑み、複数のプロセッサが一時的に実行を停止したプログラムの同時実行再開を容易に行うことができるようにしたマルチプロセッサ装置を提供することを目的とする。 In view of the above, an object of the present invention is to provide a multiprocessor device capable of easily resuming simultaneous execution of a program in which execution of a plurality of processors is temporarily stopped.
本発明は、複数のプロセッサを有するマルチプロセッサ装置であって、前記複数のプロセッサの中の選択された複数のプロセッサのステータス情報を保持するステータス情報保持装置を有し、前記ステータス情報保持装置が保持するステータス情報に基づいて、前記選択された複数のプロセッサが一時的に実行を停止したプログラムの同時実行再開を行うことができるようにされているというものである。 The present invention is a multiprocessor device having a plurality of processors, and has a status information holding device that holds status information of a plurality of processors selected from the plurality of processors, and the status information holding device holds On the basis of the status information to be executed, the plurality of selected processors can resume the simultaneous execution of the programs temporarily stopped.
本発明によれば、ステータス情報保持装置が保持するステータス情報に基づいて、選択された複数のプロセッサが一時的に実行を停止したプログラムの同時実行再開を行うことができるようにされている。したがって、選択された複数のプロセッサが一時的に実行を停止したプログラムの同時実行再開を容易に行わせることができる。 According to the present invention, based on the status information held by the status information holding device, it is possible to resume the simultaneous execution of programs that have been temporarily stopped by a plurality of selected processors. Accordingly, it is possible to easily resume the simultaneous execution of programs that have been temporarily stopped by a plurality of selected processors.
（第１実施形態・・図１、図２）
図１は本発明の第１実施形態のマルチプロセッサ装置をデバッグ装置とともに示す図である。図１中、１０は本発明の第１実施形態のマルチプロセッサ装置、１１はデバッグ装置である。本発明の第１実施形態のマルチプロセッサ装置１０は、その要部を概念的に示している。
(First embodiment. FIG. 1 and FIG. 2)
FIG. 1 is a diagram showing a multiprocessor device according to a first embodiment of the present invention together with a debugging device. In FIG. 1, 10 is a multiprocessor device according to the first embodiment of the present invention, and 11 is a debugging device. The
本発明の第１実施形態のマルチプロセッサ装置１０において、１２−ｉはプロセッサ、１３−ｉはプロセッサ１２−ｉ用のデバッグ対象プログラム、１４−ｉはプロセッサ１２−ｉ用のデバッグ制御プログラム、１５はデバッグ実行制御用のステータス情報保持装置である。
In the
ステータス情報保持装置１５において、１６−ｉはプロセッサ１２−ｉのステータス情報を保持するステータス情報保持レジスタであり、プロセッサ１２−ｉは、デバッグ対象プログラム１３−ｉを実行する場合（通常動作を行う場合）には、ステータス情報保持レジスタ１６−ｉに“０”を書き込み、デバッグ制御プログラム１４−ｉの実行が終了した場合には、ステータス情報保持レジスタ１６−ｉに“１”を書き込む。
In the status
１７−ｉはステータス情報保持レジスタ１６−ｉを有効とするか否かを設定することにより、プロセッサ１２−ｉをデバッグ対象プログラム同時実行再開制御対象プロセッサとするか否かを設定する設定レジスタである。 17-i is a setting register for setting whether or not the processor 12-i is set as a debug target program simultaneous execution restart control target processor by setting whether or not the status information holding register 16-i is enabled. .
デバッグ装置１１は、ステータス情報保持レジスタ１６−ｉを有効とする場合（プロセッサ１２−ｉをデバッグ対象プログラム同時実行再開制御対象プロセッサとする場合）には設定レジスタ１７−ｉに “１”を書き込み、ステータス情報保持レジスタ１６−ｉを無効とする場合（プロセッサ１２−ｉをデバッグ対象プログラム同時実行再開制御対象プロセッサとしない場合）には設定レジスタ１７−ｉに “０”を書き込む。 The debugging device 11 writes “1” in the setting register 17-i when the status information holding register 16-i is validated (when the processor 12-i is a processor subject to simultaneous execution / resume control of debugging target program), When invalidating the status information holding register 16-i (when the processor 12-i is not a debug target program simultaneous execution restart control target processor), “0” is written to the setting register 17-i.
なお、本実施形態では、ステータス情報保持レジスタ１６−０〜１６−２の中の２個又は３個のステータス情報保持レジスタが有効とされる。即ち、プロセッサ１２−０〜１２−２のうち、２個又は３個のプロセッサがデバッグ対象プログラム同時実行再開制御対象プロセッサとされる。 In the present embodiment, two or three status information holding registers among the status information holding registers 16-0 to 16-2 are validated. That is, of the processors 12-0 to 12-2, two or three processors are set as debug target program simultaneous execution restart control target processors.
１８はステータス情報保持レジスタ１６−０〜１６−２のうち、有効とされたステータス情報保持レジスタの値のみを入力し、有効とされたステータス情報保持レジスタの全てが“０”又は“１”の場合には“０”を出力し、有効とされたステータス情報保持レジスタの一部が“１”の場合には“１”を出力する演算部、１９は演算部１８の出力値を更新的に保持する停止フラグである。
18 is a status information holding register 16-0 to 16-2, in which only the value of the valid status information holding register is inputted, and all the valid status information holding registers are “0” or “1”. In this case, “0” is output, and when a part of the validated status information holding register is “1”, an arithmetic unit that outputs “1”, 19 is an update of the output value of the
ここに、停止フラグ１９の値＝“０”は、デバッグ対象プログラム同時実行再開制御対象プロセッサに対して、デバッグ対象プログラムの実行の許可を表示しており、停止フラグ１９の値＝“１”は、デバッグ対象プログラムの実行の禁止を表示している。なお、デバッグ制御プログラム１４−０〜１４−２については、停止フラグ１９の値に関わらず、これを実行するとされている。
Here, the value of the
図２は本発明の第１実施形態のマルチプロセッサ装置１０の動作例を示すタイムチャートであり、プロセッサ１２−０〜１２−２のステータス及び停止フラグ１９の値を示している。なお、本動作例は、設定レジスタ１７−０〜１７−２に“１”が書き込まれた場合（プロセッサ１２−０〜１２−２の全てがデバッグ対象プログラム同時実行再開制御対象プロセッサとされた場合）を例にしている。
FIG. 2 is a time chart showing an operation example of the
本動作例では、プロセッサ１２−０〜１２−２は、時刻Ｔ１では、デバッグ対象プログラム１３−０〜１３−２を実行しており、ステータス情報保持レジスタ１６−０〜１６−２の値＝“０”、停止フラグ１９の値＝“０”とされている。
In this operation example, the processors 12-0 to 12-2 are executing the debug target programs 13-0 to 13-2 at time T1, and the value of the status information holding registers 16-0 to 16-2 = “ 0 ”and the value of the
その後、時刻Ｔ２、Ｔ３、Ｔ４で、プロセッサ１２−０、１２−１、１２−２は、それぞれブレークポイントに達し、デバッグ制御プログラム１４−０、１４−１、１４−２の実行を開始している。この状態では、ステータス情報保持レジスタ１６−０〜１６−２の値＝“０”、停止フラグ１９の値＝“０”が維持される。
Thereafter, at times T2, T3, and T4, the processors 12-0, 12-1, and 12-2 reach breakpoints, respectively, and start executing the debug control programs 14-0, 14-1, and 14-2. Yes. In this state, the value of the status information holding registers 16-0 to 16-2 = “0” and the value of the
その後、時刻Ｔ５で、プロセッサ１２−０はデバッグ制御プログラム１４−０の実行を終了している。この場合、プロセッサ１２−０は、ステータス情報保持レジスタ１６−０の値を“１”にし、この結果、停止フラグ１９の値は“１”となる。ここに、プロセッサ１２−０は、デバッグ対象プログラム１３−０の実行（通常動作）を再開しようとするが、停止フラグ１９の値＝“１”であるから、デバッグ対象プログラム１３−０の実行再開を保留することになる。
Thereafter, at time T5, the processor 12-0 finishes executing the debug control program 14-0. In this case, the processor 12-0 sets the value of the status information holding register 16-0 to “1”, and as a result, the value of the
その後、時刻Ｔ６で、プロセッサ１２−１はデバッグ制御プログラム１４−１の実行を終了している。この場合、プロセッサ１２−１は、ステータス情報保持レジスタ１６−１の値を“１”にし、停止フラグ１９の値は“１”が維持される。ここに、プロセッサ１２−１は、デバッグ対象プログラム１３−１の実行（通常動作）を再開しようとするが、停止フラグ１９の値＝“１”であるから、デバッグ対象プログラム１３−１の実行再開を保留することになる。
Thereafter, at time T6, the processor 12-1 finishes executing the debug control program 14-1. In this case, the processor 12-1 sets the value of the status information holding register 16-1 to “1”, and the value of the
その後、時刻Ｔ７で、プロセッサ１２−２はデバッグ制御プログラム１４−２の実行を終了している。この場合、プロセッサ１２−２は、ステータス情報保持レジスタ１６−２の値を“１”にし、停止フラグ１９の値は“０”となる。この結果、プロセッサ１２−０〜１２−２は、停止フラグ１９の値“０”を確認し、時刻Ｔ８で、デバッグ対象プログラム１３−０〜１３−２の実行（通常動作）再開を同時に行うことになる。
Thereafter, at time T7, the processor 12-2 finishes executing the debug control program 14-2. In this case, the processor 12-2 sets the value of the status information holding register 16-2 to “1”, and the value of the
以上のように、本発明の第１実施形態のマルチプロセッサ装置１０によれば、ステータス情報保持装置１５が備える停止フラグ１９の値に基づいて、複数のデバッグ対象プログラム同時実行再開制御対象プロセッサが一時的に実行を停止したデバッグ対象プログラムの実行再開を行うことができるようにされているので、複数のデバッグ対象プログラム同時実行再開制御対象プロセッサが一時的に実行を停止したデバッグ対象プログラムの同時実行再開を１サイクルの誤差もなく容易に行うことができる。
As described above, according to the
（第２実施形態・・図３、図４）
図３は本発明の第２実施形態のマルチプロセッサ装置をプログラム実行制御装置とともに示す図である。図３中、２０は本発明の第２実施形態のマルチプロセッサ装置、２１はプログラム実行制御装置である。本発明の第２実施形態のマルチプロセッサ装置２０は、その要部を概念的に示している。
(Second embodiment: FIGS. 3 and 4)
FIG. 3 is a diagram showing a multiprocessor device according to the second embodiment of the present invention together with a program execution control device. In FIG. 3, 20 is a multiprocessor device according to the second embodiment of the present invention, and 21 is a program execution control device. The
本発明の第２実施形態のマルチプロセッサ装置２０において、２２−ｉはプロセッサ、２３−ｉはプロセッサ２２−ｉ用のアプリケーション・プログラム、２４−ｉはプロセッサ２２−ｉ用のＯＳ（オペレーティング・システム）、２５はアプリケーション・プログラム実行制御用のステータス情報保持装置である。
In the
ステータス情報保持装置２５において、２６−ｉはプロセッサ２２−ｉのステータス情報を保持するステータス情報保持レジスタであり、プロセッサ２２−ｉは、アプリケーション・プログラム２３−ｉを実行する場合（通常動作を行う場合）には、ステータス情報保持レジスタ２６−ｉに“０”を書き込み、ＯＳ２４−ｉの実行が終了した場合には、ステータス情報保持レジスタ２６−ｉに“１”を書き込む。 In the status information holding device 25, 26-i is a status information holding register for holding the status information of the processor 22-i. The processor 22-i executes the application program 23-i (when performing normal operation). ), “0” is written into the status information holding register 26-i, and “1” is written into the status information holding register 26-i when the execution of the OS 24-i is completed.
２７−ｉはステータス情報保持レジスタ２６−ｉを有効とするか否かを設定することにより、プロセッサ２２−ｉをアプリケーション・プログラム同時実行再開制御対象プロセッサとするか否かを設定する設定レジスタである。 27-i is a setting register that sets whether or not the processor 22-i is a processor subject to concurrent execution restart control by setting whether or not the status information holding register 26-i is valid. .
プログラム実行制御装置２１は、ステータス情報保持レジスタ２６−ｉを有効とする場合（プロセッサ２２−ｉをアプリケーション・プログラム同時実行再開制御対象プロセッサとする場合）には設定レジスタ２７−ｉに “１”を書き込み、ステータス情報保持レジスタ２６−ｉを無効とする場合（プロセッサ２２−ｉをアプリケーション・プログラム同時実行再開制御対象プロセッサとしない場合）には設定レジスタ２７−ｉに “０”を書き込む。 The program execution control device 21 sets “1” to the setting register 27-i when the status information holding register 26-i is validated (when the processor 22-i is a processor subject to the application / program simultaneous execution restart control). When writing and disabling the status information holding register 26-i (when the processor 22-i is not a processor subject to concurrent execution restart control), “0” is written to the setting register 27-i.
なお、本実施形態では、ステータス情報保持レジスタ２６−０〜２６−２の中の２個又は３個のステータス情報保持レジスタが有効とされる。即ち、プロセッサ２２−０〜２２−２のうち、２個又は３個のプロセッサがアプリケーション・プログラム同時実行再開制御対象プロセッサとされる。 In the present embodiment, two or three status information holding registers among the status information holding registers 26-0 to 26-2 are validated. That is, of the processors 22-0 to 22-2, two or three processors are set as the application program concurrent execution restart control target processor.
２８はステータス情報保持レジスタ２６−０〜２６−２のうち、有効とされたステータス情報保持レジスタの値のみを入力し、有効とされたステータス情報保持レジスタの全てが“０”又は“１”の場合には“０”を出力し、有効とされたステータス情報保持レジスタの一部が“１”の場合には“１”を出力する演算部、２９は演算部２８の出力値を更新的に保持する停止フラグである。
28, only the value of the valid status information holding register among the status information holding registers 26-0 to 26-2 is input, and all the valid status information holding registers are “0” or “1”. In this case, “0” is output, and when a part of the valid status information holding register is “1”, an arithmetic unit that outputs “1”, 29 is an update of the output value of the
ここに、停止フラグ２９の値＝“０”は、アプリケーション・プログラム同時実行再開制御対象プロセッサに対して、アプリケーション・プログラムの実行の許可を表示しており、停止フラグ２９の値＝“１”は、アプリケーション・プログラムの実行の禁止を表示している。なお、ＯＳ２４−０〜２４−２については、停止フラグ２９の値に関わらず、これを実行するとされている。
Here, the value of the
図４は本発明の第２実施形態のマルチプロセッサ装置２０の動作例を示すタイムチャートであり、プロセッサ２２−０〜２２−２のステータス及び停止フラグ２９の値を示している。なお、本動作例は、設定レジスタ２７−０〜２７−２に“１”が書き込まれた場合（プロセッサ２２−０〜２２−２の全てがアプリケーション・プログラム同時実行再開制御対象プロセッサとされた場合）を例にしている。
FIG. 4 is a time chart showing an operation example of the
本動作例では、プロセッサ２２−０〜２２−２は、時刻Ｔ１では、アプリケーション・プログラム２３−０〜２３−２を実行しており、ステータス情報保持レジスタ２６−０〜２６−２の値＝“０”、停止フラグ２９の値＝“０”とされている。
In this operation example, the processors 22-0 to 22-2 are executing the application programs 23-0 to 23-2 at time T1, and the value of the status information holding registers 26-0 to 26-2 = “ 0 ”and the value of the
その後、時刻Ｔ２、Ｔ３、Ｔ４で、プロセッサ２２−０、２２−１、２２−２は、それぞれシステムコール／割り込みにより、ＯＳ２４−０、２４−１、２４−２の実行を開始している。この状態では、ステータス情報保持レジスタ２６−０〜２６−２の値＝“０”、停止フラグ２９の値＝“０”が維持される。
Thereafter, at times T2, T3, and T4, the processors 22-0, 22-1, and 22-2 respectively start executing the OSs 24-0, 24-1, and 24-2 by system calls / interrupts. In this state, the value of the status information holding registers 26-0 to 26-2 = "0" and the value of the
その後、時刻Ｔ５で、プロセッサ２２−０はＯＳ２４−０の実行を終了している。この場合、プロセッサ２２−０は、ステータス情報保持レジスタ２６−０の値を“１”にし、この結果、停止フラグ２９の値＝“１”となる。ここに、プロセッサ２２−０は、アプリケーション・プログラム２３−０の実行（通常動作）を再開しようとするが、停止フラグ２９の値は“１”であるから、アプリケーション・プログラム２３−０の実行再開を保留することになる。
Thereafter, at time T5, the processor 22-0 finishes executing the OS 24-0. In this case, the processor 22-0 sets the value of the status information holding register 26-0 to “1”, and as a result, the value of the
その後、時刻Ｔ６で、プロセッサ２２−１はＯＳ２４−１の実行を終了している。この場合、プロセッサ２２−１は、ステータス情報保持レジスタ２６−１の値を“１”にし、停止フラグ２９の値は“１”が維持される。ここに、プロセッサ２２−１は、アプリケーション・プログラム２３−１の実行（通常動作）を再開しようとするが、停止フラグ２９の値＝“１”であるから、アプリケーション・プログラム２３−１の実行再開を保留することになる。
Thereafter, at time T6, the processor 22-1 has finished executing the OS 24-1. In this case, the processor 22-1 sets the value of the status information holding register 26-1 to “1”, and the value of the
その後、時刻Ｔ７で、プロセッサ２２−２はＯＳ２４−２の実行を終了している。この場合、プロセッサ２２−２は、ステータス情報保持レジスタ２６−２の値を“１”にし、停止フラグ２９の値は“０”となる。この結果、プロセッサ２２−０〜２２−２は、停止フラグ２９の値“０”を確認し、時刻Ｔ８で、アプリケーション・プログラム２３−０〜２３−２の実行（通常動作）再開を同時に行うことになる。
Thereafter, at time T7, the processor 22-2 has finished executing the OS 24-2. In this case, the processor 22-2 sets the value of the status information holding register 26-2 to “1”, and the value of the
以上のように、本発明の第２実施形態のマルチプロセッサ装置２０によれば、ステータス情報保持装置２５が備える停止フラグ２９の値に基づいて、複数のアプリケーション・プログラム同時実行再開制御対象プロセッサが一時的に実行を停止したアプリケーション・プログラムの実行再開を行うことができるようにされているので、複数のアプリケーション・プログラム同時実行再開制御対象プロセッサが一時的に実行を停止したアプリケーション・プログラムの同時実行再開を１サイクルの誤差もなく容易に行うことができる。
As described above, according to the
なお、図１に示す本発明の第１実施形態のマルチプロセッサ装置１０が備えるデバッグ実行制御用のステータス情報保持装置１５を本発明の第２実施形態のマルチプロセッサ装置が備えるアプリケーション・プログラム実行制御用のステータス情報保持装置２５として兼用することもできる。
The status
ここで、特許文献１には、複数のプロセッサの中の一つをデバッグ制御専用として使用し、ユーザからのコマンド等により、他のプロセッサの停止、再開等を制御する技術が記載されているが、本発明は、複数のプロセッサとは別にステータス情報保持装置を設け、複数のプロセッサの通常動作には影響を与えず、デバッグ機能を実現するものであり、特許文献１に記載の技術とは構成、動作を全く異にするものである。
Here,
また、特許文献２には、デバッグのためにプロセッサを停止させたい時に、プロセッサに入力しているクロックを停止させる技術が記載されているが、本発明は、クロックを停止させることなく、ステータス情報保持装置の制御によりデバッグを行うものであり、特許文献２に記載の技術とは構成、動作を全く異にしている。 Further, Patent Document 2 describes a technique for stopping a clock input to a processor when it is desired to stop the processor for debugging. However, the present invention provides status information without stopping the clock. The debugging is performed under the control of the holding device, and the configuration and operation are completely different from the technique described in Patent Document 2.
また、特許文献３には、デバッグ時、対象のプロセッサが独占的にバスを使用することにより、デバッグ中にプロセッサ間の共有情報を保持する技術が記載されているが、本発明は、バス動作でなく、プロセッサの働きを制御することによりデバッグを行うものであり、特許文献３に記載の技術とは構成、動作を全く異にしている。
１０…本発明の第１実施形態のマルチプロセッサ装置
１１…デバッグ装置
１２−０〜１２−２…プロセッサ
１３−０〜１３−２…デバッグ対象プログラム
１４−０〜１４−２…デバッグ制御プログラム
１５…ステータス情報保持装置
１６−０〜１６−２…ステータス情報保持レジスタ
１７−０〜１７−２…設定レジスタ
１８…演算部
１９…停止フラグ
２０…本発明の第２実施形態のマルチプロセッサ装置
２１…プログラム実行制御装置
２２−０〜２２−２…プロセッサ
２３−０〜２３−２…アプリケーション・プログラム
２４−０〜２４−２…ＯＳ
２５…ステータス情報保持装置
２６−０〜２６−２…ステータス情報保持レジスタ
２７−０〜２７−２…設定レジスタ
２８…演算部
２９…停止フラグ
DESCRIPTION OF
25 ... Status information holding device 26-0 to 26-2 ... Status information holding register 27-0 to 27-2 ... Setting
Claims (4)
前記複数のプロセッサの中の選択された複数のプロセッサのステータス情報を保持するステータス情報保持装置を有し、
前記ステータス情報保持装置が保持するステータス情報に基づいて、前記選択された複数のプロセッサが一時的に実行を停止したプログラムの同時実行再開を行うことができるようにされていることを特徴とするマルチプロセッサ装置。 A multiprocessor device having a plurality of processors,
A status information holding device for holding status information of a plurality of processors selected from among the plurality of processors;
Based on status information held by the status information holding device, the plurality of selected processors can resume simultaneous execution of programs temporarily stopped from being executed. Processor device.
前記選択された複数のプロセッサは、前記表示手段の表示内容に従って、前記一時的に停止したプログラムの実行再開を行うことを特徴とする請求項１記載のマルチプロセッサ装置。 The status information holding device has display means for displaying permission / inhibition of execution restart of a program in which the selected plurality of processors are temporarily stopped from the status information of the selected plurality of processors,
2. The multiprocessor device according to claim 1, wherein the plurality of selected processors resume execution of the temporarily stopped program in accordance with display contents of the display means.
3. The multiprocessor device according to claim 1, wherein the program whose execution has been temporarily stopped is an application program.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|---|---|---|
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-
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009113273A1 (en) * | 2008-03-14 | 2009-09-17 | パナソニック株式会社 | Program execution device and method for controlling the same |
| JP5269067B2 (en) * | 2008-03-14 | 2013-08-21 | パナソニック株式会社 | Program execution device and control method thereof |
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| JP2012523616A (en) * | 2009-04-08 | 2012-10-04 | フリースケール セミコンダクター インコーポレイテッド | Debug signaling in multiprocessor data processing systems |
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