JP2006072968A - Memory module, memory unit, and hub with non-periodic clock, and method using the same - Google Patents
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Abstract
Description
本発明の例示的な一実施形態は、一つ以上の周期クロックと一つ以上の非周期クロックを提供したり提供されたりするメモリコンポーネント、例えば、メモリモジュール、メモリユニット及び/またはハブに関する。 One exemplary embodiment of the present invention relates to a memory component, such as a memory module, a memory unit, and / or a hub, that provides or provides one or more periodic clocks and one or more non-periodic clocks.
本発明の例示的な一実施形態は、メモリレジスタまたはメモリインターフェースレジスタを含むメモリコンポーネント、例えば、メモリモジュールまたはメモリユニットに関する。 One exemplary embodiment of the present invention relates to a memory component including a memory register or a memory interface register, eg, a memory module or memory unit.
本発明の好適な一実施形態は、モード信号に基づいて一つ以上の周期クロックまたは一つ以上の非周期クロックが選択されるメモリコンポーネント、例えば、メモリモジュール、メモリユニット及び/ハブに関する。 One preferred embodiment of the present invention relates to a memory component such as a memory module, a memory unit, and / or a hub in which one or more periodic clocks or one or more non-periodic clocks are selected based on a mode signal.
本発明の好適な一実施形態は、一つ以上の周期クロックまたは一つ以上の非周期クロックが選択され複数のメモリユニットまたはメモリ装置に使用され、周期クロックまたは非周期クロックのうち他の一つが選択されメモリレジスタまたはメモリインターフェースレジスタに使用されるメモリコンポーネント、例えば、メモリモジュール、メモリユニット及び/ハブに関する。 According to a preferred embodiment of the present invention, one or more periodic clocks or one or more non-periodic clocks are selected and used in a plurality of memory units or memory devices, and the other one of the periodic clocks or the non-periodic clocks is used. It relates to memory components, eg memory modules, memory units and / or hubs, which are used for selected memory registers or memory interface registers.
本発明の好適な一実施形態は一つ以上のモード信号に基づいて一つ以上の周期クロックまたは一つ以上の非周期クロックが選択されるメモリコンポーネント、例えば、メモリモジュール、メモリユニット及び/ハブに関する。 One preferred embodiment of the present invention relates to a memory component such as a memory module, a memory unit and / or a hub in which one or more periodic clocks or one or more non-periodic clocks are selected based on one or more mode signals. .
本発明の好適な一実施形態は前記クロック選択を実施しメモリモジュール、メモリユニット及び/またはハブの一部であるクロック選択回路を含むメモリコンポーネントに関する。 One preferred embodiment of the invention relates to a memory component that implements the clock selection and includes a clock selection circuit that is part of a memory module, memory unit and / or hub.
図1は位相固定ループPPL、レジスタ及び複数個のメモリ装置M1−Mnを含む従来の技術によるメモリモジュールを示す。 FIG. 1 illustrates a conventional memory module including a phase locked loop PPL, a register, and a plurality of memory devices M1-Mn.
位相固定ループは外部装置、例えば、メモリコントローラーから基準クロックECLKを受信し、前記基準クロックと同一の位相を有する複数個のクロック(例えば、DCLK1、DCLK2、RCLK)を生成する。従来技術のメモリモジュールでは、基準クロックは一定の周期を有している。 The phase locked loop receives a reference clock ECLK from an external device, for example, a memory controller, and generates a plurality of clocks (for example, DCLK1, DCLK2, and RCLK) having the same phase as the reference clock. In the memory module of the prior art, the reference clock has a constant period.
レジスタは制御信号CON、例えば、/CS、/RAS、/CAS、/WE及び/または類似する他の制御信号と、アドレス信号ADDRを外部装置から受信し、クロック(例えば、RCKLクロック)が位相固定ループから入力されうる。レジスタは制御信号RCON及び/またはアドレス信号ADDRをクロックRCKLに同期させることができる複数個のメモリ装置に出力することができる。 The register receives the control signal CON, for example / CS, / RAS, / CAS, / WE and / or other similar control signals and the address signal ADDR from an external device, and the clock (for example, the RCKL clock) is phase-locked. It can be input from a loop. The register can output the control signal RCON and / or the address signal ADDR to a plurality of memory devices that can be synchronized with the clock RCKL.
複数個のメモリ装置は一つ以上のデータDQ、データマスクDM及び/またはデータストローブDQS信号がメモリコントローラーのような外部装置から入力されうる。複数個のメモリ装置はまた少なくとも一つのクロック信号(例えば、DCLK1、DCLK2)、RCON及び/またはADDRを受信することができ、クロック信号DCLK1またはクロック信号DCLK2に同期した内部信号を生成することができる。 The plurality of memory devices may receive one or more data DQ, data mask DM, and / or data strobe DQS signal from an external device such as a memory controller. The plurality of memory devices can also receive at least one clock signal (eg, DCLK1, DCLK2), RCON and / or ADDR, and can generate an internal signal synchronized with the clock signal DCLK1 or the clock signal DCLK2. .
図1に示された従来のメモリモジュールは、非周期クロックの供給を受けることも非周期クロックに応答して動作することもできない。特に、非周期クロックが位相固定ループに供給される場合、固定ループでは非周期クロックの周期が変更される毎に位相固定時間が要求される。一般に、位相固定のためには数十マイクロセカンド(μsec)の時間がかかる。しかし、制御信号CONまたはアドレス信号APPRが前記位相固定期間の間、複数のメモリ装置のうち一つを動作するようにメモリコントローラーのような外部装置から供給されると、複数のメモリ装置M1−Mnは適切に制御信号CONまたはアドレス信号を受信することができなくなる。 The conventional memory module shown in FIG. 1 cannot receive a non-periodic clock and cannot operate in response to the non-periodic clock. In particular, when an aperiodic clock is supplied to the phase locked loop, the phase locked time is required every time the period of the aperiodic clock is changed in the fixed loop. In general, it takes several tens of microseconds (μsec) to fix the phase. However, when the control signal CON or the address signal APPR is supplied from an external device such as a memory controller to operate one of the plurality of memory devices during the phase fixing period, the plurality of memory devices M1-Mn Cannot properly receive the control signal CON or the address signal.
モジュール内の複数個のメモリ装置は周期クロック信号DCLK1、またはDCLK2に応答して動作するので、制御信号CONまたはアドレス信号ADDRのセットアップ時間tsとホールド時間thは使用者によって容易に制御されることができない。
前記のような問題点を解決するための本発明の目的は、周期クロック及び非周期クロックを選択的に提供するためのメモリモジュールを提供することにある。 An object of the present invention for solving the above-described problems is to provide a memory module for selectively providing a periodic clock and an aperiodic clock.
本発明の他の目的は、周期クロック及び非周期クロックを選択して内部クロックとして使用するためのハブを提供することにある。 Another object of the present invention is to provide a hub for selecting a periodic clock and an aperiodic clock to use as an internal clock.
本発明の更に他の目的は、周期クロック及び非周期クロックを選択して内部クロックとして使用するためのメモリユニットを提供することにある。 Still another object of the present invention is to provide a memory unit for selecting a periodic clock and an aperiodic clock and using them as an internal clock.
本発明の更に他の目的は、周期クロック及び非周期クロックを選択して内部クロックに提供するためのメモリモジュールのクロック提供方法を提供することにある。 Still another object of the present invention is to provide a clock providing method of a memory module for selecting a periodic clock and an aperiodic clock and providing them to an internal clock.
本発明の更に他の目的は、周期クロック及び非周期クロックを選択して内部クロックに提供するためのメモリユニットのクロック生成方法を提供することにある。 Still another object of the present invention is to provide a memory unit clock generation method for selecting a periodic clock and an aperiodic clock and providing them to an internal clock.
本発明の好適な一実施形態は、メモリアプリケイションに使用される非周期クロックに関する。 One preferred embodiment of the present invention relates to an aperiodic clock used for memory applications.
本発明の好適な一実施形態はメモリモジュール、メモリユニット、ハブ及びこれらを用いた方法に関する。 A preferred embodiment of the present invention relates to a memory module, a memory unit, a hub, and a method using them.
本発明の好適な一実施形態はメモリアプリケイションに使用される非周期クロックを生成及び/または提供する方法に関する。 One preferred embodiment of the present invention relates to a method for generating and / or providing an aperiodic clock for use in memory applications.
本発明の好適な一実施形態は外部周期クロックの入力を受けて、一つ以上の内部周期クロックを生成する位相固定ループ及び前記内部周期クロックまたは外部から第1非周期クロックの入力を受ける複数のメモリユニットを含むメモリモジュールに関する。 According to a preferred embodiment of the present invention, a phase-locked loop that receives an external periodic clock and generates one or more internal periodic clocks, and a plurality of internal periodic clocks or an external input of a first non-periodic clock. The present invention relates to a memory module including a memory unit.
本発明の好適な一実施形態は外部周期クロックの入力を受けて、少なくとも一つの内部周期クロックを生成する位相固定ループ、モード設定信号の入力を受けて、一つ以上の制御信号を生成する設定レジスタ、メモリ情報の入力を受けて、前記メモリ情報を複数のメモリユニットに提供するメモリインターフェースレジスタ、及び第1非周期クロック、前記内部周期クロック、前記一つ以上の制御信号の入力を受けて、前記一つ以上の制御信号に応答して、前記内部周期クロックまたは前記第1非周期クロックを前記複数のメモリユニットと前記メモリインターフェースレジスタに提供するクロック選択回路を含むメモリモジュールのハブに関する。 A preferred embodiment of the present invention is a phase locked loop for receiving at least one external periodic clock and generating at least one internal periodic clock, and a setting for generating at least one control signal by receiving a mode setting signal. A register, receiving a memory information, a memory interface register for providing the memory information to a plurality of memory units, a first aperiodic clock, the internal periodic clock, receiving the one or more control signals; The present invention relates to a hub of a memory module including a clock selection circuit that provides the internal periodic clock or the first non-periodic clock to the plurality of memory units and the memory interface register in response to the one or more control signals.
本発明の好適な一実施形態は入力信号の入力を受けて、モード信号を出力するモード設定回路、及び周期クロックと非周期クロックの入力を受けて、前記モード信号に応答して前記周期クロックまたは前記非周期クロックを出力するクロック選択回路を含むことを特徴とするメモリユニットに関する。 According to a preferred embodiment of the present invention, a mode setting circuit that receives an input of an input signal and outputs a mode signal, and an input of a periodic clock and an aperiodic clock, and the periodic clock or The present invention relates to a memory unit including a clock selection circuit that outputs the non-periodic clock.
本発明の好適な一実施形態は正常動作モードで周期クロックの入力を受ける第1入力ピン、テスト動作モードで非周期クロックの入力を受ける第2入力ピン、前記周期クロックと前記非周期クロックの入力を受けてモード選択信号に応答して前記周期クロックまたは前記非周期クロックを出力するクロック選択回路、及び前記クロック選択回路から前記周期クロックまたは前記非周期クロックの入力を受けて、内部クロックを出力するクロックバッファを含むことを特徴とするメモリユニットに関する。 A preferred embodiment of the present invention includes a first input pin that receives a periodic clock in a normal operation mode, a second input pin that receives an aperiodic clock in a test operation mode, and inputs of the periodic clock and the aperiodic clock. And a clock selection circuit that outputs the periodic clock or the aperiodic clock in response to a mode selection signal, and an input of the periodic clock or the aperiodic clock from the clock selection circuit to output an internal clock The present invention relates to a memory unit including a clock buffer.
本発明の好適な一実施形態は、位相固定ループと複数のメモリユニットを具備してメモリモジュールにクロックを提供する方法として、正常動作モードで前記位相固定ループに周期クロックを提供する段階、及びテスト動作モードで前記複数のメモリユニットに非周期クロックを直接的に提供する段階を含むクロック提供方法に関する。 According to a preferred embodiment of the present invention, as a method for providing a clock to a memory module having a phase locked loop and a plurality of memory units, providing a periodic clock to the phase locked loop in a normal operation mode, and a test The present invention relates to a clock providing method including providing an aperiodic clock directly to the plurality of memory units in an operation mode.
本発明の好適な一実施形態は、ハブを有するメモリモジュールの複数のメモリユニットにクロックを提供する方法として、外部周期クロックの入力を受けて内部周期クロックを生成する段階、モード設定信号を受信して制御信号を生成する段階、制御情報とアドレス情報も入力を受けて前記制御情報とアドレス情報を複数のメモリユニットに提供する段階、及び非周囲クロック、前記内部周期クロック及び前記制御信号の入力を受けて、前記制御信号に応答して、前記内部周期クロックまたは前記非周期クロックを前記複数のメモリユニットとメモリインターフェースレジスタに提供する段階を含むクロック提供方法に関する。 According to a preferred embodiment of the present invention, as a method of providing a clock to a plurality of memory units of a memory module having a hub, receiving an external periodic clock and generating an internal periodic clock, receiving a mode setting signal Generating control signals, receiving control information and address information and providing the control information and address information to a plurality of memory units; and inputting non-peripheral clocks, internal cycle clocks and control signals. In response, the present invention relates to a clock providing method including providing the internal periodic clock or the non-periodic clock to the plurality of memory units and the memory interface register in response to the control signal.
本発明の好適な一実施形態は、入力信号の入力を受けてモード設定信号を出力する段階、周期クロックと非周期クロックの入力を受ける段階、前記モード設定信号に応答して、前記周期クロックまたは前記非周期クロックを選択し、選択されたクロックをクロックバッファに出力する段階、及び前記選択されたクロックに応答して前記クロックバッファに内部クロックを生成する段階を含むメモリユニットの内部クロック生成方法に関する。 A preferred embodiment of the present invention includes receiving an input signal and outputting a mode setting signal, receiving a periodic clock and an aperiodic clock, and responding to the mode setting signal with the periodic clock or A method for generating an internal clock of a memory unit, comprising: selecting the non-periodic clock and outputting the selected clock to a clock buffer; and generating an internal clock in the clock buffer in response to the selected clock. .
本発明によれば、周期クロック及び非周期クロックを選択的に提供するためのメモリモジュールを提供することができる。 According to the present invention, it is possible to provide a memory module for selectively providing a periodic clock and an aperiodic clock.
以下、図面を参照して本発明の望ましい一実施形態をより詳細に説明する。 Hereinafter, a preferred embodiment of the present invention will be described in more detail with reference to the drawings.
図2は本発明の好適な実施形態によるメモリモジュールを示す。 FIG. 2 illustrates a memory module according to a preferred embodiment of the present invention.
図2に示されたように、複数のメモリ装置(メモリユニット)M1−Mnが周期クロックECLK1を用いて動作する場合、各メモリ装置のデータストローブDQSまたはデータマスクDMピンは、メモリモジュール20のタブtabからデータストローブ信号またはデータマスク信号を受信することができる。しかし、複数のメモリ装置が非周期クロックECLK2を用いて動作する場合、メモリモジュール20のタブに接続されたデータストローブDQS、またはデータマスクDM、または非接続NCピンを通じて非周期クロックが複数個のメモリ装置に提供されることができる。ECLK2のような非周期クロックは不規則な周期または不規則なデューティサイクルを有するクロックとして定義される。 As shown in FIG. 2, when a plurality of memory devices (memory units) M1-Mn operate using the periodic clock ECLK1, the data strobe DQS or the data mask DM pin of each memory device is a tab of the memory module 20. A data strobe signal or a data mask signal can be received from the tab. However, when a plurality of memory devices operate using the non-periodic clock ECLK2, a plurality of non-periodic clocks are stored in the memory module 20 through the data strobe DQS, the data mask DM, or the non-connected NC pin connected to the tab. Can be provided to the device. A non-periodic clock such as ECLK2 is defined as a clock having an irregular period or irregular duty cycle.
図3は図2の本発明の好適な一実施形態によるメモリ装置を示す。図2に示されたように、メモリ装置Mnは制御信号をバッファリングするためのCONバッファ、アドレス信号をバッファリングするためのADDRバッファ及び/またはデータ信号をバッファリングするためのDQバッファを含む複数の入力バッファを具備することができる。 FIG. 3 shows a memory device according to a preferred embodiment of the present invention of FIG. As shown in FIG. 2, the memory device Mn includes a plurality of CON buffers for buffering control signals, ADDR buffers for buffering address signals, and / or DQ buffers for buffering data signals. Input buffers.
また、メモリ装置はDCLK1のように一定の周期クロックを受信するための第1ピンと、ECLK2またはデータストローブ信号DQSのような非周期クロックをデータストローブバッファから受信するための第2ピンを含むことができる。また、メモリ装置はモードレジスタ設定(MRS)信号によってモード設定信号MSSを出力するためのモード設定回路を含むことができる。 The memory device may include a first pin for receiving a constant periodic clock such as DCLK1 and a second pin for receiving an aperiodic clock such as ECLK2 or the data strobe signal DQS from the data strobe buffer. it can. The memory device may include a mode setting circuit for outputting a mode setting signal MSS according to a mode register setting (MRS) signal.
例えば、モードレジスタ設定信号がテストモードを示すと、ECLK2のような非周期クロック信号が前記第2ピンを通じて入力されることができる。他の場合としては、データストローブバッファからデータストローブ信号DQSが前記第2ピンを通じて入力されることができる。 For example, when the mode register setting signal indicates the test mode, an aperiodic clock signal such as ECLK2 can be input through the second pin. In another case, the data strobe signal DQS may be input from the data strobe buffer through the second pin.
メモリ装置MnがDCLK1のような周期クロックとECLK2のような非周期クロックの入力を受けて、前記MSS信号に基づいて一つのクロックを選択し、一つのクロックをクロックバッファCLKに出力するクロック選択回路をさらに含むことができる。 A clock selection circuit in which the memory device Mn receives a periodic clock such as DCLK1 and an aperiodic clock such as ECLK2, selects one clock based on the MSS signal, and outputs one clock to the clock buffer CLK. Can further be included.
例えば、MSS信号がロジック‘ハイ’状態である場合、クロック選択回路がクロックDCLK1を前記CLKバッファに供給し、データストローブ信号はデータストローブバッファに供給される。データストローブ信号はデータストローブバッファに提供されない。 For example, when the MSS signal is in a logic 'high' state, the clock selection circuit supplies the clock DCLK1 to the CLK buffer, and the data strobe signal is supplied to the data strobe buffer. The data strobe signal is not provided to the data strobe buffer.
CLKバッファは、クロック選択回路によって選択されたクロックの入力を受けて、内部クロックを、例えば、CONバッファ、アドレスバッファ及び/またはDQバッファに出力する。CONバッファ、ADDRバッファ及びDQバッファはRCON、RADDR、DQのような入力信号をそれぞれ受信し、前記内部クロックに同期したICON、IADDR、IDATAをそれぞれ出力する。 The CLK buffer receives an input of the clock selected by the clock selection circuit, and outputs an internal clock to, for example, a CON buffer, an address buffer, and / or a DQ buffer. The CON buffer, ADDR buffer, and DQ buffer receive input signals such as RCON, RADDR, and DQ, respectively, and output ICON, IADDR, and IDATA synchronized with the internal clock.
一実施形態において、テストモードで非周期クロック信号を受信する前記第2ピンがデータマスクピンDMまたは非接続NCピンになることができる。 In one embodiment, the second pin that receives an aperiodic clock signal in a test mode may be a data mask pin DM or an unconnected NC pin.
図4は本発明の好適な他の実施形態によるメモリモジュールを示す。図4に示されたように、メモリモジュール40は図3のように位相固定ループと複数個のメモリ装置を含むが、レジスタは含まない。従って、図4の実施形態において、制御信号CONとアドレス信号ADDRは複数個のメモリ装置に直接供給されることができる。
FIG. 4 shows a memory module according to another preferred embodiment of the present invention. As shown in FIG. 4, the
図5は本発明の好適な他の実施形態によるメモリモジュールを示す。 FIG. 5 shows a memory module according to another preferred embodiment of the present invention.
図5に示されたように、メモリモジュール50は図1のように位相固定ループ、レジスタ及び複数個のメモリ装置を含むことができる。図5のメモリモジュール50はまた周期クロックDCLK1を、例えば、位相固定ループから受信する第1スイッチと非周期クロックを例えばメモリコントローラーのような外部装置から受信する第2スイッチを具備するクロック選択回路を含むことができる。
As shown in FIG. 5, the
クロック選択回路は、モード選択信号N/Tに応答して一つのクロックを選択し、選択されたクロックを複数のメモリ装置に出力することができる。一実施形態において、前記モード選択信号は外部装置から供給されることができる。一実施形態において、モード選択信号がロジック‘ロー’または‘0’であるロジック値を有する場合、正常動作モードが選択され周期クロックDCLK1またはDCLK2が複数個のメモリ装置に供給され、モード選択信号がロジック‘ハイ’または‘1’であるロジック値を有する場合には非周期動作モードが選択され非周期クロックECCLK2が複数個のメモリ装置M1−Mnに供給される。 The clock selection circuit can select one clock in response to the mode selection signal N / T and output the selected clock to a plurality of memory devices. In one embodiment, the mode selection signal may be supplied from an external device. In one embodiment, when the mode selection signal has a logic value of logic 'low' or '0', the normal operation mode is selected, the periodic clock DCLK1 or DCLK2 is supplied to the plurality of memory devices, and the mode selection signal is If the logic value is logic 'high' or '1', the non-periodic operation mode is selected and the non-periodic clock ECCLK2 is supplied to the plurality of memory devices M1-Mn.
図2に示されたように、複数個のメモリ装置のそれぞれは、図3に示されたクロック選択回路を含む。反対に、図5のクロック選択回路はメモリモジュール50の一部であってメモリ装置それぞれの一部ではない。これにより、図5の実施形態はより少ないハードウェア、即ち、図2のようにn個のクロック選択回路ではなく一つのクロック選択回路のみを必要とし、クロック選択回路を具備していない従来のメモリ装置まで用いられる。
As shown in FIG. 2, each of the plurality of memory devices includes the clock selection circuit shown in FIG. Conversely, the clock selection circuit of FIG. 5 is part of the
図6は本発明の好適な更に他の実施形態によるメモリモジュールを示す。図6に示されたように、メモリモジュール60は位相固定ループ、レジスタ、クロック選択回路、及び複数個のメモリ装置を含むことができる。
FIG. 6 shows a memory module according to still another embodiment of the present invention. As shown in FIG. 6, the
図6に示されたように本発明の好適な実施形態においては、クロック選択回路は前記位相固定ループから周期クロックDCLK1を受信する第1スイッチと、外部装置から非周期クロックを受信する第2スイッチを含むことができる。前記クロック選択回路は、複数のモード選択信号N/Tn、例えば、N/T1とN/T2に応答して一つのクロックを選択することができる。一実施形態において、モード選択信号N/T1とモード選択信号N/T2は外部装置から供給されることができる。 As shown in FIG. 6, in a preferred embodiment of the present invention, the clock selection circuit includes a first switch that receives the periodic clock DCLK1 from the phase locked loop and a second switch that receives the aperiodic clock from the external device. Can be included. The clock selection circuit can select one clock in response to a plurality of mode selection signals N / Tn, for example, N / T1 and N / T2. In one embodiment, the mode selection signal N / T1 and the mode selection signal N / T2 can be supplied from an external device.
表1は、レジスタ及び/または複数のメモリ装置が非周期クロックまたは周期クロックによって独立的に制御されることができるようにするN/T1信号値とN/T2信号値との可能な組み合せを示す。 Table 1 shows possible combinations of N / T1 and N / T2 signal values that allow a register and / or multiple memory devices to be independently controlled by an aperiodic clock or a periodic clock. .
図7は本発明の好適な更に他の実施形態によるメモリモジュールを示す。図7に示されるように、メモリモジュール70は複数の非周期クロックECLK2、ECLK3がメモリモジュール70に供給される点を除いては図6のメモリモジュール60と同様である。図7に示す本発明の好適な実施形態において、非周期クロックELCK2、ELCK3はモード選択信号N/T1、N/T2に応答して複数のメモリ装置及び/またはレジスタに入力されることができる。
図8は本発明の好適な実施形態によるメモリシステムを示す。図8に示されたように、メモリシステム100はメモリコントローラー600、クロックソース610、及び複数のメモリモジュール500を含むことができる。各メモリモジュール500は複数個のメモリ、例えば、DRAM520と一つ以上のハブ510をさらに含むことができる。
メモリコントローラー600はデータ、コントロール及び/またはアドレス情報を含むサウンスバウンドパケット14を受信するかまたはアドレス情報を含むサウスバウンドパケット10をダウンストリーム方向に複数個のメモリモジュール500に伝送することができ、複数個のメモリモジュール500からアップストリーム方向のデータを含むノースバウンドパケット14を受信することができる。メモリコントローラー600はまたSMBUSを通じて複数のメモリモジュール500と通信することができる。クロックソース610はELCK1とECLK2のような周期クロック及び/または非周期クロックをメモリコントローラー600及び/または複数のメモリモジュール500に供給することがでる。
FIG. 7 shows a memory module according to still another embodiment of the present invention. As shown in FIG. 7, the
FIG. 8 illustrates a memory system according to a preferred embodiment of the present invention. As shown in FIG. 8, the
The
図8に示す本発明の好適な実施形態において、複数のメモリモジュール500はSIMM(Single In−line Memory Module)であるか、DIMM(Double In−line Memory Module)であることができる。他の実施形態において、前記DIMMはレジスタードDIMM(registered DIMM、RDIMM)であるか、完全バッファ型DIMM(fully bufferedDIMM、FBDIMM)であることができる。
In the preferred embodiment of the present invention shown in FIG. 8, the plurality of
また、図8に示す本発明の好適な実施形態において、複数のメモリモジュール500はデイジーチェーン方式にメモリコントローラー600に接続されることもできる。図8に示された実施形態においては、メモリシステムは8個のメモリモジュール500(または8個のFBDIMM)を含むことができる。
Further, in the preferred embodiment of the present invention shown in FIG. 8, the plurality of
図9は図8のハブ510の一例をより詳細に示す図面である。
FIG. 9 shows an example of the
図9に示されたように、各ハブ510は一対の受信機と送信機502、504を含むことができ、一対の受信機と送信機502、504は図8のメモリコントローラー600からPSB情報パケットを受信する受信機RX1、他のメモリモジュール500からPNB情報パケットを受信する受信機RX2、他のメモリモジュール500にSSB情報パケットを伝送する送信機TX1及び図8のメモリコントローラー600にSNB情報パケットを伝送する送信機TX2を含むことができる。
As shown in FIG. 9, each
ハブ510は、また、RDATAのようなデータを含む情報を直列化して受信機と送信機502、504に供給するための直列化器と、受信機と送信機502、504からWDATAを含むデータ、CMDのようなコマンド情報の入力を受けて、これを並列化器(deserializer)を含むコントローラー516を含むことができる。
The
コントローラーはまた/CS、/RAS、/CAS、/WEまたは類似した信号、アドレス信号のような制御信号及び/またはデータ信号のような受信した情報パケットをメモリ情報MIFにし、メモリ情報MIFにインコーディングし、メモリインターフェースレジスタ514に出力することができる。
The controller also converts received information packets such as / CS, / RAS, / CAS, / WE or similar signals, control signals such as address signals and / or data signals into memory information MIF, and encodes them into memory information MIF. And output to the
ハブ510はまた、図2、図4〜図7に示された任意の位相固定ループのような位相固定ループ506を含みCLKまたはELCK1のような基準クロックを受信し、基準クロックCLKまたはECLK1の周波数を所定倍数した周波数を有する同一位相のRCKLまたはDCLKクロックを生成することができる。
ハブ510は、例えば、メモリコントローラー610からSMBUSを通じてモード設定信号を受信し、制御信号、例えば、MSSとMSS2を図3または図5〜図7に示された任意のクロック選択回路のようなクロック選択回路512に出力する設定レジスタ508を含むことができる。クロック選択回路512は一定の周期クロック、例えば、RCLK、DCLKを位相固定ループから入力を受けて、ECLK2のような非周期クロックの入力を受けて、設定レジスタ508から出力された制御信号MSS1、MSS2に応答して一つ以上のクロックを選択することができる。クロック選択回路512は、また、選択されたクロックをHICLK1、HICLK2としてメモリインターフェース514及び/または複数個のメモリ装置520、例えば、デューアルデータレイトDRAM(DDR−DRAM)に出力することができる。
The
一実施形態として、正常動作の際、クロックRCKLがメモリインターフェースレジスタ514にHICLK1として供給されることができる。また、クロックDCLKが複数個のメモリ装置520にHILCK2として供給されることができる。他の実施形態として、テスト動作の際ECLK2クロックがメモリインターフェースレジスタにHICLK1として供給され、複数個のメモリ装置520にHICLK2として供給されることもできる。
In one embodiment, the clock RCKL may be supplied to the
メモリインターフェースレジスタ514はメモリ情報を選択されたクロックHICLK1に同期して複数個のメモリ装置520に出力することができる。メモリ情報は複数個のメモリ装置520から送受信されるデータ、コマンド情報及び/またはアドレス情報を含むことができる。メモリ装置520はメモリ情報をHICLK2に同期して受信し、供給されたメモリ情報に応答して動作することができる。
The
図10はクロック選択回路、例えば、図9のクロック選択回路512の一実施形態を示す。
FIG. 10 illustrates one embodiment of a clock selection circuit, such as the
図10に示されたように、クロック選択回路512は図9の位相固定ループ506のようは位相固定ループ、図9のメモリインターフェースレジスタ514及び図8または図9の複数個のメモリ装置520とインターフェースすることができる。
As shown in FIG. 10, the
図10に示されたように、制御信号MSSIとMSS2は外部、例えば、図9の設定レジスタ508のような設定レジスタから供給されることができる。
As shown in FIG. 10, the control signals MSSI and MSS2 can be supplied externally, for example, from a setting register such as the
クロック選択回路512は制御信号MISS1、MISS2にそれぞれ応答して二つのスイッチ1002、1004をさらに含むことができる。
The
表2は図10のクロック選択回路512の動作の一例を示す。
Table 2 shows an example of the operation of the
一番目の場合は、正常動作の場合として、メモリインターフェースレジスタ14と複数個のメモリ装置520が周期クロックに応答して動作する場合である。
The first case is a case where the
二番目の場合は、メモリインターフェースレジスタ514が周期クロックに応答して動作し、複数個のメモリ装置520が非周期クロックに応答して動作する場合である。複数個のメモリ装置520に対する入力信号のセットアップ時間とホールド時間は非周期クロックの供給によって調節されることができる。
In the second case, the
三番目の場合、メモリインターフェースレジスタ514が非周期クロックに応答して動作し、複数個のメモリ装置520は周期クロックに応答して動作する。二番目の場合のように、セットアップ時間とホールド時間は非周期クロックをメモリインターフェースレジスタ514に供給することにより制御されることができる。四番目の場合、同様にセットアップ時間とホールド時間が制御されることができるように非周囲クロックがメモリインターフェースレジスタ514と複数個のメモリ装置520に供給される。
In the third case, the
図11は図9のクロック選択回路512のようなクロック選択回路612の他の実施形態を示す。図11のクロック選択回路612は第2非周期クロックECLK3がMSS1に応答してクロック選択回路612に入力され、非周期クロックELCK2とELCK3がMSS1とMSS2にそれぞれ応答してメモリインターフェースレジスタS14と複数個のメモリ装置520に入力されることができる点で、図10のクロック選択回路512とは相違する。
図12は図9のクロック選択回路512のようなクロック選択回路712の更に他の実施形態を示す。図12の実施形態において、R−ディレイ1がスイッチ1002とメモリインターフェースレジスタ514との間に提供され、D−ディレイ2がスイッチ1004と複数個のメモリ装置520との間に提供される。R−ディレイ1とD−ディレイ2によって提供される遅延時間は一つまたはそれ以上の制御信号を用いて調節されることができる。
FIG. 11 illustrates another embodiment of a
FIG. 12 shows yet another embodiment of a
上述のように、本発明の好適な実施の形態によれば、このような非周期クロックオプションを有するメモリモジュールは使用者と開発者の立場でメモリとメモリモジュールの不良分析を含む多様な動作を具現することができる。即ち、メモリとメモリモジュールの応用領域が広くなる効果がある。
また、テストモードで位相ロッキング時間の間に待機する必要がないのでメモリモジュールのテスト時間を短縮させテスト効率を向上させることができる。
As described above, according to a preferred embodiment of the present invention, a memory module having such an aperiodic clock option performs various operations including failure analysis of the memory and the memory module from the standpoint of a user and a developer. It can be implemented. That is, the application area of the memory and the memory module is widened.
Further, since it is not necessary to wait for the phase locking time in the test mode, the test time of the memory module can be shortened and the test efficiency can be improved.
添付図面を参照して本発明の好適な一実施形態を説明したが、本発明の好適な実施形態のそれぞれの多様な特徴は他の実施形態の任意の特徴及び方法と組み合わせることができる。 Although a preferred embodiment of the present invention has been described with reference to the accompanying drawings, each of the various features of the preferred embodiments of the present invention can be combined with any of the features and methods of the other embodiments.
特定個数の回路と信号を参照して本発明の実施形態を説明したが、任意の個数の回路や信号を使用することができる。 Although embodiments of the present invention have been described with reference to a particular number of circuits and signals, any number of circuits and signals can be used.
以上、本発明の実施形態によって詳細に説明したが、本発明はこれらに限定されず、当業者であれば、本発明の思想と精神を逸脱することなく、本発明を修正または変更できる。また、上述した技術内容に含まれる全ての用語は制限的な意味ではなく例示的な意味で解釈されるべきである。 Although the embodiments of the present invention have been described in detail above, the present invention is not limited to these embodiments, and those skilled in the art can modify or change the present invention without departing from the spirit and spirit of the present invention. Moreover, all the terms included in the technical contents described above should be construed in an illustrative sense rather than a restrictive sense.
10 サウスバウンドパケット
14 ノースバウンドパケット
20、50、60、70 メモリモジュール
100 メモリシステム
502 受信機
504 送信機
506 位相固定ループ
508 設定レジスタ
510 ハブ
512、612、712 クロック選択回路
514 メモリインターフェースレジスタ
520 メモリ装置
600 メモリコントローラー
1002 R−ディレイ
1004 D−ディレイ
10
Claims (28)
前記内部周期クロックまたは外部から第1非周期クロックの入力を受ける複数のメモリユニットと、
を備えることを特徴とするメモリモジュール。 A phase-locked loop that receives an external periodic clock and generates one or more internal periodic clocks;
A plurality of memory units that receive an input of the internal periodic clock or the first non-periodic clock from the outside;
A memory module comprising:
前記入力を受けた内部周期クロックに同期して前記制御情報及び前記アドレス情報を前記複数のメモリユニットに提供するレジスタをさらに備えることを特徴とする請求項1記載のメモリモジュール。 Upon receiving the control information and address information from the internal periodic clock and the outside,
2. The memory module according to claim 1, further comprising a register that provides the control information and the address information to the plurality of memory units in synchronization with the internal cycle clock that has received the input.
入力信号を受信しモード信号を出力するモード設定回路と、
前記入力を受けた内部周期クロックと前記非周期クロックの入力を受けて、前記モード信号によって前記内部周期クロックまたは前記非周期クロックを出力するクロック選択回路と、
を備えることを特徴とする請求項2記載のメモリモジュール。 Each of the plurality of memory units includes
A mode setting circuit for receiving an input signal and outputting a mode signal;
A clock selection circuit that receives the input of the internal periodic clock and the non-periodic clock, and outputs the internal periodic clock or the aperiodic clock according to the mode signal;
The memory module according to claim 2, further comprising:
前記第1非周期クロック、前記内部周期クロック及びモード選択信号を受信し、前記モード選択信号によって前記内部周期クロックまたは前記第1非周期クロックを前記複数のメモリユニットに提供するメモリクロック選択回路を含むクロック選択回路と、をさらに備えることを特徴とする請求項1記載のメモリモジュール。 A register for receiving the control information and the address information from the internal cycle clock and the outside, and outputting the control information and the address information to the plurality of memory units in synchronization with the received internal cycle clock;
A memory clock selection circuit that receives the first aperiodic clock, the internal periodic clock, and a mode selection signal, and provides the internal periodic clock or the first aperiodic clock to the plurality of memory units according to the mode selection signal; The memory module according to claim 1, further comprising a clock selection circuit.
クロック選択回路をさらに含み、前記クロック選択回路は、
前記第1非周期クロック、前記内部周期クロック及び第1モード選択信号の入力を受けて、前記第1モード選択信号によって前記内部周期クロックまたは前記第1非周期クロックを前記複数のメモリユニットに提供するメモリクロック選択回路と、
前記第1非周期クロック、前記内部周期クロック及び第2モード選択信号の入力を受けて、前記第2モード選択信号によって、前記内部周期クロックまたは前記第1非周期クロックを前記レジスタに提供するレジスタクロック選択回路と、
を備えることを特徴とする請求項1記載のメモリモジュール。 A register for receiving control information and address information from the outside and providing the control information and the address information to the plurality of memory units;
A clock selection circuit, the clock selection circuit comprising:
In response to the input of the first aperiodic clock, the internal periodic clock, and the first mode selection signal, the internal mode clock or the first aperiodic clock is provided to the plurality of memory units according to the first mode selection signal. A memory clock selection circuit;
A register clock that receives the first aperiodic clock, the internal periodic clock, and the second mode selection signal, and provides the internal periodic clock or the first aperiodic clock to the register according to the second mode selection signal. A selection circuit;
The memory module according to claim 1, further comprising:
前記レジスタクロック選択回路は、前記第2モード選択信号に応答して、前記内部周期クロックまたは前記第1非周期クロックを選択的に前記レジスタに提供する第2スイッチをさらに備えることを特徴とする請求項7記載のメモリモジュール。 The memory clock selection circuit further includes a first switch for selectively providing the internal periodic clock or the first non-periodic clock to the plurality of memory units in response to the first mode selection signal;
The register clock selection circuit further comprises a second switch for selectively providing the internal periodic clock or the first non-periodic clock to the register in response to the second mode selection signal. Item 8. The memory module according to Item 7.
クロック選択回路をさらに含み、前記クロック選択回路は、
前記第1非周期クロック、前記内部周期クロック及び第1モード選択信号の入力を受けて、前記第1モード選択信号に応じて、前記内部周期クロックまたは前記第1非周期クロックを前記複数のメモリユニットに提供するメモリクロック選択回路と、
第2非周期クロック、前記内部周期クロック及び第2モード選択信号の入力を受けて、前記第2モード選択信号に応答して、前記内部周期クロックまたは前記第2非周期クロックを前記レジスタに提供するレジスタクロック選択回路と、を備えることを特徴とする請求項1記載のメモリモジュール。 A register for receiving control information and address information from the outside, and providing the control information and address information to the plurality of memory units;
A clock selection circuit, the clock selection circuit comprising:
The plurality of memory units receive the first aperiodic clock, the internal periodic clock, and the first mode selection signal, and change the internal periodic clock or the first aperiodic clock to the plurality of memory units according to the first mode selection signal. A memory clock selection circuit to provide,
In response to the input of the second aperiodic clock, the internal periodic clock, and the second mode selection signal, the internal periodic clock or the second aperiodic clock is provided to the register in response to the second mode selection signal. The memory module according to claim 1, further comprising a register clock selection circuit.
前記第1モード選択信号に応答して、前記内部周期クロックまたは前記第1非周期クロックを選択的に前記複数のメモリユニットに提供するための第1スイッチをさらに含み、
前記レジスタクロック選択回路は前記第2モード選択信号に応答して、前記内部周期クロックまたは前記第2非周期クロックを選択的に前記レジスタに提供するための第2スイッチをさらに備えることを特徴とする請求項9記載のメモリモジュール。 The memory clock selection circuit includes:
A first switch for selectively providing the internal periodic clock or the first non-periodic clock to the plurality of memory units in response to the first mode selection signal;
The register clock selection circuit further comprises a second switch for selectively providing the internal periodic clock or the second non-periodic clock to the register in response to the second mode selection signal. The memory module according to claim 9.
モード設定信号の入力を受けて一つ以上の制御信号を生成する設定レジスタと、
メモリ情報の入力を受けて前記メモリ情報を複数のメモリユニットに提供するメモリインターフェースレジスタと、
第1非周期クロック、前記内部周期クロック及び前記一つ以上の制御信号の入力を受けて、前記一つ以上の制御信号に応答して、前記内部周期クロックまたは前記第1非周期クロックを前記複数のメモリユニットと前記メモリインターフェースレジスタに提供するクロック選択回路と、
を備えることを特徴とするメモリモジュールのハブ。 A phase-locked loop that receives an external periodic clock and generates at least one internal periodic clock;
A setting register that receives one mode setting signal and generates one or more control signals;
A memory interface register that receives input of memory information and provides the memory information to a plurality of memory units;
In response to the input of the first aperiodic clock, the internal periodic clock, and the one or more control signals, the plurality of the internal periodic clock or the first aperiodic clock in response to the one or more control signals. A clock selection circuit provided to the memory unit and the memory interface register;
A hub of a memory module, comprising:
前記第1非周期クロック、前記内部周期クロック及び前記一つ以上の制御信号のうち第1制御信号の入力を受けて、前記第1制御信号に応答して前記内部周期クロックまたは前記第1非周期クロックを選択的に前記複数のメモリユニットに提供するメモリクロック選択回路と、
前記第1非周期クロック、他の内部周期クロック及び前記一つ以上の制御信号のうち第2制御信号の入力を受けて、前記第2制御信号に応答して前記他の内部周期クロックまたは前記第1非周期クロックを選択的に前記レジスタに提供するレジスタクロック選択回路と、
を備えることを特徴とする請求項11記載のメモリモジュールのハブ。 The clock selection circuit includes:
The first non-periodic clock, the internal periodic clock, and the one or more control signals are input with a first control signal and in response to the first control signal, the internal periodic clock or the first non-periodic clock. A memory clock selection circuit for selectively providing a clock to the plurality of memory units;
The second non-periodic clock, the other internal periodic clock, and the one or more control signals are input with a second control signal and in response to the second control signal, the other internal periodic clock or the first A register clock selection circuit for selectively providing one aperiodic clock to the register;
12. The hub of the memory module according to claim 11, further comprising:
前記第1非周期クロック、前記内部周期クロック及び前記一つ以上の制御信号のうち第1制御信号の入力を受けて、前記第1制御信号に応答して前記内部周期クロックまたは前記第1非周期クロックを選択的に前記複数のメモリユニットに提供するメモリクロック選択回路と、
第2非周期クロック、他の内部周期クロック及び前記一つ以上の制御信号のうち第2制御信号の入力を受けて、前記第2制御信号に応答して前記他の内部周期クロックまたは前記第2非周期クロックを選択的に前記レジスタに提供するレジスタクロック選択回路と、を備えることを特徴とする請求項11記載のメモリモジュールのハブ。 The clock selection circuit includes:
The first non-periodic clock, the internal periodic clock, and the one or more control signals are input with a first control signal and in response to the first control signal, the internal periodic clock or the first non-periodic clock. A memory clock selection circuit for selectively providing a clock to the plurality of memory units;
The second non-periodic clock, the other internal periodic clock, and the one or more control signals are input with a second control signal and in response to the second control signal, the other internal periodic clock or the second 12. The hub of the memory module according to claim 11, further comprising: a register clock selection circuit that selectively provides a non-periodic clock to the register.
前記レジスタクロック選択回路は前記他の内部周期クロックまたは前記第2非周期クロックを遅延させる第2遅延素子をさらに備えることを特徴とする請求項14記載のメモリモジュールのハブ。 The memory clock selection circuit further includes a first delay element that delays the internal periodic clock or the non-periodic clock,
15. The hub of a memory module according to claim 14, wherein the register clock selection circuit further comprises a second delay element that delays the other internal periodic clock or the second non-periodic clock.
周期クロックと非周期クロックの入力を受けて、前記モード信号に応答して前記周期クロックまたは前記非周期クロックを出力するクロック選択回路と、
を備えることを特徴とするメモリユニット。 A mode setting circuit that receives an input signal and outputs a mode signal;
A clock selection circuit that receives an input of a periodic clock and an aperiodic clock and outputs the periodic clock or the aperiodic clock in response to the mode signal;
A memory unit comprising:
テスト動作モードで非周期クロックの入力を受ける第2入力ピンと、
前記周期クロックと前記非周期クロックの入力を受けて、モード選択信号に応答して前記周期クロックまたは前記非周期クロックを出力するクロック選択回路と、
前記クロック選択回路から前記周期クロックまたは前記非周期クロックの入力を受けて、内部クロックを出力するクロックバッファと、
を備えることを特徴とするメモリユニット。 A first input pin for receiving an input of a periodic clock in a normal operation mode;
A second input pin for receiving an aperiodic clock in a test operation mode;
A clock selection circuit for receiving the periodic clock and the aperiodic clock and outputting the periodic clock or the aperiodic clock in response to a mode selection signal;
A clock buffer for receiving an input of the periodic clock or the non-periodic clock from the clock selection circuit and outputting an internal clock;
A memory unit comprising:
前記モード選択信号の第1状態に応答して前記周期クロックを選択し、前記周期クロックを前記クロックバッファに出力する第1スイッチと、
前記モード選択信号の第2状態に応答して前記非周期クロックを選択し、前記非周期クロックを前記クロックバッファに出力する第2スイッチを備えることを特徴とする請求項21記載のメモリユニット。 The clock selection circuit includes:
A first switch that selects the periodic clock in response to a first state of the mode selection signal and outputs the periodic clock to the clock buffer;
The memory unit according to claim 21, further comprising a second switch that selects the non-periodic clock in response to a second state of the mode selection signal and outputs the aperiodic clock to the clock buffer.
正常動作モードで前記位相固定ループに周期クロックを提供する段階と、
テスト動作モードで前記複数のメモリユニットに非周期クロックを直接的に提供する段階と、
を含むことを特徴とするクロック提供方法。 A method of providing a clock to a memory module having a phase locked loop and a plurality of memory units,
Providing a periodic clock to the phase locked loop in a normal mode of operation;
Providing an aperiodic clock directly to the plurality of memory units in a test mode of operation;
A clock providing method comprising:
外部周期クロックの入力を受けて内部周期クロックを生成する段階と、
モード設定信号を受信して制御信号を生成する段階と、
非周期クロック、前記内部周期クロック及び前記制御信号の入力を受けて、前記制御信号に応答して、前記内部周期クロックまたは前記非周期クロックを前記複数のメモリユニットとメモリインターフェースレジスタに提供する段階と、
制御情報とアドレス情報の入力を受けて、前記内部周期クロックまたは前記非周期クロックに同期して前記制御情報とアドレス情報を前記複数のメモリユニットに提供する段階と、
を含むことを特徴とするクロック提供方法。 A method for providing a clock to a plurality of memory units of a memory module having a hub, comprising:
Receiving an external periodic clock and generating an internal periodic clock;
Receiving a mode setting signal and generating a control signal;
Receiving the aperiodic clock, the internal periodic clock, and the control signal, and providing the internal periodic clock or the aperiodic clock to the plurality of memory units and the memory interface register in response to the control signal; ,
Receiving control information and address information and providing the control information and address information to the plurality of memory units in synchronization with the internal periodic clock or the non-periodic clock;
A clock providing method comprising:
周期クロックと非周期クロックの入力を受ける段階と、
前記モード設定信号に応答して、前記周期クロックまたは前記非周期クロックを選択し、選択されたクロックをクロックバッファに出力する段階と、
前記選択されたクロックに応答して前記クロックバッファに内部クロックを生成する段階と、
を含むことを特徴とする内部クロック生成方法。 Receiving an input signal and outputting a mode setting signal;
Receiving an input of a periodic clock and an aperiodic clock; and
In response to the mode setting signal, selecting the periodic clock or the non-periodic clock and outputting the selected clock to a clock buffer;
Generating an internal clock in the clock buffer in response to the selected clock;
An internal clock generation method comprising:
請求項11のメモリモジュールハブと、を備えることを特徴とするメモリモジュール。 Multiple memory units;
A memory module comprising: the memory module hub according to claim 11.
前記外部周期クロックを提供するクロック発生源と、
前記複数のメモリモジュールを制御するメモリコントローラーと、を備えることを特徴とするメモリシステム。 A plurality of memory modules each including a memory module hub;
A clock generation source for providing the external periodic clock;
A memory system comprising: a memory controller that controls the plurality of memory modules.
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