JP2006066041A - Memory test circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a memory test circuit in which a test employing an arbitrary test pattern is made possible. <P>SOLUTION: A unit memory array is provided with a memory cell (104), a comparator (105) and a sense amplifier (106), and the memory test circuit consists of a plurality of memory arrays, wherein memory data propriety determining means (101, 102 and 103), which include transistor arrays whose gate electrodes are connected to the output terminals of the sense amplifiers and either one of the source electrodes or the drain electrodes are wired-OR connected, are provided, and the comparator is arranged between the memory cell and the sense amplifier, so that the result obtained by comparing the output data of the memory cell with an expected value is outputted to the output terminal of the sense amplifier during a test mode. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

この発明は、半導体集積回路における主にメモリテスト回路、特に読み出しデータと出力期待値とを照合する比較器の部分が簡略化された組み込み型メモリテスト回路に関する。   The present invention relates to a memory test circuit mainly in a semiconductor integrated circuit, and more particularly to a built-in memory test circuit in which a comparator portion for comparing read data with an output expected value is simplified.

特開平６−２０４９５号公報JP-A-6-20495

一般に、従来のメモリテスト回路としては、例えば、上記特許文献１に開示されたものがあり、この文献に開示された一般的な従来技術においては、図５に示すように、メモリ５０１に対して入力アドレス５０６、入力データ５０７を供給する入力パターン発生回路５０３と、出力期待値データ５０９を出力する出力期待値発生回路５０４と、出力期待値データ５０９とメモリ出力データ５０８とを比較する比較器回路５０５とを含む組み込み型メモリテスト回路５０２を備えている。   In general, as a conventional memory test circuit, for example, there is one disclosed in Patent Document 1 described above. In the general prior art disclosed in this document, as shown in FIG. An input pattern generation circuit 503 that supplies an input address 506 and input data 507, an output expected value generation circuit 504 that outputs output expected value data 509, and a comparator circuit that compares the output expected value data 509 and the memory output data 508 Embedded memory test circuit 502.

この組み込み型メモリテスト回路５０２においては、図６に示すように、被テストメモリ６０１の出力データ６０７の正誤を判定するのに、多数の論理一致ゲート（ＸＮＯＲゲート）６０２と論理積ゲート（ＡＮＤゲート）６０３とから構成される比較回路６０４により、メモリ６０１の出力データ６０７と、出力期待値データ６０５とを各ビット毎に比較検証していた。この検証結果は、出力判定結果信号６０６として得られる。   In this embedded memory test circuit 502, as shown in FIG. 6, in order to determine whether the output data 607 of the memory under test 601 is correct or not, a large number of logical coincidence gates (XNOR gates) 602 and logical product gates (AND gates) ) 603 to compare and verify the output data 607 of the memory 601 and the output expected value data 605 for each bit. This verification result is obtained as an output determination result signal 606.

上記文献では、この一般的な従来技術に対し、図７に示すように、メモリの出力判定回路を簡単な構成（全出力の一致を判定する論理積ゲート７０３および論理和ゲート７０４と、上記ゲートの出力と出力期待値とを比較するＸＯＲゲート７０６から構成）にしたことで、半導体集積回路におけるメモリテスト回路の面積オーバヘッドを小さくしたメモリテスト回路を開示している。   In the above document, as shown in FIG. 7, the memory output determination circuit has a simple configuration (an AND gate 703 and an OR gate 704 for determining whether all outputs match, and A memory test circuit is disclosed in which the area overhead of the memory test circuit in the semiconductor integrated circuit is reduced.

しかしながら上記構成の回路では、期待値との比較が全出力ビットの論理積あるいは論理和のみに制限されてしまい、メモリに書き込むデータは全ビット“０”、あるいは全ビット“１”の場合に限定されるので、任意のテストパタンでのテストができないという問題が有った。   However, in the circuit having the above configuration, the comparison with the expected value is limited to only the logical product or logical sum of all output bits, and the data to be written to the memory is limited to all bits “0” or all bits “1”. Therefore, there is a problem that the test cannot be performed with an arbitrary test pattern.

本発明の課題は、任意のテストパタンによるテストが可能なメモリテスト回路を提供することである。   An object of the present invention is to provide a memory test circuit capable of performing a test with an arbitrary test pattern.

前記課題を解決する為に、本発明に係るメモリテスト回路は、単位メモリアレイがメモリセルと比較器とセンスアンプとを備えており、複数個のメモリアレイから成るメモリのテスト回路において、センスアンプの出力端子をゲート電極に接続すると共にソース又はドレイン電極の何れか一方をワイヤードオア接続したトランジスタ・アレイを含むメモリデータ可否判定手段を備え、比較器は、メモリセルとセンスアンプの間に配置され、テストモード時に於いて、メモリセルの出力データと期待値とを比較した結果がセンスアンプの出力端子に出力されるように構成されている。   In order to solve the above problems, a memory test circuit according to the present invention includes a unit memory array including a memory cell, a comparator, and a sense amplifier. And a memory data availability determination means including a transistor array in which either the source electrode or the drain electrode is connected to the gate electrode, and the source or drain electrode is wired or connected. The comparator is disposed between the memory cell and the sense amplifier. In the test mode, the result of comparing the output data of the memory cell and the expected value is output to the output terminal of the sense amplifier.

本発明に係るメモリテスト回路では、比較器を各ビット毎に設けたことにより、任意のテストパタンによるメモリテストを行うことが可能となり、故障検出率を向上させることが出来る。   In the memory test circuit according to the present invention, by providing a comparator for each bit, it is possible to perform a memory test with an arbitrary test pattern and improve the failure detection rate.

以下、この発明の実施の形態について、図面を用いて説明する。   Embodiments of the present invention will be described below with reference to the drawings.

図１は、実施例１に於けるメモリテスト回路の構成を示すブロック図である。この回路は、入出力信号として、出力期待値信号ＣＭＰ［ｎ−１：０］とその反転信号ＣＭＰ＿Ｎ［ｎ−１：０］、動作モード切替信号ＴＥＳＴ＿Ｎ、比較判定結果信号ＣＭＰＯＵＴ、メモリ読み出しデータＤＯＵＴ［ｎ−１：０］を備え、ｎ個のメモリアレイ１００、ｎ個のＮＭＯＳトランジスタ１０１、プリチャージ素子１０２、２入力ＮＯＲゲート１０３、で構成される。メモリアレイ１００は、メモリセル１０４、比較器１０５、センスアンプ１０６、から構成される。   FIG. 1 is a block diagram illustrating a configuration of a memory test circuit according to the first embodiment. This circuit includes, as input / output signals, an output expected value signal CMP [n−1: 0] and its inverted signal CMP_N [n−1: 0], an operation mode switching signal TEST_N, a comparison determination result signal CMPOUT, and memory read data DOUT. [N-1: 0] and includes n memory arrays 100, n NMOS transistors 101, a precharge element 102, and a two-input NOR gate 103. The memory array 100 includes a memory cell 104, a comparator 105, and a sense amplifier 106.

０ビット目のメモリアレイ１００に着目する。比較器１０５は、メモリセル１０４のビット線信号ＢＬ［０］とその相補的な反転信号ＢＬ＿Ｎ［０］、および、出力期待値信号ＣＭＰ［０］とその反転信号ＣＭＰ＿Ｎ［０］を入力し、ＢＬ［０］とＣＭＰ［０］の比較を行い（従ってまた、ＢＬ＿［０］とＣＭＰ＿Ｎ［０］の比較を行い）その結果である排他的論理和信号ＥＯＲ［０］と否定排他的論理和ＥＮＯＲ［０］を出力する。   Attention is focused on the 0th bit memory array 100. The comparator 105 inputs the bit line signal BL [0] of the memory cell 104 and its complementary inverted signal BL_N [0], and the output expected value signal CMP [0] and its inverted signal CMP_N [0]. BL [0] and CMP [0] are compared (and therefore BL_ [0] and CMP_N [0] are compared), and the resulting exclusive OR signal EOR [0] and negative exclusive OR ENOR [0] is output.

比較器１０５は、４つのＰＭＯＳトランジスタにて構成される。２つのＰＭＯＳトランジスタ１０７と１０８は、ゲートに期待値信号ＣＭＰ［０］が接続され、前記信号ＢＬ［０］とＥＯＲ［０］、前記信号ＢＬ＿Ｎ［０］とＥＮＯＲ［０］、にそれぞれソースとドレインが接続される。また、残りの２つのＰＭＯＳトランジスタ１０９と１１０は、期待値信号の反転信号ＣＭＰ＿Ｎ［０］がゲートに接続され、前記信号ＢＬ［０］とＥＮＯＲ［０］、前記信号ＢＬ＿Ｎ［０］とＥＯＲ［０］、にそれぞれソースとドレインが接続される。   The comparator 105 is composed of four PMOS transistors. The two PMOS transistors 107 and 108 have gates connected to an expected value signal CMP [0], the signals BL [0] and EOR [0], the signals BL_N [0] and ENOR [0], The drain is connected. The remaining two PMOS transistors 109 and 110 are connected to gates of inverted signals CMP_N [0] of expected value signals, the signals BL [0] and ENOR [0], and the signals BL_N [0] and EOR [ 0], the source and drain are connected to each other.

センスアンプ１０６は、前記信号ＥＯＲ［０］を増幅し、メモリ読み出しデータＤＯＵＴ［０］を出力する。   The sense amplifier 106 amplifies the signal EOR [0] and outputs memory read data DOUT [0].

前記データＤＯＵＴ［０］にはプルダウン素子であるＮＭＯＳトランジスタ１０１が接続される。このＮＭＯＳトランジスタ１０１のドレインは、ビット”０”以外の他のビットのＮＭＯＳトランジスタ１０１のドレインにも接続されｎビットのデータが全てワイヤードオア接続され、さらに、プリチャージ素子１０２のドレイン、および、２入力ＮＯＲゲート１０３の一方の入力端子に接続されている。   An NMOS transistor 101 which is a pull-down element is connected to the data DOUT [0]. The drain of the NMOS transistor 101 is also connected to the drain of the NMOS transistor 101 of other bits other than the bit “0”, and all the n-bit data is wired or connected, and the drain of the precharge element 102 and 2 The input NOR gate 103 is connected to one input terminal.

２入力ＮＯＲゲート１０３の他方の入力端子には、動作モード切替信号ＴＥＳＴ＿Ｎが接続され、このゲートの出力が比較判定結果信号ＣＭＰＯＵＴとなる。   An operation mode switching signal TEST_N is connected to the other input terminal of the 2-input NOR gate 103, and the output of this gate is the comparison determination result signal CMPOUT.

以下、実施例１のテスト回路の動作について説明する。   Hereinafter, the operation of the test circuit according to the first embodiment will be described.

図２は、実施例１のテスト回路における各入出力信号の関係を示した図である。この回路はメモリの読み出し動作として、テストモードと、通常動作の、二つの動作モードを持つ。テストモードはメモリに書き込んだ値が正常に読み出されるか否かをテストするモードで、通常動作時は単純にメモリの内容を読み出すモードである。   FIG. 2 is a diagram illustrating the relationship of each input / output signal in the test circuit of the first embodiment. This circuit has two operation modes, a test mode and a normal operation, as a memory read operation. The test mode is a mode for testing whether or not the value written in the memory is normally read out, and is a mode in which the contents of the memory are simply read out during normal operation.

まず、テストモード時の動作について説明する。テストモード時は、動作モード切替信号ＴＥＳＴ＿Ｎを”０”に設定し、出力期待値信号ＣＭＰ［ｎ−１：０］とその反転信号ＣＭＰ＿Ｎ［ｎ−１：０］としては、メモリの出力ビットの期待値とその反転論理を、それぞれ入力する。０ビット目のメモリアレイ１００に於けるデータ”０”を保持しているメモリセル１０４にアクセスする場合について説明する。メモリセル１０４が正常にそのデータを保持できているかどうかをテストする為に、信号ＣＭＰ［０］には出力期待値として”０”（ＣＭＰ＿Ｎ［０］には”１”）が入力される。   First, the operation in the test mode will be described. In the test mode, the operation mode switching signal TEST_N is set to “0”, and the output expected value signal CMP [n−1: 0] and its inverted signal CMP_N [n−1: 0] Input the expected value and its inverted logic. A case where the memory cell 104 holding the data “0” in the 0th bit memory array 100 is accessed will be described. In order to test whether the memory cell 104 can normally hold the data, “0” (“1” is input to CMP_N [0]) is input to the signal CMP [0] as an output expected value.

読み出しが開始されると、”０”を保持しているメモリセル１０４によってビット線ＢＬ［０］とその相補的な反転信号ＢＬ＿Ｎ［０］は次第に電位差が生じ、ＢＬ［０］の電位はローレベル、ＢＬ＿Ｎ［０］はハイレベルの電位になる。期待値ＣＭＰ［０］は”０”なので、比較器１０５内のＰＭＯＳトランジスタ１０７と１０８がオン状態、ＰＭＯＳトランジスタ１０９と１１０はオフ状態であり、排他的論理和信号ＥＯＲ［０］にはＢＬ［０］のローレベルの電位が伝搬され、期待値と一致したことが示される。   When reading is started, a potential difference is gradually generated between the bit line BL [0] and its complementary inverted signal BL_N [0] by the memory cell 104 holding “0”, and the potential of BL [0] is low. The level BL_N [0] becomes a high level potential. Since the expected value CMP [0] is “0”, the PMOS transistors 107 and 108 in the comparator 105 are on, the PMOS transistors 109 and 110 are off, and the exclusive OR signal EOR [0] has BL [ 0] is propagated, indicating that it matches the expected value.

一方、アクセスしたメモリセル１０４が何らかの原因によりデータ”１”を保持していた場合は、ビット線信号ＢＬ［０］がハイレベル、ＢＬ＿Ｎ［０］がローレベルになるため、前記信号ＥＯＲ［０］にはＢＬ［０］のハイレベルの電位が伝搬され、期待値と不一致であったことが示される。これ以外の論理に対しても同様で、比較器１０５は、前記信号ＥＯＲ［０］には排他的論理和を出力し、前記信号ＥＮＯＲ［０］には否定排他的論理和を出力するように動作する。   On the other hand, when the accessed memory cell 104 holds data “1” for some reason, the bit line signal BL [0] is at a high level and BL_N [0] is at a low level, and thus the signal EOR [0 ] Indicates that the high level potential of BL [0] is propagated and does not match the expected value. The same applies to other logics, and the comparator 105 outputs an exclusive OR to the signal EOR [0] and outputs a negative exclusive OR to the signal ENOR [0]. Operate.

このように生成された信号ＥＯＲ［０］の電位はセンスアンプ１０６にて増幅され、期待値と一致した場合は”０”を、期待値と不一致の場合は”１”をＤＯＵＴ［０］に出力する。他のビットも同様の動作を行う。   The potential of the signal EOR [0] generated in this way is amplified by the sense amplifier 106. When it matches the expected value, “0” is set to DOUT [0]. Output. The other bits perform the same operation.

２入力ＮＯＲゲート１０３の一方の入力には、ｎビット分のＮＭＯＳトランジスタ１０１のドレインノードがワイヤードオア接続されているが、このノードは読み出し開始前に予めプリチャージ素子１０２にてプルアップされている。前述の読み出し動作が完了し、全ビットが期待値と一致した場合、ｎ個のＮＭＯＳトランジスタ１０１は全てオフ状態となるので、ワイヤードオア接続部はプリチャージされたままとなり、２入力ＮＯＲゲート１０３は全ビットが一致したことを示す”０”を比較判定結果信号ＣＭＰＯＵＴに出力する。   The drain node of the n-bit NMOS transistor 101 is wired or connected to one input of the two-input NOR gate 103, and this node is previously pulled up by the precharge element 102 before starting reading. . When the above read operation is completed and all the bits match the expected value, all n NMOS transistors 101 are turned off, so that the wired OR connection remains precharged and the two-input NOR gate 103 is “0” indicating that all bits match is output to the comparison determination result signal CMPOUT.

一方、１ビットでも不一致があった場合は、その不一致ビットに対応したＮＭＯＳトランジスタ１０１がオン状態となるので、ワイヤードオア接続部はプルダウンされることになり、２入力ＮＯＲゲート１０３は不一致ビットが存在したことを示す”１”を比較判定結果信号ＣＭＰＯＵＴに出力する。   On the other hand, if even one bit does not match, the NMOS transistor 101 corresponding to the mismatch bit is turned on, so that the wired OR connection part is pulled down, and the 2-input NOR gate 103 has a mismatch bit. “1” indicating this is output to the comparison determination result signal CMPOUT.

次に、通常動作時について説明する。通常動作時は、動作モード切替信号ＴＥＳＴ＿Ｎを”１”に設定し、出力期待値信号ＣＭＰ［ｎ−１：０］には全て”０”、その反転信号ＣＭＰ＿Ｎ［ｎ−１：０］は全て”１”が入力される。この入力条件により比較器１０５に於いてはＰＭＯＳトランジスタ１０７と１０８だけが常時オン状態なので、ビット線信号ＢＬ［０］とＢＬ＿Ｎ［０］の電位が直接、前記ＥＯＲ［０］とＥＮＯＲ［０］に伝搬されるだけとなり、単純にメモリのデータが読み出されることになる。   Next, the normal operation will be described. During normal operation, the operation mode switching signal TEST_N is set to “1”, the output expected value signal CMP [n−1: 0] is all “0”, and the inverted signal CMP_N [n−1: 0] is all “1” is input. Due to this input condition, only the PMOS transistors 107 and 108 are always on in the comparator 105, so that the potentials of the bit line signals BL [0] and BL_N [0] are directly applied to the EOR [0] and ENOR [0]. The data in the memory is simply read out.

以上のように、実施例１によれば、４個のＰＭＯＳトランジスタで構成される比較器１０５を各ビット毎に設けたことにより、任意のテストパタン（Ｎ系やＮ2系など）を入力することができ、故障検出率を向上させることができる。 As described above, according to Example 1, by a comparator 105 configured provided for each bit of four PMOS transistors, enter any test pattern (N type or N 2 system, etc.) And the failure detection rate can be improved.

また、比較器１０５を各ビットのセンスアンプ前段に設置したことにより、ビット線の僅かな電位変動のまま比較結果を得ることができるので、消費電力を低減することができる。   In addition, since the comparator 105 is provided in front of the sense amplifier for each bit, the comparison result can be obtained with slight potential fluctuation of the bit line, so that power consumption can be reduced.

さらに、出力の全ビットを比較判定する回路としては、各ビットの比較結果によって制御されるＮＭＯＳトランジスタ１０１をワイヤードオア接続したことにより、出力ビット数が増えてもそれを単純に並列接続するだけでよいので、回路規模は小さくなり面積的に小さく実現できる。   Furthermore, as a circuit for comparing and judging all the bits of the output, the NMOS transistor 101 controlled by the comparison result of each bit is wired or connected so that even if the number of output bits increases, it can be simply connected in parallel. Therefore, the circuit scale can be reduced and the area can be reduced.

また、メモリの読み出し経路はテストモード時も通常動作時も基本的に同じなるので、いわゆるアクセス時間は等しくなり、実動作テストが可能となる。   Further, since the memory read path is basically the same in the test mode and in the normal operation, so-called access times are equal, and an actual operation test is possible.

図３は、実施例２に於けるメモリテスト回路の構成を示すブロック図である。この回路は、第１の実施例で示した回路に対し、カラム選択アドレス信号ＣＯＬＵＭＮを追加し、このＣＯＬＵＭＮ信号に基づいて動作するデコーダ回路２０８と、このデコーダ回路の出力を受ける偶数側ビット線（例えば、ビット線ＢＬ０）用の比較器２０５と奇数側ビット線（例えば、ＢＬ１）用の比較器２０６から構成される。また、メモリセルアレイ２０４は複数（この実施例では２個）のメモリセルから構成される。   FIG. 3 is a block diagram showing the configuration of the memory test circuit in the second embodiment. In this circuit, a column selection address signal COLUMN is added to the circuit shown in the first embodiment, and a decoder circuit 208 that operates based on this COLUMN signal, and an even-numbered bit line that receives the output of this decoder circuit ( For example, it includes a comparator 205 for the bit line BL0) and a comparator 206 for the odd-numbered bit line (for example, BL1). The memory cell array 204 is composed of a plurality (two in this embodiment) of memory cells.

メモリアレイ２００に着目して実施例２の回路構成を説明する。偶数側ビット線用の比較器２０５は、デコーダ回路２０８から出力されるデコード信号ＣＭＰ０［０］とその反転信号ＣＭＰ０＿Ｎ［０］、メモリセルアレイ２０４の偶数側ビット線信号ＢＬ０［０］とその反転信号ＢＬ０＿Ｎ［０］を入力する。また、奇数側ビット線用の比較器２０６は、デコーダ回路２０８から出力されるデコード信号ＣＭＰ１［０］とその反転信号ＣＭＰ１＿Ｎ［０］、メモリセルアレイ２０４の奇数側用のビット線信号ＢＬ１［０］とその反転信号ＢＬ１＿Ｎ［０］を入力する。比較器２０５、２０６の出力はいずれも排他的論理和信号ＥＯＲ［０］と否定排他的論理和ＥＮＯＲ［０］に接続される。   Focusing on the memory array 200, the circuit configuration of the second embodiment will be described. The even-numbered bit line comparator 205 includes a decode signal CMP0 [0] output from the decoder circuit 208 and its inverted signal CMP0_N [0], and an even-numbered bit line signal BL0 [0] of the memory cell array 204 and its inverted signal. Input BL0_N [0]. The odd-number side bit line comparator 206 also includes a decode signal CMP1 [0] output from the decoder circuit 208 and its inverted signal CMP1_N [0], and an odd-number side bit line signal BL1 [0] of the memory cell array 204. And its inverted signal BL1_N [0]. The outputs of the comparators 205 and 206 are both connected to the exclusive OR signal EOR [0] and the negative exclusive OR signal ENOR [0].

以下、メモリアレイ２００に着目して動作を説明する。まず、カラム選択アドレス信号ＣＯＬＵＭＮに偶数側のビット線を選択する信号（例えば”０”）を入力した場合、デコーダ回路２０８は偶数側ビット線用の比較器２０５を活性化させ、奇数側ビット線用の比較器２０６を非活性化させる。具体的には、デコード信号ＣＭＰ０［０］とＣＭＰ０＿Ｎ［０］には出力期待値信号ＣＭＰ［０］とその反転信号ＣＭＰ＿Ｎ［０］がそれぞれそのまま出力され、デコード信号ＣＭＰ１［０］とＣＭＰ１＿Ｎ［０］はいずれも論理”１”が出力される。これにより、偶数側ビット線用の比較器２０５だけが活性化され、ビット線ＢＬ０［０］とその反転信号ＢＬ０＿Ｎ［０］の電位がセンスアンプ２０７に伝搬される。   Hereinafter, the operation will be described focusing on the memory array 200. First, when a signal for selecting an even-numbered bit line (for example, “0”) is input to the column selection address signal COLUMN, the decoder circuit 208 activates the comparator 205 for the even-numbered bit line and sets the odd-numbered bit line. The comparator 206 is deactivated. Specifically, the output expected value signal CMP [0] and its inverted signal CMP_N [0] are output as they are to the decode signals CMP0 [0] and CMP0_N [0], respectively, and the decode signals CMP1 [0] and CMP1_N [0] are output as they are. ] Is output as logic "1". As a result, only the comparator 205 for the even-numbered bit line is activated, and the potential of the bit line BL0 [0] and its inverted signal BL0_N [0] is propagated to the sense amplifier 207.

実施例１の場合と同様に、テストモード時には出力期待値との比較判定結果が２入力ＮＯＲゲート２０３から出力され、通常動作時にはメモリ読み出しデータＤＯＵＴ［ｎ−１：０］が、それぞれ出力される。   As in the case of the first embodiment, the comparison determination result with the output expected value is output from the 2-input NOR gate 203 in the test mode, and the memory read data DOUT [n−1: 0] is output in the normal operation. .

一方、前記カラム選択アドレス信号ＣＯＬＵＭＮに奇数側のビット線を選択する信号（例えば”１”）を入力した場合は、偶数側ビット線用の比較器２０５は非活性化され、奇数側ビット線用の比較器２０６は活性化される。具体的には、デコード信号ＣＭＰ０［０］とＣＭＰ０＿Ｎ［０］には信号”１”が出力され、デコード信号ＣＭＰ１［０］とＣＭＰ１＿Ｎ［０］には出力期待値信号ＣＭＰ［１］とその反転信号ＣＭＰ＿Ｎ［１］がそれぞれそのまま出力される。これにより、奇数側ビット線用の比較器２０６が活性化され、ビット線ＢＬ１［０］とその反転信号ＢＬ１＿Ｎ［０］の電位がセンスアンプ２０７に伝搬される。   On the other hand, when a signal for selecting an odd-numbered bit line (for example, “1”) is input to the column selection address signal COLUMN, the even-numbered bit-line comparator 205 is deactivated and used for the odd-numbered bit line. The comparator 206 is activated. Specifically, the signal “1” is output to the decode signals CMP0 [0] and CMP0_N [0], and the output expected value signal CMP [1] and its inverse are output to the decode signals CMP1 [0] and CMP1_N [0]. The signal CMP_N [1] is output as it is. As a result, the odd-number side bit line comparator 206 is activated, and the potential of the bit line BL1 [0] and its inverted signal BL1_N [0] is propagated to the sense amplifier 207.

実施例１の場合と同様に、テストモード時には出力期待値との比較判定結果が２入力ＮＯＲゲート２０３から出力され、通常動作時にはメモリ読み出しデータＤＯＵＴ［ｎ−１：０］が、それぞれ出力される。   As in the case of the first embodiment, the comparison determination result with the output expected value is output from the 2-input NOR gate 203 in the test mode, and the memory read data DOUT [n−1: 0] is output in the normal operation. .

以上説明したように、実施例２によれば、カラム選択アドレスに対する比較器を複数個設け、それをカラムデコーダにより選択することにより、大規模なメモリに対するメモリテスト回路が構成できる。   As described above, according to the second embodiment, a memory test circuit for a large-scale memory can be configured by providing a plurality of comparators for column selection addresses and selecting them by a column decoder.

また、比較器自体がカラムセレクタとして動作するため、余分な追加回路が必要なくなり、高速動作が可能で、面積的にも小さく実現できる。   In addition, since the comparator itself operates as a column selector, no additional circuit is required, high speed operation is possible, and the area can be reduced.

実施例１では、ＰＭＯＳトランジスタ１０７，１０８，１０９，１１０を使い比較器１０５を構成していたが、図４に示すようにＮＭＯＳトランジスタ３０７，３０８，３０９，３１０を使って比較器３０５を構成することもできる。この場合、実施例１に対して、出力期待値信号ＣＭＰ［ｎ−１：０］とその反転信号ＣＭＰ＿Ｎ［ｎ−１：０］は比較器３０５へ入れ替わって接続され、前記ＣＭＰ［ｎ−１：０］は前記ＮＭＯＳトランジスタ３０９，３１０のゲートへ、前記ＣＭＰ＿Ｎ［ｎ−１：０］は前記ＮＭＯＳトランジスタ３０７，３０８のゲートへ接続することになる。   In the first embodiment, the comparator 105 is configured using the PMOS transistors 107, 108, 109, and 110. However, the comparator 305 is configured using the NMOS transistors 307, 308, 309, and 310 as shown in FIG. You can also. In this case, the output expected value signal CMP [n−1: 0] and its inverted signal CMP_N [n−1: 0] are connected to the comparator 305 in connection with the first embodiment, and the CMP [n−1] : 0] is connected to the gates of the NMOS transistors 309 and 310, and CMP_N [n−1: 0] is connected to the gates of the NMOS transistors 307 and 308.

実施例１に於けるメモリテスト回路の構成を示すブロック図である。1 is a block diagram illustrating a configuration of a memory test circuit in Embodiment 1. FIG. 実施例１のテスト回路における入出力の関係を示す図である。FIG. 3 is a diagram illustrating an input / output relationship in the test circuit according to the first embodiment. 実施例２に於けるメモリテスト回路の構成を示すブロック図である。FIG. 6 is a block diagram showing a configuration of a memory test circuit in Embodiment 2. 実施例１の回路の変形例である。6 is a modification of the circuit of the first embodiment. 従来技術の説明図である。It is explanatory drawing of a prior art. 従来技術の説明図である。It is explanatory drawing of a prior art. 従来技術の説明図である。It is explanatory drawing of a prior art.

符号の説明Explanation of symbols

１００ メモリアレイ
１０１ ＮＭＯＳトランジスタ
１０２ プリチャージ素子
１０３ ２入力ＮＯＲゲート
１０４ メモリセル
１０５ 比較回路
１０６ センスアンプ
１０７，１０８，１０９，１１０ ＰＭＯＳトランジスタ DESCRIPTION OF SYMBOLS 100 Memory array 101 NMOS transistor 102 Precharge element 103 2 input NOR gate 104 Memory cell 105 Comparison circuit 106 Sense amplifier 107,108,109,110 PMOS transistor

Claims (4)

単位メモリアレイがメモリセルと比較器とセンスアンプとを備えており、複数個のメモリアレイから成るメモリのテスト回路であって、
前記センスアンプの出力端子をゲート電極に接続すると共にソース又はドレイン電極の何れか一方をワイヤードオア接続したトランジスタ・アレイを含むメモリデータ可否判定手段を備え、
前記比較器は、前記メモリセルとセンスアンプの間に配置され、テストモード時に於いて、前記メモリセルの出力データと期待値とを比較した結果が前記センスアンプの出力端子に出力されることを特徴とするメモリテスト回路。 The unit memory array includes a memory cell, a comparator, and a sense amplifier, and is a memory test circuit composed of a plurality of memory arrays,
Memory data availability determination means including a transistor array in which the output terminal of the sense amplifier is connected to the gate electrode and either the source or drain electrode is wired or connected,
The comparator is disposed between the memory cell and the sense amplifier, and in a test mode, a result of comparing the output data of the memory cell and an expected value is output to the output terminal of the sense amplifier. A characteristic memory test circuit. 請求項１記載のメモリテスト回路において、
前記メモリセルは複数個のメモリセルを有するメモリセルアレイであり、
前記比較器は前記複数のメモリセルの個数に応じて複数設けられ、選択信号に応じて選択されたセルに蓄積されたデータについて前記比較動作を行うことを特徴とするメモリテスト回路。 The memory test circuit according to claim 1.
The memory cell is a memory cell array having a plurality of memory cells,
A plurality of comparators are provided in accordance with the number of the plurality of memory cells, and the comparison operation is performed on data stored in cells selected in accordance with a selection signal. 請求項１乃至２のいずれか１項に記載のメモリテスト回路において、
前記比較器は、前記期待値と前記メモリセルの出力データとの排他的論理和演算を行うと共に否定排他的論理和演算を行うＰＭＯＳトランジスタを含むことを特徴とするメモリテスト回路。 The memory test circuit according to any one of claims 1 to 2,
The memory test circuit, wherein the comparator includes a PMOS transistor that performs an exclusive OR operation between the expected value and output data of the memory cell and performs a negative exclusive OR operation. 請求項１乃至２のいずれか１項に記載のメモリテスト回路において、
前記比較器は、前記期待値と前記メモリセルの出力データとの排他的論理和演算を行うと共に否定排他的論理和演算を行うＮＭＯＳトランジスタを含むことを特徴とするメモリテスト回路。 The memory test circuit according to any one of claims 1 to 2,
2. The memory test circuit according to claim 1, wherein the comparator includes an NMOS transistor that performs an exclusive OR operation between the expected value and the output data of the memory cell and performs a negative exclusive OR operation.
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