JP2006065523A - Information processor system and its load testing method - Google Patents
Information processor system and its load testing method Download PDFInfo
- Publication number
- JP2006065523A JP2006065523A JP2004246092A JP2004246092A JP2006065523A JP 2006065523 A JP2006065523 A JP 2006065523A JP 2004246092 A JP2004246092 A JP 2004246092A JP 2004246092 A JP2004246092 A JP 2004246092A JP 2006065523 A JP2006065523 A JP 2006065523A
- Authority
- JP
- Japan
- Prior art keywords
- load
- time width
- processor
- time
- load test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
Description
本発明は、情報処理装置システムの負荷試験に関するものである。 The present invention relates to a load test of an information processing apparatus system.
情報処理装置システムは複雑化、多機能化、多用途化しており、信頼性を確保する為の検証技術の向上と、 装置の故障個所を検出する診断技術の向上が必要である。また情報処理装置システムは高密度化、高集積化しており、装置の電力電圧変化や熱上昇に対する検証技術の向上が必要である。 Information processing equipment systems are becoming more complex, multifunctional, and versatile, and it is necessary to improve verification techniques to ensure reliability and improve diagnostic techniques to detect faulty parts of equipment. In addition, the information processing system is highly dense and highly integrated, and it is necessary to improve verification technology against changes in power voltage and heat rise of the device.
マルチプロセッサシステムにおいて、各プロセッサで実行される検証プログラムの実行タイミングを高精度にコントロールすることは、より意図的な負荷試験が実施でき高精度な検証及び診断が実現できる。 In a multiprocessor system, controlling the execution timing of a verification program executed by each processor with high accuracy can implement a more intentional load test and realize high-accuracy verification and diagnosis.
マルチプロセッサの同期方法として、特開２００１−２０２２６４号のように外部割込みを利用した方法が報告されている。この方法では、複数のマルチプロセッサ装置で構成されるシステムにおいて、該装置間に外部割込みを同時に発生させる同期精度を高くする機能が必要となる。 As a multiprocessor synchronization method, a method using an external interrupt has been reported as disclosed in JP-A-2001-202264. In this method, in a system composed of a plurality of multiprocessor devices, a function for increasing the synchronization accuracy for simultaneously generating external interrupts between the devices is required.
バス試験方法において、データのＤＭＡ転送時間を動的に計測し上位装置が下位装置を同期起動させる特開平８−６３４０９号のような方法が報告されている。この方法は、ＤＭＡ処理を利用したバス試験方法である。 In the bus test method, a method such as Japanese Patent Application Laid-Open No. 8-63409 has been reported in which the DMA transfer time of data is dynamically measured and the upper device synchronously activates the lower device. This method is a bus test method using DMA processing.
コンピュータの内部時計のずれを動的に算出し時刻修正する方法として、特開平１０−２２８３３０号のような方法が報告されている。この方法は、内部時計やタイマレジスタを修正せずに検証プログラムを実行したい場合、利用できない。 As a method for dynamically calculating the time difference of the internal clock of the computer and correcting the time, a method as disclosed in JP-A-10-228330 has been reported. This method cannot be used when the verification program is to be executed without correcting the internal clock or timer register.
情報処理装置システムの検証方法において、コンピュータアーキテクチャの従来のソフトウェア同期処理だけを利用し複数の装置が負荷処理を開始する方法では、各装置が負荷試験対象部位に実際に負荷変化を発生させるタイミングのずれが大きい。 In a method of verifying an information processing apparatus system, in a method in which only a conventional software synchronous process of a computer architecture is used and a plurality of apparatuses start a load process, the timing at which each apparatus actually generates a load change at a load test target site is determined. The gap is large.
本発明は、情報処理装置システムの負荷試験方法において、マスタ装置となるプロセッサからスレイブ装置となる各プロセッサへの情報送信にかかる時間幅と、各装置から負荷試験対象部位への負荷処理が到達するまでにかかる時間幅を用いて同期処理を行なうことを特徴とする。 The present invention relates to a load test method for an information processing apparatus system, in which a time width required for information transmission from a processor serving as a master device to each processor serving as a slave device and load processing from each device to a load test target part arrive. The synchronization processing is performed using the time width required until the time.
本発明の負荷試験方法は、負荷変化の発生タイミングを従来のソフトウェア同期よりも正確に指定できるため、より高周波数の負荷変化試験が実施できるので、情報処理装置システムの検証精度が向上するという利点がある。 The load test method of the present invention can specify the timing of occurrence of load change more accurately than conventional software synchronization, and therefore can perform a load change test at a higher frequency, thereby improving the verification accuracy of the information processing apparatus system. There is.
図１と図２を用いて、１台のマスタ装置となるプロセッサと複数台のスレイブ装置となるプロセッサから成る情報処理装置システムの場合での本発明を説明する。 The present invention in the case of an information processing system comprising a processor as one master device and a processor as a plurality of slave devices will be described with reference to FIGS.
図１は、本発明に基づく負荷試験方法のフローチャート、図２は、本発明に基づく負荷試験方法のタイミングチャートである。
図２において、ｎは１台のマスタ装置と複数台のスレイブ装置の合計装置数、ｍは（０≦ｍ≦ｎ−２）の条件を満たす変数、ＰＵ［１］はマスタ装置、ＰＵ［ｎ−ｍ］とＰＵ［ｎ］はスレイブ装置、Ｔ［１］は負荷試験対象部位に全装置からの負荷変化が到達する最初の時刻であってＰＵ［１］上の時刻、Ｔ［ｎ−ｍ］はＰＵ［１］がＰＵ［ｎ−ｍ］にトリガ情報を送信するＰＵ［１］上の時刻、Ｔ［ｎ］はＰＵ［１］がＰＵ［ｎ］にトリガを情報送信するＰＵ［１］上の時刻、ＳＴ［１］はＰＵ［１］が負荷処理を開始するＰＵ［１］上の時刻、ＳＴ［ｎ−ｍ］はＰＵ［ｎ−ｍ］が負荷処理を開始するＰＵ［ｎ−ｍ］上の時刻、ＳＴ［ｎ］はＰＵ［ｎ］が負荷処理を開始するＰＵ［ｎ］上の時刻、β［１］はＰＵ［１］から負荷試験対象部位へ負荷処理が到達するまでの時間幅、β［ｎ−ｍ］はＰＵ［ｎ−ｍ］から負荷試験対象部位へ負荷処理が到達するまでの時間幅、β［ｎ］はＰＵ［ｎ］から負荷試験対象部位へ負荷処理が到達するまでの時間幅、ＲＴ［ｎ−ｍ］はＰＵ［ｎ−ｍ］がＰＵ［１］からトリガ情報を受信するＰＵ［ｎ−ｍ］上の時刻、ＲＴ［ｎ］はＰＵ［ｎ］がＰＵ［１］からトリガ情報を受信するＰＵ［ｎ］上の時刻、α［ｎ−ｍ］はＰＵ［１］からＰＵ［ｎ−ｍ］への情報送信にかかる時間幅、α［ｎ］はＰＵ［１］からＰＵ［ｎ］への情報送信にかかる時間幅、γはＰＵ［１］がスレイブ装置へトリガ情報を送信する単位時間幅である。
FIG. 1 is a flowchart of a load test method based on the present invention, and FIG. 2 is a timing chart of the load test method based on the present invention.
In FIG. 2, n is the total number of devices of one master device and a plurality of slave devices, m is a variable that satisfies the condition (0 ≦ m ≦ n−2), PU [1] is the master device, and PU [n −m] and PU [n] are slave devices, T [1] is the first time at which a load change from all devices reaches the load test target site, and the time on PU [1], T [n−m ] Is the time on PU [1] at which PU [1] transmits trigger information to PU [n−m], and T [n] is the PU [1] at which PU [1] transmits trigger information to PU [n]. ], ST [1] is the time on PU [1] at which PU [1] starts load processing, ST [n−m] is the PU [n at which PU [n−m] starts load processing -M], ST [n] is the time on PU [n] at which PU [n] starts load processing, and β [1] is the load test target section from PU [1] The time width until the load process reaches the load, β [n−m] is the time width until the load process reaches the load test target part from PU [n−m], and β [n] is from PU [n]. Time width until load processing reaches the load test target part, RT [n−m] is the time on PU [n−m] when PU [n−m] receives trigger information from PU [1], RT [N] is the time on PU [n] at which PU [n] receives trigger information from PU [1], and α [n−m] is the information transmission from PU [1] to PU [n−m]. This time width, α [n] is the time width required for information transmission from PU [1] to PU [n], and γ is the unit time width for PU [1] to transmit trigger information to the slave device.
まず、ステップ１では、マスタ装置ＰＵ［１］から各スレイブ装置への情報送信にかかる時間幅α［２］〜α［ｎ］の値と、各装置から負荷試験対象部位へ負荷処理が到達するまでの時間幅β［１］〜β［ｎ］の値を検証システムの検証プログラムにセットする。前記全ての時間幅値は検証対象となる情報処理装置の仕様から先に求めておく。または前記全ての時間幅値は性能シミュレータで算出して先に求める方法も可能である。またステップ１では、マスタ装置ＰＵ［１］がトリガ情報を送信する単位時間幅γをセットする。γは、αとβの時間幅と比べて十分大きい値を使用する。そして、ステップ２に進む。
First, in
ステップ２では、検証プログラムがマスタ装置ＰＵ［１］上で実行されているのか、又はスレイブ装置ＰＵ［ｋ］上で実行されているのかを判定する。そして、マスタ装置ＰＵ［１］上で実行されている場合はステップ３に進む。また、スレイブ装置ＰＵ［ｋ］上で実行されている場合はステップ１２に進む。
In
ステップ３とステップ１２では、マスタ装置ＰＵ［１］と全スレイブ装置ＰＵ［ｋ］とで以降の処理開始の同期をとる。このステップでの同期処理に精度は問わず従来のソフトウェア同期処理を使用する。全装置はこのステップ以降の情報送信トラフィックが混雑しないようにする。全スレイブ装置ＰＵ［ｋ］はステップ１２において以降のマスタ装置ＰＵ［１］から送信されるトリガ情報の受信待ち処理の開始を保証する。そして、ステップ４及びステップ１３にそれぞれ進む。
In
ステップ４では、ｍに初期値の０をセットする。また、マスタ装置ＰＵ［１］が最初にスレイブ装置［ｎ］にトリガ情報の送信を開始する時刻Ｔ［ｎ］をセットする。そして、ステップ５に進む。
In
ステップ５では、ｍ≦ｎ−２で条件判定する。全スレイブ装置ＰＵ［ｋ］へのトリガ情報送信が未完了の時はステップ６に進む。全スレイブ装置ＰＵ［ｋ］へのトリガ情報送信が完了していればステップ１０に進む。
In
ステップ６では、時刻がトリガ情報送信時刻Ｔ［ｎ−ｍ］になるまでｗａｉｔする。そして、送信時刻Ｔ［ｎ−ｍ］になったらステップ７に進む。
In
ステップ７では、マスタ装置ＰＵ［１］はスレイブ装置ＰＵ［ｎ−ｍ］へのトリガ情報送信を実行する。そして、ステップ８に進む。送信されたトリガ情報は時間幅α［ｎ−ｍ］経過後にスレイブ装置ＰＵ［ｎ−ｍ］で受信される。
In
ステップ８では、次のスレイブ装置ＰＵ［ｎ−ｍ−１］へのトリガ情報送信の送信時刻Ｔ［ｎ−ｍ−１］を決定する。時刻Ｔ［ｎ−ｍ−１］は、Ｔ［ｎ−ｍ−１］＝Ｔ［ｎ−ｍ］＋γにより算出する。そして、ステップ９に進む。
In
ステップ９では、ｍの値を１加算し、次ぎのスレイブ装置が選択されることになる。そして、ステップ５に進む。
In
ステップ１０では、全スレイブ装置ＰＵ［ｋ］へのトリガ情報送信が完了しており、マスタ装置ＰＵ［１］は時刻ＳＴ［１］になるまでｗａｉｔする。時刻ＳＴ［１］は、ＳＴ［１］＝Ｔ［２］＋γ−β［１］により算出する。Ｔ［２］は、ステップ８において（ｍ＝ｎ−２）の時に算出される値である。そして、ステップ１１に進む。
In
ステップ１１では、マスタ装置ＰＵ［１］は負荷試験対象部位への負荷処理を開始する。開始された負荷処理は、時間幅β［１］経過後の時刻Ｔ［１］に負荷試験対象部位へ到達する。
In
ステップ１３では、各スレイブ装置ＰＵ［ｋ］はマスタ装置ＰＵ［１］のステップ７により送信されるトリガ情報を受信するまでｗａｉｔする。ｗａｉｔ処理には、ｗａｉｔ処理中にネットワークのトラフィックが混雑しないようにキャッシュラインの重複を避けた記憶装置領域を使用する。そして、時刻ＲＴ［ｋ］にトリガ情報を受信したらステップ１４に進む。
In
ステップ１４では、各スレイブ装置ＰＵ［ｋ］は時刻ＳＴ［ｋ］になるまでｗａｉｔする。時刻ＳＴ［ｋ］は、ＳＴ［ｋ］＝（ｋ−１）×γ−α［ｋ］−β［ｋ］により算出する。そして、時刻ＳＴ［ｋ］になったらステップ１５に進む。
In
ステップ１５では、各スレイブ装置ＰＵ［ｋ］は負荷試験対象部位への負荷処理を開始する。開始された負荷処理は、時間幅β［ｋ］経過後のマスタ装置ＰＵ［１］上の時刻Ｔ［１］に負荷試験対象部位へ到達する。
In
これにより、マスタとスレイブの全装置ＰＵ［１］〜ＰＵ［ｎ］から実行される負荷処理は、マスタ装置ＰＵ［１］上の時刻Ｔ［１］に同期されて負荷試験対象部位へ到達する。時刻Ｔ［１］以降は、全装置ＰＵ［１］〜ＰＵ［ｎ］の負荷処理の高負荷と無負荷の負荷変動切替えのタイミングを自装置内のタイマレジスタの値でコントロールし、負荷変動試験を実施できる。 As a result, the load process executed from all the master and slave devices PU [1] to PU [n] reaches the load test target portion in synchronization with the time T [1] on the master device PU [1]. . After time T [1], the load change test is performed by controlling the timing of switching between high load and no load load change of all the devices PU [1] to PU [n] by the value of the timer register in the own device. Can be implemented.
図３と図５を用いて、本発明の一実施例を説明する。 An embodiment of the present invention will be described with reference to FIGS.
図３は、４プロセッサ構成の情報処理装置システムの構成図である。この情報処理装置システムは、従来の構成であり、情報処理装置Ａ３００と情報処理装置Ｂ３１０と装置間を繋ぐネットワークＣ３２０を有する。情報処理装置Ａ３００は、プロセッサＰＵ［１］３０１とプロセッサＰＵ［３］３０２と、記憶装置のキャッシュＡ３０３とメモリＡ３０４と、ネットワークＡ３０５と、ネットワークＡ３０５とネットワークＣ３２０を接続するアダプタＡ３０６を有し、記憶装置とプロセッサとアダプタはネットワークＡ３０５により接続されている。情報処理装置Ｂ３１０は、プロセッサＰＵ［２］３１１とプロセッサＰＵ［４］３１２と、記憶装置のキャッシュＢ３１３とメモリＢ３１４と、ネットワークＢ３１５と、ネットワークＢ３１５とネットワークＣ３２０を接続するアダプタＢ３１６を有し、記憶装置とプロセッサとアダプタはネットワークＢ３１５により接続されている。ネットワークＡ３０５とネットワークＢ３１５は、ネットワークＣ３２０に接続されている。 FIG. 3 is a configuration diagram of an information processing apparatus system having a four-processor configuration. This information processing apparatus system has a conventional configuration and includes an information processing apparatus A300, an information processing apparatus B310, and a network C320 that connects the apparatuses. The information processing apparatus A300 includes a processor PU [1] 301, a processor PU [3] 302, a cache A303 and a memory A304 of a storage device, a network A305, and an adapter A306 that connects the network A305 and the network C320. The apparatus, the processor, and the adapter are connected by a network A305. The information processing apparatus B310 includes a processor PU [2] 311, a processor PU [4] 312, a cache B313 and a memory B314 of a storage device, a network B315, and an adapter B316 that connects the network B315 and the network C320. The apparatus, the processor, and the adapter are connected by a network B315. The network A305 and the network B315 are connected to the network C320.
ネットワークＡ３０５とネットワークＢ３１５の仕様と、ネットワークＣ３２０の仕様とは、プロトコルや転送速度などが異なる仕様でも良い。また、各ネットワークの仕様は、転送トラフィックの混雑を回避する為に、物理的に配線が多重化された仕様やチャネル機能を有した仕様を用いることにする。
The specifications of the
図５は、負荷試験を行なう場合のタイミングチャートであり、前述の説明において、ｎ個の装置数を４個のプロセッサ数とした図である。ＰＵ［１］はマスタプロセッサ、ＰＵ［２］〜ＰＵ［４］はスレイブプロセッサ、Ｔ［１］は負荷試験対象部位に全装置からの負荷変化が到達する最初の時刻であってＰＵ［１］上の時刻、Ｔ［２］はＰＵ［１］がＰＵ［２］にトリガ情報を送信するＰＵ［１］上の時刻、Ｔ［３］はＰＵ［１］がＰＵ［３］にトリガ情報を送信するＰＵ［１］上の時刻、Ｔ［４］はＰＵ［１］がＰＵ［４］にトリガ情報を送信するＰＵ［１］上の時刻、ＳＴ［１］はＰＵ［１］が負荷処理を開始するＰＵ［１］上の時刻、ＳＴ［２］はＰＵ［２］が負荷処理を開始するＰＵ［２］上の時刻、ＳＴ［３］はＰＵ［３］が負荷処理を開始するＰＵ［３］上の時刻、ＳＴ［４］はＰＵ［４］が負荷処理を開始するＰＵ［４］上の時刻、β［１］はＰＵ［１］から負荷試験対象部位へ負荷処理が到達するまでの時間幅、β［２］はＰＵ［２］から負荷試験対象部位へ負荷処理が到達するまでの時間幅、β［３］はＰＵ［３］から負荷試験対象部位へ負荷処理が到達するまでの時間幅、β［４］はＰＵ［４］から負荷試験対象部位へ負荷処理が到達するまでの時間幅、ＲＴ［２］はＰＵ［２］がＰＵ［１］からトリガ情報を受信するＰＵ［２］上の時刻、ＲＴ［３］はＰＵ［３］がＰＵ［１］からトリガ情報を受信するＰＵ［３］上の時刻、ＲＴ［４］はＰＵ［４］がＰＵ［１］からトリガ情報を受信するＰＵ［４］上の時刻、α［２］はＰＵ［１］からＰＵ［２］への情報送信にかかる時間幅、α［３］はＰＵ［１］からＰＵ［３］への情報送信にかかる時間幅、α［４］はＰＵ［１］からＰＵ［４］への情報送信にかかる時間幅、γはＰＵ［１］がスレイブ装置へトリガ情報を送信する単位時間幅である。 FIG. 5 is a timing chart in the case of performing a load test. In the above description, the number of n devices is the number of four processors. PU [1] is the master processor, PU [2] to PU [4] are slave processors, and T [1] is the first time when the load change from all the devices reaches the load test target part. The above time, T [2] is the time on PU [1] at which PU [1] transmits trigger information to PU [2], and T [3] is the trigger information from PU [1] to PU [3]. Time on PU [1] to transmit, T [4] on PU [1] when PU [1] transmits trigger information to PU [4], ST [1] on PU [1] load processing ST [2] is the time on PU [2] at which PU [2] starts load processing, ST [3] is the PU at which PU [3] starts load processing [3] Time above, ST [4] is time on PU [4] when PU [4] starts load processing, β [1] is negative from PU [1] The time width until the load process reaches the test target part, β [2] is the time period until the load process reaches the load test target part from PU [2], and β [3] is the load from PU [3] The time width until the load process reaches the test target part, β [4] is the time period until the load process reaches the load test target part from PU [4], RT [2] is the PU [2] PU The time on PU [2] that receives trigger information from [1], RT [3] is the time on PU [3] that PU [3] receives trigger information from PU [1], and RT [4] is The time on PU [4] when PU [4] receives trigger information from PU [1], α [2] is the time span required for information transmission from PU [1] to PU [2], α [3] Is the time span required for information transmission from PU [1] to PU [3], and α [4] is the information transmission from PU [1] to PU [4]. Γ is a unit time width for PU [1] to transmit trigger information to the slave device.
図３と図５を用いて、記憶装置であるキャッシュＡ３０３を負荷試験対象部位とする負荷試験方法を説明する。 A load test method using the cache A303 as a storage device as a load test target part will be described with reference to FIGS.
まず、マスタプロセッサを決定する。ここではプロセッサＰＵ［１］３０１をマスタプロセッサとする。残りのプロセッサはスレイブプロセッサとする。 First, a master processor is determined. Here, the processor PU [1] 301 is a master processor. The remaining processors are slave processors.
次に、メモリＡ３０４又はメモリＢ３１４に格納してある検証プログラムの負荷試験プログラムを各プロセッサで実行する。キャッシュ機能を有するプロセッサを使用する場合は、試験プログラムのコアプログラムの部分が各プロセッサ内のキャッシュに格納される状態の方がネットワークのトラフィックの混雑を回避できる。 Next, the load test program of the verification program stored in the memory A304 or the memory B314 is executed by each processor. When a processor having a cache function is used, network traffic congestion can be avoided when the core program portion of the test program is stored in the cache in each processor.
次に、情報処理装置システムの仕様から求めたα［２］〜α［４］、β［１］〜β［４］、γの値を負荷試験プログラムに与える。これらα、β、γの値は、予めメモリＡ３０４又はメモリＢ３１４に格納しておくか、または負荷試験プログラム起動時の起動オプションにより設定する。また、これらα、β、γの値は、マスタプロセッサＰ［１］上の負荷試験プログラムが代表で取得し他のスレイブプロセッサＰ［２］〜Ｐ［４］上の負荷試験プログラムにトリガ情報と共に与える方法と、又は、各プロセッサＰ［１］〜Ｐ［４］上の負荷試験プログラムが個別に取得する方法がある。同一情報処理装置Ａ３００内のプロセッサＰＵ［１］３０１とプロセッサＰＵ［３］３０２間のトリガ情報の送信時間幅α［３］と比べて、他情報処理装置Ｂ３１０へのトリガ情報の送信となるプロセッサＰＵ［１］３０１とプロセッサＰＵ［４］３１２間のトリガ情報の送信時間幅α［４］は長時間である。また、同一情報処理装置Ａ３００内のプロセッサＰＵ［１］３０１からキャッシュＡ３０３への負荷到達時間幅β［１］と比べて、他情報処理装置Ｂ３１０からの負荷となるプロセッサＰＵ［４］３１２からキャッシュＡ３０３への負荷到達時間幅β［４］は長時間である。
Next, the values of α [2] to α [4], β [1] to β [4], and γ obtained from the specifications of the information processing apparatus system are given to the load test program. The values of α, β, and γ are stored in advance in the
次に、従来の同期処理により、全スレイブプロセッサがトリガ情報の受信準備を完了していることを保証する。その後、プロセッサＰＵ［１］３０１は、時刻Ｔ［４］においてトリガ情報をネットワークＡ３０５とアダプタＡ３０６とネットワークＣ３２０とアダプタＢ３１６とネットワークＢ３１５を経由してプロセッサＰＵ［４］３１２へ送信し、時刻Ｔ［４］からγ時間後の時刻Ｔ［３］においてトリガ情報をネットワークＡ３０５経由でプロセッサＰＵ［３］３０２へ送信し、時刻Ｔ［４］から（２×γ）時間後の時刻Ｔ［２］においてトリガ情報をネットワークＡ３０５とアダプタＡ３０６とネットワークＣ３２０とアダプタＢ３１６とネットワークＢ３１５を経由してプロセッサＰＵ［２］３１１へ送信する。その後、プロセッサＰＵ［１］３０１は、時刻Ｔ［２］から（γ−β［１］）時間経過後の時刻ＳＴ［１］において、負荷試験対象部位であるキャッシュＡ３０３への負荷処理を開始する。 Next, the conventional synchronization process ensures that all slave processors are ready to receive trigger information. Thereafter, the processor PU [1] 301 transmits the trigger information to the processor PU [4] 312 via the network A305, the adapter A306, the network C320, the adapter B316, and the network B315 at the time T [4]. 4], the trigger information is transmitted to processor PU [3] 302 via network A305 at time T [3] after γ time, and at time T [2] after (2 × γ) time from time T [4]. The trigger information is transmitted to the processor PU [2] 311 via the network A305, the adapter A306, the network C320, the adapter B316, and the network B315. Thereafter, the processor PU [1] 301 starts the load process to the cache A303, which is the load test target part, at time ST [1] after (γ−β [1]) has elapsed since time T [2]. .
時刻ＲＴ［２］にトリガ情報を受信したプロセッサＰＵ［２］３１１は、時刻ＲＴ［２］から（１×γ−α［２］−β［２］）時間経過後の時刻ＳＴ［２］において、負荷試験対象部位であるキャッシュＡ３０３への負荷処理を開始する。
The processor PU [2] 311 that has received the trigger information at the time RT [2], at the time ST [2] after (1 × γ−α [2] −β [2]) has elapsed from the time RT [2]. Then, load processing to the
時刻ＲＴ［３］にトリガ情報を受信したプロセッサＰＵ［３］３０２は、時刻ＲＴ［３］から（２×γ−α［３］−β［３］）時間経過後の時刻ＳＴ［３］において、負荷試験対象部位であるキャッシュＡ３０３への負荷処理を開始する。
The processor PU [3] 302 having received the trigger information at the time RT [3], at the time ST [3] after (2 × γ−α [3] −β [3]) has elapsed since the time RT [3]. Then, load processing to the
時刻ＲＴ［４］にトリガ情報を受信したプロセッサＰＵ［４］３１２は、時刻ＲＴ［４］から（３×γ−α［４］−β［４］）時間経過後の時刻ＳＴ［４］において、負荷試験対象部位であるキャッシュＡ３０３への負荷処理を開始する。
The processor PU [4] 312 that has received the trigger information at the time RT [4], at the time ST [4] after (3 × γ−α [4] −β [4]) has elapsed since the time RT [4]. Then, load processing to the
これにより、全プロセッサから実行される負荷処理は、プロセッサＰＵ［１］上の時刻Ｔ［１］に同期されて負荷試験対象部位であるキャッシュＡ３０３へ到達する。時刻Ｔ［１］以降は、全プロセッサの負荷処理の高負荷と無負荷の負荷変動切替えのタイミングを自プロセッサ内のタイマレジスタの値でコントロールし、負荷変動試験を実施できる。 As a result, the load process executed from all the processors reaches the cache A303, which is the load test target part, in synchronization with the time T [1] on the processor PU [1]. After time T [1], the load fluctuation test can be performed by controlling the timing of switching between high load and no load load fluctuation of all processors with the value of the timer register in the own processor.
図４と図５を用いて、さらに本発明の他の実施例を説明する。 Still another embodiment of the present invention will be described with reference to FIGS.
図４は、４プロセッサ構成の情報処理装置システムの構成図であって、図３の構成に、情報処理装置Ａ３００の電源を管理する電源ユニットＡ４００と、情報処理装置Ｂ３１０の電源を管理する電源ユニットＢ４１０と、全電源ユニットに電力を共有する主電源装置４２０を加えた情報処理装置システムの構成図であり、従来の構成である。
図４と図５を用いて、電源ユニットＡ４００、電源ユニットＢ４１０及び主電源装置４２０を負荷試験対象部位とする負荷試験方法を説明する。
FIG. 4 is a configuration diagram of an information processing apparatus system having a four-processor configuration. In the configuration of FIG. 3, a power supply unit A400 that manages the power supply of the information processing apparatus A300 and a power supply unit that manages the power supply of the information processing apparatus B310. B410 is a configuration diagram of an information processing apparatus system in which a main
A load test method using the power supply unit A400, the power supply unit B410, and the main
まず、マスタプロセッサを決定する。ここではプロセッサＰＵ［１］３０１をマスタプロセッサとした。残りのプロセッサはスレイブプロセッサとする。 First, a master processor is determined. Here, the processor PU [1] 301 is a master processor. The remaining processors are slave processors.
次に、メモリＡ３０４又はメモリＢ３１４に格納してある検証プログラムの負荷試験プログラムを各プロセッサで実行する。キャッシュ機能を有するプロセッサを使用する場合は、試験プログラムのコアプログラムの部分が各プロセッサ内のキャッシュに格納される状態の方がネットワークのトラフィックの混雑を回避できる。 Next, the load test program of the verification program stored in the memory A304 or the memory B314 is executed by each processor. When a processor having a cache function is used, network traffic congestion can be avoided when the core program portion of the test program is stored in the cache in each processor.
次に、情報処理装置システムの仕様から求めたα［２］〜α［４］、β［１］〜β［４］、γの値を負荷試験プログラムに与える。これらα、β、γの値は、予めメモリＡ３０４又はメモリＢ３１４に格納しておくか、または負荷試験プログラム起動時の起動オプションにより設定する。負荷試験対象部位が電源ユニットや電源装置の場合は、例えばプロセッサがプロセッサ内のキャッシュとレジスタの値を短サイクルでＡＬＬ０とＡＬＬ１を繰返し切替えるだけで、他プロセッサや記憶装置への転送時間幅を気にせずに電圧と電力の負荷を発生させる方法がある。よって、各プロセッサから負荷試験対象部位へ負荷処理が到達するまでの時間幅β［１］〜β［４］を同一値にすることができる。またβ［１］＝β［２］＝β［３］＝β［４］＝０とすることで、各プロセッサが負荷処理を開始する時刻ＳＴ［１］〜ＳＴ［４］の計算式を簡略化することができる。
Next, the values of α [2] to α [4], β [1] to β [4], and γ obtained from the specifications of the information processing apparatus system are given to the load test program. The values of α, β, and γ are stored in advance in the
次に、従来の同期処理により、全スレイブプロセッサがトリガ情報の受信準備を完了していることを保証する。その後、プロセッサＰＵ［１］３０１は、時刻Ｔ［４］においてトリガ情報をネットワークＡ３０５とアダプタＡ３０６とネットワークＣ３２０とアダプタＢ３１６とネットワークＢ３１５を経由してプロセッサＰＵ［４］３１２へ送信し、時刻Ｔ［４］からγ時間後の時刻Ｔ［３］においてトリガ情報をネットワークＡ３０５経由でプロセッサＰＵ［３］３０２へ送信し、時刻Ｔ［４］から（２×γ）時間後の時刻Ｔ［２］においてトリガ情報をネットワークＡ３０５とアダプタＡ３０６とネットワークＣ３２０とアダプタＢ３１６とネットワークＢ３１５を経由してプロセッサＰＵ［２］３１１へ送信する。その後、プロセッサＰＵ［１］３０１は、時刻Ｔ［２］からγ時間経過後の時刻Ｔ［１］において、負荷試験対象部位である電源ユニットＡ４００及び主電源装置４２０への負荷処理を開始する。
Next, the conventional synchronization process ensures that all slave processors are ready to receive trigger information. Thereafter, the processor PU [1] 301 transmits the trigger information to the processor PU [4] 312 via the network A305, the adapter A306, the network C320, the adapter B316, and the network B315 at the time T [4]. 4], the trigger information is transmitted to processor PU [3] 302 via network A305 at time T [3] after γ time, and at time T [2] after (2 × γ) time from time T [4]. The trigger information is transmitted to the processor PU [2] 311 via the network A305, the adapter A306, the network C320, the adapter B316, and the network B315. Thereafter, the processor PU [1] 301 starts load processing on the power supply unit A400 and the main
時刻ＲＴ［２］にトリガ情報を受信したプロセッサＰＵ［２］３１１は、時刻ＲＴ［２］から（１×γ−α［２］）時間経過後の時刻Ｔ［１］において、負荷試験対象部位である電源ユニットＢ４１０及び主電源装置４２０への負荷処理を開始する。
The processor PU [2] 311 that has received the trigger information at time RT [2] receives the load test target part at time T [1] after (1 × γ−α [2]) has elapsed from time RT [2]. The load processing to the power supply unit B410 and the main
時刻ＲＴ［３］にトリガ情報を受信したプロセッサＰＵ［３］３０２は、時刻ＲＴ［３］から（２×γ−α［３］）時間経過後の時刻Ｔ［１］において、負荷試験対象部位である電源ユニットＡ４００及び主電源装置４２０への負荷処理を開始する。
The processor PU [3] 302 that has received the trigger information at time RT [3] receives the load test target part at time T [1] after (2 × γ−α [3]) has elapsed since time RT [3]. The load processing to the power supply unit A400 and the main
時刻ＲＴ［４］にトリガ情報を受信したプロセッサＰＵ［４］３１２は、時刻ＲＴ［４］から（３×γ−α［４］）時間経過後の時刻Ｔ［１］において、負荷試験対象部位である電源ユニットＢ４１０及び主電源装置４２０への負荷処理を開始する。
The processor PU [4] 312 that has received the trigger information at time RT [4] receives the load test target part at time T [1] after (3 × γ−α [4]) has elapsed since time RT [4]. The load processing to the power supply unit B410 and the main
これにより、全プロセッサから実行される負荷処理は、プロセッサＰＵ［１］上の時刻Ｔ［１］に同期されて負荷試験対象部位である主電源装置４２０と電源ユニットＡ４００と電源ユニットＢ４１０へ到達する。時刻Ｔ［１］以降は、全プロセッサの負荷処理の高負荷と無負荷の負荷変動切替えのタイミングを自プロセッサ内のタイマレジスタの値でコントロールし、負荷変動試験を実施できる。
As a result, the load process executed from all the processors reaches the main
以上説明した実施例によれば、従来の同期処理によるマスタ装置からスレイブ装置への情報送信時間幅と比較して各装置が自装置内のタイマレジスタをｒｅａｄする時間幅が小さい情報処理装置環境において、各スレイブ装置上のタイマレジスタ値をマスタ装置上のタイマレジスタ値と同一値に修正することを実行せずに、負荷試験対象部位への負荷変化同期タイミングの精度が向上する。これにより、高精度の情報処理装置システムの検証が実施できる。 According to the embodiment described above, in the information processing device environment in which each device reads the timer register in its own device compared with the information transmission time width from the master device to the slave device by the conventional synchronization processing is small. The accuracy of the load change synchronization timing to the load test target portion is improved without executing the correction of the timer register value on each slave device to the same value as the timer register value on the master device. Thereby, verification of a highly accurate information processing apparatus system can be implemented.
例えば、従来の同期処理で使用する共有メモリのマスタ装置からスレイブ装置への情報転送時間が２００サイクル、またマスタ装置及びスレイブ装置の自装置内タイマレジスタのｒｅａｄ時間が１０サイクルの場合、本実施例では負荷変化の同期タイミングの精度が最大で約２０倍向上する。 For example, when the information transfer time from the master device of the shared memory used in the conventional synchronous processing to the slave device is 200 cycles, and the read time of the timer register in the master device and the slave device is 10 cycles, this embodiment Then, the accuracy of the load change synchronization timing is improved by about 20 times at the maximum.
本発明の検証システムは、情報処理装置システム開発の製品実機の調整作業や製品検査に適用できる。また時刻を修正しない特徴があるので、情報処理装置システム出荷後の保守診断プログラムに適用することで、顧客の情報処理装置システムの環境を修正しないで診断を実施することができる。 The verification system of the present invention can be applied to the adjustment work and product inspection of the actual product of the information processing apparatus system development. Further, since there is a feature that the time is not corrected, the diagnosis can be performed without correcting the environment of the customer's information processing apparatus system by applying it to the maintenance diagnosis program after the information processing apparatus system is shipped.
１〜１５：処理ステップ ３００、３１０：情報処理装置Ａ、Ｂ
３０１、３０２、３１１、３１２：プロセッサＰＵ（１）〜（４）
３０３、３１３：キャッシュＡ、Ｂ ３０４、３１４：メモリＡ、Ｂ
３０５、３１５、３２０：ネットワークＡ、Ｂ、Ｃ
４００、４１０：電源ユニットＡ、Ｂ ４２０：主電源装置
1 to 15: Processing steps 300 and 310: Information processing apparatuses A and B
301, 302, 311 and 312: Processor PU (1) to (4)
303, 313: Cache A,
305, 315, 320: networks A, B, C
400, 410: power supply units A, B 420: main power supply
Claims (8)
6. The information processing apparatus system according to claim 5, wherein only the master processor [1] acquires the time width α [2] to α [n], the time width β [1] to β [n], and the unit time width γ. Then, the master processor [1] sends the time width value of (n−m−1) × γ−α [n−m] −β [n−m] to each slave processor [2] to [n] as trigger information. As an information processing apparatus system, data transmission is performed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004246092A JP2006065523A (en) | 2004-08-26 | 2004-08-26 | Information processor system and its load testing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004246092A JP2006065523A (en) | 2004-08-26 | 2004-08-26 | Information processor system and its load testing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006065523A true JP2006065523A (en) | 2006-03-09 |
Family
ID=36111981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004246092A Pending JP2006065523A (en) | 2004-08-26 | 2004-08-26 | Information processor system and its load testing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2006065523A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010066933A (en) * | 2008-09-09 | 2010-03-25 | Fujitsu Ltd | Network system, information processor, and system test program |
| JP2013058038A (en) * | 2011-09-07 | 2013-03-28 | Fujitsu Ltd | Testing condition setting method, current variation testing method and information processor |
-
2004
- 2004-08-26 JP JP2004246092A patent/JP2006065523A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010066933A (en) * | 2008-09-09 | 2010-03-25 | Fujitsu Ltd | Network system, information processor, and system test program |
| US8595311B2 (en) | 2008-09-09 | 2013-11-26 | Fujitsu Limited | Network system, information processing apparatus, and computer product |
| JP2013058038A (en) * | 2011-09-07 | 2013-03-28 | Fujitsu Ltd | Testing condition setting method, current variation testing method and information processor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6152920B2 (en) | Programmable controller system, its controller | |
| US7707000B2 (en) | Test instrument and system responsive to execution time data | |
| US9804944B2 (en) | Data processing system | |
| JP4840455B2 (en) | Field control system | |
| JP6753262B2 (en) | Control and communication equipment | |
| JP6488830B2 (en) | Control device | |
| JP2011193457A (en) | System and method for performing time synchronization | |
| JP3746371B2 (en) | Performance simulation method | |
| CN108038283B (en) | Virtual clock synchronization's high-efficient high coverage rate SoC verifies platform | |
| JP6433635B1 (en) | Simulation apparatus and simulation method | |
| JP2008310727A (en) | Simulation system and simulation method | |
| WO2012077704A1 (en) | Debug stub server, debugging method and program | |
| JP4961589B2 (en) | Network system and slave synchronization method | |
| WO2014118984A1 (en) | Signal processing apparatus | |
| JP2006065523A (en) | Information processor system and its load testing method | |
| US20070220296A1 (en) | Data processing apparatus | |
| JP2011123756A (en) | Safety control device and safety control program therefor | |
| CN108541307B (en) | Programmable controller and synchronization control method | |
| JP2014157386A (en) | Data processing system | |
| EP3814868B1 (en) | Precision timing between systems | |
| JP5035416B2 (en) | Information processing apparatus, information processing apparatus control method, and semiconductor device | |
| US20220222394A1 (en) | Root cause analysis in the synchronization of partial simulations with and without real-time capability | |
| JPH1021157A (en) | Device and method for verifying bus bridge model | |
| JP2011145732A (en) | Timing control device and timing control method | |
| JP2004128581A (en) | Communication system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060424 |