JP2006041810A

JP2006041810A - Pll circuit

Info

Publication number: JP2006041810A
Application number: JP2004217407A
Authority: JP
Inventors: Kyoko Sato; 恭子佐藤
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2004-07-26
Filing date: 2004-07-26
Publication date: 2006-02-09
Anticipated expiration: 2024-07-26
Also published as: JP4370213B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a PLL circuit for realizing a wide frequency band and remarkable jitter reduction with a simple configuration independently of manufacturing tolerance. <P>SOLUTION: In the PLL circuit comprising a phase comparator, a low pass filter, and a voltage-controlled oscillator, the voltage-controlled oscillator comprises a voltage current conversion circuit for converting a control voltage outputted from the low pass filter into a current, and an oscillation circuit whose oscillated frequency is controlled by the current and comprising a plurality of differential inverter circuits connected in a ring form. Phase noise and jitter noise are reduced by controlling gate length and gate width of transistors configuring the oscillation circuit. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、ＰＬＬ回路に関し、特に低ジッタで広範囲な発振可能周波数範囲を必要とする電圧電流変換回路が使用される電圧制御型発振器を備えたＰＬＬ回路に関するものである。 The present invention relates to a PLL circuit, and more particularly to a PLL circuit including a voltage-controlled oscillator in which a voltage-current conversion circuit requiring a wide oscillation frequency range with low jitter is used.

図１はＰＬＬ回路の基本構成を示すブロック図である。ＰＬＬ回路は、位相比較器１０、ＬＰＦ（ループフィルタ）１２、電圧制御発振器（ＶＣＯ）１４からなる。ＰＬＬブロックの各動作を説明する。基準信号Frと電圧制御発信器の出力信号Fvを位相比較器１０に入力して誤差分を出力する。この後ＬＰＦ１２で位相比較より出力された誤差分の信号の直流分を取り出し制御電圧Fvを出力する。これらの構成ループの繰り返しによって電圧制御発振器１４の出力信号は基準信号に正確に合わせることができる。ＰＬＬ回路は、逓倍用ＰＬＬや周波数シンセサイザに応用できる。 FIG. 1 is a block diagram showing a basic configuration of a PLL circuit. The PLL circuit includes a phase comparator 10, an LPF (loop filter) 12, and a voltage controlled oscillator (VCO) 14. Each operation of the PLL block will be described. The reference signal Fr and the output signal Fv of the voltage control transmitter are input to the phase comparator 10 and an error is output. Thereafter, the DC component of the error signal output from the phase comparison by the LPF 12 is extracted and the control voltage Fv is output. By repeating these constituent loops, the output signal of the voltage controlled oscillator 14 can be accurately adjusted to the reference signal. The PLL circuit can be applied to a multiplication PLL and a frequency synthesizer.

図２は、電圧制御発振器１４の基本構成を示すブロック図である。電圧制御発振器１４は、ＬＰＦ１２より入力される制御電圧に応じて電流を出力する電圧電流変換回路２０と、その電流に応じた発振周波数を出力する電流制御発振器２２により構成される。 FIG. 2 is a block diagram showing a basic configuration of the voltage controlled oscillator 14. The voltage-controlled oscillator 14 includes a voltage-current conversion circuit 20 that outputs a current according to a control voltage input from the LPF 12, and a current-controlled oscillator 22 that outputs an oscillation frequency according to the current.

図３は電圧電流変換回路２０の従来例を示す。ＬＰＦ１２より入力される制御電圧VCOINをゲートに印加されたNMOSトランジスタM0のソース側は抵抗R0を介してグランドに接地され、そのドレイン側は、PMOSトランジスタM1および抵抗R0と抵抗R1とを並列に介してグランドに接地されている。PMOSトランジスタM1にはNMOSトランジスタM0に流れる電流と抵抗R1に流れる電流の和が流れる。PMOSトランジスタM1のゲートをPMOSトランジスタM2のゲートとドレーンに接続して、PMOSトランジスタM1のゲート電圧をPMOSトランジスタM2に印加する。さらに、トランジスタM2,M3,M4でカレントミラー回路を構成して、トランジスタM2に流れる電流をM3,M4,M5のMOSトランジスタでカレントミラーで折り返して、電流制御型発振回路２２の制御ノードNG,PGを形成する。 FIG. 3 shows a conventional example of the voltage-current conversion circuit 20. The source side of the NMOS transistor M0 to which the control voltage VCOIN input from the LPF 12 is applied to the gate is grounded through the resistor R0, and the drain side thereof is connected in parallel with the PMOS transistor M1, the resistor R0, and the resistor R1. Is grounded. The sum of the current flowing through the NMOS transistor M0 and the current flowing through the resistor R1 flows through the PMOS transistor M1. The gate of the PMOS transistor M1 is connected to the gate and drain of the PMOS transistor M2, and the gate voltage of the PMOS transistor M1 is applied to the PMOS transistor M2. Further, a current mirror circuit is configured by the transistors M2, M3, and M4, and currents flowing through the transistor M2 are folded back by the current mirror by MOS transistors of M3, M4, and M5, and the control nodes NG, PG of the current control type oscillation circuit 22 are returned. Form.

図４は電圧電流変換回路２０の他の従来例を示す。反転端子を入力子とする演算増幅回路AMPの出力がPMOSトランジスタM0に与えられており、PMOSトランジスタM0のドレイン側が外付けの抵抗Ｒを介してグランドに接地され、ゲート側は電源に接続されている。この回路は抵抗Ｒの両端に入力端子VCOINに印加される電圧と同じ電圧を印加させて出力端子に電流を発生させるものである。PMOSトランジスタM0に流れる電流ＩoutはＩout＝VCOIN/Ｒとなり、入力電圧に比例した電流を取り出すことができる。PMOSトランジスタM1は、PMOSトランジスタM0と等しいゲート電圧を与えることで、PMOSトランジスタM0に流れる電流と等しい電流を流す。 FIG. 4 shows another conventional example of the voltage-current converter circuit 20. The output of the operational amplifier circuit AMP using the inverting terminal as an input is supplied to the PMOS transistor M0. The drain side of the PMOS transistor M0 is grounded via an external resistor R, and the gate side is connected to the power source. Yes. In this circuit, the same voltage as that applied to the input terminal VCOIN is applied to both ends of the resistor R to generate a current at the output terminal. The current Iout flowing through the PMOS transistor M0 is Iout = VCOIN / R, and a current proportional to the input voltage can be taken out. The PMOS transistor M1 passes a current equal to the current flowing through the PMOS transistor M0 by applying a gate voltage equal to that of the PMOS transistor M0.

図５は、電流制御発振器２２における差動インバータの構成例を示す。図５において、M0,M1はPMOS型トランジスタでありM2,M3,M4はNMOS型トランジスタである。トランジスタM0,M1のソースには電源VCCが供給され、トランジスタM0のドレインにはトランジスタM2のドレインが接続され、この接続点から差動出力Vo＋が出力される。トランジスタM1のドレインにはトランジスタM3のドレインが接続され、この接続点から差動出力Vo-が出力される。トランジスタM2のゲートには差動入力Vi+が入力され、トランジスタM3のゲートには差動入力Vi-が入力される。トランジスタM2、M3のソースはトランジスタM4のドレインに接続され、トランジスタM4のゲートにはバイアス電圧Vnが印加され、ソースはグランドに接地される。次に動作について説明する。トランジスタM0、M1は、線形領域で動作するようにバイアス電圧VPが加えられ夫々抵抗Rpとして用い、また、トランジスタM4は、飽和領域で動作するようにバイアス電圧Vnが加えられ、電流源として用いられる。 FIG. 5 shows a configuration example of a differential inverter in the current control oscillator 22. In FIG. 5, M0 and M1 are PMOS transistors, and M2, M3, and M4 are NMOS transistors. The power source VCC is supplied to the sources of the transistors M0 and M1, the drain of the transistor M2 is connected to the drain of the transistor M0, and the differential output Vo + is output from this connection point. The drain of the transistor M1 is connected to the drain of the transistor M3, and a differential output Vo− is output from this connection point. The differential input Vi + is input to the gate of the transistor M2, and the differential input Vi− is input to the gate of the transistor M3. The sources of the transistors M2 and M3 are connected to the drain of the transistor M4, the bias voltage Vn is applied to the gate of the transistor M4, and the sources are grounded. Next, the operation will be described. Transistors M0 and M1 are used as resistors Rp with bias voltage VP applied to operate in the linear region, respectively, and transistors M4 are used as current sources with bias voltage Vn applied to operate in the saturation region. .

ＰＬＬ回路は、入力の位相差で動作するため位相雑音又はジッタの影響を受けやすいという問題がある。ＰＬＬ回路設計に際しては、出力周波数の含むジッタ値が重要な電気的特性であり、様々な低ジッタ化が計られている。出力ジッタの原因としては大きく分けて２つ考えられる。１つは外部からＰＬＬ回路への雑音の混入、そしてもう１つはＰＬＬ回路（特にＶＣＯ１４）が発生する雑音である。 Since the PLL circuit operates with an input phase difference, there is a problem that it is easily affected by phase noise or jitter. When designing a PLL circuit, the jitter value included in the output frequency is an important electrical characteristic, and various low jitters are being attempted. There are two main causes of output jitter. One is mixing of noise from the outside to the PLL circuit, and the other is noise generated by the PLL circuit (particularly the VCO 14).

図６に理想的な出力スペクトラム（左側）と実際の出力スペクトラム（右側）を示す。ＶＣＯ１４が発生する位相雑音は、発振器を構成する素子そのものから注入され、出力周波数と出力振幅の両方に影響する。このうち影響が大きいのが出力周波数である。位相雑音は通常周波数領域で扱われる。理想的な発振器の出力スペクトルはインパルスで示されるのに対し、現実的な発振器の出力スペクトルは搬送波周波数の両側に広がるスカート特性を持つ。 FIG. 6 shows an ideal output spectrum (left side) and an actual output spectrum (right side). The phase noise generated by the VCO 14 is injected from the element itself constituting the oscillator and affects both the output frequency and the output amplitude. Of these, the output frequency has the greatest effect. Phase noise is usually handled in the frequency domain. The output spectrum of an ideal oscillator is indicated by an impulse, whereas the output spectrum of a realistic oscillator has a skirt characteristic that spreads on both sides of the carrier frequency.

発振器を構成する素子が持つ雑音のうち、周波数近傍で雑音の影響が大きいのは1/F雑音である。1/F雑音はフリッカ雑音とも呼ばれ、その物理機構は明確化されていない。トランジスタ素子の製造工程において必然的に生じる、酸化膜中における不純物分布の不均一によっておこると概ね考えられている。 Of the noise of the elements that make up the oscillator, 1 / F noise has the greatest effect of noise near the frequency. 1 / F noise is also called flicker noise, and its physical mechanism is not clarified. It is generally considered that this occurs due to non-uniform distribution of impurities in the oxide film, which is inevitably generated in the manufacturing process of the transistor element.

式（１）は、HSPICE等の回路シミュレーションにおける標準MOSFETモデルであるBSIN3V3における1/F雑音(flicker noise)のモデルである。

ここで、Fは発振周波数である。また、K_Fはフリッカーノイズ係数であり、A_Fはフリッカーノイズ指数であり、ｇ_ｍはゲート相互コンダクタンスであり、C_OXはゲート酸化膜キャパシタンスである。いずれもプロセス固有のパラメータである。また、L_effは有効チャネル長、W_effは有効チャネル幅である。 Equation (1) is a model of 1 / F noise (flicker noise) in BSIN3V3 which is a standard MOSFET model in circuit simulation such as HSPICE.

Here, F is the oscillation frequency. K _F is a flicker noise coefficient, A _F is a flicker noise index, g _m is a gate transconductance, and C _OX is a gate oxide capacitance. Both are process specific parameters. L _eff is an effective channel length, and W _eff is an effective channel width.

図７にMOSFET（トランジスタ）の構造を示す。このMOSトランジスタは四端子デバイスでそれらの端子はドレイン、ゲートソース、基盤と呼ばれる。ソース、ドレイン接合はチャネル領域で反転層とつながっている。ソースとドレインの間にあるチャネルの長さはチャネル長（Ｌ）と呼ばれる。チャネル長に垂直な方向となるチャネルの幅は、チャネル幅（Ｗ）と呼ばれる。チャネルの電流を担う電荷のタイプによって、MOSFETはNチャネルかPチャネルのいずれかとなる。Ｎチャンネル型MOSFETでは、P型のSi基板の２ヶ所にn⁺型の電極を２つ作り、それぞれソース・ドレインとする。また、電極間のSi表面にSiO₂の酸化膜を作り、さらにその上に金属を蒸着してゲートとする。チャンネル型の場合は、この説明とはnとp、電子と正孔が逆になるゲート電極に電圧をかけると、絶縁膜の下側で表面電位が変化し、ある程度以上の電圧がかかるとＰ型のSi基板にＮ型の反転層（チャンネル）ができる。すると、このチャンネルを通ってソースからドレインへと電子（Ｐ型の場合は正孔）が流れるようになり、電流が生じる。ゲート電圧を上げれば反転層は厚くなり、ドレイン電流は増える。逆にゲート電圧を下げると反転層は薄くなり、ドレイン電流は減る。以上が、MOSFETの動作原理である。 FIG. 7 shows the structure of a MOSFET (transistor). These MOS transistors are four-terminal devices, and their terminals are called drain, gate source, and substrate. The source / drain junction is connected to the inversion layer in the channel region. The length of the channel between the source and drain is called the channel length (L). The channel width in the direction perpendicular to the channel length is called the channel width (W). Depending on the type of charge that carries the channel current, the MOSFET is either N-channel or P-channel. In an N-channel MOSFET, two n ⁺ -type electrodes are formed at two locations on a P-type Si substrate, and are used as a source and a drain, respectively. Also, a SiO ₂ oxide film is formed on the Si surface between the electrodes, and a metal is further deposited thereon to form a gate. In the case of the channel type, this description is different from n and p, when a voltage is applied to the gate electrode in which electrons and holes are reversed, the surface potential changes below the insulating film, and when a voltage of a certain level is applied, P An N-type inversion layer (channel) can be formed on a Si-type substrate. Then, electrons (holes in the case of P type) flow from the source to the drain through this channel, and current is generated. If the gate voltage is increased, the inversion layer becomes thicker and the drain current increases. Conversely, when the gate voltage is lowered, the inversion layer becomes thinner and the drain current decreases. The above is the operating principle of the MOSFET.

一方、光ディスク用ＰＬＬ回路等で必要とされる要件として、高周波発振かつ広いロックレンジの実現がある。高周波かつ広帯域を実現するにはＰＬＬ回路のＶＣＯ１４を高速化する必要がある。CMOS差動インバータリング発振回路方式においては、広帯域なＰＬＬ回路を実現するのにもっとも一般的な方法であり、差動インバータ一段あたりのスキュー高速化のために構成トランジスタのゲート長Ｌ及びゲート幅Ｗを最小化する。またリングの差動インバータの段数を減らしリングのスキューを高速化することで、ＶＣＯの高速化を実現する。 On the other hand, as a requirement required for an optical disk PLL circuit or the like, there is a realization of high-frequency oscillation and a wide lock range. In order to realize a high frequency and a wide band, it is necessary to increase the speed of the VCO 14 of the PLL circuit. The CMOS differential inverter ring oscillation circuit system is the most general method for realizing a wide-band PLL circuit. The gate length L and gate width W of the constituent transistors are used to increase the skew per differential inverter. Minimize. In addition, the speed of the VCO can be increased by reducing the number of differential inverters in the ring and increasing the ring skew.

低ジッタ且つ広帯域のＰＬＬに関する発明は従来からなされているが、電源や入力周波数等の外部起因する雑音に対する発明が多数を占める。そのうちＰＬＬが生成するクロック信号に伴って発生する雑音による影響を低減する発明としては、次のようなものがある。 Inventions related to low-jitter and wide-band PLLs have been made in the past, but many inventions against external noise such as power supply and input frequency occupy many. Among them, the following is an invention for reducing the influence of noise generated with the clock signal generated by the PLL.

特開２００１−２１１０５５号公報に記載された回路では、中心周波数調整回路とこれによって制御される差動回路からなる遅延回路と加算回路をもち、遅延回路の数を調整することで広い周波数帯域を広げ、電源電圧による雑音を低減する。しかし位相雑音の観点から言えば、上記の回路は既存の回路より構成が複雑になることでＶＣＯ自身のジッタに対しては増大する。
また、外部雑音の対策用の回路を考案し、ジッタを低減するための発明には、特開２００２−５７５７４号公報に記載された回路があるが、トリプルウェル構造により基盤を通しての外部雑音を遮断する方法が有効である。
特開２００１−２１１０５５号公報特開２００２−５７５７４号公報 The circuit described in Japanese Patent Laid-Open No. 2001-211055 has a center frequency adjusting circuit, a delay circuit composed of a differential circuit controlled by the center frequency adjusting circuit, and an adding circuit. By adjusting the number of delay circuits, a wide frequency band can be obtained. Spread and reduce noise caused by power supply voltage. However, from the viewpoint of phase noise, the above-described circuit is more complicated than the existing circuit, and increases with respect to the jitter of the VCO itself.
In addition, a circuit for countermeasures against external noise has been devised, and the invention for reducing jitter includes a circuit described in Japanese Patent Application Laid-Open No. 2002-57574. However, the triple well structure blocks external noise through the substrate. The method to do is effective.
Japanese Patent Laid-Open No. 2001-211055 JP 2002-57574 A

位相雑音は、ＰＬＬ回路のＶＣＯの発振器における雑音の最上位の雑音源であり、ジッタ低減の観点からもこれを低減化することは非常に重要である。加えて、位相雑音は発振周波数の中心付近にあるため、フィルタリングでは完全除去することができない。位相雑音とジッタは、前者が周波数領域で扱われ、後者が時間領域で扱われるが、現象としては同一にとらえられる。したがってジッタ低減のためには、ＰＬＬ回路の位相雑音を低く抑えることが重要となる。位相雑音はトランジスタの素子数に依存し、位相雑音を低く抑えるためにはＰＬＬ回路の構成をできるだけ少ないトランジスタ数で構成することが重要である。従来のジッタ低減技術では、ジッタを低減する機能を搭載するために、ＰＬＬ回路の構成の複雑化による位相雑音の増大という問題が生じる。この問題を解消するためにはＰＬＬ回路をシンプルな構成で実現することが重要である。 The phase noise is the highest noise source in the VCO oscillator of the PLL circuit, and it is very important to reduce it from the viewpoint of reducing jitter. In addition, since the phase noise is near the center of the oscillation frequency, it cannot be completely removed by filtering. For the phase noise and jitter, the former is handled in the frequency domain, and the latter is handled in the time domain. Therefore, it is important to reduce the phase noise of the PLL circuit to reduce jitter. The phase noise depends on the number of elements of the transistor, and in order to keep the phase noise low, it is important to configure the PLL circuit with as few transistors as possible. In the conventional jitter reduction technology, since a function for reducing jitter is mounted, there is a problem that phase noise increases due to the complicated configuration of the PLL circuit. In order to solve this problem, it is important to realize the PLL circuit with a simple configuration.

一方、ＰＬＬ回路のＶＣＯ１４の発振周波数は、電圧電流変換回路２０及び電流制御発振回路２２のプロセスのバラツキ、温度バラツキ、電源のバラツキにより変動する。中でもバラツキによる変動は、ＶＣＯの必要とされる発振周波数が高周波になるほど顕著になる。SLOWスピードのワースト条件（プロセスss、温度max,電源min,抵抗min）では仕様に必要なロックレンジを満たすことが難しくなり、一方HIGHスピードのワースト条件（プロセスff、温度min,電源max,抵抗min）ではオーバーレンジによるＰＬＬの帰還ループのデッドロックが生じる場合がある。加えて、光ディスク書き込みクロック発生用ＰＬＬではＣＡＶ対応のため、広い範囲のロックレンジを満たし低速から高速にかけて一定のＶＣＯゲインを実現することが課題となる。 On the other hand, the oscillation frequency of the VCO 14 of the PLL circuit varies due to process variations, temperature variations, and power supply variations of the voltage-current conversion circuit 20 and the current control oscillation circuit 22. In particular, fluctuation due to variation becomes more significant as the oscillation frequency required for the VCO becomes higher. SLOW speed worst conditions (process ss, temperature max, power supply min, resistance min) make it difficult to meet the lock range required for specifications, while HIGH speed worst conditions (process ff, temperature min, power supply max, resistance min) ) May cause deadlock of the PLL feedback loop due to overrange. In addition, since the optical disk writing clock generation PLL is CAV compatible, it is a problem to satisfy a wide lock range and to achieve a constant VCO gain from low speed to high speed.

高周波発振かつ広帯域を実現するにはＰＬＬ回路のＶＣＯを高速化する必要がある。CMOS差動インバータリング発振回路方式においては広帯域なＰＬＬ回路を実現するのにもっとも一般的な方法であり、差動インバータ一段あたりのスキュー高速化のために、構成トランジスタのゲート長Ｌ及びゲート幅Ｗを最小化する。またリングの差動インバータの段数を減らしリングのスキューを高速化することで、ＶＣＯの高速化を実現する。しかし、差動インバータ内の構成トランジスタを小面積化することは、発振周波数出力ノードに対する位相雑音への寄与を増大化する。リングの段数を減らすことは、広帯域化という面からは望ましくなく、一段あたりの遅延時間可変領域を増やす必要があり、安定した広範囲のロックレンジ実現は難しい。 In order to realize high-frequency oscillation and a wide band, it is necessary to increase the VCO of the PLL circuit. The CMOS differential inverter ring oscillation circuit system is the most general method for realizing a wide-band PLL circuit, and in order to increase the skew per differential inverter, the gate length L and the gate width W of the constituent transistors. Minimize. In addition, the speed of the VCO can be increased by reducing the number of differential inverters in the ring and increasing the ring skew. However, reducing the area of the constituent transistors in the differential inverter increases the contribution to the phase noise for the oscillation frequency output node. Reducing the number of ring stages is not desirable from the viewpoint of widening the bandwidth, and it is necessary to increase the delay time variable region per stage, and it is difficult to realize a stable wide lock range.

図３に示す従来例の電圧電流変換回路の課題として、使用する抵抗に内蔵ポリ抵抗を使用した場合、抵抗値がプロセス変動と温度変動をうけ±２０％変動し、電圧電流変換特性に影響を及ぼすことがある。内蔵ポリ抵抗使用による抵抗バラツキの解決法としてバラツキの少ない外付抵抗を使用することが考えられるが、部品点数の増加、チップ面積大というデメリットがあるばかりでなく、センシティブなノードを外部に出すことで電圧電流変換回路に外部ノイズの混入のおそれがある。また、図４の電圧電流変換回路のように差動増幅回路の帰還ループで外付け抵抗を使用する回路の場合には、外付抵抗端子の寄生容量により、負帰還回路の帯域が低下し、PLLループ帯域の影響を受ける場合がある。 As a problem of the voltage-current conversion circuit of the conventional example shown in FIG. 3, when a built-in poly resistor is used as a resistor to be used, the resistance value fluctuates by ± 20% due to process variation and temperature variation, which affects the voltage-current conversion characteristics. May have an effect. It is conceivable to use an external resistor with little variation as a solution to the resistance variation due to the use of the built-in poly resistor, but it has the demerits of increasing the number of parts and the chip area, and providing a sensitive node to the outside. Therefore, there is a risk of external noise being mixed into the voltage-current conversion circuit. Further, in the case of a circuit that uses an external resistor in the feedback loop of the differential amplifier circuit, such as the voltage-current converter circuit of FIG. 4, the band of the negative feedback circuit decreases due to the parasitic capacitance of the external resistor terminal, May be affected by PLL loop bandwidth.

概して広帯域なＶＣＯ１４を制御する電圧電流変換回路２０は、その精度要求から、構成の複雑化が避けられないのであるが、位相雑音を低減化しＶＣＯ本体が発生する雑音を低減するという目的のためには、構成回路を簡単化し、トランジスタ素子数を抑え、1/F雑音を取り除くことが重要である。 The voltage / current conversion circuit 20 that controls the VCO 14 having a broad bandwidth generally has a configuration that is inevitably complicated due to its accuracy requirements. However, for the purpose of reducing the phase noise and the noise generated by the VCO main body. It is important to simplify the configuration circuit, reduce the number of transistor elements, and remove 1 / F noise.

この発明の目的は、以上のような課題を踏まえて、ＰＬＬ回路において製造ばらつきによらず広い周波数帯域且つ大幅なジッタ低減を簡単な構成で実現することである。 In view of the above-described problems, an object of the present invention is to realize a wide frequency band and significant jitter reduction with a simple configuration regardless of manufacturing variations in a PLL circuit.

本発明に係るＰＬＬ回路は、基準信号と出力信号とを入力し誤差分を出力する位相比較器と、位相比較器より出力された信号の直流分を取り出し制御電圧を出力するループフィルタと、ループフィルタから入力される制御電圧に応じて前記出力信号を出力する電圧制御発振器とからなる。電圧制御発振器は、ループフィルタから出力される制御電圧を電流に変換する電圧電流変換回路と、該電流により発振周波数を制御されるリング状に接続された複数の差動インバータ回路より構成する発振回路とからなる。発振回路は、ゲートとドレインに電圧電流変換回路からの電流が入力されソースがグランドに接地される第二の電圧制御トランジスタと、ゲートが第二の電圧トランジスタのゲートに接続されソースがグランドに接地されてカレントミラー回路を構成するトランジスタと、このトランジスタのドレインにドレインとゲートが接続されソースが電源電圧に接続される第一の電圧制御トランジスタを備え、第一及び第二の電圧制御トランジスタは該複数の差動インバータ回路への第一と第二の制御電圧を生成する。各々の差動インバータ回路は、第一の制御電圧がゲートに入力され抵抗素子として動作する第三のトランジスタと、第三のトランジスタに直列に接続されゲートに差動入力が入力される第五のトランジスタとからなり差動出力を出力する一組が２つ並列に配置され、この二組に直列にドレインが接続されゲートに第一の制御電圧が入力され電流源となる第四のトランジスタを備える。第一及び第二の電圧制御トランジスタは、該第一及び第二の電圧制御トランジスタがそれぞれ制御する差動インバータの第三及び第四のトランジスタサイズよりゲート長及びゲート幅を共に等しい倍数だけ大きくしたトランジスタで構成する。 A PLL circuit according to the present invention includes a phase comparator that inputs a reference signal and an output signal and outputs an error, a loop filter that extracts a DC component of the signal output from the phase comparator and outputs a control voltage, and a loop And a voltage controlled oscillator that outputs the output signal in accordance with a control voltage input from a filter. The voltage-controlled oscillator includes a voltage-current conversion circuit that converts a control voltage output from the loop filter into a current, and an oscillation circuit that includes a plurality of differential inverter circuits connected in a ring shape whose oscillation frequency is controlled by the current It consists of. The oscillation circuit has a second voltage control transistor in which the current from the voltage-current converter circuit is input to the gate and drain and the source is grounded, and the gate is connected to the gate of the second voltage transistor and the source is grounded And a first voltage control transistor having a drain and a gate connected to the drain of the transistor and a source connected to a power supply voltage. The first and second voltage control transistors are the first and second voltage control transistors. First and second control voltages for a plurality of differential inverter circuits are generated. Each differential inverter circuit includes a third transistor that operates as a resistance element by inputting a first control voltage to a gate, and a fifth transistor that is connected in series to the third transistor and that has a differential input input to the gate. Two sets of transistors that output differential outputs are arranged in parallel. A drain is connected in series to the two sets, and a first control voltage is input to the gate, and a fourth transistor serving as a current source is provided. . The first and second voltage control transistors have an equal multiple of the gate length and the gate width than the third and fourth transistor sizes of the differential inverter controlled by the first and second voltage control transistors, respectively. A transistor is used.

好ましくは、前記ＰＬＬ回路において、前記差動インバータ回路の第四のトランジスタは、第三のトランジスタのサイズよりゲート長及びゲート幅を共に等しい倍数だけ大きくしたトランジスタである。 Preferably, in the PLL circuit, the fourth transistor of the differential inverter circuit is a transistor whose gate length and gate width are both increased by an equal multiple from the size of the third transistor.

好ましくは、前記ＰＬＬ回路において、前記電圧電流変換回路は、ゲートにループフィルタから入力される制御電圧が入力され、ソースに電流を決定するための可変抵抗回路が接続されるトランジスタを含み、可変抵抗回路は、直列または並列に接続された複数の抵抗からなる。さらに、可変抵抗回路の抵抗値を校正する校正回路を有する。前記校正回路は、たとえば、校正用の電流が前記可変抵抗回路のレプリカを流れるときの降下電圧を、基準電流が基準抵抗を流れるときの降下電圧を比較するコンパレータを備える。または、前記校正回路は、たとえば、ループフィルタから入力される制御電圧と、基準電流が基準抵抗を流れるときの降下電圧を比較するコンパレータを備える。 Preferably, in the PLL circuit, the voltage-current conversion circuit includes a transistor to which a control voltage input from a loop filter is input to a gate, and a variable resistance circuit for determining a current is connected to a source. The circuit is composed of a plurality of resistors connected in series or in parallel. Furthermore, a calibration circuit for calibrating the resistance value of the variable resistance circuit is provided. The calibration circuit includes, for example, a comparator that compares a voltage drop when a calibration current flows through a replica of the variable resistance circuit and a voltage drop when a reference current flows through a reference resistor. Alternatively, the calibration circuit includes, for example, a comparator that compares a control voltage input from a loop filter with a voltage drop when the reference current flows through the reference resistor.

ＰＬＬ回路において、差動インバータの制御電圧を生成する第一の及び第二の電圧制御トランジスタは該第一及び第二の電圧制御トランジスタが制御する差動インバータの第三及び第四のトランジスタサイズよりゲート長及びゲート幅を等しい倍数だけ大きくしたトランジスタで構成することで、出力発振周波数の位相雑音がきわめて少なく低ジッタのPLLを実現できる。 In the PLL circuit, the first and second voltage control transistors that generate the control voltage of the differential inverter are larger than the third and fourth transistor sizes of the differential inverter controlled by the first and second voltage control transistors. By configuring the transistors with the gate length and the gate width being increased by an equal multiple, a phase jitter at the output oscillation frequency is extremely small and a low jitter PLL can be realized.

また、差動インバータは抵抗素子をなす第三トランジスタと差動信号が入力されるトランジスタと電流源を成す第四トランジスタとからなる差動回路により構成され、前記定電流源トランジスタは抵抗トランジスタサイズよりゲート長及びゲート幅を等しい倍数だけ大きくしたトランジスタにより構成することで、出力発振周波数の位相雑音がきわめて少なく低ジッタのPLLを実現できる。 The differential inverter is composed of a differential circuit including a third transistor that forms a resistance element, a transistor that receives a differential signal, and a fourth transistor that forms a current source. By configuring the transistors with the gate length and the gate width being increased by an equal multiple, a phase jitter at the output oscillation frequency is extremely small and a low jitter PLL can be realized.

また、電圧電流変換回路は電流を決定する素子として直列または並列に接続された複数の抵抗を用い抵抗プロセスのばらつきを補正する回路を有し、プロセスバラツキによらずＶＣＯリングが広範囲のロックレンジで一定のゲインを保持する調整機能を有することにより、抵抗のばらつきによらない制御電流を得ることができる。かつ、可変抵抗の制御部をＰＬＬ外部デジタル制御回路が持ち、ＰＬＬ回路内部は簡単な構成ができる。これにより、回路内のトランジスタ数が抑えられることで、雑音成分を少なくし、トランジスタの位相雑音ジッタを抑え、かつ、広範囲なロックレンジを満たすことができる。 In addition, the voltage-current converter circuit has a circuit that corrects variations in resistance processes using multiple resistors connected in series or in parallel as elements that determine current, and the VCO ring has a wide lock range regardless of process variations. By having an adjustment function that maintains a constant gain, a control current that does not depend on variations in resistance can be obtained. In addition, the PLL external digital control circuit has a variable resistance control unit, and the PLL circuit can be simply configured. As a result, the number of transistors in the circuit can be suppressed, so that noise components can be reduced, phase noise jitter of the transistors can be suppressed, and a wide lock range can be satisfied.

以下、本発明の実施の形態を添付の図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the accompanying drawings.

本発明の実施の形態のＰＬＬ回路は、図１に示した構成を備える。すなわち、ＰＬＬ回路は、位相比較器１０、ＬＰＦ（ループフィルタ）１２、電圧制御発振器（ＶＣＯ）１４からなる。基準信号FrとＶＣＯの出力信号Fvが位相比較器１０に入力されると誤差分が出力される。次に、ＬＰＦ１２は、位相比較器１０より出力された信号（誤差分）の直流分を取り出し制御電圧を出力する。ＶＣＯ１４は、この制御電圧に応じて出力信号Fvを出力する。このループの繰り返しによってＶＣＯ１４の出力信号は基準信号Frに正確に合わせられる。本発明のＰＬＬ回路では、以下に説明するＶＣＯ１４を用いて、製造ばらつきによらず広い周波数帯域かつ大幅なジッタ低減を簡単な構成で実現する。 The PLL circuit according to the embodiment of the present invention has the configuration shown in FIG. That is, the PLL circuit includes a phase comparator 10, an LPF (loop filter) 12, and a voltage controlled oscillator (VCO) 14. When the reference signal Fr and the output signal Fv of the VCO are input to the phase comparator 10, an error is output. Next, the LPF 12 extracts the direct current component of the signal (error component) output from the phase comparator 10 and outputs a control voltage. The VCO 14 outputs an output signal Fv according to this control voltage. By repeating this loop, the output signal of the VCO 14 is accurately adjusted to the reference signal Fr. In the PLL circuit of the present invention, a wide frequency band and significant jitter reduction are realized with a simple configuration regardless of manufacturing variations by using the VCO 14 described below.

図２に示すように、ＶＣＯ１４において、電圧電流変換回路２０は、ＬＰＦ１２より入力される制御電圧に応じて電流を出力し、電流制御発振回路２２は、その電流に応じた発振周波数を出力する。電流制御発振回路２２は、ＬＰＦ１２からの電流により発振周波数を制御されるリング状に接続された複数の差動インバータ回路より構成する発振回路を含む。 As shown in FIG. 2, in the VCO 14, the voltage / current conversion circuit 20 outputs a current according to the control voltage input from the LPF 12, and the current control oscillation circuit 22 outputs an oscillation frequency corresponding to the current. The current control oscillation circuit 22 includes an oscillation circuit configured by a plurality of differential inverter circuits connected in a ring shape whose oscillation frequency is controlled by a current from the LPF 12.

図８は、電流制御発振回路２２の１例である。電圧電流変換回路２０より入力される電流IoutがNMOSトランジスタM3のドレインとゲートに入力され、NMOSトランジスタM３のソースはグランドに接地される。NMOSトランジスタM3のゲートとドレインに入力されるノードをＮＧとする。NMOSトランジスタM4はソースをグランドに接地しゲートをNMOSトランジスタM3のゲートに接続して、カレントミラー回路を構成する。さらに、NMOSトランジスタM4のドレインはPMOSトランジスタM5のゲート及びドレインに接続され、このノードをＰＧとする。PMOSトランジスタM5のソースは電源に接続される。これによって入力電流IoutはM3,M4,M5と折り返され、複数の同一形状の差動増幅回路によって構成される３段のリング発振器（破線で囲まれた部分）にバイアスする。差動増幅回路において抵抗素子として動作するPMOSトランジスタM00，M01，M10，M11,…,MN0，MN1のゲートとノードＰＧが接続されることにより、PMOSトランジスタM5は第一のリング発振器の電圧制御トランジスタとなり、定電流素子として動作するNMOSトランジスタM04,M14、…,MN4のゲートとノードＮＧと接続され、よってNMOSトランジスタM5はリング発振器の第二の電圧制御トランジスタとなり、リング発振器の発振周波数を制御する。 FIG. 8 shows an example of the current control oscillation circuit 22. A current Iout input from the voltage-current conversion circuit 20 is input to the drain and gate of the NMOS transistor M3, and the source of the NMOS transistor M3 is grounded. A node input to the gate and drain of the NMOS transistor M3 is defined as NG. The NMOS transistor M4 has a source grounded and a gate connected to the gate of the NMOS transistor M3 to constitute a current mirror circuit. Further, the drain of the NMOS transistor M4 is connected to the gate and drain of the PMOS transistor M5, and this node is referred to as PG. The source of the PMOS transistor M5 is connected to the power supply. As a result, the input current Iout is folded back as M3, M4, and M5, and biased to a three-stage ring oscillator (a portion surrounded by a broken line) constituted by a plurality of differential amplifier circuits having the same shape. By connecting the gates of the PMOS transistors M00, M01, M10, M11,..., MN0, MN1 and the node PG that operate as resistance elements in the differential amplifier circuit, the PMOS transistor M5 is a voltage control transistor of the first ring oscillator. The gates of the NMOS transistors M04, M14,..., MN4 that operate as constant current elements are connected to the node NG, so that the NMOS transistor M5 becomes the second voltage control transistor of the ring oscillator and controls the oscillation frequency of the ring oscillator. .

Ioutの電流を基に各リングに等しい電流値を伝えるには、従来ならばノードＰＧにて接続された第一の電圧制御トランジスタM5とリング抵抗素子であるPMOSトランジスタM00,M01,M10,M11,…,MN0,MN1のトランジスタサイズＷ及びＬは等しくするものであり、同様にノードＮＧにて接続された第二の電圧制御トランジスタM3とリング定電流素子であるPMOSトランジスタM04,M14,…MN4のトランジスタサイズＷ、Ｌも等しくするものである。 In order to transmit an equal current value to each ring based on the current of Iout, conventionally, the first voltage control transistor M5 connected at the node PG and the PMOS transistors M00, M01, M10, M11, which are ring resistance elements, .., MN0, MN1 have the same transistor size W and L. Similarly, the second voltage control transistor M3 connected at the node NG and the PMOS transistors M04, M14,. The transistor sizes W and L are also made equal.

式(１)によりトランジスタのＷまたはＬを大きくすれば1/Fは低減する。すべてのトランジスタを大きくすることはチップ面積の面から現実的ではない。最も効果的な素子は周波数出力の上位に位置するリングの制御トランジスタである。第一の電圧制御トランジスタM5及び第二の電圧制御トランジスタM3はリング構成素子の上流に位置しており、発振周波数出力ノードにおける1/F雑音の影響の大きさからは必ずその影響度が高い。そこで、この素子をゲート幅及びゲート長を２倍以上の等倍にすることで、バイアス部の特性を変更することなく、効果的に位相雑音を低減できる。これにより、出力発振周波数の位相雑音がきわめて少なく低ジッタのＰＬＬ回路を実現できる。トランジスタ面積を大きくすることは、電源ノイズ等の外的ノイズに対する耐性強化も期待できる。リング構成素子のうち抵抗素子として動作するPMOSトランジスタM00,M01,M10,M11,…,MN0,MN1についてはVCO全体の位相雑音を減らすためには有効であるが、抵抗素子が大きくなることで寄生容量が増し、高速発振、広帯域のＶＣＯ設計の観点からは避けるべきである。 If the W or L of the transistor is increased according to the equation (1), 1 / F is reduced. Increasing the size of all transistors is not practical from the viewpoint of chip area. The most effective element is a ring control transistor located above the frequency output. The first voltage control transistor M5 and the second voltage control transistor M3 are located upstream of the ring component, and the degree of influence is necessarily high from the magnitude of the influence of 1 / F noise at the oscillation frequency output node. Therefore, by making the gate width and gate length of this element equal to or more than twice, phase noise can be effectively reduced without changing the characteristics of the bias section. As a result, a low jitter PLL circuit with very little phase noise at the output oscillation frequency can be realized. Increasing the transistor area can be expected to enhance resistance to external noise such as power supply noise. Among the ring components, PMOS transistors M00, M01, M10, M11,..., MN0, MN1 that operate as resistance elements are effective in reducing the phase noise of the entire VCO, but are parasitic due to the increase in resistance elements. Capacity should be increased and should be avoided in terms of high-speed oscillation and broadband VCO design.

たとえば、第一の電圧制御トランジスタM5及び第二の電圧制御トランジスタM3の雑音を小さくし、なおかつIoutの電流を等しく各リングに伝えるために、第一の電圧制御トランジスタM5のサイズ比β5＝W5/L5は、リング構成素子であるNMOSトランジスタM04,M14,…,MN4のトランジスタサイズ比をβN＝WN/LNとすると、W5＝WP*N及びL5＝LP＊N（N:整数）とし、ゲート幅Ｗ、ゲート長Ｌともリング構成素子に比して等しくＮ倍とする。また、第二の電圧制御トランジスタM3のサイズ比β3＝W3/L3は、リング構成素子であるPMOSトランジスタM00,M01,M10,M11,…,MN0,MN1のトランジスタサイズ比をβP＝WP/LPとするとW3＝WP*N及びL3＝LP＊N（N:整数）とし、Ｗ，Ｌともリング構成素子に比して等しくＮ倍とする。すなわち、差動インバータの制御電圧を生成する第一及び第二の電圧制御トランジスタは、その第一及び第二の電圧制御トランジスタが制御する差動インバータの第三及び第四のトランジスタサイズよりゲート長Ｌ及びゲート幅Ｗを共に等しい倍数だけ大きくしたトランジスタで構成する。 For example, in order to reduce the noise of the first voltage control transistor M5 and the second voltage control transistor M3 and to transmit the current of Iout equally to each ring, the size ratio β5 of the first voltage control transistor M5 = W5 / L5 is W5 = WP * N and L5 = LP * N (N: integer) and the gate width when the transistor size ratio of NMOS transistors M04, M14,..., MN4, which are ring components, is βN = WN / LN Both W and the gate length L are set to be N times as large as the ring component. In addition, the size ratio β3 = W3 / L3 of the second voltage control transistor M3 is the transistor size ratio of the PMOS transistors M00, M01, M10, M11,. Then, W3 = WP * N and L3 = LP * N (N: integer), and both W and L are equally N times as large as the ring components. That is, the first and second voltage control transistors that generate the control voltage of the differential inverter have a gate length that is larger than the third and fourth transistor sizes of the differential inverter controlled by the first and second voltage control transistors. Both L and gate width W are composed of transistors that are increased by an equal multiple.

また、リング定電流トランジスタM04,M14,…,MN4と抵抗トランジスタM00,M01,M10,M11,…,MN0,MN1のトランジスタサイズ関係はWN＝WP*N及びLN＝LP＊N（N:整数）とする。すなわち、差動インバータは抵抗素子をなす第三トランジスタと差動信号が入力されるトランジスタと電流源を成す第四トランジスタとからなる差動回路により構成されていて、定電流源トランジスタM04,M14,…,MN4は抵抗トランジスタM00,M01,M10,M11,…,MN0,MN1のサイズよりゲート長及びゲート幅を共に等しい倍数だけ大きくしたトランジスタにより構成する。これにより、出力発振周波数の位相雑音がきわめて少なく低ジッタのＰＬＬ回路を実現できる。 Moreover, the transistor size relationship between the ring constant current transistors M04, M14,..., MN4 and the resistance transistors M00, M01, M10, M11, ..., MN0, MN1 is WN = WP * N and LN = LP * N (N: integer) And That is, the differential inverter is composed of a differential circuit including a third transistor that forms a resistance element, a transistor that receives a differential signal, and a fourth transistor that forms a current source, and includes constant current source transistors M04, M14, .., MN4 is composed of transistors whose gate length and gate width are both increased by an equal multiple from the size of the resistance transistors M00, M01, M10, M11,. As a result, a low jitter PLL circuit with very little phase noise at the output oscillation frequency can be realized.

図９は、本発明の電圧電流変換回路２０の１例を示す。位相雑音を低減化しＶＣＯ本体が発生する雑音を低減するという目的のためには、電圧電流変換回路２０の構成を簡単化し、トランジスタ素子数を抑え、1/F雑音を取り除く。電流を決定する素子として可変抵抗回路を用い、抵抗プロセスのばらつきを簡単な校正で補正する。この回路では、ＶＣＯ１４の制御電圧VCOINがNMOSトランジスタM0のゲートに入力され、NMOSトランジスタM0のソースには、破線で囲んで示される可変抵抗回路が接続される。この可変抵抗回路では、Ｎ個の固定抵抗R0,R01,R02,…,R0Nの一端がNMOSトランジスタM0のソースに並列に接続され、かつ、それらの固定抵抗R00,R01,R02,…,R0Nの他端はそれぞれスイッチを介してグランドに接地される。夫々のスイッチは信号calsel0, calsel1, calsel2, …, calselNによって制御し、可変抵抗回路の抵抗値を可変とする。また、NMOSトランジスタM0のドレインはPMOSトランジスタM1のドレイン及びゲートに接続され、また、PMOSトランジスタM1のソースは電源に接続される。さらに、NMOSトランジスタM0のドレインはPMOSトランジスタM2,M3,M4,M5，M6のドレインに接続され、PMOSトランジスタM2,M3,M4,M5,M6のソースは電源に接続され、PMOSトランジスタM3,M4,M5,M6のドレインは夫々スイッチを介しM2のドレインと接続される。PMOSトランジスタM3,M4,M5,M6のスイッチを閉じると、出力電流Ioutが増加される。こうして、出力電流Ioutを可変とする。 FIG. 9 shows an example of the voltage-current converter circuit 20 of the present invention. For the purpose of reducing the phase noise and reducing the noise generated by the VCO main body, the configuration of the voltage-current conversion circuit 20 is simplified, the number of transistor elements is suppressed, and 1 / F noise is removed. A variable resistance circuit is used as an element for determining current, and variations in resistance process are corrected by simple calibration. In this circuit, the control voltage VCOIN of the VCO 14 is input to the gate of the NMOS transistor M0, and a variable resistance circuit indicated by a broken line is connected to the source of the NMOS transistor M0. In this variable resistance circuit, one ends of N fixed resistors R0, R01, R02,..., R0N are connected in parallel to the source of the NMOS transistor M0, and the fixed resistors R00, R01, R02,. The other end is grounded via a switch. Each switch is controlled by signals calsel0, calsel1, calsel2,..., CalselN, and the resistance value of the variable resistance circuit is variable. The drain of the NMOS transistor M0 is connected to the drain and gate of the PMOS transistor M1, and the source of the PMOS transistor M1 is connected to the power supply. Further, the drain of the NMOS transistor M0 is connected to the drains of the PMOS transistors M2, M3, M4, M5, M6, the sources of the PMOS transistors M2, M3, M4, M5, M6 are connected to the power supply, and the PMOS transistors M3, M4, The drains of M5 and M6 are respectively connected to the drain of M2 via a switch. When the switches of the PMOS transistors M3, M4, M5, and M6 are closed, the output current Iout is increased. Thus, the output current Iout is variable.

図９の下側に示すように、これらの抵抗値をキャリブレーション（校正）する回路では、固定抵抗R0、R01、R02,…,R0Nと等しい形状の固定抵抗R10,R11,R12,…,R1N（可変抵抗レプリカ）が信号calsel0,calsel1,calsel2,…,calselNによってそれぞれ制御されるスイッチを介してグランドに接地される。これらの抵抗を外付け抵抗R0とキャリブレートするため、定電流源IbiasをNMOSトランジスタM7のドレインとゲートに接続し、NMOSトランジスタM8のゲートと接続し、NMOSトランジスタM7,M8のソースはグランドに接地する。定電流源IbiasとNMOSトランジスタM7,M8は、カレントミラー構成にする。さらに、NMOSトランジスタM8のドレインとPMOSトランジスタM9のドレインとゲート及びPMOSトランジスタM10,M11のゲートを接続し、カレントミラー構成にする。PMOSトランジスタM9,M10,M11のソースは電源に接続する。PMOSトランジスタM10のドレインは、可変抵抗レプリカの固定抵抗R10,R11,R12,…,R1Nとコンパレータの一方の入力段に接続される。PMOSトランジスタM11のドレインは、R0とコンパレータの他方の入力段に接続され、これにより固定抵抗R10,R11,R12,…,R1NにはIbiasを基準とする電流Icalが流れ、外付け抵抗R0には同じくIbiasを基準とする電流Irefが流れる。デジタル制御回路よりスイッチcalsel0〜calsel1に対応したアドレスをインクリメントすることにより、コンパレータに入力される電圧が変動し、他方の入力段の電位と比較した結果をデジタル制御回路に通知してスイッチcalsel0-calsel1を制御することで、一定の抵抗値を得る。図１０にキャリブレーションの動作フローを示す。初期設定Calsel0よりスタートしCalsel1,calsel2,…calselFの計１６段階のキャリブレーションが行われ、各設定に応じた抵抗値が用意されている。ここで、スイッチごとに、calsel＝ｉ（ｉ＝０〜Ｆ）を設定し、コンパレータの出力が１であると、CAL_CODE＝ｉをデジタル制御回路に出力する。こうして、抵抗値が基準抵抗R0と等しい場合コンパレータに１が出力され、検知したデジタル回路がcal_codeの数値をＰＬＬ回路に返し、火炎抵抗回路の抵抗値を決定する。 As shown in the lower side of FIG. 9, in the circuit for calibrating these resistance values, fixed resistors R10, R11, R12,..., R1N having the same shape as the fixed resistors R0, R01, R02,. The (variable resistor replica) is grounded via a switch controlled by signals calsel0, calsel1, calsel2,..., CalselN. In order to calibrate these resistors with the external resistor R0, the constant current source Ibias is connected to the drain and gate of the NMOS transistor M7, is connected to the gate of the NMOS transistor M8, and the sources of the NMOS transistors M7 and M8 are grounded. . The constant current source Ibias and the NMOS transistors M7 and M8 have a current mirror configuration. Further, the drain of the NMOS transistor M8, the drain and gate of the PMOS transistor M9, and the gates of the PMOS transistors M10 and M11 are connected to form a current mirror configuration. The sources of the PMOS transistors M9, M10, M11 are connected to the power supply. The drain of the PMOS transistor M10 is connected to the fixed resistors R10, R11, R12,..., R1N of the variable resistor replica and one input stage of the comparator. The drain of the PMOS transistor M11 is connected to R0 and the other input stage of the comparator, whereby a current Ical based on Ibias flows through the fixed resistors R10, R11, R12,..., R1N, and the external resistor R0 Similarly, a current Iref based on Ibias flows. By incrementing the address corresponding to the switches calsel0 to calsel1 from the digital control circuit, the voltage input to the comparator fluctuates, and the result compared with the potential of the other input stage is notified to the digital control circuit and the switches calsel0-calsel1 By controlling, a certain resistance value is obtained. FIG. 10 shows a calibration operation flow. Starting from the initial setting Calsel0, a total of 16 stages of calibration, Calsel1, calsel2,... CalselF, are performed, and resistance values corresponding to each setting are prepared. Here, calsel = i (i = 0 to F) is set for each switch, and when the output of the comparator is 1, CAL_CODE = i is output to the digital control circuit. Thus, when the resistance value is equal to the reference resistance R0, 1 is output to the comparator, and the detected digital circuit returns the value of cal_code to the PLL circuit to determine the resistance value of the flame resistance circuit.

このように、電圧電流変換回路２０は、電流を決定する素子として直列または並列に接続された複数の抵抗（可変抵抗回路レプリカ）を用い抵抗プロセスのばらつきを補正する回路を有し、かつ、プロセスのバラツキによらずＶＣＯリングが広範囲のロックレンジで一定のゲインを保持する調整機能を有する。こうして、高速化、広帯域なＶＣＯの実現のために、線形性を保持し、かつ、抵抗とプロセスのばらつきを補正する電圧電流変換回路を簡単な構成で実現できる。これにより抵抗のばらつきによらない制御電流を得ることができる。かつ、可変抵抗の制御部をＰＬＬ外部デジタル制御回路が持ちＰＬＬ回路内部は簡単な構成ができることにより、回路内のトランジスタ数が抑えられる。このため、雑音成分を少なくし、トランジスタの位相雑音ジッタを抑え、且つ、広範囲なロックレンジを満たすことができる。 As described above, the voltage-current conversion circuit 20 includes a circuit that uses a plurality of resistors (variable resistor circuit replicas) connected in series or in parallel as elements for determining a current to correct resistance process variation, and the process The VCO ring has an adjustment function that maintains a constant gain in a wide lock range regardless of the variation of the VCO ring. Thus, in order to realize a high-speed and wide-band VCO, a voltage-current conversion circuit that maintains linearity and corrects variations in resistance and process can be realized with a simple configuration. As a result, a control current that does not depend on resistance variation can be obtained. In addition, since the PLL external digital control circuit has a variable resistance control unit and the PLL circuit can be simply configured, the number of transistors in the circuit can be suppressed. Therefore, it is possible to reduce the noise component, suppress the phase noise jitter of the transistor, and satisfy a wide lock range.

図１１は、本実施形態と従来のＶＣＯ回路の位相雑音シミュレーション結果を示す。本発明のＶＣＯ回路では、位相雑音がきわめて少ないことがわかる。また、ＶＣＯ回路の位相雑音の実測結果結果では、ＲＭＳジッタは、従来回路では３．０９％であったの対し、本発明のＶＣＯ回路では１．４４％であった。 FIG. 11 shows the phase noise simulation results of this embodiment and a conventional VCO circuit. It can be seen that the VCO circuit of the present invention has very little phase noise. Further, in the measurement result of the phase noise of the VCO circuit, the RMS jitter was 3.09% in the conventional circuit, whereas it was 1.44% in the VCO circuit of the present invention.

また、図１２は、本実施形態のＶＣＯ回路における入力電圧VCOINに対する出力周波数FoutのＶＦ特性の実測結果を示す。ここで、SSはSLOWスピードのワースト条件を示し、FFはHIGHスピードのワースト条件を示し、TYPは典型的なスピードの条件を示す。TYPでは広い周波数範囲で線形性が得られている。 FIG. 12 shows the actual measurement result of the VF characteristic of the output frequency Fout with respect to the input voltage VCOIN in the VCO circuit of this embodiment. Here, SS indicates worst conditions for SLOW speed, FF indicates worst conditions for HIGH speed, and TYP indicates typical speed conditions. TYP achieves linearity over a wide frequency range.

図１３は、電圧電流変換回路２０の別の例を示す。図９に示す回路と較べると、抵抗値をキャリブレーション（校正）する回路の構成が異なる。コンパレータCOMPは、その出力電流IcpとコンパレートはVCOIN電圧とCP出力電流と外付け抵抗で行う方式でも実現できる。CP出力電流Icp（Ibias）を流す定電流源は、NMOSトランジスタM7のドレインとゲートおよびNMOSトランジスタM8のゲートに接続し、NMOSトランジスタM7,M8のソースはグランドに接地して、カレントミラー構成とする。さらに、NMOSトランジスタM8のドレインとPMOSトランジスタM9のドレインとゲート及びPMOSトランジスタM11のゲートを接続し、PMOSトランジスタM9、M11のソースは電源に接続して、カレントミラー構成にする。PMOSトランジスタM11のドレインは外付け抵抗R0を介してグランドに接地され、コンパレータ(COMP)の一方の入力段に接続される。コンパレータの他方の入力段にはVCO制御電圧VCOINが入力される。Icp＊R0＝Vrefを設計時におけるTYP条件の所望の周波数を出力する制御電圧とすると、信号calsel0〜calsel1をインクリメントすることにより変動するVCOINを比較し、コンパレータに入力される電圧が変動し他方の入力段の電位と比較した結果をデジタル制御回路に通知し、スイッチcalsel0-calsel1を制御することで、可変抵抗回路の一定の抵抗値を得ることができる。 FIG. 13 shows another example of the voltage-current conversion circuit 20. Compared with the circuit shown in FIG. 9, the configuration of the circuit for calibrating the resistance value is different. The comparator COMP can also be realized by a method in which the output current Icp and the comparator are compared by the VCOIN voltage, the CP output current, and an external resistor. The constant current source for supplying the CP output current Icp (Ibias) is connected to the drain and gate of the NMOS transistor M7 and the gate of the NMOS transistor M8, and the sources of the NMOS transistors M7 and M8 are grounded to the ground to form a current mirror configuration. . Further, the drain of the NMOS transistor M8, the drain and gate of the PMOS transistor M9, and the gate of the PMOS transistor M11 are connected, and the sources of the PMOS transistors M9 and M11 are connected to a power source to form a current mirror configuration. The drain of the PMOS transistor M11 is grounded through the external resistor R0 and is connected to one input stage of the comparator (COMP). The VCO control voltage VCOIN is input to the other input stage of the comparator. If Icp * R0 = Vref is the control voltage that outputs the desired frequency of the TYP condition at the time of design, VCOIN that changes by incrementing the signals calsel0 to calsel1 is compared, and the voltage input to the comparator changes and the other A constant resistance value of the variable resistance circuit can be obtained by notifying the digital control circuit of the result of comparison with the potential of the input stage and controlling the switches calsel0-calsel1.

なお制御電圧VCOINの雑音の対策として、電圧電流変換回路は３．３Ｖ系トランジスタで構成し、高速発振を要する発振回路は１．２Ｖにて構成する。 As a countermeasure against the noise of the control voltage VCOIN, the voltage-current conversion circuit is configured with a 3.3V transistor, and the oscillation circuit requiring high-speed oscillation is configured with 1.2V.

従来のPLL回路の基本構成を示すブロック図Block diagram showing the basic configuration of a conventional PLL circuit 電圧制御発振器の基本構成を示すブロック図Block diagram showing basic configuration of voltage controlled oscillator 従来の電圧電流変換回路の１例の回路図Circuit diagram of an example of a conventional voltage-current converter 従来の電圧電流変換回路の他の例の回路図Circuit diagram of another example of conventional voltage-current converter 差動インバータの１例の回路図Circuit diagram of an example of a differential inverter 理想的な出力スペクトラムと実際の出力スペクトラムの図Diagram of ideal and actual output spectrum ＭＯＳトランジスタの構造を示す図Diagram showing structure of MOS transistor 電流制御発振回路の実施例の回路図Circuit diagram of an embodiment of a current controlled oscillator circuit 電圧電流回路の実施例の回路図Circuit diagram of an embodiment of a voltage current circuit キャリブレーション動作のフローチャートFlow chart of calibration operation 図９の回路の位相雑音シミュレーション結果のグラフGraph of phase noise simulation results for the circuit of FIG. 図９の回路のVF特性のグラフGraph of VF characteristics of the circuit of FIG. 電圧電流回路の別の実施例の回路図Circuit diagram of another embodiment of the voltage current circuit

Explanation of symbols

１０位相比較器、１２ＬＰＦ、１４電圧制御発振器（ＶＣＯ）、２０電圧電流変換回路、２２電流制御発振回路。
10 phase comparator, 12 LPF, 14 voltage controlled oscillator (VCO), 20 voltage current conversion circuit, 22 current controlled oscillation circuit.

Claims

A phase comparator that inputs a reference signal and an output signal and outputs an error, a loop filter that extracts a DC component of the signal output from the phase comparator and outputs a control voltage, and a control voltage input from the loop filter A voltage controlled oscillator that outputs the output signal in response,
The voltage-controlled oscillator includes a voltage-current conversion circuit that converts a control voltage output from the loop filter into a current, and an oscillation circuit that includes a plurality of differential inverter circuits connected in a ring shape whose oscillation frequency is controlled by the current And consist of
The oscillation circuit includes a second voltage control transistor in which the current from the voltage-current conversion circuit is input to the gate and drain and the source is grounded, and the gate is connected to the gate of the second voltage transistor and the source is grounded and the current mirror A transistor constituting a circuit; and a first voltage control transistor having a drain and a gate connected to a drain of the transistor and a source connected to a power supply voltage. The first and second voltage control transistors include the plurality of differentials. Generate first and second control voltage to the inverter circuit,
Each differential inverter circuit includes a third transistor that operates as a resistance element by inputting a first control voltage to a gate, and a fifth transistor that is connected in series to the third transistor and that has a differential input input to the gate. Two sets of transistors that output differential outputs are arranged in parallel. A drain is connected in series to the two sets, and a first control voltage is input to the gate, and a fourth transistor is provided as a current source. ,
The first and second voltage control transistors have an equal multiple of the gate length and the gate width than the third and fourth transistor sizes of the differential inverter controlled by the first and second voltage control transistors, respectively. A PLL circuit comprising a transistor.

2. The PLL circuit according to claim 1, wherein the fourth transistor of the differential inverter circuit is a transistor in which both the gate length and the gate width are increased by an equal multiple from the size of the third transistor.

The voltage-current conversion circuit includes a transistor to which a control voltage input from a loop filter is input to a gate, and a variable resistance circuit for determining a current is connected to a source.
The variable resistance circuit consists of multiple resistors connected in series or in parallel.
3. The PLL circuit according to claim 1, further comprising a calibration circuit for calibrating the resistance value of the variable resistance circuit.

4. The calibration circuit includes a comparator that compares a voltage drop when a calibration current flows through a replica of the variable resistance circuit and a voltage drop when a reference current flows through a reference resistor. PLL circuit.

4. The PLL circuit according to claim 3, wherein the calibration circuit includes a comparator that compares a control voltage input from the loop filter and a voltage drop when the reference current flows through the reference resistor.