JP2006041100A - Wiring board for power ic - Google Patents
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Abstract
Description
本発明は、パワーIC用配線基板に係り、特に、絶縁劣化を防止することのできるパワーIC用配線基板に関する。 The present invention relates to a power IC wiring board, and more particularly to a power IC wiring board capable of preventing insulation deterioration.
図7は、パワーIC(Integrated Circuit;集積回路)の一例を示す図である。パワーICは、電気あるいは電子機器の電力制御に必要な複数の回路機能を集積したものであり、パワーICの一例として、ここではインバータ駆動用のドライバICの回路ブロック図を示す。 FIG. 7 is a diagram illustrating an example of a power IC (Integrated Circuit). A power IC integrates a plurality of circuit functions necessary for power control of electrical or electronic equipment. As an example of the power IC, a circuit block diagram of a driver IC for driving an inverter is shown here.
ドライバIC11には、制御部110、入出力回路111、論理・保護回路112、レベルシフト用MOS回路113、114、出力段バッファ回路115等の機能ブロックが含まれている。通常、このような機能ブロックは、一つのチップに作り込まれる。これをモノリシック方式IC、あるいはSoC(System on Chip)方式ICと称する。なお、図において、送信回路116は異常検出回路119が検出した異常信号をレベルシフト用MOS回路114を介して論理・保護回路112に送信し、受信回路116は論理・保護回路112からの信号をレベルシフト回路113を介して受信する。
The driver IC 11 includes functional blocks such as a
一方、本願の発明者らは、複数の回路を構成する複数の回路素子を、電流、電力損失、電圧、耐圧などのレベルに応じて最適に分離し、分離した複数の回路素子を、そのレベルごとに集積して、それぞれ個別の半導体チップに組み込む、いわゆるSiP(System in Package)方式のパワーICを、特願2003−35931号として出願した。この出願の発明により、SoC方式のパワーICでは困難あるいは不可能であった高出力化や高電圧化に関する要求を満たすことのできるパワーICを実現することができる。 On the other hand, the inventors of the present application optimally separate a plurality of circuit elements constituting a plurality of circuits according to levels such as current, power loss, voltage, and withstand voltage, and separate the plurality of separated circuit elements into the levels. A so-called SiP (System in Package) type power IC, which is integrated every time and incorporated into individual semiconductor chips, has been filed as Japanese Patent Application No. 2003-35931. According to the invention of this application, it is possible to realize a power IC that can satisfy the demand for higher output and higher voltage, which is difficult or impossible with a SoC power IC.
図8は、上記出願の発明におけるインバータ用ドライバICを説明する図である。なお、図8(a)は平面図、図8(b)はA−A’断面図である。 FIG. 8 is a diagram for explaining an inverter driver IC in the invention of the above application. 8A is a plan view, and FIG. 8B is a cross-sectional view taken along line A-A ′.
ここで、高圧側ICチップ210内には、前記受信回路116、送信回路117、増幅回路118、異常検出回路119を形成し、低圧側ICチップ220内には、論理・保護回路112、入出力回路111、制御部110、増幅回路120、異常検出回路121を形成し、レベルシフト用高耐圧MOSチップ230内には、レベルシフト回路113およびレベルシフト回路114を形成する。また、高圧側ICチップ210および低圧側ICチップ220間の信号伝達はレベルシフト用高耐圧MOSチップ230を介して行われることになる。
Here, the
ここに示すようなパワーICを搭載した配線基板は、以下のような工程で作ることができる。まず、高圧側(上アーム側)ICチップ210、低圧側(下アーム側)ICチップ220、出力段バッファMOSチップ213n、213p、223n、223p、及びレベルシフト用MOSチップ230を絶縁配線基板24上に配置する。なお、このレベルシフト用MOSチップは例えば高耐圧の縦型nMOSチップで作成される。
A wiring board on which a power IC as shown here is mounted can be manufactured by the following process. First, the high voltage side (upper arm side)
出力段バッファMOSチップ213n、213p、223n、223p、及びレベルシフト用MOSチップ230は縦型構造チップを採用するため、ドレイン電極(チップ裏面側)を絶縁配線基板24上の導電体パターンに固着する。また、各々のチップ(210、220、213n、213p、223n、223p)は、絶縁配線基板24上において、レベルシフト用MOSチップ230を境に高圧側および低圧側の導電体パターンに分離されるよう配置する。
Since the output stage
次に、各々のチップと絶縁配線基板24上のボンディングパッド27間をワイヤ26により接続する。次いで、接続材料を用いてリード端子部品28を絶縁配線基板24上の導電体パターンに固着した後、封止材料29を用いて全体を封止する。なお、図8(a)の平面図では、内部表示のために封止樹脂の一部を省略して記載している。
Next, each chip and a
図8において、ICチップ210、220及びバッファMOSチップ213n、213p、223n、223pは、いずれも同程度の耐圧であり、通常100V以下である。そして、低電位の信号を高電位側に伝えるレベルシフト用MOSチップ230が、上下IC間に配置されている。このように、レベルシフト用MOSチップ230を境に回路が高圧側および低圧側に分離され、高圧側回路(ICチップ210、出力段バッファMOSチップ213p、223p)及び低圧側回路(ICチップ220、出力段バッファMOSチップ213n、223n、)は、何れも低耐圧のチップを用いている。
In FIG. 8, the
しかし、上記のような高耐圧SiP方式のパワーICにおいては、以下に述べるような問題がある。 However, the high breakdown voltage SiP type power IC as described above has the following problems.
レベルシフト用MOSチップ230の表面電極(ゲート電極及びソース電極)は低電位であるのに対し、裏面電極(ドレイン電極)は高電位である。このため、図9(図8の破線円内の拡大図)に示すように、IC2の使用中には、絶縁配線基板24上に配置されたゲートあるいはソースと接続するゲート・ソースワイヤパッドパターン(低圧パターン)271とチップ搭載パターン(高圧パターン)272の間に高電圧が印加される。
The surface electrode (gate electrode and source electrode) of the level
また、封止材料29と絶縁配線基板24の界面には、実装プロセスの過程で付着した有機汚染物や微小な欠陥が存在する。しかし、通常の使用雰囲気においては両者が良好に密着しているため、高圧パターン272と低圧パターン271の間の絶縁は確保されている。 ところが、IC2が置かれる雰囲気の条件によっては、高圧パターン272と低圧パターン271の間の絶縁性が著しく影響を受けることがわかった。特に、レベルシフト用MOSチップ230と絶縁配線基板24の接続に、はんだあるいはAgペーストのような材料を用いた場合、接続材料中の金属がイオン化して高圧側から低圧側に移動するいわゆるマイグレーション現象によって、顕著な絶縁劣化(リーク電流の増加)が起こることが明らかとなった。
In addition, organic contaminants and minute defects attached during the mounting process exist at the interface between the sealing
図10(図9破線円内の拡大図)は、金属イオン275が高圧パターン272から低圧パターン271に向かって、絶縁配線基板24上を電界276に沿って移動する様子を模式的に表している。IC2が置かれる雰囲気が更に高温高湿度となった場合、マイグレーションが著しく進行し、その結果、封止材料29と絶縁配線基板24の界面を高圧側から低圧側へ移動する金属イオンが析出して、樹状結晶(デンドライト)が形成される。このデンドライトが高圧パターン272と低圧パターン271間を繋ぐと、単なる絶縁抵抗低下に留まらず、短絡不良となる。
FIG. 10 (enlarged view in the broken-line circle in FIG. 9) schematically shows how the
本発明は、上記のような絶縁劣化現象及びそれによる短絡不良を防ぎ、長期に渡って安定的に動作する高耐圧パワーICを提供することを目的としている。 It is an object of the present invention to provide a high voltage power IC that prevents the above-described insulation deterioration phenomenon and the short circuit failure caused by the phenomenon and stably operates over a long period of time.
本発明は上記課題を解決するため、次のような手段を採用した。 In order to solve the above problems, the present invention employs the following means.
高圧側回路を構成する高圧側パターンと低圧側回路を構成する低圧側パターンとを表面に形成した配線基板と、配線基板の高圧側パターンと低圧側パターンの中間の前記配線基板中に埋設したイオントラップ用配線を備えた。 A wiring board on the surface of which a high voltage side pattern constituting a high voltage side circuit and a low voltage side pattern constituting a low voltage side circuit are formed, and ions embedded in the wiring board between the high voltage side pattern and the low voltage side pattern of the wiring board A trap wiring was provided.
本発明は、以上の構成を備えるため、絶縁劣化現象及びそれによる短絡不良を防ぎ、長期に渡って安定的に動作する高耐圧パワーICを提供することができる。 Since the present invention has the above-described configuration, it is possible to provide a high voltage power IC that can prevent an insulation deterioration phenomenon and a short circuit failure caused by the phenomenon and can stably operate for a long period of time.
以下、最良の実施形態を添付図面を参照しながら説明する。図1は、パワーICを搭載した配線基板を説明する図であり、図1(a)は平面図、図1(b)はA−A’断面図を示す。なお、図8に示した従来例と同じ部分に関しては、同じ符号を用いている。 Hereinafter, the best embodiment will be described with reference to the accompanying drawings. 1A and 1B are diagrams illustrating a wiring board on which a power IC is mounted. FIG. 1A is a plan view and FIG. 1B is a cross-sectional view taken along line A-A ′. Note that the same reference numerals are used for the same parts as in the conventional example shown in FIG.
まず、上下アームを構成するICチップ210、220、出力段バッファMOSチップ213n、213p、223n、223p、及びレベルシフト用MOSチップ230を絶縁配線基板24上の導電体パターンに接続材料25及び25’を用いて固着する。各々のチップ(210、220、213n、213p、223n、223p)は、絶縁配線基板24上において、レベルシフト用MOSチップ230を境に高圧側および低圧側に分離されるよう配置する。
First, the
次に、各々のチップと絶縁配線基板24上のボンディングパッド27をワイヤ26により接続する。次いで、接続材料を用いてリード端子部品28を絶縁配線基板24上の導電体パターンに固着した後、封止材料29を用いて全体を封止する。なお、図1(a)に示す平面図では、内部表示のために封止樹脂の一部を省略して記載している。
Next, each chip and the
図2は、パワーICを搭載するための配線基板を説明する図である。配線基板24としては、ガラスセラミックスの3層配線基板を用い、配線導体241にはAg(銀)導体を使用した。配線基板の各層243の配線はビアホール242を介して接続される。なお、配線導体241として、Ag−Pt(白金)やAg−Pd(パラジウム)導体等の他の貴金属導体ないしはNi、Cu等の卑金属導体を用いても良い。基板を構成するセラミックスとしては、アルミナのような酸化物系、窒化アルミのような窒化物系等、他の公知の絶縁性セラミックスを用いても良い。また、配線基板24としてガラスエポキシ等の樹脂型絶縁多層基板を用いても良い。
FIG. 2 is a diagram for explaining a wiring board for mounting a power IC. As the
高圧側ICチップ210および低圧側ICチップ220と絶縁配線基板24上の導電体パターンとの接続材料25には、はんだ、Agペースト、接着剤等の接続材料を用いる。出力段バッファMOSチップ213n、213p、223n、223p及びレベルシフト用MOSチップ230は縦型MOSである。このため、チップ裏面のドレイン電極(配置側)で導通を確保する必要があることから、この部分の接続材料25’には、はんだあるいはAgペーストのような導電性の接続材料を用いる必要がある。
As the
ワイヤ26の材質としては、金やアルミのような公知のものを用いてよい。樹脂封止29は、主に組立て後の保管時や稼動時の温湿雰囲気、あるいは搬送・稼動時の機械的・熱的衝撃から前記配置部分やボンディング部分を保護する目的で施される。封止樹脂29としては、エポキシ樹脂等、公知のものを用いてよい。この例では、トランスファーモールドによりシリカフィラー入りエポキシによる封止を行ったが、絶縁配線基板24の部品搭載面にのみポッティングによって封止を施す等、他の封止方法もあり得る。
As the material of the
図3は、図1のC部の拡大図である。図3において、高圧側(図の右側)には、レベルシフト用MOSチップ230のドレイン電極(基板配置側)が配置される。また、低圧側(図の左側)には、nMOSチップ230のソースまたはゲート電極(ワイヤ接続側)が配置される。高圧側のチップ搭載パターン272と低圧側のゲートまたはソースワイヤパッドパターン271との間の距離d2は、基本的にドライバICに要求される耐圧値に従って決定される。
FIG. 3 is an enlarged view of a portion C in FIG. In FIG. 3, the drain electrode (substrate arrangement side) of the level
また、絶縁配線基板24内のチップ搭載パターン272とゲートまたはソースワイヤパッドパターン271の間にはイオントラップ用の配線273が設けられる。
Further, an
図4は、図3のD部の拡大図である。図4はチップ接続材料(金属イオン発生源)25’から発生した金属イオンの様子を模式的に示したものである。発生した金属イオン275は、高圧側から低圧側に向かって絶縁配線基板24上を電界276に沿って移動し始める。イオントラップ用埋設配線273のほぼ直上に移動してきた金属イオン275は、配線273が作る電界分布の影響(静電吸引力)を受けて、この部位に留まり、これ以上低圧側パターン271の方に移動することはない。すなわち、金属イオン275は、配線273と絶縁配線基板24の表層の間にできた容量274に蓄積される。なお、イオン275はトラップ用埋設配線273によって静電的に吸引されているだけであり、還元作用、すなわち電子を受け取って元の金属として析出する作用を受けることはない。このため、デンドライトの形成による不具合なども起こらない。このため、高圧パターン272と低圧パターン271の間の絶縁抵抗は常に高い状態に保たれる。
FIG. 4 is an enlarged view of a portion D in FIG. FIG. 4 schematically shows the state of metal ions generated from the chip connection material (metal ion generation source) 25 '. The generated
イオントラップ用埋設配線273には、上記効果を発現させるために、低圧側パターン271と同一ないし低い電位が外部から与えられる。また、この電位はIC回路からは独立した電位とする。これにより、イオン275が配線273の直上で長時間蓄積した結果、配線273の電位に変動をもたらした場合においても、IC回路の動作に影響を与えることを防ぐことができる。
The ion trap embedded
イオントラップ用埋設配線273は、絶縁配線基板24を作製する際に、他の配線パターンと同時に形成することで、特別な手法を用いることなく設けることが可能である。一方、イオントラップの効果を大きくするためには、なるべく表面近傍に埋設することが好ましい。
The ion trap embedded
以上説明したように、本実施形態におけるSiP方式ドライバIC2は、イオントラップ用埋設配線273を導入することによって、マイグレーションやデンドライトのような絶縁劣化現象を効率的に抑制でき、長期に渡って高い絶縁信頼性を保持することができる。
As described above, the
図5は、イオントラップの他の例を説明する図である。この例では、高圧パターン272と低圧パターン271の間の絶縁基板24上に、溝277を設ける。また、溝277のほぼ直下にはイオントラップ用埋設配線273を形成している。
FIG. 5 is a diagram for explaining another example of the ion trap. In this example, a
チップ接続材料25’から発生したイオン275は、高圧側から低圧側に向かって、電界276に沿って移動し始める。金属イオン275は、封止樹脂29と絶縁配線基板24の界面に沿って移動するため、溝277の底部に移動した後、イオントラップ用埋設配線273のほぼ直上に留まることになる。
The
埋設配線273と絶縁配線基板24の表層(この例では溝277の底部)の間にできる容量274は、両者の間の距離が小さくなるほど大きくなる。このため、埋設配線273の設置位置を固定した場合、溝277の深さが大きくなるほど、容量274は大きくなり、より多量のイオン275を蓄積することが可能である。また、イオン275は配線273によって静電的に吸引されているだけであり、還元作用、すなわち電子を受け取って元の金属として析出する作用を受けない。このため、デンドライトの形成による不具合なども起こらない。このため、高圧パターン272と低圧パターン271の間の絶縁抵抗は常に高い状態が保たれる。
The
すなわち、溝277を設けることは、単にイオン275の移動距離を大きくすることだけでなく、封止樹脂29と絶縁配線基板24の界面と埋設配線273の距離を少なくし、容量274を大きくする効果をも持っている。このため、イオン275を効率良く蓄積することが可能になり、マイグレーションやデンドライトのような絶縁劣化現象を効率的に抑制でき、長期に渡って高い絶縁信頼性を保持することができる。また、この溝は封止樹脂29と絶縁配線基板24の界面の剥離を抑制する効果を奏する。
That is, the provision of the
イオントラップ用配線273には、上記効果を発現させるために、低圧側パターン271と同一ないし低い電位を外部から与える。更にIC回路からは独立した電位とする。これにより、イオン275が配線273の直上で長時間蓄積した結果、配線273の電位に変動をもたらしても、IC回路の動作へ影響を与えることを防ぐことができる。
The
以上説明したように、本実施形態におけるSiP方式ドライバIC2は、イオントラップ用埋設配線273を溝277の底部の下に導入することによって、マイグレーションやデンドライトのような絶縁劣化現象を効率的に抑制でき、長期に渡って高い絶縁信頼性を保つことができる。
As described above, the
図6は、イオントラップのさらに他の例を説明する図である。この例では、配線基板24の表層とイオントラップ用配線273の間に高誘電率層245を埋設している。
FIG. 6 is a diagram for explaining still another example of the ion trap. In this example, a high dielectric
チップ接続材料25’から発生したイオン275は、高圧側から低圧側に向かって電界276に沿って移動し始める。金属イオン275は、封止樹脂29と絶縁配線基板24の界面に沿って移動し、イオントラップ用埋設配線273のほぼ直上に留まる。
The
埋設配線273と絶縁配線基板24の表層の間にできる容量274は、両者の間に高誘電率層245を挿入することにより、高誘電率層245が無い場合に比べて高くなっている。このため、より多量のイオン275を蓄積することが可能である。
The
イオン275は埋設配線273によって静電的に吸引されているだけであり、還元作用、すなわち電子を受け取って元の金属として析出する作用を受けない。このため、デンドライトの形成による不具合なども起こらない。このため、高圧パターン272と低圧パターン271の間の絶縁抵抗は常に高い状態に保持することができる。高誘電率層245の材質は、絶縁配線基板24の材質よりも誘電率が高い材料であれば特に限定されることはない。
The
イオントラップ用埋設配線273には、上記効果を発現させるために、低圧側パターン271よりも同一ないし低い電位が外部から与えられる。更にIC回路からは独立した電位とする。これにより、イオン275が配線273の直上で長時間蓄積し、配線273の電位に変動をもたらしても、IC回路の動作へ影響を与えることを防ぐことができる。
The ion trap embedded
以上説明したように、本実施形態におけるSiP方式ドライバIC2は、イオントラップ用埋設配線273と高誘電層241を高圧パターン272と低圧パターン271の間の配線基板24内部に埋設することによって、マイグレーションやデンドライトのような絶縁劣化現象を効率的に抑制でき、長期に渡って高い絶縁信頼性を保持することができる。
As described above, the
以上のように、本発明の各実施形態によれば、配線基板上の低圧側回路および高圧側回路の間で発生するイオンマイグレーションやデンドライト等の絶縁劣化現象を効率的に抑制することができ、長期に渡る高い絶縁信頼性を持つ配線基板を提供することができる。 As described above, according to each embodiment of the present invention, it is possible to efficiently suppress an insulation deterioration phenomenon such as ion migration or dendrite that occurs between the low-voltage side circuit and the high-voltage side circuit on the wiring board, A wiring board having high insulation reliability over a long period can be provided.
11 ドライバIC
110 制御部
111 入出力回路
112 論理・保護回路
113,114 レベルシフト用MOS回路
115 出力段バッファ回路
2 ドライバIC
210 高圧側ICチップ
213n 高圧側出力段バッファnMOSチップ
213p 高圧側出力段バッファpMOSチップ
220 低圧側ICチップ
223n 低圧側出力段バッファnMOSチップ
223p 低圧側出力段バッファpMOSチップ
230 レベルシフト用MOSチップ
24 配線基板
241H,241L 配線導体
242 貫通ビア配線
243 配線層
245 高誘電率層
25,25’ 接続材料
26 ワイヤ
27 ボンディングパッド
271 ゲートまたはソースワイヤパッドパターン(低圧パターン)
272 チップ搭載パターン(高圧パターン)
273 イオントラップ用埋設配線
274 容量
275 金属イオン
276 電界
277 溝
28 出力端子
29 封止材料
11 Driver IC
110
210 High voltage
272 Chip mounting pattern (high voltage pattern)
273 Embedded wiring for
Claims (6)
配線基板の高圧側パターンと低圧側パターンの中間の前記配線基板中に埋設したイオントラップ用配線を備えたことを特徴とするパワーIC用配線基板。 A wiring board having a high voltage side pattern constituting a high voltage side circuit and a low voltage side pattern constituting a low voltage side circuit formed on the surface;
A power IC wiring board comprising: an ion trap wiring embedded in the wiring board between the high-voltage side pattern and the low-voltage side pattern of the wiring board.
高圧側パターンには高圧側回路を構成するベアチップの裏面電極を固着し、低圧側パターンには前記ベアチップの表面電極をワイヤを介して接続したことを特徴とするパワーIC用配線基板。 The wiring board according to claim 1,
A power IC wiring board, wherein a back electrode of a bare chip constituting a high voltage side circuit is fixed to a high voltage side pattern, and a surface electrode of the bare chip is connected to the low voltage side pattern through a wire.
イオントラップ用配線には、低圧側パターンに印加する電位以下の電位を付与することを特徴とするパワーIC用配線基板。 The wiring board according to claim 1,
A power IC wiring board, wherein the ion trap wiring is provided with a potential equal to or lower than a potential applied to the low-voltage side pattern.
イオントラップ用配線上の配線基板表面には溝を設けたことを特徴とするパワーIC用配線基板。 The wiring board according to claim 1,
A power IC wiring board, wherein a groove is provided on a surface of the wiring board on the ion trap wiring.
イオントラップ用配線上の配線基板内には高誘電率層を設けたことを特徴とするパワーIC用配線基板。 The wiring board according to claim 1,
A power IC wiring board comprising a high dielectric constant layer provided in a wiring board on an ion trap wiring.
高圧側回路を構成するベアチップは低圧側回路と高圧側回路を接続するレベルシフト用MOSチップであることを特徴とするパワーIC用配線基板。
The wiring board according to claim 2,
A power IC wiring board, wherein the bare chip constituting the high voltage side circuit is a level shift MOS chip for connecting the low voltage side circuit and the high voltage side circuit.
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JP2010114287A (en) * | 2008-11-07 | 2010-05-20 | Rohm Co Ltd | Semiconductor device |
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