JP2006033060A - Dynamic circuit - Google Patents

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宏美 野谷
Masako Fujii
理子 藤井
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a dynamic circuit for changing an output logical state with high sensitivity wherein the energy is saved. <P>SOLUTION: In a selector circuit 8, a high substrate voltage VBPA is selected and applied to a substrate of a Pch MSFET 5a in response to an "L" level of a clock signal clk, that is, a precharge period, and a low substrate voltage VBPB is selected and applied to the substrate of the Pch MSFET 5a in response to an "H" level of the clock signal clk, that is, an evaluate period. Thus, a threshold voltage Vth of the Pch MOSFET 5a is set so as to be high for the precharge period and low for the evaluate period, and a current leak when the Pch MOSFET 5a is turned off is low for the precharge period so as to attain energy saving. Moreover, the drive from OFF to ON of the Pch MOSFET 5a for the evaluate period is quickened so as to change an output logical state with high sensitivity. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

この発明は、ダイナミック回路に関するものである。   The present invention relates to a dynamic circuit.

従来の半導体集積回路において、より高速化が求められるロジック部には、ダイナミック回路が使用される場合が多い。
従来のダイナミック回路としては、一端が電源に接続され、クロック信号により駆動制御されるＰｃｈＭＯＳＦＥＴと、そのＰｃｈＭＯＳＦＥＴの他端に接続され、そのＰｃｈＭＯＳＦＥＴがオンするプリチャージ期間に複数の入力信号に応じた論理状態を確定し、そのＰｃｈＭＯＳＦＥＴがオフするエバリュエート期間にその確定した論理状態に応じた出力信号を発生するＮＭＯＳロジック回路と、ＰｃｈＭＯＳＦＥＴおよびＮＭＯＳロジック回路間に接続され、そのＮＭＯＳロジック回路から発生される出力信号を導出するノードと、そのノードに接続され、そのノードから入力されるＮＭＯＳロジック回路の論理状態の反転論理を出力する出力インバータ回路と、ＰｃｈＭＯＳＦＥＴと並列に接続され、出力インバータ回路からの出力信号により駆動制御され、ノードにおける論理状態を保持するキーパ用ＰｃｈＭＯＳＦＥＴとを備えたものがある。 In a conventional semiconductor integrated circuit, a dynamic circuit is often used for a logic portion that is required to have higher speed.
As a conventional dynamic circuit, one end is connected to a power supply and is driven and controlled by a clock signal, and a logic corresponding to a plurality of input signals is connected to the other end of the PchMOSFET and the PchMOSFET is turned on. An NMOS logic circuit that determines the state and generates an output signal corresponding to the determined logic state during an evaluation period in which the PchMOSFET is turned off, and an output that is connected between the PchMOSFET and the NMOS logic circuit and is generated from the NMOS logic circuit A node for deriving a signal, an output inverter circuit connected to the node and outputting an inverted logic of the logic state of the NMOS logic circuit, and an output from the output inverter circuit connected in parallel with the Pch MOSFET Is driven and controlled by the item, there is provided with a keeper for PchMOSFET to hold the logic state at node.

このダイナミック回路の動作としては、クロック信号が“Ｌ”レベルとなるプリチャージ期間に、ＰｃｈＭＯＳＦＥＴがオンして、電源からそのＰｃｈＭＯＳＦＥＴを通じてノードに電荷が充電される。また、このプリチャージ期間に、ＮＭＯＳロジック回路は、複数の入力信号に応じた論理状態を確定する。この時、ノードの電位は“Ｈ”レベルで出力インバータ回路からはその反転論理の“Ｌ”レベルが出力される。また、クロック信号が“Ｈ”レベルとなるエバリュエート期間に、ＰｃｈＭＯＳＦＥＴがオフして、ノードに充電された電荷は、ＮＭＯＳロジック回路の確定した論理状態に応じて保持または引き抜かれる。電荷が保持される時、ノードの電位は“Ｈ”レベルのままで出力インバータ回路からはその反転論理の“Ｌ”レベルが出力される。一方、電荷が引き抜かれる時、ノードの電位は“Ｌ”レベルに変化し、出力インバータ回路からはその反転論理の“Ｈ”レベルが出力される。このように、出力インバータ回路からの出力信号は、プリチャージ期間に“Ｌ”レベルを出力し、エバリュエート期間にＮＭＯＳロジック回路の入力信号の論理に応じて“Ｌ”レベルを保持、あるいは“Ｌ”レベルから“Ｈ”レベルに変化する。
なお、ＮＭＯＳロジック回路の確定した論理状態がノード電位を“Ｈ”レベルに保持する論理状態である場合に、ＰｃｈＭＯＳＦＥＴがオフされるエバリュエート期間にＮＭＯＳロジック回路のＮｃｈＭＯＳＦＥＴのオフ時の電流リークが大きいと、ノード電位を“Ｈ”レベルのままに保持しなくてはならないにも関わらず、ノード電位が“Ｌ”レベルに変化してしまうことが懸念されるが、出力インバータ回路からの出力信号により駆動制御されるキーパ用ＰｃｈＭＯＳＦＥＴを設けたことにより、ノード電位を“Ｈ”レベルのままに保持することができる（例えば、特許文献１参照）。 As an operation of the dynamic circuit, the Pch MOSFET is turned on during the precharge period in which the clock signal is at the “L” level, and the node is charged from the power source through the Pch MOSFET. In addition, during this precharge period, the NMOS logic circuit determines a logic state corresponding to a plurality of input signals. At this time, the potential of the node is “H” level, and the output inverter circuit outputs the “L” level of the inverted logic. Further, during the evaluation period in which the clock signal is at the “H” level, the Pch MOSFET is turned off, and the charge charged to the node is held or extracted according to the determined logic state of the NMOS logic circuit. When the electric charge is held, the node potential remains at “H” level, and the output inverter circuit outputs the “L” level of the inverted logic. On the other hand, when the charge is extracted, the potential of the node changes to the “L” level, and the output inverter circuit outputs the “H” level of the inverted logic. As described above, the output signal from the output inverter circuit outputs “L” level during the precharge period, and maintains “L” level according to the logic of the input signal of the NMOS logic circuit during the evaluation period, or “L”. The level changes from “H” level.
Note that if the determined logic state of the NMOS logic circuit is a logic state in which the node potential is held at the “H” level, current leakage when the Nch MOSFET of the NMOS logic circuit is off is large during the evaluation period in which the Pch MOSFET is turned off. Although the node potential must be kept at the “H” level, there is a concern that the node potential may change to the “L” level, but it is driven by the output signal from the output inverter circuit. By providing the controlled keeper PchMOSFET, the node potential can be maintained at the “H” level (see, for example, Patent Document 1).

特開２０００−３６７３６号公報JP 2000-36736 A

従来のダイナミック回路は以上のように構成されているので、一般に出力インバータ回路は、ＰｃｈＭＯＳＦＥＴおよびＮｃｈＭＯＳＦＥＴにより構成され、それらＰｃｈＭＯＳＦＥＴおよびＮｃｈＭＯＳＦＥＴの駆動制御によって出力信号を変化させるが、それらＰｃｈＭＯＳＦＥＴまたはＮｃｈＭＯＳＦＥＴのオフ時に電流リークが発生し省エネルギー化の妨げとなると共に、それらＰｃｈＭＯＳＦＥＴまたはＮｃｈＭＯＳＦＥＴの駆動が低速になってしまうなどの課題があった。   Since the conventional dynamic circuit is configured as described above, the output inverter circuit is generally configured by PchMOSFET and NchMOSFET, and the output signal is changed by driving control of these PchMOSFET and NchMOSFET. When the PchMOSFET or NchMOSFET is off, There is a problem in that current leakage occurs and hinders energy saving, and driving of the Pch MOSFET or Nch MOSFET becomes slow.

この発明は上記のような課題を解決するためになされたもので、トランジスタのオフ時の電流リークを低リーク化し省エネルギー化すると共に、トランジスタのオフからオンへの駆動を高速化し、感度良く出力の論理状態を変化するダイナミック回路を得ることを目的とする。   The present invention has been made to solve the above-described problems. The current leakage at the time of turning off the transistor is reduced to save energy, and the drive from the transistor to off is turned on at high speed, and the output of the transistor is improved with high sensitivity. The object is to obtain a dynamic circuit that changes its logic state.

この発明に係るダイナミック回路は、出力インバータ回路のトランジスタの基板電圧を、充電期間に高く、評価期間に低くなるように制御するようにしたものである。   In the dynamic circuit according to the present invention, the substrate voltage of the transistor of the output inverter circuit is controlled to be high during the charging period and low during the evaluation period.

この発明によれば、出力インバータ回路のトランジスタの基板電圧を充電期間に高く、評価期間に低くなるように制御することで、トランジスタのオフ時の電流リークを低リーク化し、省エネルギー化することができる。また、トランジスタのオフからオンへの駆動を高速化し、感度良く出力の論理状態を変化することができる効果がある。   According to the present invention, by controlling the substrate voltage of the transistor of the output inverter circuit to be high during the charging period and low during the evaluation period, current leakage when the transistor is off can be reduced to save energy. . In addition, the transistor can be driven from off to on at high speed, and the output logic state can be changed with high sensitivity.

実施の形態１．
図１はこの発明の実施の形態１によるダイナミック回路を示す回路図であり、図において、ＰｃｈＭＯＳＦＥＴ（充電用トランジスタ）１は、ソース電極が電源に接続されると共にゲート電極がクロック信号線に接続され、クロック信号ｃｌｋにより駆動制御されるものである。ＮｃｈＭＯＳＦＥＴ（放電用トランジスタ）２は、ソース電極がグランドに接続されると共にゲート電極がクロック信号線に接続され、クロック信号ｃｌｋによりＰｃｈＭＯＳＦＥＴ１とは反転論理で駆動制御されるものである。ＮＭＯＳロジック回路（ロジック回路）３は、ＰｃｈＭＯＳＦＥＴ１のドレイン電極およびＮｃｈＭＯＳＦＥＴ２のドレイン電極間に接続されたものである。この実施の形態１では、ＮＭＯＳロジック回路３の一例として、ＰｃｈＭＯＳＦＥＴ１のドレイン電極にドレイン電極が接続されたＮｃｈＭＯＳＦＥＴ３ａと、そのＮｃｈＭＯＳＦＥＴ３ａのソース電極にドレイン電極が接続され、ＮｃｈＭＯＳＦＥＴ２のドレイン電極にソース電極が接続されたＮｃｈＭＯＳＦＥＴ３ｂとからなるＡＮＤ回路を採用したものを示した。
このＮＭＯＳロジック回路３では、ＰｃｈＭＯＳＦＥＴ１がオンすると共にＮｃｈＭＯＳＦＥＴ２がオフするプリチャージ（充電）期間に入力信号Ａ，Ｂに応じた論理状態を確定するものである。あるいは、ＮＭＯＳロジック回路によっては、そのプリチャージ期間からＰｃｈＭＯＳＦＥＴ１がオフすると共にＮｃｈＭＯＳＦＥＴ２がオンするエバリュート（評価）期間に及んで入力信号Ａ，Ｂに応じた論理状態を確定するものである。また、ＰｃｈＭＯＳＦＥＴ１がオフすると共にＮｃｈＭＯＳＦＥＴ２がオンするエバリュート（評価）期間にその確定した論理状態に応じた出力信号を発生するものである。 Embodiment 1 FIG.
FIG. 1 is a circuit diagram showing a dynamic circuit according to Embodiment 1 of the present invention. In FIG. 1, a PchMOSFET (charging transistor) 1 has a source electrode connected to a power supply and a gate electrode connected to a clock signal line. The drive is controlled by the clock signal clk. The NchMOSFET (discharge transistor) 2 has a source electrode connected to the ground and a gate electrode connected to a clock signal line, and is driven and controlled by the clock signal clk with the inversion logic from the PchMOSFET 1. The NMOS logic circuit (logic circuit) 3 is connected between the drain electrode of the Pch MOSFET 1 and the drain electrode of the Nch MOSFET 2. In the first embodiment, as an example of the NMOS logic circuit 3, an NchMOSFET 3a having a drain electrode connected to the drain electrode of the PchMOSFET 1, a drain electrode connected to the source electrode of the NchMOSFET 3a, and a source electrode connected to the drain electrode of the NchMOSFET 2 A circuit employing an AND circuit including the NchMOSFET 3b is shown.
The NMOS logic circuit 3 determines a logic state corresponding to the input signals A and B during a precharge period during which the Pch MOSFET 1 is turned on and the Nch MOSFET 2 is turned off. Alternatively, depending on the NMOS logic circuit, the logic state corresponding to the input signals A and B is determined over the value (evaluation) period in which the PchMOSFET 1 is turned off and the NchMOSFET 2 is turned on from the precharge period. In addition, an output signal corresponding to the determined logic state is generated during the value (evaluation) period in which the Pch MOSFET 1 is turned off and the Nch MOSFET 2 is turned on.

ノード（出力線）４は、ＰｃｈＭＯＳＦＥＴ１およびＮＭＯＳロジック回路３間に接続され、そのＮＭＯＳロジック回路３から発生される出力信号を導出するものである。出力インバータ回路５は、ノード４に接続され、そのノード４から入力されるＮＭＯＳロジック回路３の論理状態の反転論理を出力信号として出力するものである。この出力インバータ回路５は、ソース電極が電源に接続されると共にゲート電極がノード４に接続されたＰｃｈＭＯＳＦＥＴ（トランジスタ、Ｐチャネルトランジスタ）５ａと、ドレイン電極がＰｃｈＭＯＳＦＥＴ５ａのドレイン電極に接続されると共にゲート電極がノード４に接続され、ソース電極がグランドに接続されたＮｃｈＭＯＳＦＥＴ（トランジスタ、Ｎチャネルトランジスタ）５ｂとからなるものである。なお、出力信号は、ＰｃｈＭＯＳＦＥＴ５ａおよびＮｃｈＭＯＳＦＥＴ５ｂのドレイン電極の接続部より出力されるものである。
ＰｃｈＭＯＳＦＥＴ（キーパ用トランジスタ）６は、ＰｃｈＭＯＳＦＥＴ１と並列に接続されるように、ソース電極が電源に接続されると共にドレイン電極がノード４に接続され、ノード４における論理状態を保持するものである。キーパ駆動インバータ回路７は、ノード４に接続され、そのノード４から入力されるＮＭＯＳロジック回路３の論理状態の反転論理をＰｃｈＭＯＳＦＥＴ６のゲート端子に出力するものである。
セレクタ回路８は、クロック信号ｃｌｋにより電圧ＶＢＰＡまたは電圧ＶＢＰＢ（ＶＢＰＡ＞ＶＢＰＢ）を選択して、出力インバータ回路５のＰｃｈＭＯＳＦＥＴ５ａの基板電圧として印加するものであり、プリチャージ期間に高い基板電圧が印加され、エバリュート期間に低い基板電圧が印加されるように制御されるものである。 The node (output line) 4 is connected between the Pch MOSFET 1 and the NMOS logic circuit 3 and derives an output signal generated from the NMOS logic circuit 3. The output inverter circuit 5 is connected to the node 4 and outputs an inverted logic of the logic state of the NMOS logic circuit 3 input from the node 4 as an output signal. The output inverter circuit 5 includes a Pch MOSFET (transistor, P channel transistor) 5a having a source electrode connected to a power source and a gate electrode connected to the node 4, a drain electrode connected to a drain electrode of the Pch MOSFET 5a, and a gate electrode. Is connected to the node 4 and has an Nch MOSFET (transistor, N-channel transistor) 5b whose source electrode is connected to the ground. The output signal is output from the connection portion of the drain electrodes of the Pch MOSFET 5a and the Nch MOSFET 5b.
The PchMOSFET (keeper transistor) 6 has a source electrode connected to a power supply and a drain electrode connected to the node 4 so as to be connected in parallel with the PchMOSFET 1, and holds the logic state at the node 4. The keeper drive inverter circuit 7 is connected to the node 4 and outputs the inverted logic of the logic state of the NMOS logic circuit 3 input from the node 4 to the gate terminal of the PchMOSFET 6.
The selector circuit 8 selects the voltage VBPA or the voltage VBPB (VBPA> VBPB) by the clock signal clk and applies it as the substrate voltage of the PchMOSFET 5a of the output inverter circuit 5, and a high substrate voltage is applied during the precharge period. The substrate voltage is controlled so that a low substrate voltage is applied during the value period.

次に動作について説明する。
図１において、クロック信号ｃｌｋが“Ｌ”レベルとなるプリチャージ期間に、ＰｃｈＭＯＳＦＥＴ１がオンすると共にＮｃｈＭＯＳＦＥＴ２がオフし、電源からそのＰｃｈＭＯＳＦＥＴ１を通じてノード４に電荷が充電される。また、このプリチャージ期間に、ＮＭＯＳロジック回路３は、入力信号Ａ，Ｂに応じた論理状態を確定する。この時、ノード４の電位は“Ｈ”レベルで出力インバータ回路５からはその反転論理の“Ｌ”レベルが出力される。また、クロック信号ｃｌｋが“Ｈ”レベルとなるエバリュエート期間に、ＰｃｈＭＯＳＦＥＴ１がオフすると共にＮｃｈＭＯＳＦＥＴ２がオンし、ノード４に充電された電荷は、確定した論理状態に応じて保持または引き抜かれる。例えば、ＮＭＯＳロジック回路３において、入力信号Ａ，Ｂが共に“Ｈ”レベルである場合のみ電荷は、ＮｃｈＭＯＳＦＥＴ３ａ，３ｂ，２を通じてグランドに引き抜かれ、それ以外の入力の場合は電荷は、保持される。電荷が保持される時、ノード４の電位は“Ｈ”レベルのままで出力インバータ回路５からはその反転論理の“Ｌ”レベルが出力される。一方、電荷が引き抜かれる時、ノード４の電位は“Ｌ”レベルに変化し、出力インバータ回路５からはその反転論理の“Ｈ”レベルが出力される。このように、出力インバータ回路５からの出力信号は、プリチャージ期間に“Ｌ”レベルを出力し、エバリュエート期間にＮＭＯＳロジック回路３の入力信号の論理に応じて“Ｌ”レベルを保持、あるいは“Ｌ”レベルから“Ｈ”レベルに変化する。
なお、ＮＭＯＳロジック回路３の確定した論理状態がノード４の電位を“Ｈ”レベルに保持する論理状態である場合に、ＰｃｈＭＯＳＦＥＴ１がオフすると共にＮｃｈＭＯＳＦＥＴ２がオンされるエバリュエート期間にＮＭＯＳロジック回路３のＮｃｈＭＯＳＦＥＴ３ａ，３ｂのオフ時の電流リークが大きいと、ノード４の電位を“Ｈ”レベルのままに保持しなくてはならないにも関わらず、ノード４の電位が“Ｌ”レベルに変化してしまうことが懸念されるが、ＰｃｈＭＯＳＦＥＴ１と並列に接続されるＰｃｈＭＯＳＦＥＴ６と、ノード４の論理状態の反転論理をＰｃｈＭＯＳＦＥＴ６のゲート端子に出力するキーパ駆動インバータ回路７とを設けたことにより、ノード４電位を“Ｈ”レベルのままに保持することができる。 Next, the operation will be described.
In FIG. 1, during a precharge period in which the clock signal clk is at “L” level, the PchMOSFET 1 is turned on and the NchMOSFET 2 is turned off, and the node 4 is charged from the power supply through the PchMOSFET 1. Further, during this precharge period, the NMOS logic circuit 3 determines a logic state corresponding to the input signals A and B. At this time, the potential of the node 4 is “H” level, and the output inverter circuit 5 outputs the “L” level of the inverted logic. Further, during the evaluation period in which the clock signal clk is at the “H” level, the Pch MOSFET 1 is turned off and the Nch MOSFET 2 is turned on, and the charge charged in the node 4 is held or extracted according to the determined logic state. For example, in the NMOS logic circuit 3, charges are extracted to the ground through the Nch MOSFETs 3a, 3b, 2 only when the input signals A, B are both at the “H” level, and the charges are retained in the case of other inputs. . When the charge is held, the potential of the node 4 remains at “H” level, and the output inverter circuit 5 outputs the “L” level of the inverted logic. On the other hand, when the charge is extracted, the potential of the node 4 changes to the “L” level, and the output inverter circuit 5 outputs the “H” level of the inverted logic. As described above, the output signal from the output inverter circuit 5 outputs the “L” level during the precharge period, and maintains the “L” level according to the logic of the input signal of the NMOS logic circuit 3 during the evaluation period. It changes from “L” level to “H” level.
When the determined logic state of the NMOS logic circuit 3 is a logic state in which the potential of the node 4 is held at the “H” level, the Nch MOSFET 3a of the NMOS logic circuit 3 is in an evaluation period in which the Pch MOSFET 1 is turned off and the Nch MOSFET 2 is turned on. , 3b when the current leakage at the time of OFF is large, the potential of the node 4 changes to the “L” level even though the potential of the node 4 must be kept at the “H” level. However, by providing the Pch MOSFET 6 connected in parallel with the Pch MOSFET 1 and the keeper drive inverter circuit 7 for outputting the inverted logic of the logic state of the node 4 to the gate terminal of the Pch MOSFET 6, the potential of the node 4 is set to “H”. “Can be held at the level.

出力インバータ回路５は、ＰｃｈＭＯＳＦＥＴ５ａおよびＮｃｈＭＯＳＦＥＴ５ｂにより構成され、それらＰｃｈＭＯＳＦＥＴ５ａおよびＮｃｈＭＯＳＦＥＴ５ｂの駆動制御によって出力信号を変化させるが、この実施の形態１では、この出力インバータ回路５のＰｃｈＭＯＳＦＥＴ５ａの基板電圧をクロック信号ｃｌｋにより制御する。
すなわち、プリチャージ期間はクロック信号ｃｌｋが“Ｌ”レベルであるから、セレクタ回路８では、このクロック信号ｃｌｋの“Ｌ”レベルに応じて高い基板電圧ＶＢＰＡを選択してＰｃｈＭＯＳＦＥＴ５ａの基板に印加し、また、エバリュエート期間はクロック信号ｃｌｋが“Ｈ”レベルであるから、セレクタ回路８では、このクロック信号ｃｌｋの“Ｈ”レベルに応じて低い基板電圧ＶＢＰＢを選択してＰｃｈＭＯＳＦＥＴ５ａの基板に印加する。これにより、ＰｃｈＭＯＳＦＥＴ５ａの閾値電圧Ｖｔｈは、プリチャージ期間に高く、エバリュエート期間に低くなるように設定され、プリチャージ期間にはＰｃｈＭＯＳＦＥＴ５ａのオフ時の電流リークを低リーク化し、省エネルギー化することができる。また、エバリュエート期間で出力信号の論理状態が“Ｌ”レベルから“Ｈ”レベルに変化する時にはそのＰｃｈＭＯＳＦＥＴ５ａのオフからオンへの駆動を高速化し、感度良く出力の論理状態を変化することができる。
図２はクロック信号、基板電圧、閾値電圧および効果の関係を示す説明図であり、上述した関係を分かりやすくまとめたものである。 The output inverter circuit 5 is composed of a Pch MOSFET 5a and an Nch MOSFET 5b, and an output signal is changed by drive control of the Pch MOSFET 5a and the Nch MOSFET 5b. In the first embodiment, the substrate voltage of the Pch MOSFET 5a of the output inverter circuit 5 is determined by a clock signal clk. Control.
That is, since the clock signal clk is at the “L” level during the precharge period, the selector circuit 8 selects the high substrate voltage VBPA according to the “L” level of the clock signal clk and applies it to the substrate of the PchMOSFET 5a. Further, since the clock signal clk is at the “H” level during the evaluation period, the selector circuit 8 selects a low substrate voltage VBPB according to the “H” level of the clock signal clk and applies it to the substrate of the PchMOSFET 5a. As a result, the threshold voltage Vth of the Pch MOSFET 5a is set to be high during the precharge period and low during the evaluation period. During the precharge period, current leakage when the Pch MOSFET 5a is off can be reduced to save energy. In addition, when the logic state of the output signal changes from the “L” level to the “H” level during the evaluation period, the drive of the PchMOSFET 5a from OFF to ON can be speeded up, and the output logic state can be changed with high sensitivity.
FIG. 2 is an explanatory diagram showing the relationship between the clock signal, the substrate voltage, the threshold voltage, and the effect, and summarizes the relationship described above in an easy-to-understand manner.

以上のように、この実施の形態１によれば、出力インバータ回路５のＰｃｈＭＯＳＦＥＴ５ａの基板電圧をプリチャージ期間に高くすることで、そのＰｃｈＭＯＳＦＥＴ５ａの閾値電圧Ｖｔｈを高くし、プリチャージ期間におけるそのＰｃｈＭＯＳＦＥＴ５ａのオフ時の電流リークを低リーク化し、省エネルギー化することができる。また、そのＰｃｈＭＯＳＦＥＴ５ａの基板電圧をエバリュエート期間に低くすることで、そのＰｃｈＭＯＳＦＥＴ５ａの閾値電圧Ｖｔｈを低くし、エバリュエート期間で出力の論理状態が変化する時にはそのＰｃｈＭＯＳＦＥＴ５ａのオフからオンへの駆動を高速化し、感度良く出力の論理状態を変化することができる。   As described above, according to the first embodiment, by increasing the substrate voltage of the PchMOSFET 5a of the output inverter circuit 5 during the precharge period, the threshold voltage Vth of the PchMOSFET 5a is increased, and the PchMOSFET 5a of the PchMOSFET 5a during the precharge period is increased. It is possible to reduce current leakage at the time of OFF and save energy. Further, by lowering the substrate voltage of the PchMOSFET 5a during the evaluation period, the threshold voltage Vth of the PchMOSFET 5a is lowered, and when the logical state of the output changes during the evaluation period, the PchMOSFET 5a is driven from OFF to ON at high speed. The logic state of the output can be changed with high sensitivity.

実施の形態２．
図３はこの発明の実施の形態２によるダイナミック回路を示す回路図であり、図において、キーパ駆動インバータ回路７は、ノード４に接続され、そのノード４から入力されるＮＭＯＳロジック回路３の論理状態の反転論理をＰｃｈＭＯＳＦＥＴ６のゲート端子に出力するものである。このキーパ駆動インバータ回路７は、ソース電極が電源に接続されると共にゲート電極がノード４に接続されたＰｃｈＭＯＳＦＥＴ（トランジスタ）７ａと、ドレイン電極がＰｃｈＭＯＳＦＥＴ７ａのドレイン電極に接続されると共にゲート電極がノード４に接続され、ソース電極がグランドに接続されたＮｃｈＭＯＳＦＥＴ（トランジスタ）７ｂとからなるものである。なお、出力信号は、ＰｃｈＭＯＳＦＥＴ７ａおよびＮｃｈＭＯＳＦＥＴ７ｂのドレイン電極の接続部より出力されるものである。
また、セレクタ回路８は、クロック信号ｃｌｋにより電圧ＶＢＰＡまたは電圧ＶＢＰＢ（ＶＢＰＡ＞ＶＢＰＢ）を選択して、キーパ駆動インバータ回路７のＰｃｈＭＯＳＦＥＴ７ａの基板電圧として印加するものであり、プリチャージ期間に高い基板電圧が印加され、エバリュエート期間に低い基板電圧が印加されるように制御されるものである。
その他の構成については、図１と同等である。 Embodiment 2. FIG.
FIG. 3 is a circuit diagram showing a dynamic circuit according to the second embodiment of the present invention. In FIG. 3, a keeper drive inverter circuit 7 is connected to a node 4 and a logic state of an NMOS logic circuit 3 inputted from the node 4 Is output to the gate terminal of the Pch MOSFET 6. The keeper drive inverter circuit 7 has a PchMOSFET (transistor) 7a having a source electrode connected to a power supply and a gate electrode connected to the node 4, a drain electrode connected to the drain electrode of the PchMOSFET 7a, and a gate electrode connected to the node 4 And an Nch MOSFET (transistor) 7b having a source electrode connected to the ground. The output signal is output from the connection portion of the drain electrodes of the Pch MOSFET 7a and the Nch MOSFET 7b.
The selector circuit 8 selects the voltage VBPA or the voltage VBPB (VBPA> VBPB) according to the clock signal clk and applies it as the substrate voltage of the PchMOSFET 7a of the keeper drive inverter circuit 7, and the high substrate voltage during the precharge period. And a low substrate voltage is controlled during the evaluation period.
Other configurations are the same as those in FIG.

次に動作について説明する。
キーパ駆動インバータ回路７は、ＰｃｈＭＯＳＦＥＴ７ａおよびＮｃｈＭＯＳＦＥＴ７ｂにより構成され、それらＰｃｈＭＯＳＦＥＴ７ａおよびＮｃｈＭＯＳＦＥＴ７ｂの駆動制御によって出力信号を変化させるが、この実施の形態２では、このキーパ駆動インバータ回路７のＰｃｈＭＯＳＦＥＴ７ａの基板電圧をクロック信号ｃｌｋにより制御する。
すなわち、プリチャージ期間はクロック信号ｃｌｋが“Ｌ”レベルであるから、セレクタ回路８では、このクロック信号ｃｌｋの“Ｌ”レベルに応じて高い基板電圧ＶＢＰＡを選択してＰｃｈＭＯＳＦＥＴ７ａの基板に印加し、また、エバリュエート期間はクロック信号ｃｌｋが“Ｈ”レベルであるから、セレクタ回路８では、このクロック信号ｃｌｋの“Ｈ”レベルに応じて低い基板電圧ＶＢＰＢを選択してＰｃｈＭＯＳＦＥＴ７ａの基板に印加する。これにより、ＰｃｈＭＯＳＦＥＴ７ａの閾値電圧Ｖｔｈは、プリチャージ期間に高く、エバリュエート期間に低くなるように設定され、プリチャージ期間にはＰｃｈＭＯＳＦＥＴ７ａのオフ時の電流リークを低リーク化し、省エネルギー化することができる。また、エバリュエート期間で出力信号の論理状態が“Ｌ”レベルから“Ｈ”レベルに変化する時にはそのＰｃｈＭＯＳＦＥＴ７ａのオフからオンへの駆動を高速化し、感度良く出力の論理状態を変化することができる。図２は上述した関係を分かりやすくまとめたものである。 Next, the operation will be described.
The keeper drive inverter circuit 7 is composed of a Pch MOSFET 7a and an Nch MOSFET 7b, and the output signal is changed by driving control of the Pch MOSFET 7a and the Nch MOSFET 7b. In the second embodiment, the substrate voltage of the Pch MOSFET 7a of the keeper drive inverter circuit 7 is a clock signal. Control by clk.
That is, since the clock signal clk is at the “L” level during the precharge period, the selector circuit 8 selects a high substrate voltage VBPA according to the “L” level of the clock signal clk and applies it to the substrate of the PchMOSFET 7a. Further, since the clock signal clk is at “H” level during the evaluation period, the selector circuit 8 selects a low substrate voltage VBPB according to the “H” level of the clock signal clk and applies it to the substrate of the PchMOSFET 7a. Thus, the threshold voltage Vth of the Pch MOSFET 7a is set to be high during the precharge period and low during the evaluation period. In the precharge period, current leakage when the Pch MOSFET 7a is turned off can be reduced to save energy. Further, when the logic state of the output signal changes from the “L” level to the “H” level during the evaluation period, the drive from the OFF to the ON of the PchMOSFET 7a can be speeded up, and the output logic state can be changed with high sensitivity. FIG. 2 summarizes the relationship described above in an easy-to-understand manner.

以上のように、この実施の形態２によれば、キーパ駆動インバータ回路７のＰｃｈＭＯＳＦＥＴ７ａの基板電圧をプリチャージ期間に高くすることで、そのＰｃｈＭＯＳＦＥＴ７ａの閾値電圧Ｖｔｈを高くし、プリチャージ期間におけるそのＰｃｈＭＯＳＦＥＴ７ａのオフ時の電流リークを低リーク化し、省エネルギー化することができる。また、そのＰｃｈＭＯＳＦＥＴ７ａの基板電圧をエバリュエート期間に低くすることで、そのＰｃｈＭＯＳＦＥＴ７ａの閾値電圧Ｖｔｈを低くし、エバリュエート期間で出力の論理状態が変化する時にはそのＰｃｈＭＯＳＦＥＴ７ａのオフからオンへの駆動を高速化し、感度良く出力の論理状態を変化することができる。
なお、上記実施の形態２では、キーパ駆動インバータ回路７のＰｃｈＭＯＳＦＥＴ７ａの基板電圧を制御する構成について示したが、上記実施の形態１で示したインバータ回路５のＰｃｈＭＯＳＦＥＴ５ａの基板電圧を制御する構成と組み合わせても良く、両効果を奏することができる。 As described above, according to the second embodiment, by increasing the substrate voltage of the Pch MOSFET 7a of the keeper drive inverter circuit 7 during the precharge period, the threshold voltage Vth of the Pch MOSFET 7a is increased, and the Pch MOSFET 7a during the precharge period is increased. The current leakage at the time of turning off can be reduced to save energy. Further, by lowering the substrate voltage of the PchMOSFET 7a during the evaluation period, the threshold voltage Vth of the PchMOSFET 7a is lowered, and when the output logic state changes during the evaluation period, the driving of the PchMOSFET 7a from off to on is accelerated. The logic state of the output can be changed with high sensitivity.
In the second embodiment, the configuration for controlling the substrate voltage of the Pch MOSFET 7a of the keeper drive inverter circuit 7 is shown. However, the configuration is combined with the configuration for controlling the substrate voltage of the Pch MOSFET 5a of the inverter circuit 5 shown in the first embodiment. And both effects can be achieved.

実施の形態３．
図４はこの発明の実施の形態３によるダイナミック回路を示す回路図であり、図において、セレクタ回路８は、クロック信号ｃｌｋにより電圧ＶＢＮＡまたは電圧ＶＢＮＢ（ＶＢＮＡ＞ＶＢＮＢ）を選択して、出力インバータ回路５のＮｃｈＭＯＳＦＥＴ５ｂの基板電圧として印加するものであり、プリチャージ期間に高い基板電圧が印加され、エバリュエート期間に低い基板電圧が印加されるように制御されるものである。
その他の構成については、図１と同等である。 Embodiment 3 FIG.
FIG. 4 is a circuit diagram showing a dynamic circuit according to the third embodiment of the present invention. In the figure, selector circuit 8 selects voltage VBNA or voltage VBNB (VBNA> VBNB) based on clock signal clk, and outputs an inverter circuit. 5 is applied as a substrate voltage of the Nch MOSFET 5b, and is controlled so that a high substrate voltage is applied during the precharge period and a low substrate voltage is applied during the evaluation period.
Other configurations are the same as those in FIG.

次に動作について説明する。
出力インバータ回路５は、ＰｃｈＭＯＳＦＥＴ５ａおよびＮｃｈＭＯＳＦＥＴ５ｂにより構成され、それらＰｃｈＭＯＳＦＥＴ５ａおよびＮｃｈＭＯＳＦＥＴ５ｂの駆動制御によって出力信号を変化させるが、この実施の形態３では、この出力インバータ回路５のＮｃｈＭＯＳＦＥＴ５ｂの基板電圧をクロック信号ｃｌｋにより制御する。
すなわち、プリチャージ期間はクロック信号ｃｌｋが“Ｌ”レベルであるから、セレクタ回路８では、このクロック信号ｃｌｋの“Ｌ”レベルに応じて高い基板電圧ＶＢＮＡを選択してＮｃｈＭＯＳＦＥＴ５ｂの基板に印加し、また、エバリュエート期間はクロック信号ｃｌｋが“Ｈ”レベルであるから、セレクタ回路８では、このクロック信号ｃｌｋの“Ｈ”レベルに応じて低い基板電圧ＶＢＮＢを選択してＮｃｈＭＯＳＦＥＴ５ｂの基板に印加する。これにより、ＮｃｈＭＯＳＦＥＴ５ｂの閾値電圧Ｖｔｈは、プリチャージ期間に低く、エバリュエート期間に高くなるように設定され、エバリュエート期間からプリチャージ期間へのそのＮｃｈＭＯＳＦＥＴ５ｂのオフからオンへの駆動を高速化し、感度良く出力の論理状態を変化することができる。また、エバリュエート期間で出力の論理状態が変化する時のそのＮｃｈＭＯＳＦＥＴ５ｂのオフ時の電流リークを低リーク化し、省エネルギー化することができる。図２は上述した関係を分かりやすくまとめたものである。 Next, the operation will be described.
Output inverter circuit 5 includes PchMOSFET 5a and NchMOSFET 5b, and the output signal is changed by drive control of PchMOSFET 5a and NchMOSFET 5b. In the third embodiment, the substrate voltage of NchMOSFET 5b of output inverter circuit 5 is determined by clock signal clk. Control.
That is, since the clock signal clk is at the “L” level during the precharge period, the selector circuit 8 selects the high substrate voltage VBNA according to the “L” level of the clock signal clk and applies it to the substrate of the Nch MOSFET 5b. Further, since the clock signal clk is at the “H” level during the evaluation period, the selector circuit 8 selects a low substrate voltage VBNB according to the “H” level of the clock signal clk and applies it to the substrate of the Nch MOSFET 5b. As a result, the threshold voltage Vth of the Nch MOSFET 5b is set to be low during the precharge period and high during the evaluation period, thereby speeding up the driving of the Nch MOSFET 5b from off to on from the evaluation period to the precharge period, and outputting with high sensitivity. The logic state of can be changed. Further, when the logic state of the output changes during the evaluation period, the current leakage when the Nch MOSFET 5b is turned off can be reduced to save energy. FIG. 2 summarizes the relationship described above in an easy-to-understand manner.

以上のように、この実施の形態３によれば、インバータ回路５のＮｃｈＭＯＳＦＥＴ５ｂの基板電圧をプリチャージ期間に高くすることで、そのＮｃｈＭＯＳＦＥＴ５ｂの閾値電圧Ｖｔｈを低くし、エバリュエート期間からプリチャージ期間へのそのＮｃｈＭＯＳＦＥＴ５ｂのオフからオンへの駆動を高速化し、感度良く出力の論理状態を変化することができる。また、そのＮｃｈＭＯＳＦＥＴ５ｂの基板電圧をエバリュエート期間に低くすることで、そのＮｃｈＭＯＳＦＥＴ５ｂの閾値電圧Ｖｔｈを高くし、エバリュエート期間で出力の論理状態が変化する時のそのＮｃｈＭＯＳＦＥＴ５ｂのオフ時の電流リークを低リーク化し、省エネルギー化することができる。
なお、上記実施の形態３では、インバータ回路５のＮｃｈＭＯＳＦＥＴ５ｂの基板電圧を制御する構成について示したが、上記実施の形態１で示したインバータ回路５のＰｃｈＭＯＳＦＥＴ５ａの基板電圧を制御する構成や、上記実施の形態２で示したキーパ駆動インバータ回路７のＰｃｈＭＯＳＦＥＴ７ａの基板電圧を制御する構成と組み合わせても良く、各構成に基づいた効果を奏することができる。 As described above, according to the third embodiment, by raising the substrate voltage of the Nch MOSFET 5b of the inverter circuit 5 during the precharge period, the threshold voltage Vth of the Nch MOSFET 5b is lowered, and the evaluation period is changed to the precharge period. The NchMOSFET 5b can be driven from off to on at high speed, and the output logic state can be changed with high sensitivity. Further, by lowering the substrate voltage of the Nch MOSFET 5b during the evaluation period, the threshold voltage Vth of the Nch MOSFET 5b is increased, and current leakage when the Nch MOSFET 5b is turned off when the output logic state changes during the evaluation period is reduced. Can save energy.
In the third embodiment, the configuration for controlling the substrate voltage of the Nch MOSFET 5b of the inverter circuit 5 is shown. However, the configuration for controlling the substrate voltage of the Pch MOSFET 5a of the inverter circuit 5 shown in the first embodiment, The configuration may be combined with the configuration for controlling the substrate voltage of the Pch MOSFET 7a of the keeper drive inverter circuit 7 shown in the second embodiment, and an effect based on each configuration can be achieved.

実施の形態４．
図５はこの発明の実施の形態４によるダイナミック回路を示す回路図であり、図において、セレクタ回路８は、クロック信号ｃｌｋにより電圧ＶＢＮＡまたは電圧ＶＢＮＢ（ＶＢＮＡ＞ＶＢＮＢ）を選択して、キーパ駆動インバータ回路７のＮｃｈＭＯＳＦＥＴ７ｂの基板電圧として印加するものであり、プリチャージ期間に高い基板電圧が印加され、エバリュエート期間に低い基板電圧が印加されるように制御されるものである。
その他の構成については、図３と同等である。 Embodiment 4 FIG.
FIG. 5 is a circuit diagram showing a dynamic circuit according to the fourth embodiment of the present invention. In the figure, selector circuit 8 selects voltage VBNA or voltage VBNB (VBNA> VBNB) based on clock signal clk, and keeps the driver driven inverter. It is applied as a substrate voltage of the Nch MOSFET 7b of the circuit 7, and is controlled so that a high substrate voltage is applied during the precharge period and a low substrate voltage is applied during the evaluation period.
Other configurations are the same as those in FIG.

次に動作について説明する。
キーパ駆動インバータ回路７は、ＰｃｈＭＯＳＦＥＴ７ａおよびＮｃｈＭＯＳＦＥＴ７ｂにより構成され、それらＰｃｈＭＯＳＦＥＴ７ａおよびＮｃｈＭＯＳＦＥＴ７ｂの駆動制御によって出力信号を変化させるが、この実施の形態４では、このキーパ駆動インバータ回路７のＮｃｈＭＯＳＦＥＴ７ｂの基板電圧をクロック信号ｃｌｋにより制御する。
すなわち、プリチャージ期間はクロック信号ｃｌｋが“Ｌ”レベルであるから、セレクタ回路８では、このクロック信号ｃｌｋの“Ｌ”レベルに応じて高い基板電圧ＶＢＮＡを選択してＮｃｈＭＯＳＦＥＴ７ｂの基板に印加し、また、エバリュエート期間はクロック信号ｃｌｋが“Ｈ”レベルであるから、セレクタ回路８では、このクロック信号ｃｌｋの“Ｈ”レベルに応じて低い基板電圧ＶＢＮＢを選択してＮｃｈＭＯＳＦＥＴ７ｂの基板に印加する。これにより、ＮｃｈＭＯＳＦＥＴ７ｂの閾値電圧Ｖｔｈは、プリチャージ期間に低く、エバリュエート期間に高くなるように設定され、エバリュエート期間からプリチャージ期間へのそのＮｃｈＭＯＳＦＥＴ７ｂのオフからオンへの駆動を高速化し、感度良く出力の論理状態を変化することができる。また、エバリュエート期間で出力の論理状態が変化する時のそのＮｃｈＭＯＳＦＥＴ７ｂのオフ時の電流リークを低リーク化し、省エネルギー化することができる。図２は上述した関係を分かりやすくまとめたものである。 Next, the operation will be described.
The keeper drive inverter circuit 7 is composed of a Pch MOSFET 7a and an Nch MOSFET 7b, and the output signal is changed by driving control of the Pch MOSFET 7a and the Nch MOSFET 7b. In the fourth embodiment, the substrate voltage of the Nch MOSFET 7b of the keeper drive inverter circuit 7 is a clock signal. Control by clk.
That is, since the clock signal clk is at the “L” level during the precharge period, the selector circuit 8 selects a high substrate voltage VBNA according to the “L” level of the clock signal clk and applies it to the substrate of the Nch MOSFET 7b. Further, since the clock signal clk is at “H” level during the evaluation period, the selector circuit 8 selects a low substrate voltage VBNB according to the “H” level of the clock signal clk and applies it to the substrate of the Nch MOSFET 7b. As a result, the threshold voltage Vth of the Nch MOSFET 7b is set to be low during the precharge period and high during the evaluation period, speeding up the drive of the Nch MOSFET 7b from off to on from the evaluation period to the precharge period, and outputting with high sensitivity. The logic state of can be changed. Further, when the logic state of the output changes during the evaluation period, the current leakage when the Nch MOSFET 7b is turned off can be reduced to save energy. FIG. 2 summarizes the relationship described above in an easy-to-understand manner.

以上のように、この実施の形態４によれば、キーパ駆動インバータ回路７のＮｃｈＭＯＳＦＥＴ７ｂの基板電圧をプリチャージ期間に高くすることで、そのＮｃｈＭＯＳＦＥＴ７ｂの閾値電圧Ｖｔｈを低くし、エバリュエート期間からプリチャージ期間へのそのＮｃｈＭＯＳＦＥＴ７ｂのオフからオンへの駆動を高速化し、感度良く出力の論理状態を変化することができる。また、そのＮｃｈＭＯＳＦＥＴ７ｂの基板電圧をエバリュエート期間に低くすることで、そのＮｃｈＭＯＳＦＥＴ７ｂの閾値電圧Ｖｔｈを高くし、エバリュエート期間で出力の論理状態が変化する時のそのＮｃｈＭＯＳＦＥＴ７ｂのオフ時の電流リークを低リーク化し、省エネルギー化することができる。
なお、上記実施の形態４では、キーパ駆動インバータ回路７のＮｃｈＭＯＳＦＥＴ７ｂの基板電圧を制御する構成について示したが、上記実施の形態１で示した出力インバータ回路５のＰｃｈＭＯＳＦＥＴ５ａの基板電圧を制御する構成や、上記実施の形態２で示したキーパ駆動インバータ回路７のＰｃｈＭＯＳＦＥＴ７ａの基板電圧を制御する構成や、上記実施の形態３で示した出力インバータ回路５のＮｃｈＭＯＳＦＥＴ５ｂの基板電圧を制御する構成と組み合わせても良く、各構成に基づいた効果を奏することができる。 As described above, according to the fourth embodiment, by raising the substrate voltage of the Nch MOSFET 7b of the keeper drive inverter circuit 7 during the precharge period, the threshold voltage Vth of the Nch MOSFET 7b is lowered, and the precharge period starts from the evaluation period. The NchMOSFET 7b can be driven from off to on at high speed and the logic state of the output can be changed with high sensitivity. Further, by lowering the substrate voltage of the Nch MOSFET 7b during the evaluation period, the threshold voltage Vth of the Nch MOSFET 7b is increased, and current leakage when the Nch MOSFET 7b is turned off when the output logic state changes during the evaluation period is reduced. Can save energy.
In the fourth embodiment, the configuration for controlling the substrate voltage of the Nch MOSFET 7b of the keeper drive inverter circuit 7 is shown. However, the configuration for controlling the substrate voltage of the Pch MOSFET 5a of the output inverter circuit 5 shown in the first embodiment is not limited. The configuration for controlling the substrate voltage of the Pch MOSFET 7a of the keeper drive inverter circuit 7 shown in the second embodiment or the configuration for controlling the substrate voltage of the Nch MOSFET 5b of the output inverter circuit 5 shown in the third embodiment may be combined. The effect based on each structure can be produced well.

この発明の実施の形態１によるダイナミック回路を示す回路図である。1 is a circuit diagram showing a dynamic circuit according to a first embodiment of the present invention. クロック信号、基板電圧、閾値電圧および効果の関係を示す説明図である。It is explanatory drawing which shows the relationship between a clock signal, a board | substrate voltage, a threshold voltage, and an effect. この発明の実施の形態２によるダイナミック回路を示す回路図である。It is a circuit diagram which shows the dynamic circuit by Embodiment 2 of this invention. この発明の実施の形態３によるダイナミック回路を示す回路図である。It is a circuit diagram which shows the dynamic circuit by Embodiment 3 of this invention. この発明の実施の形態４によるダイナミック回路を示す回路図である。It is a circuit diagram which shows the dynamic circuit by Embodiment 4 of this invention.

符号の説明Explanation of symbols

１ ＰｃｈＭＯＳＦＥＴ（充電用トランジスタ）、２ ＮｃｈＭＯＳＦＥＴ（放電用トランジスタ）、３ ＮＭＯＳロジック回路（ロジック回路）、３ａ，３ｂ ＮｃｈＭＯＳＦＥＴ、４ ノード（出力線）、５ 出力インバータ回路、５ａ ＰｃｈＭＯＳＦＥＴ（トランジスタ、Ｐチャネルトランジスタ）、５ｂ ＮｃｈＭＯＳＦＥＴ（トランジスタ、Ｎチャネルトランジスタ）、６ ＰｃｈＭＯＳＦＥＴ（キーパ用トランジスタ）、７ キーパ駆動インバータ回路、７ａ ＰｃｈＭＯＳＦＥＴ（トランジスタ）、７ｂ ＮｃｈＭＯＳＦＥＴ（トランジスタ）、８ セレクタ回路。   1 PchMOSFET (charging transistor), 2 NchMOSFET (discharge transistor), 3 NMOS logic circuit (logic circuit), 3a, 3b NchMOSFET, 4 node (output line), 5 output inverter circuit, 5a PchMOSFET (transistor, P channel transistor) ), 5b Nch MOSFET (transistor, N channel transistor), 6 Pch MOSFET (keeper transistor), 7 keeper drive inverter circuit, 7a Pch MOSFET (transistor), 7b Nch MOSFET (transistor), 8 selector circuit.

Claims (4)

クロック信号により駆動制御される充電用トランジスタと、
上記クロック信号により上記充電用トランジスタとは反転論理で駆動制御される放電用トランジスタと、
上記充電用トランジスタおよび上記放電用トランジスタ間に接続され、その充電用トランジスタがオンすると共にその放電用トランジスタがオフする充電期間、およびその充電用トランジスタがオフすると共にその放電用トランジスタがオンする評価期間からなり、確定した論理状態に応じた出力信号をその評価期間に発生するロジック回路と、
上記充電用トランジスタおよび上記ロジック回路間に接続され、そのロジック回路から発生される出力信号を導出する出力線と、
上記出力線に接続され、その出力線から入力される上記ロジック回路の論理状態の反転論理を出力する出力インバータ回路とを備え、
上記出力インバータ回路のトランジスタの基板電圧は、充電期間に高く、評価期間に低くなるように制御されることを特徴とするダイナミック回路。 A charging transistor driven and controlled by a clock signal;
A discharging transistor that is driven and controlled by an inversion logic with respect to the charging transistor by the clock signal;
A charging period connected between the charging transistor and the discharging transistor, in which the charging transistor is turned on and the discharging transistor is turned off, and an evaluation period in which the charging transistor is turned off and the discharging transistor is turned on A logic circuit that generates an output signal in accordance with the determined logic state during the evaluation period;
An output line connected between the charging transistor and the logic circuit and deriving an output signal generated from the logic circuit;
An output inverter circuit connected to the output line and outputting an inverted logic of the logic state of the logic circuit input from the output line;
A dynamic circuit, wherein a substrate voltage of a transistor of the output inverter circuit is controlled to be high during a charging period and low during an evaluation period. 出力インバータ回路は、ＰチャネルトランジスタおよびＮチャネルトランジスタにより構成され、
上記出力インバータ回路のＰチャネルトランジスタの基板電圧は、充電期間に高く、評価期間に低くなるように制御されることを特徴とする請求項１記載のダイナミック回路。 The output inverter circuit is composed of a P-channel transistor and an N-channel transistor,
2. The dynamic circuit according to claim 1, wherein the substrate voltage of the P-channel transistor of the output inverter circuit is controlled to be high during the charging period and low during the evaluation period. 出力インバータ回路は、ＰチャネルトランジスタおよびＮチャネルトランジスタにより構成され、
上記出力インバータ回路のＮチャネルトランジスタの基板電圧は、充電期間に高く、評価期間に低くなるように制御されることを特徴とする請求項１記載のダイナミック回路。 The output inverter circuit is composed of a P-channel transistor and an N-channel transistor,
2. The dynamic circuit according to claim 1, wherein the substrate voltage of the N-channel transistor of the output inverter circuit is controlled to be high during the charging period and low during the evaluation period. 充電用トランジスタと並列に接続され、出力線における論理状態を保持するキーパ用トランジスタと、
上記出力線に接続され、その出力線から入力されるロジック回路の論理状態の反転論理を上記キーパ用トランジスタに出力するキーパ駆動インバータ回路とを備え、
上記キーパ駆動インバータ回路のトランジスタの基板電圧は、充電期間に高く、評価期間に低くなるように制御されることを特徴とする請求項１から請求項３のうちのいずれか１項記載のダイナミック回路。 A keeper transistor connected in parallel with the charging transistor and retaining the logic state in the output line;
A keeper drive inverter circuit connected to the output line and outputting an inverted logic of a logic state of the logic circuit input from the output line to the keeper transistor;
4. The dynamic circuit according to claim 1, wherein the substrate voltage of the transistor of the keeper drive inverter circuit is controlled so as to be high during the charging period and low during the evaluation period. .
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