JP2005522055A - AL-BEOL process for Cu metallization without the need for wire bond pads - Google Patents

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フェルスナー，ペトラ
フリーゼ，ゲラルト
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Abstract

（Ｃｕに対するＡｌヴィア、Ａｌパッドのための）追加のパターン化ステップを必要とするＡｌワイヤボンドパッドに依存していない、ＣｕのＦＢＥＯＬにおける半導体デバイスの相互接続構造体を形成するプロセスであって、（ａ）Ｃｕ配線およびＣｕパッドが埋め込まれた基板を形成するステップと、（ｂ）十分にＣｕの酸化および／またはＣｕの拡散を防止するように、第１金属パッシベーション層を、銅の表面上に選択的に堆積するステップと、（ｃ）最終パッシベーション層を堆積するステップと、（ｄ）ボンドパッド領域およびヒューズ領域における不動態化されたＣｕを露出することによって、ヒューズのパッド開口部を生成するように、上記最終パッシベーション層のリソグラフィおよびエッチングを行うステップと、（ｅ）Ａｕの選択的な浸漬析出によって、開口したパッド領域および開口したヒューズ領域をさらに不動態化させるステップとを含むプロセス。A process of forming a semiconductor device interconnect structure in Cu FBEOL that does not rely on an Al wire bond pad that requires an additional patterning step (for Al vias, Al pads for Cu), (A) forming a substrate embedded with Cu wiring and Cu pads; and (b) providing a first metal passivation layer on the copper surface to sufficiently prevent Cu oxidation and / or Cu diffusion. (C) depositing a final passivation layer; and (d) creating a fuse pad opening by exposing passivated Cu in the bond pad region and fuse region. Performing lithography and etching of the final passivation layer, and (e By Au selective immersion precipitation, a process including the step of further passivate the open pad areas and the opened fuse area.

Description

発明の詳細な説明Detailed Description of the Invention

（発明の背景）
（発明の技術分野）
本発明は、付加的なＡｌ−ワイヤボンドパッドに依存せずに、以下のプロセスによって、半導体用のＦＢＥＯＬ（FAR-BACK-END-OF-LINE）の銅メタライゼーションを実施（preparing）することに関するものである。すなわち、このプロセスとは、最終パッシベーション層（絶縁膜層）の開口部（final passivation opening）に対する唯一のパターン化ステップにおいて、測定したり（probing）、接続（ボンディング）したり（bonding）、溶融（ヒュージング）したり(fusing)することである。あるいは、このプロセスとは、２つのパターン化ステップにおいて、測定したり、接続したり、溶融したり、フリップチップバンピング（flip chip bumping）したりすることであり、これら両者のプロセスではＡｌヴィア＋Ａｌパッドのパターン化を省略する。
（関連技術の説明）
半導体製造では、組み立てた集積回路（ＩＣ）デバイスを、より大きな回路の一部としてプリント回路基板において使用するためにパッケージ（package）に構築することが知られている。なお、この組み立てたＩＣデバイスのボンディングパッドと電気的に接触するパッケージのリードとして、金属ボンド(metal bond)が、ＩＣデバイスのボンディングパッドとパッケージリードフレーム(package lead frame)に延びるリードとの間、あるいは、セラミックまたは重合体のチップ担体に対するはんだボール接合部(solder ball connection)との間において接続するように形成されている。 (Background of the Invention)
(Technical field of the invention)
The present invention relates to the preparation of FBEOL (FAR-BACK-END-OF-LINE) copper metallization for semiconductors by the following process, without relying on additional Al-wire bond pads. Is. That is, this process is the only patterning step for the final passivation opening of the final passivation layer (insulating layer), which is measured, probing, bonding, melting ( It is fusing. Alternatively, this process involves measuring, connecting, melting, and flip chip bumping in two patterning steps, both of which are Al via + Al pad. The patterning of is omitted.
(Description of related technology)
In semiconductor manufacturing, it is known to assemble assembled integrated circuit (IC) devices into packages for use on printed circuit boards as part of larger circuits. In addition, as a package lead in electrical contact with the bonding pad of the assembled IC device, a metal bond (metal bond) is between the bonding pad of the IC device and the lead extending to the package lead frame, Alternatively, it is formed to connect between a solder ball connection to a ceramic or polymer chip carrier.

また従来では、一般的なチップ配線材料としてＡｌおよびＡｌ合金が使用されている。しかしながら、Ｃｕ配線は、ＡｌおよびＡｌ合金と比較して、改善されたチップ性能および、優れた信頼性を提供するため、Ａｌ配線材料を、ＣｕおよびＣｕ合金に置き換えることが望まれている。それにもかかわらず、銅配線を使用するＩＣデバイスのパッケージングは、かなりの数の技術的な問題があったり、銅がはんだボールプロセスにおいて使用される材料と反応する、および／または銅が侵食や腐食しやすいといった困難があったりする。   Conventionally, Al and Al alloys are used as general chip wiring materials. However, since Cu wiring provides improved chip performance and superior reliability compared to Al and Al alloys, it is desirable to replace Al wiring materials with Cu and Cu alloys. Nevertheless, packaging IC devices using copper interconnects has a significant number of technical problems, copper reacts with materials used in the solder ball process, and / or copper erodes and There are difficulties such as being easily corroded.

Ｃｕメタライゼーションを利用する現在のＦＥＯＬまたはＢＥＯＬ技術では、依然として、付加的なＡｌワイヤボンドパッドに依存している。すなわち、この依存とは、現在のＣｕメタライゼーションを利用するＦＥＯＬまたはＢＥＯＬ工程の場合、最終パッシベーション層の開口部に加えてさらに、Ｃｕに対するＡｌヴィアとＡｌパッドとのパターン化を行うために、追加のパターン化工程が必要となることを意味している。   Current FEOL or BEOL technology that utilizes Cu metallization still relies on additional Al wire bond pads. In other words, this dependence is added to pattern Al vias and Al pads for Cu in addition to the final passivation layer openings in the case of FEOL or BEOL processes utilizing current Cu metallization. This means that the patterning process is required.

なお、米国特許公報６，１８７，６８０号（U. S. Patent 6,187, 680）には、銅のＢＥＯＬにおいて、アルミニウムワイヤバウンド（aluminum wirebound）パッドを生成する方法が開示されている。このプロセスでは、
（ａ）埋込まれたＣｕ配線を含む集積回路（ＩＣ）の半導体ウエハにパッシベーション層を形成するステップと、
（ｂ）Ｃｕ配線を露出させるために、パッシベーション層を貫通する末端のヴィア開口部（the terminal via openings）を形成するステップと、
（ｃ）少なくとも露出したＣｕ配線を覆って、末端のヴィア開口部の側壁、および末端のヴィア開口部付近の障壁層領域に障壁層を形成するステップと、
（ｄ）少なくとも末端のヴィア開口部における障壁層、および末端のヴィア開口部付近の障壁層領域に、Ａｌスタックを形成するステップと、
（ｅ）Ａｌスタックおよび障壁層をパターン化しエッチングするステップと、
（ｆ）パターン化したＡｌスタックを覆って第２パッシベーション層を形成するステップと、
（ｇ）Ｃｕ配線の上面に位置する、パターン化されたＡｌスタックの領域を露出するように、第２パッシベーション層に第２開口部を設けるステップであって、これによりＣｕ配線は、周囲への露出またはエッチング化学剤（etching chemistries）による侵食や、Ｃｕ−Ａｌ混合という問題から保護されるというステップとを含んでいる。 US Pat. No. 6,187,680 (US Pat. No. 6,187,680) discloses a method for producing an aluminum wirebound pad in copper BEOL. In this process,
(A) forming a passivation layer on a semiconductor wafer of an integrated circuit (IC) including embedded Cu wiring;
(B) forming terminal via openings at the ends penetrating the passivation layer to expose the Cu wiring;
(C) covering at least the exposed Cu wiring and forming a barrier layer in a sidewall of the terminal via opening and in a barrier layer region near the terminal via opening;
(D) forming an Al stack in at least the barrier layer in the terminal via opening and in the barrier layer region near the terminal via opening;
(E) patterning and etching the Al stack and the barrier layer;
(F) forming a second passivation layer over the patterned Al stack;
(G) providing a second opening in the second passivation layer so as to expose the patterned Al stack region located on the upper surface of the Cu wiring, whereby the Cu wiring And protection from the problem of erosion by exposure or etching chemistries and the problem of Cu-Al mixing.

また、平面の銅メタラジ（copper metallurgy）用の集積パッドおよびヒューズ構造物（fuse structure）が、米国特許公報第５，７９５，８１９号（U. S. Patent 5,795, 819）に開示されている。半導体回路のための相互接続構造体を生成するこの方法では、
第１の電気的な相互接続層（electrical interconnect layer）を規定する第１の絶縁体に埋込まれた共面性のダマシン（damascene）非自己不動態化導体（non-self passivating conductors）を含む基板を形成するステップと、
第２の絶縁体において共面性の自己不動態化導体を含む第２の電気的な相互接続層を生成するステップであって、この第２の電気的な相互接続層は、第１の電気的な相互接続層に積層しており、第２の相互接続自己不動態化導体は、非自己不動態化導体と接触しているステップと、
第２の電気的な相互接続層に最終パッシベーション層を堆積するステップとを含む。 An integrated pad and fuse structure for planar copper metallurgy is also disclosed in US Pat. No. 5,795,819. In this method of creating an interconnect structure for a semiconductor circuit,
Including coplanar damascene non-self passivating conductors embedded in a first insulator defining a first electrical interconnect layer Forming a substrate;
Generating a second electrical interconnect layer comprising coplanar self-passivating conductors in a second insulator, the second electrical interconnect layer comprising a first electrical interconnect layer; A second interconnecting self-passivating conductor is in contact with the non-self-passivating conductor;
Depositing a final passivation layer on the second electrical interconnect layer.

なお、この非自己動態化導体のうちの１つは、Ｃ４（Controlled Collapse Chip Connection）の障壁構造物の一部を形成しており、この方法では、
Ｃ４の障壁構造物上の最終的なパッシベーション層をエッチングするステップと、
パッド制限部（pad limiting）およびＣ４メタラジを堆積するステップとをさらに含んでいる。 Note that one of the non-self-activating conductors forms part of a C4 (Controlled Collapse Chip Connection) barrier structure,
Etching the final passivation layer on the C4 barrier structure;
Further comprising pad limiting and depositing C4 metallurgy.

また、米国特許公報第６，０５４，３８０号（U. S. Patent 6,054, 380）では、低比誘電率材料（low dielectric constant materials）を多層配線および相互接続構造体（interconnect structure）に集積する装置の方法が記載されている。この方法では、
基板表面に上面（top surface）および側壁を有している金属線を形成するステップと、
金属線と上記基板の表面とを覆うように、障壁層を堆積するステップと、
金属線の少なくとも側壁には障壁層を堆積したまま、この障壁層部分を除去するステップと、
上記金属線、基板の表面、および障壁層を覆うように、第１絶縁層を堆積するステップであって、この絶縁層は、障壁層が金属線の側壁を保護していないならば、この（the same）金属線の材料と反応する材料であるステップと、
第１絶縁層を覆うように第２絶縁層を堆積するステップと、
金属線の上に接触するヴィアを形成するステップとを含んでいる。 Also, US Pat. No. 6,054,380 discloses a method for an apparatus that integrates low dielectric constant materials into multilayer interconnects and interconnect structures. Is described. in this way,
Forming a metal line having a top surface and sidewalls on a substrate surface;
Depositing a barrier layer to cover the metal line and the surface of the substrate;
Removing the barrier layer portion while depositing the barrier layer on at least the sidewall of the metal wire;
Depositing a first insulating layer so as to cover the metal line, the surface of the substrate, and the barrier layer, the insulating layer, if the barrier layer does not protect the sidewalls of the metal line; the same) a step that is a material that reacts with the material of the metal wire,
Depositing a second insulating layer to cover the first insulating layer;
Forming a via in contact with the metal wire.

なお、Ｃｕメタライゼーションが未だに付加的なＡｌワイヤボンドパッドに依存しているＦＥＯＬおよびＢＥＯＬ工程を実施する方法では、最終パッシベーション層に対して必要な開口ステップに加えて、Ｃｕに対するＡｌヴィアおよびＡｌワイヤボンドパッドに対して通常必要となる追加のパターン化ステップを省略する、ＦＢＥＯＬの構造体の改良を提供する必要がある。   Note that in the method of performing FEOL and BEOL processes where Cu metallization still relies on additional Al wire bond pads, in addition to the necessary opening steps for the final passivation layer, Al vias and Al wires for Cu There is a need to provide an improved FBEOL structure that eliminates the additional patterning steps normally required for bond pads.

（発明の概要）
本発明の目的は、Ｃｕのメタライゼーションを含む、ＣｕのＦＢＥＯＬ（far-back-end-of-the-line）における構造体から半導体デバイスを製作するプロセスを提供することであって、最終パッシベーションの開口部に対する唯一のパターン化ステップにおいて測定し、接続し、溶融が行われる。 (Summary of Invention)
It is an object of the present invention to provide a process for fabricating a semiconductor device from a structure in Cu FBEOL (far-back-end-of-the-line), including Cu metallization, wherein the final passivation Measurement, connection and melting are performed in the only patterning step for the opening.

本発明のほかの目的は、Ｃｕのメタライゼーションを含む、ＣｕのＦＢＥＯＬ（front-back-end-of-the-line）における構造体から半導体デバイスを製作するプロセスを提供することであって、２つのパターン化ステップによって、フィリップチップバンピングとともに、測定、接続、および溶融が行われる。   It is another object of the present invention to provide a process for fabricating semiconductor devices from structures in Cu FBEOL (front-back-end-of-the-line), including Cu metallization. One patterning step provides measurement, connection, and melting along with Philip chip bumping.

本発明のさらなるほかの目的は、Ａｌヴィア＋Ａｌパッドのパターン化を省いた、Ｃｕのメタライゼーションを実施するＣｕのＦＢＥＯＬ（front-back-end of the line）におけるプロセスを提供することである。   Yet another object of the present invention is to provide a Cu front-back-end of the line (Cu) FBEOL that performs Cu metallization without the Al via + Al pad patterning.

（図面の簡単な説明）
図１は、ｉ−Ａｕ不動態化(passivated)ＣｕパッドおよびＣｕレーザーヒューズ（Cu-laser fuses）を使用する際における、最終パッシベーション層の開口部に対する唯一のパターン化ステップにおいて測定し、接続し、溶融する、本発明の半導体を生成するための集積化形式を示す図面である。 (Brief description of the drawings)
FIG. 1 shows the measurement and connection in the only patterning step for the opening in the final passivation layer when using i-Au passivated Cu pads and Cu laser fuses. 1 is a drawing showing an integrated form for producing a semiconductor of the present invention that melts;

図２は、接続し、溶融するだけではなく、Ｃｕパッドおよびｉ-Ａｕ仕上げによる溶融を行うために、２つのパターン化ステップを用いてフリップチップバンピングする本発明のプロセスの集積化形式を示す図面である。   FIG. 2 shows an integrated form of the process of the present invention that flip-chip bumps using two patterning steps to not only connect and melt, but also to melt by Cu pad and i-Au finish. It is.

（発明の好ましい実施例の詳細な説明）
添付の図面を参照しながら、本発明をより詳しく説明する。この図面では、従来の酸化物または窒化物と結合している、あるいは、シルク（Silk）、フレア(Flare)、コーラル(Coral)、ＳｉＣＯＨなどのような低（low）ｋ−誘電体、または透過性（porous）の低ｋ材料と結合している、多層Ｃｕのメタライゼーションを示す点から始めている。この場合、少なくとも最後のＣｕ層は、例えば、酸化物またはＦＳＧ（フッ化珪素ガラス(fluorinated silicon glass)）などの機械的に固い誘電体に埋込まれている必要がある。さらに、最後のＣｕ層は、ワイヤボンディングプロセスに耐えるのに十分な厚さ（約５００ｎｍまたはそれ以上）である必要がある。これら最後のＣｕ配線(ヒューズ長（fuse length）を含んでいる)は、従来技術のダマシンまたはデュアルダマシンプロセスによって製造される。つまり、このダマシンまたはデュアルダマシンでは、誘電体にトレンチおよびヴィアをパターニングし、下地膜（liner）、Ｃｕシード層（Cu seed layer）、Ｃｕ−補充物（Cu-fill）によって充填し、アニールおよびＣｕのＣＭＰ（化学機械研磨;chemical mechanical polishing ）を行う。 Detailed Description of the Preferred Embodiments of the Invention
The present invention will be described in more detail with reference to the accompanying drawings. In this figure, a low k-dielectric, such as Silk, Flare, Coral, SiCOH, or transmission, combined with conventional oxides or nitrides, or transmission. We begin by showing a multilayer Cu metallization combined with a porous low-k material. In this case, at least the last Cu layer needs to be embedded in a mechanically hard dielectric such as, for example, oxide or FSG (fluorinated silicon glass). Furthermore, the final Cu layer must be thick enough (about 500 nm or more) to withstand the wire bonding process. These last Cu interconnects (including the fuse length) are manufactured by prior art damascene or dual damascene processes. That is, in this damascene or dual damascene, trenches and vias are patterned in a dielectric, filled with an underlayer, a Cu seed layer, and a Cu-fill, and annealed and Cu. CMP (chemical mechanical polishing) is performed.

概して、第１実施形態のプロセス順序は、以下のとおりであって:
Ｃｕ配線およびＣｕパッドが埋め込まれた基板を形成し、
十分にＣｕの酸化および／またはＣｕの拡散を防止するように、第１金属パッシベーション層を銅の表面上に選択的に堆積し、
最終パッシベーション層を堆積し、
ボンドパッド領域およびヒューズ領域（fuse area）における不動態化されたＣｕを露出することによって、ヒューズ(fuses)のパッド開口部を生成するように、この最終パッシベーション層のリソグラフィおよびエッチングを行い、
Ａｕの選択的な浸漬析出（selective immersion deposition）によって、開口したパッドおよび開口したヒューズの領域をさらに不動態化させる。 In general, the process sequence of the first embodiment is as follows:
Forming a substrate with embedded Cu wiring and Cu pads;
Selectively depositing a first metal passivation layer on the copper surface to sufficiently prevent Cu oxidation and / or Cu diffusion;
Deposit the final passivation layer,
Lithography and etching of this final passivation layer to create a fuse pad opening by exposing the passivated Cu in the bond pad area and fuse area;
By selective immersion deposition of Au, the open pad and open fuse regions are further passivated.

また、本発明の第２実施形態のプロセス順序では、
上部に誘電体キャップ層（dielectric cap layer）を有している誘電体にダマシン銅パッドおよび銅ヒューズが埋込まれた基板を形成し、
最終パッシベーション層を堆積し、リソグラフィおよびエッチングス工程によって、最終パッシベーション層の開口およびヒューズのパターン化を処理し、
Ｃｕの電気めっきを行うとともに、下地膜（拡散障壁）およびＣｕシード層を堆積し、
ヒューズを十分に保護するが、ヒューズが貫通して飛ぶことができる程度に十分に薄い誘電体層を生成することを必要とする。 In the process sequence of the second embodiment of the present invention,
Forming a substrate in which a damascene copper pad and a copper fuse are embedded in a dielectric having a dielectric cap layer on top;
Deposit the final passivation layer, and process the opening of the final passivation layer and the patterning of the fuses by lithography and etching processes;
While performing electroplating of Cu, deposit a base film (diffusion barrier) and a Cu seed layer,
While protecting the fuse sufficiently, it is necessary to produce a dielectric layer that is thin enough to allow the fuse to fly through.

ここで図１を参照すると、本発明のプロセスにより半導体を形成するための集積形式は、多層のＣｕのメタライゼーションから始まっているということが分かる。そして、この図では、ＣｕまたはＣｕ合金（ＭｘＣｕ）パッド１０およびＣｕヒューズ１１が、誘電性基板に埋込まれている。ただし、少なくとも最終Ｃｕ層が、力学的に固い誘電体（例えば、酸化物、ＦＳＧ）に埋込まれていなければならないという必要がある。   Referring now to FIG. 1, it can be seen that the integrated format for forming semiconductors according to the process of the present invention begins with multilayer Cu metallization. In this figure, a Cu or Cu alloy (MxCu) pad 10 and a Cu fuse 11 are embedded in a dielectric substrate. However, it is necessary that at least the final Cu layer must be embedded in a mechanically hard dielectric (eg, oxide, FSG).

また、この多層のＣｕのメタライゼーションは、従来の酸化物または窒化物、あるいは低ｋ（low k）誘電体（シルク、フレア、コーラル、ＳｉＣＯＨ、または他の透過性の低ｋ（low k）材料と組み合わせて行われてもよい。ただし、最後のＣｕ層は、ワイヤボンディング処理に耐えうる程度の充分な厚さ（約５００ｎｍまたはそれ以上）が必要となる。さらにまた、ヒューズリンク（fuse-link）を含む最後のＣｕ配線を、従来技術のダマシンまたはデュアルダマシンプロセス（すなわち、誘電体にトレンチおよびヴィアをパターン化し、これを下地膜、Ｃｕシード層、Ｃｕ補充物によって充填し、アニールおよびＣｕのＣＭＰを行う）によって製造してもよい。   This multi-layer Cu metallization can also be a conventional oxide or nitride, or a low k dielectric (silk, flare, coral, SiCOH, or other permeable low k material). However, the final Cu layer needs to be thick enough (about 500 nm or more) to withstand the wire bonding process. ) Including the last Cu wiring comprising a prior art damascene or dual damascene process (ie, patterning trenches and vias in the dielectric, filling it with an underlayer, Cu seed layer, Cu supplement, (CMP is performed).

次に、図１に示すようなＣｏＷＰキャップ層、あるいは、ＣｏＰまたはＲｕの層である金属のパッシベーション層を堆積することによって、Ｃｕの上面を、酸化またはＣｕの拡散に対して不動態化する。また、ＳｉＮまたはブロク（Blok）などの誘電性キャップ層、またはエッチストップ層（etch stop layer）をこの時点で任意に堆積してもよく、この堆積を行ってから直ぐに（従来のＰＥＣＶＤ酸化物または窒化物層を用いて）、最終パッシベーション層を堆積する。   Next, the top surface of Cu is passivated against oxidation or diffusion of Cu by depositing a CoWP cap layer as shown in FIG. 1 or a metal passivation layer that is a CoP or Ru layer. Also, a dielectric cap layer such as SiN or Blok, or an etch stop layer may optionally be deposited at this time, immediately after this deposition (conventional PECVD oxide or A final passivation layer is deposited (using a nitride layer).

次に、リソグラフィおよびエッチングを使用する従来のパターン化順序を、最終パッシベーション層に適用し、パッド開口部とヒューズの開口部とを形成する。このステップでは、不動態化されたＣｕを、ボンドパッド領域およびヒューズ領域において露出させる。言い換えると、金属のパッシベーション層が、Ｃｕ面上において必要とされる。   A conventional patterning sequence using lithography and etching is then applied to the final passivation layer to form pad openings and fuse openings. In this step, the passivated Cu is exposed in the bond pad region and the fuse region. In other words, a metal passivation layer is required on the Cu surface.

最終パッシベーション層では、各個々のヒューズリンクに個々の開口部ができていることが非常に重要である。また、ヒューズ領域全体に１つの大きな開口部があるという状態（この状態は、現在の従来技術である）は、避けたほうがよい。なぜならば、レーザーヒュージングの処理時に、隣接するヒューズが短絡するのを回避するために、最終パッシベーション層の垂直な側壁（vertical side wall）に、スプラッター材料（splattered material）を再堆積するからである。   In the final passivation layer, it is very important that each individual fuse link has an individual opening. Also, it is better to avoid the situation where there is one large opening in the entire fuse region (this state is the current prior art). This is because, during the laser fusing process, splattered material is redeposited on the vertical side wall of the final passivation layer to avoid shorting adjacent fuses. .

また、Ａｕの選択的な浸漬析出によって、開口金属面（例えば、開口パッド面および開口「露出（”naked”）」ヒューズ）をさらに形成または不動態化できる。そして、仕上がった構造体は、簡単に調査およびワイヤボンディング可能な低抵抗パッド面を形成する。   Also, selective immersion deposition of Au can further form or passivate open metal surfaces (eg, open pad surfaces and open “naked” fuses). The finished structure forms a low resistance pad surface that can be easily investigated and wire bonded.

この第１実施形態に係る集積化形式では、最終Ｃｕ層におけるインダクタ（inductors）の実現と組み合わせることができ、さらには、ＭＩＭキャップ形式と組み合わせることができる。また、この集積化プロセスが、フリップチップまたはＣ４型のパッケージに対して適切となるようにするために、さらに薄い（溶融のために＜２００ｎｍ）誘電体層（例えば、酸化物、窒化物、感光性の（低ｋまたは他の）誘電体）を堆積し、パッド開口部のパターン化を行ってもよい。   The integrated form according to the first embodiment can be combined with the realization of inductors in the final Cu layer, and can further be combined with the MIM cap form. Also, to make this integration process appropriate for flip chip or C4 type packages, thinner (<200 nm for melting) dielectric layers (eg, oxides, nitrides, photosensitives). (E.g. dielectric (low-k or other) dielectric) and patterning the pad openings.

また、図２に示すような、本発明に係るプロセスの第２実施形態の集積化形式では、Ａｕ（ｉ-Ａｕ）の浸漬析出による仕上げを伴う、Ｃｕパッドとヒューズとが示されている。しかしながら、パッドの開口部を除き、ヒューズを保護する最後の薄い酸化物がまだ欠けたままである。この第２実施形態のプロセスの開始点は、典型的な誘電体キャップ層（例えば、窒化物またはブロク（Blok））を有する誘電体（例えば、酸化物、ＦＳＧおよび窒化物）に埋込まれた最終段階（level）におけるダマシンＣｕ配線から始まっている。そして、このプロセスの重要な特徴は、レーザーヒューズリンク（laser fuse link）が、最後の金属（last metal）において製造されず、ヒューズの２つの端部だけがランディングパッド（landing pads）として製造される点である。また、最終パッシベーション層は、酸化物または窒化物によって得られることができ、そして、単一のリソグラフィおよびエッチングステップによる最終パッシベーション層の開口と（ヒューズ全体における）ヒューズのパターン化とによって形成される。次に、下地膜（拡散障壁）およびＣｕシード層を堆積し、従来のＣｕ電気めっきと、過剰なＣｕおよび下地膜のＣＭＰとを行う。また、測定および接続に対して十分となる面を作成するために、Ｃｕパッド上をめっきするよう、Ａｕの浸漬析出が用いられる。その後、ヒューズを保護するために、薄い（＜２００ｎｍの）誘電体層を堆積する。なお、この誘電体層は、これを貫通してヒューズが飛ぶことができる程度に十分に薄いものである。そして、この薄い誘電体層をパッキング（packing）し、パッド開口部を処理するパターン化ステップを行う。なお、薄い誘電層によって仕上げを行うステップにおいて、パッド開口部に対するエッチングプロセスを軽減（alleviating）できるよう、露出および現像（development）のために、薄くて感光性のある低ｋ誘電体を任意に堆積してもよい。   In addition, in the integrated form of the second embodiment of the process according to the present invention as shown in FIG. 2, a Cu pad and a fuse accompanied by finishing by immersion deposition of Au (i-Au) are shown. However, except for the pad opening, the final thin oxide that protects the fuse is still missing. The starting point for this second embodiment process is embedded in a dielectric (eg, oxide, FSG and nitride) with a typical dielectric cap layer (eg, nitride or Blok). It starts with damascene Cu wiring at the final level. And an important feature of this process is that the laser fuse link is not manufactured in the last metal, only the two ends of the fuse are manufactured as landing pads. Is a point. Also, the final passivation layer can be obtained by oxide or nitride and is formed by opening the final passivation layer and patterning the fuse (over the entire fuse) by a single lithography and etching step. Next, a base film (diffusion barrier) and a Cu seed layer are deposited, and conventional Cu electroplating and excess Cu and CMP of the base film are performed. Also, Au immersion deposition is used to plate on the Cu pad to create a surface sufficient for measurement and connection. A thin (<200 nm) dielectric layer is then deposited to protect the fuse. The dielectric layer is thin enough to allow the fuse to fly through the dielectric layer. The thin dielectric layer is then packed and a patterning step is performed to process the pad openings. Note that in the step of finishing with a thin dielectric layer, a thin and photosensitive low-k dielectric is optionally deposited for exposure and development so that the etching process for the pad opening can be alleviated. May be.

第２実施形態が実施されている本発明との関連において、このプロセスが、インダクタの提供に非常に好適である（なぜなら、最終的なＣｕの厚くなった部分は、低抵抗となるからである）。そして、ＭＩＭをＣ４またはフリップチップ型のプロセスに簡単に集積できる（なぜなら、ヒューズがＵＢＭおよびバンピングプロセスの間、保護されているからである）。しかしながら、バンピングの後に測定および溶融を行ってもよい。本発明の第２実施形態のさらなる利点は、全ての飛ばされていないヒューズが、最終誘電体層によって保護されている点である。   In the context of the present invention in which the second embodiment is implemented, this process is very suitable for providing an inductor (because the final thickened portion of Cu will have a low resistance). ). The MIM can then be easily integrated into a C4 or flip chip type process (because the fuse is protected during the UBM and bumping process). However, measurement and melting may be performed after bumping. A further advantage of the second embodiment of the present invention is that all unblown fuses are protected by the final dielectric layer.

なお、本発明を複数の実施形態を参照しながら説明してきたが、当業者は、添付の請求項において示されている本発明の精神と範囲に反することなく、多くの変更をすることができる。   While the invention has been described with reference to a plurality of embodiments, those skilled in the art can make many modifications without departing from the spirit and scope of the invention as set forth in the appended claims. .

ｉ−Ａｕ不動態化(passivated)ＣｕパッドおよびＣｕレーザーヒューズを使用する際における、最終パッシベーション層の開口部に対する唯一のパターン化ステップにおいて測定し、接続し、溶融する、本発明の半導体を生成するための集積化形式を示す図面である。When using i-Au passivated Cu pads and Cu laser fuses, the semiconductor of the present invention is produced that is measured, connected and melted in the only patterning step for the opening of the final passivation layer. It is drawing which shows the integration format for. 接続し、溶融するだけではなく、Ｃｕパッドおよびｉ-Ａｕ仕上げによる溶融を行うために、２つのパターン化ステップを用いてフリップチップバンピングを行う本発明のプロセスの集積化形式を示す図面である。FIG. 6 is a diagram illustrating an integrated form of the process of the present invention in which flip chip bumping is performed using two patterning steps to not only connect and melt, but also to melt by Cu pad and i-Au finish.

Claims (16)

（Ｃｕに対するＡｌヴィア、Ａｌパッドのための）追加のパターン化ステップを必要とするＡｌワイヤボンドパッドに依存していない、ＣｕのＦＢＥＯＬにおける半導体デバイスの相互接続構造体を形成するプロセスであって、
（ａ）Ｃｕ配線およびＣｕパッドが埋め込まれた基板を形成するステップと、
（ｂ）十分にＣｕの酸化および／またはＣｕの拡散を防止するように、第１金属パッシベーション層を、銅の表面上に選択的に堆積するステップと、
（ｃ）最終パッシベーション層を堆積するステップと、
（ｄ）ボンドパッド領域およびヒューズ領域における不動態化されたＣｕを露出することによって、ヒューズのパッド開口部を生成するように、上記最終パッシベーション層のリソグラフィおよびエッチングを行うステップと、
（ｅ）Ａｕの選択的な浸漬析出によって、開口したパッド領域および開口したヒューズ領域をさらに不動態化させるステップとを含むプロセス。 A process of forming a semiconductor device interconnect structure in Cu FBEOL that does not rely on an Al wire bond pad that requires an additional patterning step (for Al vias, Al pads for Cu),
(A) forming a substrate embedded with Cu wiring and Cu pads;
(B) selectively depositing a first metal passivation layer on the copper surface to sufficiently prevent Cu oxidation and / or Cu diffusion;
(C) depositing a final passivation layer;
(D) performing lithography and etching of the final passivation layer to create a pad opening in the fuse by exposing passivated Cu in the bond pad region and the fuse region;
(E) further passivating the open pad region and the open fuse region by selective immersion deposition of Au. ステップ（ｂ）とステップ（ｃ）との間に、誘電体キャップまたはエッチストップ層を堆積する、請求項１に記載のプロセス。   The process of claim 1, wherein a dielectric cap or etch stop layer is deposited between steps (b) and (c). 上記誘電体キャップまたはエッチストップ層が、ＳｉＮである、請求項２に記載のプロセス。   The process of claim 2, wherein the dielectric cap or etch stop layer is SiN. ステップ（ｂ）における上記第１金属パッシベーション層を、ＣｏＷｐ、ＣｏＰおよびＲｕを含むグループから選択する、請求項１に記載のプロセス。   The process of claim 1, wherein the first metal passivation layer in step (b) is selected from the group comprising CoWp, CoP and Ru. ステップ（ｃ）における上記最終パッシベーションが、酸化物層または窒化物層のＰＥＣＶＤに基づき処理されるものである、請求項１に記載のプロセス。   The process of claim 1, wherein the final passivation in step (c) is processed based on PECVD of an oxide or nitride layer. （Ｃｕに対するＡｌヴィア、Ａｌパッドのための）追加のパターン化ステップを必要とするＡｌワイヤボンドパッドに依存しない、ＣｕのＦＢＥＯＬにおける半導体デバイスの相互接続構造体を形成するプロセスであって、
（ａ）上部に誘電体キャップ層を有している誘電体にダマシンＣｕパッドおよびＣｕヒューズが埋込まれた基板を形成するステップと、
（ｂ）最終パッシベーション層を堆積し、リソグラフィおよびエッチング工程によって、最終パッシベーションの開口化およびヒューズのパターン化を処理するステップと、
（ｃ）下地膜（拡散障壁）およびＣｕシード層を堆積し、Ｃｕの電気めっきを行うステップと、
（ｄ）測定および接続を行うのに十分な表面を生成するように、Ｃｕパッドの上にＡｕを浸漬めっきするステップと、
（ｅ）ヒューズを十分に保護するが、このヒューズが貫通して飛ぶことができる程度に十分に薄い誘電体層を生成するステップとを含むプロセス。 A process of forming a semiconductor device interconnect structure in Cu FBEOL that does not rely on an Al wire bond pad that requires an additional patterning step (for Al vias, Al pads for Cu),
(A) forming a substrate having a damascene Cu pad and Cu fuse embedded in a dielectric having a dielectric cap layer thereon;
(B) depositing a final passivation layer and processing the opening of the final passivation and the patterning of the fuse by lithography and etching processes;
(C) depositing a base film (diffusion barrier) and a Cu seed layer and performing Cu electroplating;
(D) dip plating Au on the Cu pad to create a surface sufficient to make measurements and connections;
(E) producing a dielectric layer that sufficiently protects the fuse but is thin enough to allow the fuse to fly through. 上記キャップ層が、窒化物またはブロクである、請求項６に記載のプロセス。   The process according to claim 6, wherein the cap layer is a nitride or a block. ステップ（ｂ）において、上記最終パッシベーション層を、酸化物または窒化物を含むグループから選択する請求項６に記載のプロセス。   The process according to claim 6, wherein in step (b) the final passivation layer is selected from the group comprising oxides or nitrides. （Ｃｕに対するＡｌヴィア、Ａｌパッドのための）追加のパターン化ステップを必要とするＡｌワイヤボンドパッドを含まない、ＣｕのＦＢＥＯＬにおける半導体デバイスの相互接続構造体であって、
（ａ）Ｃｕ配線およびＣｕパッドが埋め込まれた基板と、
（ｂ）十分にＣｕの酸化および／またはＣｕの拡散を防止するように、Ｃｕ配線およびＣｕパッドの上面に堆積した第１金属パッシベーション層、ならびにこの第１パッシベーション層の上に堆積された最終パッシベーション層と、
（ｃ）上記最終パッシベーション層の下にあるボンドパッドのパッド開口部およびヒューズ領域を処理するために、この最終パッシベーション層にリソグラフィおよびエッチングを行って形成され、上記構造体の開口したパッド領域および開口したヒューズ領域にある追加のＡｕのパッシベーション層とを備える相互接続構造体。 A semiconductor device interconnect structure in Cu FBEOL that does not include an Al wire bond pad that requires an additional patterning step (for Al via to Cu, Al pad),
(A) a substrate embedded with Cu wiring and Cu pads;
(B) a first metal passivation layer deposited on the top surfaces of the Cu interconnects and Cu pads and a final passivation deposited on the first passivation layer so as to sufficiently prevent Cu oxidation and / or Cu diffusion. Layers,
(C) In order to process the pad opening and fuse region of the bond pad under the final passivation layer, the final passivation layer is formed by lithography and etching, and the open pad region and opening of the structure Interconnect structure with an additional Au passivation layer in the fuse region. 上記第１金属パッシベーション層と上記最終パッシベーション層との間に、誘電体またはエッチストップ層が堆積されている、請求項９に記載の相互接続構造体。   The interconnect structure of claim 9, wherein a dielectric or etch stop layer is deposited between the first metal passivation layer and the final passivation layer. 上記誘電体キャップまたはエッチストップ層が、ＳｉＮである、請求項１０に記載の相互接続構造体。   The interconnect structure of claim 10, wherein the dielectric cap or etch stop layer is SiN. 上記第１金属パッシベーション層が、ＣｏＷＰ、ＣｏＰおよびＲｕを含むグループから選択されている、請求項９に記載の相互接続構造体。   The interconnect structure of claim 9, wherein the first metal passivation layer is selected from the group comprising CoWP, CoP and Ru. 上記最終パッシベーション層が、ＰＥＣＶＤによって形成された酸化物または窒化物である、請求項９に記載の相互接続構造体。   The interconnect structure of claim 9, wherein the final passivation layer is an oxide or nitride formed by PECVD. （Ｃｕに対するＡｌヴィア、Ａｌパッドのための）追加のパターン化ステップを必要とするＡｌワイヤボンドパッドに依存していない、ＣｕのＦＢＥＯＬにおける半導体デバイスの相互接続構造体であって、
（ａ）ダマシンＣｕパッドおよびＣｕヒューズが埋め込まれた基板と、
（ｂ）誘電体層および、この誘電体層に堆積されたキャップ層と、
（ｃ）リソグラフィックおよびエッチング工程に基づいて開口され、ヒューズがパターン化されている、キャップ層に堆積された最終パッシベーション層と、
（ｄ）上記最終パッシベーション層にそれぞれ堆積されている障壁下地膜（拡散障壁）およびＣｕシード層、ならびにこのＣｕシード層に堆積しているＣｕ電気めっきされた層と、
（ｅ）十分に測定および接続が行える表面を生成するために、上記Ｃｕパッドの上に堆積されたＡｕめっき層と、
（ｆ）上記ヒューズに堆積された誘電体層とを備え、この誘電体層は、ヒューズを保護するために十分なものであるが、上記ヒューズがこの誘電体層を貫通して飛ぶことが可能なものである相互接続構造体。 A semiconductor device interconnect structure in Cu FBEOL that does not rely on an Al wire bond pad that requires an additional patterning step (for Al via to Cu, Al pad),
(A) a substrate with embedded damascene Cu pads and Cu fuses;
(B) a dielectric layer and a cap layer deposited on the dielectric layer;
(C) a final passivation layer deposited on the cap layer, opened based on a lithographic and etching process and patterned with a fuse;
(D) a barrier underlayer (diffusion barrier) and a Cu seed layer deposited on the final passivation layer, respectively, and a Cu electroplated layer deposited on the Cu seed layer;
(E) an Au plating layer deposited on the Cu pad to produce a surface that can be fully measured and connected;
(F) a dielectric layer deposited on the fuse, the dielectric layer being sufficient to protect the fuse, but the fuse can fly through the dielectric layer Interconnect structure. 上記キャップ層が、窒化物またはブロクである、請求項１４に記載の相互接続構造体。   The interconnect structure of claim 14, wherein the cap layer is a nitride or a block. 上記最終パッシベーション層が、酸化物または窒化物を含むグループから選択されている、請求項１４に記載の相互接続構造体。   The interconnect structure of claim 14, wherein the final passivation layer is selected from the group comprising oxides or nitrides.
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