JP2005353825A

JP2005353825A - Thin film transistor

Info

Publication number: JP2005353825A
Application number: JP2004172646A
Authority: JP
Inventors: Takahiro Korenari; 貴弘是成
Original assignee: Advanced LCD Technologies Development Center Co Ltd
Current assignee: Advanced LCD Technologies Development Center Co Ltd
Priority date: 2004-06-10
Filing date: 2004-06-10
Publication date: 2005-12-22

Abstract

PROBLEM TO BE SOLVED: To suppress the increase of an off-leakage current caused by impact ionization in a thin film transistor. SOLUTION: The thin film transistor 1 is provided with a thin semiconductor film 12 provided on an insulating supporting substrate 10, a gate insulating film 14 provided on the semiconductor film 12, and a gate electrode layer 16 formed on the semiconductor film 12 through the gate insulating film 14. In the transistor 1, the thin semiconductor film 12 contains a channel region 12C arranged below the gate electrode layer 16, and source and drain regions 12S and 12D arranged on both sides of the channel region 12C. The impurity concentration of the channel region 12C is adjusted to ≤1×10<SP>16</SP>cm<SP>-3</SP>, and the thickness of the thin semiconductor film 12 is adjusted to ≥100 nm. COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、例えば液晶表示装置の表示パネル上に配置される駆動回路に組み込まれる薄膜トランジスタに関する。 The present invention relates to a thin film transistor incorporated in a drive circuit disposed on a display panel of a liquid crystal display device, for example.

薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）は絶縁基板上に堆積される半導体薄膜に形成したＭＯＳ（ＭＩＳ）構造の電界効果トランジスタである。ここでは、例えば絶縁基板に接着してＳＯＩ(Semiconductor On Insulator) 構造基板を成す半導体ウェハに形成した電界効果トランジスタも同様に薄膜トランジスタとして取り扱う。こうした薄膜トランジスタのソース−ドレイン間の耐圧（ＳＤ耐圧）は一般的に小さく、オフリーク電流の増大やラッチアップ現象が比較的小さなソース−ドレイン間の電圧で発生する。従って、薄膜トランジスタは高いＳＤ耐圧を必要とする用途に向いていない。 A thin film transistor (TFT) is a field effect transistor having a MOS (MIS) structure formed on a semiconductor thin film deposited on an insulating substrate. Here, for example, a field effect transistor formed on a semiconductor wafer which is bonded to an insulating substrate and forms an SOI (Semiconductor On Insulator) structure substrate is also handled as a thin film transistor. The breakdown voltage (SD breakdown voltage) between the source and drain of such a thin film transistor is generally small, and an increase in off-leakage current and a latch-up phenomenon occur at a relatively small source-drain voltage. Therefore, the thin film transistor is not suitable for an application requiring a high SD breakdown voltage.

近年では、駆動回路内蔵型の液晶表示装置が開発されている。この液晶表示装置では、複数の表示画素がこれら表示画素を駆動する駆動回路と一緒に表示パネルに形成される（例えば、特許文献１を参照）。駆動回路は３．３Ｖ程度の低い電源電圧で映像信号を処理するロジック回路部と、このロジック回路部の処理結果に対応して複数の表示画素を±５Ｖ程度の高い電源電圧で駆動する出力回路部とからなる。この液晶表示装置の場合、４〜６Ｖ程度のＳＤ耐圧がロジック回路部用トランジスタに必要であり、１０〜１２Ｖ程度のＳＤ耐圧が出力回路部用および画素スイッチ用トランジスタに必要である。これら出力回路部用および画素スイッチ用トランジスタとロジック回路部用トランジスタとは共通な製造プロセスで同時に形成できることが製造コストを低減するために好ましい。 In recent years, liquid crystal display devices with built-in drive circuits have been developed. In this liquid crystal display device, a plurality of display pixels are formed on a display panel together with a drive circuit that drives these display pixels (see, for example, Patent Document 1). The drive circuit includes a logic circuit unit that processes a video signal with a low power supply voltage of about 3.3 V, and an output circuit that drives a plurality of display pixels with a high power supply voltage of about ± 5 V in accordance with the processing result of the logic circuit unit. It consists of parts. In the case of this liquid crystal display device, an SD withstand voltage of about 4 to 6 V is required for the logic circuit portion transistor, and an SD withstand voltage of about 10 to 12 V is required for the output circuit portion and the pixel switch transistor. In order to reduce the manufacturing cost, it is preferable that the output circuit unit transistor, the pixel switch transistor, and the logic circuit unit transistor can be simultaneously formed by a common manufacturing process.

薄膜トランジスタが比較的低い結晶性の半導体薄膜に形成される場合、一般に高いオフ時のＳＤ耐圧（オフ耐圧）を得ることができる。しかしながら、このオフ耐圧は結晶性を改善して高いキャリア移動度を持たせた半導体薄膜に薄膜トランジスタを形成した場合に劣化する。図２３は薄膜トランジスタの半導体薄膜がポリシリコン膜である場合およびこのポリシリコン膜よりも結晶性に優れた単結晶シリコン膜である場合にそれぞれ得られるチャネル長とオフ耐圧との関係を示す。図２３に示すように全てのチャネル長において、単結晶シリコン膜に形成した薄膜トランジスタのオフ耐圧特性曲線Ｓはポリシリコン膜に形成した薄膜トランジスタのオフ耐圧特性曲線Ｔよりも低くなっている。 When the thin film transistor is formed on a relatively low crystalline semiconductor thin film, generally a high SD breakdown voltage (off breakdown voltage) can be obtained. However, this off breakdown voltage deteriorates when a thin film transistor is formed on a semiconductor thin film having improved crystallinity and high carrier mobility. FIG. 23 shows the relationship between the channel length and the off breakdown voltage obtained when the semiconductor thin film of the thin film transistor is a polysilicon film and when it is a single crystal silicon film having better crystallinity than this polysilicon film. As shown in FIG. 23, the off-breakdown voltage characteristic curve S of the thin film transistor formed on the single crystal silicon film is lower than the off-breakdown voltage characteristic curve T of the thin film transistor formed on the polysilicon film at all channel lengths.

また、図２４は半導体薄膜の結晶性を改善した薄膜トランジスタにおいてチャネル領域の不純物濃度と最大空乏層幅との関係を示す特性曲線グラフである。この薄膜トランジスタは例えば図２４に示す特性曲線Ｕを境界にして完全空乏（ＦＤ：Full Depletion）型と部分空乏（ＰＤ:Partial Depletion）型に分けることができる。ＦＤ型薄膜トランジスタはこの特性曲線Ｕの下側に位置する不純物濃度および空乏層幅を有し、ＰＤ型薄膜トランジスタはこの特性曲線Ｕの上側に位置する不純物濃度および空乏層幅を有する。ＦＤ型薄膜トランジスタは一般にＰＤ型薄膜トランジスタよりも優れた多くの利点を有する。ＦＤ型薄膜トランジスタの利点としては、例えばドレイン電流が低いゲート電圧の印加時にドレイン電圧の増大に伴って急激に増大するようなキンク現象を発生しないことがあげられる。このようなキンク現象の発生は薄膜トランジスタの信頼性の観点から好ましくない。
特開２０００−３１０８１号公報 FIG. 24 is a characteristic curve graph showing the relationship between the impurity concentration of the channel region and the maximum depletion layer width in the thin film transistor with improved crystallinity of the semiconductor thin film. The thin film transistor can be divided into, for example, a full depletion (FD) type and a partial depletion (PD) type with a characteristic curve U shown in FIG. 24 as a boundary. The FD type thin film transistor has an impurity concentration and a depletion layer width located below the characteristic curve U, and the PD thin film transistor has an impurity concentration and a depletion layer width located above the characteristic curve U. FD type thin film transistors generally have many advantages over PD type thin film transistors. An advantage of the FD type thin film transistor is that, for example, a kink phenomenon in which the drain current increases rapidly with an increase in the drain voltage when a gate voltage with a low drain current is applied can be mentioned. The occurrence of such a kink phenomenon is not preferable from the viewpoint of the reliability of the thin film transistor.
JP 2000-31081 A

しかし、ＦＤ型薄膜トランジスタはＰＤ型薄膜トランジスタよりもオフ耐圧が低いという問題がある。チャネル領域内の電界強度は通常ドレイン端近傍で大きく、チャネル領域の両端間に電界を印加したときに発生したキャリアがそこで加速されてドレイン端に衝突するインパクトによって半導体をイオン化する。このインパクトイオン化により生成された少数キャリアはチャネル領域を構成する半導体薄膜の部分（ボディ）に蓄積して閾値電圧を変化させ、結果的にオフリーク電流を増大させてしまう。また、キャリアの蓄積は寄生バイポーラ現象としてチャネル領域に流れる電流をゲートによる制御不能な状態で自己継続させるシングルラッチアップの発生を容易にし、トランジスタの機能を損なわせる原因となる。 However, the FD type thin film transistor has a problem that the off breakdown voltage is lower than that of the PD type thin film transistor. The electric field strength in the channel region is usually large in the vicinity of the drain end, and carriers generated when an electric field is applied between both ends of the channel region are accelerated there, and the semiconductor is ionized by impact that collides with the drain end. Minority carriers generated by this impact ionization accumulate in the portion (body) of the semiconductor thin film constituting the channel region, change the threshold voltage, and consequently increase the off-leakage current. Further, the accumulation of carriers facilitates the generation of a single latch-up that causes the current flowing in the channel region to self-continue in an uncontrollable state by the gate as a parasitic bipolar phenomenon, and causes the function of the transistor to be impaired.

これに対して、ＰＤ型薄膜トランジスタで発生するキンク現象については、半導体薄膜においてチャネル領域を構成する部分（ボディ）にソースと同じもしくはソースよりも低い電位に保たれる電荷排出用のボディ端子を付加することによって抑制することができる。従って、オフ耐圧の向上という観点では、現在のところ、ボディ端子を付加したＰＤ型薄膜トランジスタがＦＤ型薄膜トランジスタよりも優位にある。但し、例えば１０Ｖ以上の大きなオフ耐圧を得るには、ボディ端子だけでは困難であり、例えばＬＤＤ（Lightly Doped Drain）構造を用いるか、あるいはＬＤＤ構造とボディ端子とを併用する必要がある。 On the other hand, for the kink phenomenon that occurs in PD-type thin film transistors, a body terminal for discharging charges that is maintained at the same potential as the source or at a lower potential than the source is added to the portion (body) that forms the channel region in the semiconductor thin film. It can be suppressed by doing. Therefore, from the viewpoint of improving the off breakdown voltage, at present, the PD thin film transistor with the body terminal added is superior to the FD thin film transistor. However, obtaining a large off breakdown voltage of, for example, 10 V or more is difficult with only the body terminal. For example, it is necessary to use an LDD (Lightly Doped Drain) structure or to use an LDD structure and a body terminal in combination.

本発明の目的は、インパクトイオン化によるオフリーク電流の増大を抑制できる薄膜トランジスタを提供することにある。 An object of the present invention is to provide a thin film transistor capable of suppressing an increase in off-leakage current due to impact ionization.

本発明の第１観点によれば、絶縁性支持基板上に設けられる半導体薄膜と、半導体薄膜上に設けられるゲート絶縁膜と、ゲート絶縁膜を介して半導体薄膜上に形成されるゲート電極層を備え、半導体薄膜はゲート電極層の下方に配置されるチャネル領域と、チャネル領域の両側に配置されるソース領域およびドレイン領域とを含み、チャネル領域の不純物濃度が１×１０^１６ｃｍ^−３以下であり、半導体薄膜の厚さが１００ｎｍ以上である薄膜トランジスタが提供される。 According to a first aspect of the present invention, there is provided a semiconductor thin film provided on an insulating support substrate, a gate insulating film provided on the semiconductor thin film, and a gate electrode layer formed on the semiconductor thin film via the gate insulating film. The semiconductor thin film includes a channel region disposed below the gate electrode layer, and a source region and a drain region disposed on both sides of the channel region, and the impurity concentration of the channel region is 1 × 10 ¹⁶ cm ⁻³ or less. There is provided a thin film transistor in which the thickness of the semiconductor thin film is 100 nm or more.

本発明の第２観点によれば、絶縁性支持基板上に設けられる半導体薄膜と、半導体薄膜上に設けられるゲート絶縁膜と、ゲート絶縁膜を介して半導体薄膜上に形成されるゲート電極層を備え、半導体薄膜はゲート電極層の下方に配置されるチャネル領域と、チャネル領域の両側に配置されるソース領域およびドレイン領域を含み、チャネル領域の不純物濃度および半導体薄膜の厚さはソース領域からドレイン領域に向かってチャネル領域のゲート電極層側表面付近を移動するキャリアをドレイン領域端に近づくにつれてゲート電極層から離れる方向に広がらせるように設定された薄膜トランジスタが提供される。 According to a second aspect of the present invention, there is provided a semiconductor thin film provided on an insulating support substrate, a gate insulating film provided on the semiconductor thin film, and a gate electrode layer formed on the semiconductor thin film via the gate insulating film. The semiconductor thin film includes a channel region disposed below the gate electrode layer, and a source region and a drain region disposed on both sides of the channel region, and the impurity concentration of the channel region and the thickness of the semiconductor thin film vary from the source region to the drain region. A thin film transistor is provided that is set so that carriers moving near the gate electrode layer side surface of the channel region toward the region are spread in a direction away from the gate electrode layer as approaching the end of the drain region.

この薄膜トランジスタでは、チャネル領域の不純物濃度が１×１０^１６ｃｍ^−３以下で、半導体薄膜の厚さが１００ｎｍ以上である。すなわち、チャネル領域の不純物濃度および半導体薄膜の厚さはソース領域からドレイン領域に向かってチャネル領域のゲート電極層側表面付近を移動するキャリアをドレイン領域端に近づくにつれてゲート電極層から離れる方向に広がらせるように設定されている。このため、薄膜トランジスタがＦＤ型であっても、キャリアがドレイン端近傍で加速されてドレイン端に衝突することによって生じる半導体のインパクトイオン化を軽減することができる。従って、インパクトイオン化により生成された少数キャリアがチャネル領域を構成する半導体薄膜のボディに蓄積して閾値電圧を変化させることにより増大するオフリーク電流を抑制することができる。さらに、ボディに蓄積する少数キャリアが減少するため、ゲートによる電流制御ができないシングルラッチアップの発生を阻止することができる。 In this thin film transistor, the impurity concentration of the channel region is 1 × 10 ¹⁶ cm ⁻³ or less, and the thickness of the semiconductor thin film is 100 nm or more. That is, the impurity concentration in the channel region and the thickness of the semiconductor thin film increase in the direction away from the gate electrode layer as the carriers moving near the surface of the channel region on the gate electrode layer side approach the drain region end from the source region to the drain region. It is set to let you. For this reason, even if the thin film transistor is of the FD type, impact ionization of the semiconductor caused by carriers being accelerated near the drain end and colliding with the drain end can be reduced. Accordingly, it is possible to suppress an off-leakage current that increases when minority carriers generated by impact ionization accumulate in the body of the semiconductor thin film constituting the channel region and change the threshold voltage. Further, since minority carriers accumulated in the body are reduced, it is possible to prevent the occurrence of single latch-up in which current control by the gate cannot be performed.

以下、本発明の一実施形態に係る薄膜トランジスタについて添付図面を参照して説明する。この薄膜トランジスタは、例えばアクティブマトリクス型液晶表示装置の表示パネルにおいて高いオフ耐圧を必要とする画素スイッチや駆動回路を構成するために用いられる。
図１はこの薄膜トランジスタ１の断面構造を示す。この薄膜トランジスタ１は支持基板１０、この支持基板１０上に配置される厚さ５０〜４００ｍｎの半導体薄膜１２、この半導体薄膜１２を覆う厚さ３０ｎｍのゲート絶縁膜１４、およびゲート絶縁膜１４を介して半導体薄膜１２上に形成される厚さ３０〜４０ｎｍのゲート電極層１６を備える。半導体薄膜１２はゲート電極層１６の下方に配置されるチャネル領域１２Ｃと、このチャネル領域１２Ｃの両側に配置されるソース領域１２Ｓおよびドレイン領域１２Ｄとを含む。ソース電極１８Ｓおよびドレイン電極１８Ｄはゲート絶縁膜１４に形成される１対のコンタクトホールを介してソース領域１２Ｓおよびドレイン領域１２Ｄに接続される。チャネル領域１２Ｃは、ソース領域１２Ｓおよびドレイン領域１２Ｄ間で電子または正孔のようなキャリアを移動させるための領域であり、このキャリアの移動はゲート電極層１６に印加されるゲート電圧に対応した電界によって制御される。ここでは、ソース領域１２Ｓおよびドレイン領域１２Ｄの各々はｎ型の不純物を１×１０^{１９〜２０}の濃度で含有するｎ^＋型不純物領域であり、チャネル領域１２Ｃは１×１０^１６以下のｐ型不純物を含有するｐ型不純物領域である。ゲート電極層１６はｎ型不純物を含有するポリシリコン膜からなる。ゲート絶縁膜１４は例えば二酸化ケイ素（すなわち、ＳｉＯ_２）のような酸化物からなり、薄膜トランジスタ１を電界トランジスタとして機能させるためにゲート電極層１８をチャネル領域２２から電気的に絶縁する。 Hereinafter, a thin film transistor according to an embodiment of the present invention will be described with reference to the accompanying drawings. This thin film transistor is used, for example, for configuring a pixel switch and a drive circuit that require a high off-breakdown voltage in a display panel of an active matrix liquid crystal display device.
FIG. 1 shows a cross-sectional structure of the thin film transistor 1. The thin film transistor 1 includes a support substrate 10, a semiconductor thin film 12 with a thickness of 50 to 400 nm disposed on the support substrate 10, a gate insulating film 14 with a thickness of 30 nm covering the semiconductor thin film 12, and a gate insulating film 14. A gate electrode layer 16 having a thickness of 30 to 40 nm formed on the semiconductor thin film 12 is provided. The semiconductor thin film 12 includes a channel region 12C disposed below the gate electrode layer 16, and a source region 12S and a drain region 12D disposed on both sides of the channel region 12C. The source electrode 18S and the drain electrode 18D are connected to the source region 12S and the drain region 12D through a pair of contact holes formed in the gate insulating film 14. The channel region 12 C is a region for moving carriers such as electrons or holes between the source region 12 S and the drain region 12 D, and the movement of the carriers is an electric field corresponding to the gate voltage applied to the gate electrode layer 16. Controlled by. Here, each of the source region 12S and the drain region 12D is an n ⁺ -type impurity region containing an n-type impurity at a concentration of 1 × 10 ^{19 to 20} , and the channel region 12C is a p-type impurity of 1 × 10 ¹⁶ or less. Is a p-type impurity region containing. The gate electrode layer 16 is made of a polysilicon film containing n-type impurities. The gate insulating film 14 is made of an oxide such as silicon dioxide (ie, SiO ₂ ), and electrically insulates the gate electrode layer 18 from the channel region 22 in order for the thin film transistor 1 to function as an electric field transistor.

支持基板１０は、例えばコーニング社の１７３７ガラス、溶融石英、サファイア、プラスチック、ポリイミド等の材料からなる絶縁性基板１０Ａを用いることができる。ここでは、１７３７ガラス基板が絶縁性基板１０Ａとして用いられ、さらにこの絶縁性基板１０Ａが半導体薄膜１２の下地となる下地絶縁層１０Ｂにより覆われている。半導体薄膜１２は下地絶縁層１０Ｂ上にアモルファスシリコン膜を堆積し、入射光を位相変調して逆ピーク状の光強度分布で出射する位相シフタを用いて空間的に強度変調されたエキシマレーザを照射する位相変調エキシマレーザ結晶化法によりアモルファスシリコン膜を溶融再結晶化して得られたポリシリコン膜からなる。位相変調エキシマレーザ結晶化法において、エキシマレーザは半導体薄膜１２上において位相シフタに依存した強度分布に設定され、この強度分布に対応した温度勾配を半導体薄膜１２内に生じさせる。この温度勾配は半導体薄膜１２平面に平行な横方向において低温部分から高温部分に向かう単結晶シリコン粒ＳＣの成長を促進する。この結果、単結晶シリコン粒ＳＣが図２に示すように少なくとも１個の薄膜トランジスタ１を収容可能な数ミクロン程度の粒径に成長する。図２では、単結晶シリコン粒ＳＣの形状が示されているが、半導体薄膜１２はソース領域１２Ｓ、ドレイン領域１２Ｄ、およびチャネル領域１２Ｃからなる島状部分だけを残すように製造過程でＭＥＳＡエッチングされる。チャネル領域１２Ｃ全体は単結晶シリコン粒ＳＣ内に配置されている。 As the support substrate 10, an insulating substrate 10A made of a material such as Corning 1737 glass, fused quartz, sapphire, plastic, polyimide, or the like can be used. Here, a 1737 glass substrate is used as the insulating substrate 10 A, and the insulating substrate 10 A is covered with a base insulating layer 10 B that is a base of the semiconductor thin film 12. The semiconductor thin film 12 is formed by depositing an amorphous silicon film on the underlying insulating layer 10B, and irradiating an excimer laser that is spatially intensity-modulated using a phase shifter that phase-modulates incident light and emits it with a reverse-peak light intensity distribution. A polysilicon film obtained by melting and recrystallizing an amorphous silicon film by a phase modulation excimer laser crystallization method. In the phase modulation excimer laser crystallization method, the excimer laser is set to an intensity distribution depending on the phase shifter on the semiconductor thin film 12, and a temperature gradient corresponding to the intensity distribution is generated in the semiconductor thin film 12. This temperature gradient promotes the growth of the single crystal silicon grains SC from the low temperature portion to the high temperature portion in the lateral direction parallel to the plane of the semiconductor thin film 12. As a result, the single crystal silicon grains SC grow to a grain size of about several microns that can accommodate at least one thin film transistor 1 as shown in FIG. In FIG. 2, the shape of the single crystal silicon grain SC is shown. However, the semiconductor thin film 12 is subjected to MESA etching in the manufacturing process so as to leave only the island-shaped portion including the source region 12S, the drain region 12D, and the channel region 12C. The The entire channel region 12C is disposed in the single crystal silicon grain SC.

尚、半導体薄膜１２は下地絶縁層１０Ｂを介さずに支持基板１２上に直接に形成されてもよい。また、半導体薄膜１２は例えば絶縁基板に接着してＳＯＩ(Semiconductor On Insulator) 構造基板を成す半導体ウェハによって構成されてもよい。さらに、半導体薄膜１２はポリシリコン膜以外に、例えばシリコン（Ｓｉ）、シリコンゲンルマニウム（ＳｉＧｅ）のような半導体を含む層であってもよい。薄膜トランジスタ１の閾値電圧はチャネル領域１２Ｃ内の不純物濃度に依存し、薄膜トランジスタ１の電流駆動能力はチャネル長（ソース領域１２Ｓおよびドレイン領域１２Ｄの距離に等しいチャネル領域１２Ｃの長さ）に依存する。 The semiconductor thin film 12 may be formed directly on the support substrate 12 without using the base insulating layer 10B. Further, the semiconductor thin film 12 may be constituted by a semiconductor wafer that is bonded to an insulating substrate to form an SOI (Semiconductor On Insulator) structure substrate, for example. Further, the semiconductor thin film 12 may be a layer containing a semiconductor such as silicon (Si) or silicon germanium (SiGe) in addition to the polysilicon film. The threshold voltage of the thin film transistor 1 depends on the impurity concentration in the channel region 12C, and the current driving capability of the thin film transistor 1 depends on the channel length (the length of the channel region 12C equal to the distance between the source region 12S and the drain region 12D).

この薄膜トランジスタ１は、ソース領域１２Ｓからドレイン領域１２Ｄに向かってチャネル領域１２Ｃのゲート電極層１６側表面付近を移動するキャリアがドレイン領域１２Ｄの端に近づくにつれてゲート電極層１６側に比べて電界の弱いバックゲート側（すなわち、ゲート電極層１６から遠いチャネル領域１２Ｃの表面側）へ加速されるように設計されている。具体的には、チャネル領域１２Ｃの不純物濃度が例えば１×１０^１６ｃｍ^−３以下の小さな値に設定され、半導体薄膜１２の厚さ（チャネル領域１２Ｃの厚さ）が例えば１×１０^１６ｃｍ^−３というチャネル領域１２Ｃの不純物濃度に対して３００ｎｍ程度に設定される。この場合、チャネル領域１２Ｃの不純物濃度は従来において一般的な１×１０^１７ｃｍ^−３よりも低減され、半導体薄膜１２の厚さは従来において一般的な５０ｎｍよりも増大されている。半導体薄膜１２の厚さについては、例えばＰＤ型薄膜トランジスタに特有なキンクを発生させたり、パンチスルー現象に伴う閾値電圧の低下によってオフリーク電流を増大させたりする弊害の無い範囲で厚くする必要がある。これによりインパクトイオン化が生じにくくなり、ＳＤ耐圧の向上が期待できる。 The thin film transistor 1 has a weaker electric field than the gate electrode layer 16 side as carriers moving near the surface of the channel region 12C on the gate electrode layer 16 side toward the drain region 12D approach the end of the drain region 12D. It is designed to be accelerated to the back gate side (that is, the surface side of the channel region 12C far from the gate electrode layer 16). Specifically, the impurity concentration of the channel region 12C is set to a small value, for example, 1 × 10 ¹⁶ cm ⁻³ or less, and the thickness of the semiconductor thin film 12 (thickness of the channel region 12C) is, for example, 1 × 10 ¹⁶ cm ^{−. 3} is set to about 300 nm with respect to the impurity concentration of the channel region 12C of ³ . In this case, the impurity concentration of the channel region 12C is reduced from the conventional 1 × 10 ¹⁷ cm ⁻³ , and the thickness of the semiconductor thin film 12 is increased from the conventional 50 nm. The thickness of the semiconductor thin film 12 needs to be increased within a range that does not cause harmful effects such as, for example, a kink peculiar to a PD thin film transistor or an increase in off-leakage current due to a decrease in threshold voltage caused by a punch-through phenomenon. As a result, impact ionization is less likely to occur, and an improvement in SD breakdown voltage can be expected.

図３は２種類のチャネル領域１２Ｃ用不純物濃度において得られる半導体薄膜１２の厚さとオフ耐圧（オフ時のＳＤ耐圧）との関係を示す。チャネル領域１２Ｃの不純物濃度が１×１０^１６ｃｍ^−３であれば、チャネル長ＬはＬ＝１μｍおよびＬ＝３μｍのいずれでも、半導体薄膜１２の厚さが厚いほどバックゲート側へキャリアを加速する効果を促進して、オフ耐圧を大きくできることがわかる。また、チャネル領域１２Ｃの不純物濃度が１×１０^１５ｃｍ^−３であれば、チャネル長Ｌ＝３μｍについて、半導体薄膜１２の厚さが厚いほどオフ耐圧を大きくできる。但し、オフ耐圧は半導体薄膜１２の厚さが３００ｎｍ以上で飽和特性を示す。チャネル長Ｌ＝１μｍについては、チャネル領域１２Ｃの不純物濃度が１×１０^１５ｃｍ^−３である場合に半導体薄膜１２の厚さを大きくすると、これがパンチスルー現象を顕著にさせてオフ耐圧を低下させる原因となる。チャネル領域１２Ｃの不純物濃度が１×１０^１６ｃｍ^−３であれば、半導体薄膜１２の厚さを厚くしてもオフ耐圧は安定である。 FIG. 3 shows the relationship between the thickness of the semiconductor thin film 12 obtained at two types of impurity concentrations for the channel region 12C and the off breakdown voltage (SD breakdown voltage at the time of off). If the impurity concentration of the channel region 12C is 1 × 10 ¹⁶ cm ⁻³ , the carrier is accelerated toward the back gate as the thickness of the semiconductor thin film 12 increases regardless of whether the channel length L is L = 1 μm or L = 3 μm. It can be seen that the off-breakdown voltage can be increased by promoting the effect. If the impurity concentration of the channel region 12C is 1 × 10 ¹⁵ cm ⁻³ , the off breakdown voltage can be increased as the semiconductor thin film 12 is thicker with respect to the channel length L = 3 μm. However, the off breakdown voltage exhibits saturation characteristics when the thickness of the semiconductor thin film 12 is 300 nm or more. For the channel length L = 1 μm, if the thickness of the semiconductor thin film 12 is increased when the impurity concentration of the channel region 12C is 1 × 10 ¹⁵ cm ⁻³ , this makes the punch-through phenomenon noticeable and lowers the off breakdown voltage. Cause. If the impurity concentration of the channel region 12C is 1 × 10 ¹⁶ cm ⁻³ , the off breakdown voltage is stable even if the thickness of the semiconductor thin film 12 is increased.

図４はチャネル領域１２Ｃの不純物濃度が１×１０^１５ｃｍ^−３である場合に得られる半導体薄膜１２の厚さとオフ耐圧との関係を様々なチャネル長Ｌについて示す。チャネル長Ｌ＝０．８μｍについては、半導体薄膜１２の厚さが１００ｎｍを越えることによりオフ耐圧が低下する。チャネル長Ｌ＝１μｍについては、半導体薄膜１２の厚さが２００ｎｍを越えることによりオフ耐圧が低下する。また、チャネル長Ｌ＝２．０については、半導体薄膜１２の厚さが４００ｎｍを越えることによりオフ耐圧が低下する。チャネル長Ｌ＝３．０および５．０については、半導体薄膜１２の厚さが４００ｎｍ以上でもオフ耐圧が安定である。従って、チャネル領域１２Ｃの不純物濃度が１×１０^１５ｃｍ^−３でチャネル長Ｌ＜１μｍである場合、半導体薄膜１２の厚さを１００〜２００ｎｍに設定することが好ましい。また、チャネル領域１２Ｃの不純物濃度が１×１０^１５ｃｍ^−３でチャネル長Ｌ≧１μｍである場合および１×１０^１６ｃｍ^−３である場合に半導体薄膜１２の厚さを２００〜４００ｎｍに設定することが好ましい。 FIG. 4 shows the relationship between the thickness of the semiconductor thin film 12 obtained when the impurity concentration of the channel region 12C is 1 × 10 ¹⁵ cm ⁻³ and the off breakdown voltage for various channel lengths L. For the channel length L = 0.8 μm, the off breakdown voltage decreases when the thickness of the semiconductor thin film 12 exceeds 100 nm. For the channel length L = 1 μm, the off breakdown voltage decreases when the thickness of the semiconductor thin film 12 exceeds 200 nm. For channel length L = 2.0, the off breakdown voltage decreases when the thickness of the semiconductor thin film 12 exceeds 400 nm. For channel lengths L = 3.0 and 5.0, the off breakdown voltage is stable even when the thickness of the semiconductor thin film 12 is 400 nm or more. Therefore, when the impurity concentration of the channel region 12C is 1 × 10 ¹⁵ cm ⁻³ and the channel length L <1 μm, the thickness of the semiconductor thin film 12 is preferably set to 100 to 200 nm. Further, when the impurity concentration of the channel region 12C is 1 × 10 ¹⁵ cm ⁻³ and the channel length L ≧ 1 μm and when the impurity concentration is 1 × 10 ¹⁶ cm ⁻³ , the thickness of the semiconductor thin film 12 is set to 200 to 400 nm. It is preferable.

図５は半導体薄膜１２の厚さが２００ｎｍである場合に得られるチャネル領域１２Ｃの不純物濃度とオフ耐圧との関係を示す。図５を参照すると、各チャネル長Ｌ毎に最適なチャネル領域１２Ｃの不純物濃度は僅かに異なるものの、１×１０^１５ｃｍ^−３、１×１０^１６ｃｍ^−３で良好なオフ耐圧の薄膜トランジスタ１が得られ、最適なチャネル領域１２Ｃの不純物濃度はほぼ１×１０^１６ｃｍ^−３程度であることがわかる。 FIG. 5 shows the relationship between the impurity concentration of the channel region 12C and the off breakdown voltage obtained when the thickness of the semiconductor thin film 12 is 200 nm. Referring to FIG. 5, although the optimum impurity concentration of the channel region 12C is slightly different for each channel length L, the thin film transistor 1 having a favorable off breakdown voltage at 1 × 10 ¹⁵ cm ⁻³ and 1 × 10 ¹⁶ cm ⁻³ is obtained. It can be seen that the optimum impurity concentration of the channel region 12C is approximately 1 × 10 ¹⁶ cm ⁻³ .

図６〜図８はチャネル領域１２Ｃの不純物濃度がそれぞれ１×１０^１５ｃｍ^−３、１×１０^１６ｃｍ^−３、１×１０^１７ｃｍ^−３である場合に半導体薄膜１２内に得られる電位分布を示し、図９〜図１１はチャネル領域１２Ｃの不純物濃度がそれぞれ１×１０^１５ｃｍ^−３、１×１０^１６ｃｍ^−３、１×１０^１７ｃｍ^−３である場合に半導体薄膜１２内に得られる電流密度分布を示し、図１２〜図１４はチャネル領域１２Ｃの不純物濃度がそれぞれ１×１０^１５ｃｍ^−３、１×１０^１６ｃｍ^−３、１×１０^１７ｃｍ^−３である場合に半導体薄膜１２内に得られる電界強度分布を示す。これらを参照すると、チャネル領域１２Ｃの不純物濃度が低いほど、キャリアがチャネル領域１２Ｃにおいて矢印で表すようにゲート電極層１６から離れる方向に広がり易くなることがわかる。このため、キャリアがドレイン領域１２Ｄの端に衝突した衝撃による半導体のインパクトイオン化が生じにくくなり、ＳＤ耐圧が向上する。 6 to 8 show potential distributions obtained in the semiconductor thin film 12 when the impurity concentration of the channel region 12C is 1 × 10 ¹⁵ cm ⁻³ , 1 × 10 ¹⁶ cm ⁻³ , and 1 × 10 ¹⁷ cm ⁻³ , respectively. 9 to 11 are obtained in the semiconductor thin film 12 when the impurity concentration of the channel region 12C is 1 × 10 ¹⁵ cm ⁻³ , 1 × 10 ¹⁶ cm ⁻³ , and 1 × 10 ¹⁷ cm ⁻³ , respectively. FIGS. 12 to 14 show semiconductor thin films when the impurity concentration of the channel region 12C is 1 × 10 ¹⁵ cm ⁻³ , 1 × 10 ¹⁶ cm ⁻³ , and 1 × 10 ¹⁷ cm ⁻³ , respectively. 12 shows the electric field intensity distribution obtained. Referring to these figures, it can be seen that the lower the impurity concentration of the channel region 12C, the easier the carriers spread in the direction away from the gate electrode layer 16 as indicated by arrows in the channel region 12C. For this reason, the impact ionization of the semiconductor due to the impact of the carrier colliding with the end of the drain region 12D is less likely to occur, and the SD breakdown voltage is improved.

図１５および図１６は最大空乏層幅がそれぞれ３０ｎｍ，５０ｎｍに設定されたＦＤ型薄膜トランジスタ１のドレイン電圧−ドレイン電流特性を示し、図１７および図１８は最大空乏層幅がそれぞれ１００ｎｍ，２００ｎｍに設定されたＰＤ型薄膜トランジスタ１のドレイン電圧−ドレイン電流特性を示す。これらの特性は、薄膜トランジスタ１のチャネル領域１２Ｃの不純物濃度およびチャネル長Ｌをそれぞれ一般的な１×１０^１７ｃｍ^−３,１μｍにそれぞれ設定して得られた結果である。図１５から図１８を比較すると、薄膜トランジスタ１をＦＤ型として形成した場合、閾値電圧Ｖthが小さくなることによって電流駆動能力を高くし、キンク現象も発生し難くすることが可能であることがわかる。 15 and 16 show the drain voltage-drain current characteristics of the FD type thin film transistor 1 in which the maximum depletion layer width is set to 30 nm and 50 nm, respectively, and FIGS. 17 and 18 show the maximum depletion layer width to 100 nm and 200 nm, respectively. The drain voltage-drain current characteristic of the PD type thin film transistor 1 is shown. These characteristics are the results obtained by setting the impurity concentration and the channel length L of the channel region 12C of the thin film transistor 1 to 1 × 10 ¹⁷ cm ⁻³ and 1 μm, respectively. 15 to 18, it can be seen that when the thin film transistor 1 is formed as an FD type, the threshold voltage Vth is reduced, so that the current driving capability can be increased and the kink phenomenon can be hardly caused.

尚、チャネル領域１２Ｃの不純物濃度を１×１０^１６ｃｍ^−３程度とすると、ゲート電極層１６用のゲート材料としてよく用いられるｎ^＋ポリシリコンを用いると、多くの場合ノーマリオン型となる。ノーマリオフ型の特性を必要とする場合には、ゲート材料として、ｎ^＋ポリシリコンより大きい仕事関数を持つ金属のゲート材料を用いればよい。この金属としては、例えば仕事関数４．６ｅＶのＭｏＷがあげられる。また、仕事関数５．１ｅＶのｐ^＋ポリシリコンをゲート材料として用いてもよい。例えばＭｏＷを用いた薄膜トランジスタ１は、比較的低い０．１〜５Ｖのドレイン電圧Ｖdを印加した場合に図１９に示すようなゲート電圧−ドレイン電流特性を得ることができ、比較的高い０．１〜１０Ｖのドレイン電圧Ｖdを印加した場合に図２０に示すようなゲート電圧−ドレイン電流特性を得ることができる。 If the impurity concentration of the channel region 12C is about 1 × 10 ¹⁶ cm ^{−3, the} n ⁺ polysilicon often used as the gate material for the gate electrode layer 16 is normally a normally-on type. When normally-off characteristics are required, a metal gate material having a work function larger than n ⁺ polysilicon may be used as the gate material. An example of this metal is MoW having a work function of 4.6 eV. Further, p ⁺ polysilicon having a work function of 5.1 eV may be used as the gate material. For example, the thin film transistor 1 using MoW can obtain a gate voltage-drain current characteristic as shown in FIG. 19 when a relatively low drain voltage Vd of 0.1 to 5 V is applied, and has a relatively high 0.1. When a drain voltage Vd of -10 V is applied, a gate voltage-drain current characteristic as shown in FIG. 20 can be obtained.

本実施形態の薄膜トランジスタ１において、チャネル領域１２Ｃの不純物濃度および半導体薄膜１２の厚さは、ソース領域１２Ｓからドレイン領域１２Ｄに向かってチャネル領域１２Ｃのゲート電極層１６側表面付近を移動するキャリアをドレイン領域１２Ｄ端に近づくにつれてゲート電極層１６から離れる方向に広がらせるように設定されている。このため、薄膜トランジスタ１がＦＤ型であっても、キャリアがドレイン領域１２Ｄの端近傍で加速されてドレイン領域１２Ｄの端に衝突した衝撃で生じる半導体のインパクトイオン化を軽減することができる。従って、インパクトイオン化により生成された少数キャリアがチャネル領域１２Ｃを構成する半導体薄膜１２のボディに蓄積して閾値電圧を変化させることにより増大するオフリーク電流を抑制することができる。さらに、ボディに蓄積する少数キャリアが減少するため、ゲートによる電流制御ができないシングルラッチアップの発生を確実に阻止することができる。また、必要に応じてさらに従来と同様なボディ端子やＬＤＤ構造をこの薄膜トランジスタ１に追加することができる。この場合、チャネル領域１２Ｃの不純物濃度および半導体薄膜１２の厚さを本実施形態のように設定せずにボディ端子やＬＤＤ構造によってオフ耐圧を向上させた従来の薄膜トランジスタよりもさらに高いオフ耐圧を得ることが可能である。 In the thin film transistor 1 of the present embodiment, the impurity concentration of the channel region 12C and the thickness of the semiconductor thin film 12 are such that carriers moving near the surface of the channel region 12C on the gate electrode layer 16 side from the source region 12S to the drain region 12D are drained. It is set so as to spread in a direction away from the gate electrode layer 16 as it approaches the end of the region 12D. For this reason, even if the thin film transistor 1 is of the FD type, impact ionization of the semiconductor caused by an impact in which carriers are accelerated near the end of the drain region 12D and collide with the end of the drain region 12D can be reduced. Accordingly, it is possible to suppress off-leakage current that increases when minority carriers generated by impact ionization accumulate in the body of the semiconductor thin film 12 constituting the channel region 12C and change the threshold voltage. Further, since minority carriers accumulated in the body are reduced, it is possible to reliably prevent the occurrence of single latch-up in which current control by the gate cannot be performed. Further, if necessary, a body terminal and an LDD structure similar to the conventional one can be added to the thin film transistor 1. In this case, an off breakdown voltage higher than that of a conventional thin film transistor in which the off breakdown voltage is improved by a body terminal or an LDD structure without setting the impurity concentration of the channel region 12C and the thickness of the semiconductor thin film 12 as in this embodiment is obtained. It is possible.

図２１は上述した薄膜トランジスタ１を用いた液晶表示装置の概略的な回路構成を示し、図２２はこの液晶表示装置の概略的な断面構造を示す。 FIG. 21 shows a schematic circuit configuration of a liquid crystal display device using the above-described thin film transistor 1, and FIG. 22 shows a schematic cross-sectional structure of the liquid crystal display device.

液晶表示装置は、液晶表示パネル１０１およびこの液晶表示パネル１０１を制御する液晶コントローラ１０２を備える。液晶表示パネル１０１は、例えば液晶層ＬＱがアレイ基板ＡＲおよび対向基板ＣＴ間に保持される構造を有し、液晶コントローラ１０２は液晶表示パネル１０１から独立した駆動回路基板ＰＣＢ上に配置される。 The liquid crystal display device includes a liquid crystal display panel 101 and a liquid crystal controller 102 that controls the liquid crystal display panel 101. The liquid crystal display panel 101 has, for example, a structure in which the liquid crystal layer LQ is held between the array substrate AR and the counter substrate CT, and the liquid crystal controller 102 is disposed on the drive circuit substrate PCB independent of the liquid crystal display panel 101.

液晶表示パネル１０１は、マトリクス状に配置される複数の表示画素ＰＸ、複数の表示画素ＰＸの行に沿って配置される複数の走査線Ｙ、複数の表示画素ＰＸの列に沿って配置される複数のデータ線Ｘ、データ線Ｘおよび走査線Ｙの交差位置近傍にそれぞれ配置され各々１本の走査線Ｙからのゲートパルスに応答して１本のデータ線Ｘからのデータ信号を取り込みこのデータ信号を１個の表示画素ＰＸに供給する複数の画素スイッチＰＳ、複数の走査線Ｙを駆動する走査線ドライバ１０３、並びに複数のデータ線Ｘを駆動するデータ線ドライバ１０４を備える。複数の走査線Ｙ、複数のデータ線Ｘ、画素スイッチＰＸ、走査線ドライバ１０３、およびデータ線ドライバ１０４はアレイ基板ＡＲ上に形成される。各表示画素ＰＸはアレイ基板ＡＲ上に形成される複数の画素電極ＰＥの１個、複数の画素電極ＰＥに対向して対向基板ＣＴ上に形成されコモン電位に設定される単一の共通電極ＣＥ、画素電極ＰＥと共通電極ＣＥとの間に位置する液晶層ＬＱの一部、およびアレイ基板ＡＲ上に形成され画素電極ＰＥおよび共通電極ＣＥ間の液晶容量に並列に接続される補助容量Ｃｓを有する。補助容量Ｃｓは画素スイッチＰＸから供給されるデータ信号の電圧を保持し、データ信号の電圧を画素電極ＰＥに印加する。表示画素ＰＸの透過率は画素電極ＰＥおよび共通電極ＣＥ間の電位差によって制御される。 The liquid crystal display panel 101 is arranged along a plurality of display pixels PX arranged in a matrix, a plurality of scanning lines Y arranged along a row of the plurality of display pixels PX, and a column of the plurality of display pixels PX. A plurality of data lines X, data lines X, and scanning lines Y are arranged in the vicinity of the intersection positions of the data lines X, and the data signals from one data line X are taken in response to gate pulses from one scanning line Y, respectively. A plurality of pixel switches PS that supply signals to one display pixel PX, a scanning line driver 103 that drives a plurality of scanning lines Y, and a data line driver 104 that drives a plurality of data lines X are provided. The plurality of scanning lines Y, the plurality of data lines X, the pixel switch PX, the scanning line driver 103, and the data line driver 104 are formed on the array substrate AR. Each display pixel PX is one of a plurality of pixel electrodes PE formed on the array substrate AR, and a single common electrode CE formed on the counter substrate CT facing the plurality of pixel electrodes PE and set to a common potential. , A part of the liquid crystal layer LQ positioned between the pixel electrode PE and the common electrode CE, and an auxiliary capacitor Cs formed on the array substrate AR and connected in parallel to the liquid crystal capacitor between the pixel electrode PE and the common electrode CE. Have. The auxiliary capacitor Cs holds the voltage of the data signal supplied from the pixel switch PX, and applies the voltage of the data signal to the pixel electrode PE. The transmittance of the display pixel PX is controlled by the potential difference between the pixel electrode PE and the common electrode CE.

液晶コントローラ１０２は、例えば外部から供給されるデジタル映像信号ＶＩＤＥＯおよび同期信号を受取り、垂直走査制御信号ＹＣＴおよび水平走査制御信号ＸＣＴを発生する。垂直走査制御信号ＹＣＴは走査線ドライバ１０３に供給され、水平走査制御信号ＸＣＴは映像信号ＶＩＤＥＯと共にデータ線ドライバ１０４に供給される。走査線ドライバ１０３は垂直走査制御信号ＹＣＴによって制御され、１垂直走査（フレーム）期間においてゲートパルスを複数の走査線Ｙに順次供給する。ゲートパルスは各走査線Ｙに１水平走査期間（１Ｈ）だけ供給される。データ線ドライバ１０４は水平走査制御信号ＸＣＴによって制御され、１走査線Ｙがゲートパルスにより駆動される水平走査期間に入力される映像信号ＶＩＤＥＯの直並列変換およびデジタルアナログ変換を行って１行分のデータ信号を複数のデータ線Ｘにそれぞれ供給する。走査線ドライバ１０３およびデータ線ドライバ１０４の各々は比較的低い電源電圧で動作するロジック回路部ＬＧおよびロジック回路部ＬＧの電源電圧よりも高い電源電圧で動作する出力回路部ＯＣに区分される。ここでは、画素スイッチＰＳおよび出力回路部ＯＣは図１に示す薄膜トランジスタ１によって構成される。 The liquid crystal controller 102 receives, for example, an externally supplied digital video signal VIDEO and a synchronization signal, and generates a vertical scanning control signal YCT and a horizontal scanning control signal XCT. The vertical scanning control signal YCT is supplied to the scanning line driver 103, and the horizontal scanning control signal XCT is supplied to the data line driver 104 together with the video signal VIDEO. The scanning line driver 103 is controlled by a vertical scanning control signal YCT, and sequentially supplies gate pulses to a plurality of scanning lines Y in one vertical scanning (frame) period. The gate pulse is supplied to each scanning line Y for one horizontal scanning period (1H). The data line driver 104 is controlled by a horizontal scanning control signal XCT, and performs serial-parallel conversion and digital / analog conversion of a video signal VIDEO input during a horizontal scanning period in which one scanning line Y is driven by a gate pulse. A data signal is supplied to each of the plurality of data lines X. Each of the scanning line driver 103 and the data line driver 104 is divided into a logic circuit portion LG that operates at a relatively low power supply voltage and an output circuit portion OC that operates at a power supply voltage higher than the power supply voltage of the logic circuit portion LG. Here, the pixel switch PS and the output circuit section OC are constituted by the thin film transistor 1 shown in FIG.

この液晶表示装置では、上述した実施形態の薄膜トランジスタ１が高いオフ耐圧を必要とする画素スイッチＰＳおよび出力回路部ＯＣに適用されるため、安定な動作を確保することができる。尚、画素スイッチＰＳおよび出力回路部ＯＣを構成するためにチャネル長Ｌの異なる複数の薄膜トランジスタ１を形成し、これら薄膜トランジスタ１のチャネル長にそれぞれ合わせてチャネル領域１２Ｃの不純物濃度およびゲート材料を互いに異ならせ、その結果として各薄膜トランジスタ１でソース領域１２Ｓからドレイン領域１２Ｄに向かってチャネル領域１２Ｃのゲート電極層１６側表面付近を移動するキャリアをドレイン領域１２Ｄ端に近づくにつれてゲート電極層１６から離れる方向に広がらせてもよい。 In this liquid crystal display device, since the thin film transistor 1 of the above-described embodiment is applied to the pixel switch PS and the output circuit unit OC that require high off-breakdown voltage, stable operation can be ensured. A plurality of thin film transistors 1 having different channel lengths L are formed in order to configure the pixel switch PS and the output circuit unit OC, and the impurity concentration and gate material of the channel region 12C are different from each other in accordance with the channel lengths of the thin film transistors 1. As a result, in each thin film transistor 1, carriers that move in the vicinity of the gate electrode layer 16 side surface of the channel region 12C from the source region 12S toward the drain region 12D move away from the gate electrode layer 16 as they approach the end of the drain region 12D. It may be spread.

本発明の一実施形態に係る薄膜トランジスタの断面構造を示す図である。It is a figure which shows the cross-section of the thin-film transistor which concerns on one Embodiment of this invention. 図１に示す薄膜トランジスタが半結晶シリコン粒内に配置された状態を示す図である。It is a figure which shows the state by which the thin-film transistor shown in FIG. 1 is arrange | positioned in a semi-crystalline silicon grain. 図１に示す薄膜トランジスタに適用される２種類のチャネル領域用不純物濃度において得られる半導体薄膜の厚さとオフ耐圧との関係を示すグラフである。2 is a graph showing the relationship between the thickness of a semiconductor thin film obtained at two types of impurity concentrations for channel regions applied to the thin film transistor shown in FIG. 1 and off breakdown voltage. 図１に示すチャネル領域の不純物濃度が１×１０^１５ｃｍ^−３である場合に得られる半導体薄膜の厚さとオフ耐圧との関係を様々なチャネル長について示すグラフである。 ³ is a graph showing the relationship between the thickness of a semiconductor thin film obtained when the impurity concentration of the channel region shown in FIG. 1 is 1 × 10 ¹⁵ cm ⁻³ and the off breakdown voltage for various channel lengths. 図１に示す半導体薄膜の厚さが２００ｎｍである場合に得られるチャネル領域の不純物濃度とオフ耐圧との関係を示すグラフである。2 is a graph showing the relationship between the impurity concentration of the channel region and the off breakdown voltage obtained when the thickness of the semiconductor thin film shown in FIG. 1 is 200 nm. 図１に示すチャネル領域の不純物濃度が１×１０^１５ｃｍ^−３である場合に半導体薄膜内に得られる電位分布を示す図である。It is a figure which shows the electric potential distribution obtained in a semiconductor thin film when the impurity concentration of the channel region shown in FIG. 1 is 1 * 10 < ¹⁵ > cm < ^-3 >. 図１に示すチャネル領域の不純物濃度が１×１０^１６ｃｍ^−３である場合に半導体薄膜内に得られる電位分布を示す図である。It is a figure which shows the electric potential distribution obtained in a semiconductor thin film when the impurity concentration of the channel region shown in FIG. 1 is 1 * 10 < ¹⁶ > cm < ^-3 >. 図１に示すチャネル領域の不純物濃度が１×１０^１７ｃｍ^−３である場合に半導体薄膜内に得られる電位分布を示す図である。It is a figure which shows the electric potential distribution obtained in a semiconductor thin film when the impurity concentration of the channel region shown in FIG. 1 is 1 * 10 < ¹⁷ > cm < ^-3 >. 図１に示すチャネル領域の不純物濃度が１×１０^１５ｃｍ^−３である場合に半導体薄膜内に得られる電流密度分布を示す図である。It is a figure which shows the current density distribution obtained in a semiconductor thin film when the impurity concentration of the channel region shown in FIG. 1 is 1 * 10 < ¹⁵ > cm < ^-3 >. 図１に示すチャネル領域の不純物濃度が１×１０^１６ｃｍ^−３である場合に半導体薄膜内に得られる電流密度分布を示す図である。It is a figure which shows the current density distribution obtained in a semiconductor thin film when the impurity concentration of the channel region shown in FIG. 1 is 1 * 10 < ¹⁶ > cm < ^-3 >. 図１に示すチャネル領域の不純物濃度が１×１０^１７ｃｍ^−３である場合に半導体薄膜内に得られる電流密度分布を示す図である。It is a figure which shows the current density distribution obtained in a semiconductor thin film when the impurity concentration of the channel region shown in FIG. 1 is 1 * 10 < ¹⁷ > cm < ^-3 >. 図１に示すチャネル領域の不純物濃度が１×１０^１５ｃｍ^−３である場合に半導体薄膜内に得られる電界強度分布を示す図である。It is a figure which shows electric field strength distribution obtained in a semiconductor thin film when the impurity concentration of the channel region shown in FIG. 1 is 1 * 10 < ¹⁵ > cm < ^-3 >. 図１に示すチャネル領域の不純物濃度が１×１０^１６ｃｍ^−３である場合に半導体薄膜内に得られる電界強度分布を示す図である。It is a figure which shows electric field strength distribution obtained in a semiconductor thin film when the impurity concentration of the channel region shown in FIG. 1 is 1 * 10 < ¹⁶ > cm < ^-3 >. 図１に示すチャネル領域の不純物濃度が１×１０^１７ｃｍ^−３である場合に半導体薄膜内に得られる電界強度分布を示す図である。It is a figure which shows the electric field strength distribution obtained in a semiconductor thin film when the impurity concentration of the channel region shown in FIG. 1 is 1 * 10 < ¹⁷ > cm < ^-3 >. 図１に示す薄膜トランジスタを最大空乏層幅＝３０ｎｍのＦＤ型とした場合のドレイン電圧−ドレイン電流特性を示すグラフである。2 is a graph showing drain voltage-drain current characteristics when the thin film transistor shown in FIG. 1 is an FD type having a maximum depletion layer width = 30 nm. 図１に示す薄膜トランジスタを最大空乏層幅＝５０ｎｍのＦＤ型とした場合のドレイン電圧−ドレイン電流特性を示すグラフである。2 is a graph showing drain voltage-drain current characteristics when the thin film transistor shown in FIG. 1 is an FD type having a maximum depletion layer width = 50 nm. 図１に示す薄膜トランジスタを最大空乏層幅＝１００ｎｍのＰＤ型とした場合のドレイン電圧−ドレイン電流特性を示すグラフである。2 is a graph showing drain voltage-drain current characteristics when the thin film transistor shown in FIG. 1 is a PD type having a maximum depletion layer width = 100 nm. 図１に示す薄膜トランジスタを最大空乏層幅＝２００ｎｍのＦＤ型とした場合のドレイン電圧−ドレイン電流特性を示すグラフである。3 is a graph showing drain voltage-drain current characteristics when the thin film transistor shown in FIG. 1 is an FD type having a maximum depletion layer width = 200 nm. 図１に示す薄膜トランジスタに比較的低い０．１〜５Ｖのドレイン電圧を印加した場合に得られるゲート電圧−ドレイン電流特性を示すグラフである。6 is a graph showing gate voltage-drain current characteristics obtained when a relatively low drain voltage of 0.1 to 5 V is applied to the thin film transistor shown in FIG. 1. 図１に示す薄膜トランジスタに比較的高い０．１〜１０Ｖのドレイン電圧を印加した場合に得られるゲート電圧−ドレイン電流特性を示すグラフである。It is a graph which shows the gate voltage-drain current characteristic obtained when a comparatively high drain voltage of 0.1-10V is applied to the thin-film transistor shown in FIG. 図１に示す薄膜トランジスタを用いた液晶表示装置の概略的な回路構成を示す図である。It is a figure which shows schematic circuit structure of the liquid crystal display device using the thin-film transistor shown in FIG. 図２１に示す液晶表示装置の概略的な断面構造を示す図である。FIG. 22 is a diagram showing a schematic cross-sectional structure of the liquid crystal display device shown in FIG. 21. 一般的な薄膜トランジスタの半導体薄膜がポリシリコン膜である場合およびこのポリシリコン膜よりも結晶性に優れた単結晶シリコン膜である場合にそれぞれ得られるチャネル長とオフ耐圧との関係を示すグラフである。6 is a graph showing the relationship between channel length and off breakdown voltage obtained when a semiconductor thin film of a general thin film transistor is a polysilicon film and a single crystal silicon film having better crystallinity than the polysilicon film. . 図２３に示されるポリシリコンやＳＯＩを用いて半導体薄膜の結晶性を改善した薄膜トランジスタについてチャネル領域の不純物濃度と最大空乏層幅との関係を示す特性曲線グラフである。FIG. 24 is a characteristic curve graph showing the relationship between the impurity concentration of the channel region and the maximum depletion layer width for the thin film transistor in which the crystallinity of the semiconductor thin film is improved using polysilicon or SOI shown in FIG.

Explanation of symbols

１０…支持基板、１２…半導体薄膜、１２Ｓ…ソース領域、１２Ｄ…ドレイン領域、１２Ｃ…チャネル領域、１４…ゲート絶縁膜、１６…ゲート電極層、ＳＣ…単結晶シリコン粒。 DESCRIPTION OF SYMBOLS 10 ... Support substrate, 12 ... Semiconductor thin film, 12S ... Source region, 12D ... Drain region, 12C ... Channel region, 14 ... Gate insulating film, 16 ... Gate electrode layer, SC ... Single-crystal silicon grain

Claims

A semiconductor thin film provided on an insulating support substrate; a gate insulating film provided on the semiconductor thin film; and a gate electrode layer formed on the semiconductor thin film via the gate insulating film, A channel region disposed below the gate electrode layer; and a source region and a drain region disposed on both sides of the channel region, wherein the impurity concentration of the channel region is 1 × 10 ¹⁶ cm ⁻³ or less, A thin film transistor, wherein the thickness of the semiconductor thin film is 100 nm or more.

The thickness of the semiconductor thin film is set to 100 to 200 nm when the impurity concentration of the channel region is 1 × 10 ¹⁵ cm ⁻³ and the channel length of the channel region is less than 1 μm. 2. The thin film transistor according to 1.

The thickness of the semiconductor thin film is such that the impurity concentration of the channel region is 1 × 10 ¹⁵ cm ⁻³ and the channel length of the channel region is 1 μm or more, and the impurity concentration of the channel region is 1 × 10 ¹⁶ cm ^−3. The thin film transistor according to claim 1, wherein the thickness is set to 200 to 400 nm.

2. The thin film transistor according to claim 1, wherein the gate electrode layer is made of a gate material having a work function larger than n ⁺ polysilicon.

5. The thin film transistor according to claim 4, wherein the gate material is one of MoW and p ⁺ polysilicon.

The thin film transistor according to claim 1, wherein the thin film transistor is formed as a pixel switch on a display panel.

The thin film transistor according to claim 1, wherein the thin film transistor is formed on a display panel as part of a driving circuit.

A semiconductor thin film provided on an insulating support substrate; a gate insulating film provided on the semiconductor thin film; and a gate electrode layer formed on the semiconductor thin film via the gate insulating film, A channel region disposed below the gate electrode layer, and a source region and a drain region disposed on both sides of the channel region, wherein the impurity concentration of the channel region and the thickness of the semiconductor thin film are A thin film transistor characterized in that carriers moving near the surface of the channel region on the side of the gate electrode layer toward the drain region are set to spread in a direction away from the gate electrode layer as approaching the end of the drain region.