JP2005268299A - Semiconductor package and its manufacturing process - Google Patents

Semiconductor package and its manufacturing process Download PDF

Info

Publication number
JP2005268299A
JP2005268299A JP2004074690A JP2004074690A JP2005268299A JP 2005268299 A JP2005268299 A JP 2005268299A JP 2004074690 A JP2004074690 A JP 2004074690A JP 2004074690 A JP2004074690 A JP 2004074690A JP 2005268299 A JP2005268299 A JP 2005268299A
Authority
JP
Japan
Prior art keywords
circuit board
bump
circuit boards
bumps
semiconductor package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004074690A
Other languages
Japanese (ja)
Inventor
Takashi Ozawa
隆史 小澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2004074690A priority Critical patent/JP2005268299A/en
Publication of JP2005268299A publication Critical patent/JP2005268299A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor package in which circuit boards each mounting a semiconductor chip are stacked three-dimensional such that the circuit boards can be interconnected reliably regardless of warpage thereof. <P>SOLUTION: In a specific region on one end side of a circuit board 10 mounting a semiconductor chip 20, a region A for arranging bumps 14 for interconnecting a plurality of circuit boards 10 while stacking three-dimensionally is provided. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体パッケージ及びその製造方法に係り、さらに詳しくは、半導体チップが実装された回路基板が３次元的に積層されて構成されるパッケージスタックに適用できる半導体パッケージ及びその製造方法に関する。   The present invention relates to a semiconductor package and a manufacturing method thereof, and more particularly to a semiconductor package applicable to a package stack configured by three-dimensionally stacking circuit boards on which semiconductor chips are mounted and a manufacturing method thereof.

従来、メモリの大容量化などを実現するために、半導体チップが実装された回路基板を３次元的に積層して構成されるパッケージスタックタイプの半導体パッケージがある。そのような半導体パッケージの一例としては、図１（ａ）に示すように、配線層（不図示）を備えた下側回路基板１００上の中央部に第１半導体チップ２００が実装されており、下側回路基板１００の周辺部には第１半導体チップ２００を取り囲むようにしてバンプ３００が配置されている。   2. Description of the Related Art Conventionally, there is a package stack type semiconductor package configured by three-dimensionally stacking circuit boards on which semiconductor chips are mounted in order to realize a large memory capacity. As an example of such a semiconductor package, as shown in FIG. 1 (a), a first semiconductor chip 200 is mounted at the center on a lower circuit board 100 having a wiring layer (not shown), Bumps 300 are arranged on the periphery of the lower circuit board 100 so as to surround the first semiconductor chip 200.

そして、図１（ｂ）に示すように、下側回路基板１００上には、第２半導体チップ２１０が実装された上側回路基板１１０が３次元的に積層されて配置され、下側回路基板１００と上側回路基板１１０とがバンプ３００を介して電気的に相互接続されている。   Then, as shown in FIG. 1B, the upper circuit board 110 on which the second semiconductor chip 210 is mounted is three-dimensionally stacked on the lower circuit board 100, and the lower circuit board 100 is disposed. And the upper circuit board 110 are electrically connected to each other through bumps 300.

下側回路基板１００の下面には、配線基板（マザーボード）に接続される外部接続端子３１０が設けられている。このようにして、所要数の回路基板が３次元的に積層されてパッケージスタックタイプの半導体パッケージが構成される。   On the lower surface of the lower circuit board 100, external connection terminals 310 connected to a wiring board (motherboard) are provided. In this manner, a required number of circuit boards are three-dimensionally stacked to form a package stack type semiconductor package.

そのような半導体パッケージに類似したものは、例えば、特許文献１及び２に記載されている。
特開平６−１３５４１号公報 特開平８−２３６６９４号公報 A similar one to such a semiconductor package is described in Patent Documents 1 and 2, for example.
JP-A-6-13541 JP-A-8-236694

上記したようなパッケージスタックタイプの半導体パッケージは、半導体チップが実装された個々の回路基板が用意され、それらの回路基板がバンプを介して接続される。半導体チップは回路基板上にリフロー加熱によってフリップチップ接続される。このとき、回路基板（例えば樹脂基板）と半導体チップ（例えばシリコンチップ）との間で熱膨張係数が異なることから、熱応力によって回路基板に反りが発生しやすい。   In the package stack type semiconductor package as described above, individual circuit boards on which semiconductor chips are mounted are prepared, and these circuit boards are connected via bumps. The semiconductor chip is flip-chip connected to the circuit board by reflow heating. At this time, since a thermal expansion coefficient differs between a circuit board (for example, resin substrate) and a semiconductor chip (for example, silicon chip), the circuit board is likely to warp due to thermal stress.

回路基板には所定の曲率半径をもって反りが発生することから、比較的大きな面積の半導体チップ（例えば１０×１０ｍｍ2以上）が実装される回路基板ではその面積も大きくなるので、回路基板の絶対反り量も大きくなる。しかも、従来技術では、バンプが半導体チップを取り囲んで回路基板の周辺部に配置されることから、図１（ａ）の距離ｄで示される範囲の絶対反り量の影響をまともに受けることになり、バンプのコプラナリティ（平坦度）が悪くなるという問題がある。 Since the circuit board is warped with a predetermined radius of curvature, the area of the circuit board on which a semiconductor chip having a relatively large area (for example, 10 × 10 mm 2 or more) is mounted becomes large. The amount also increases. Moreover, in the prior art, the bump surrounds the semiconductor chip and is arranged at the peripheral portion of the circuit board, so that it is detrimentally affected by the absolute warping amount in the range indicated by the distance d in FIG. There is a problem that the coplanarity (flatness) of the bumps is deteriorated.

このため、上述した図１（ｂ）において、下側回路基板１００のバンプ３００に上側回路基板１１０を接続する際に、各回路基板の反りによって、全てのバンプ３００を上側回路基板１１０に信頼性よく接続することが困難になる。つまり、例えば、下側回路基板１００では、図１（ｃ）に示すような反りが発生しやすく、バンプ３００のコプラナリティが悪化する。これにより、下側、上側回路基板１００，１１０を積層してバンプ３００を介して接続する際に、上側回路基板１１０の一端側が跳ね上がるなどして接続不良の原因となる。   For this reason, in FIG. 1B described above, when the upper circuit board 110 is connected to the bumps 300 of the lower circuit board 100, all the bumps 300 are reliably connected to the upper circuit board 110 due to warpage of each circuit board. It becomes difficult to connect well. That is, for example, in the lower circuit board 100, warping as shown in FIG. 1C is likely to occur, and the coplanarity of the bump 300 is deteriorated. As a result, when the lower and upper circuit boards 100 and 110 are stacked and connected via the bumps 300, one end side of the upper circuit board 110 jumps up and causes connection failure.

以上のように、回路基板の周辺部にリング状にバンプが配置される場合、回路基板の面積が増大するほどバンプのコプラナリティが悪化し、実装歩留りに大きく影響するようになる。   As described above, when the bumps are arranged in a ring shape in the peripheral portion of the circuit board, the coplanarity of the bumps deteriorates as the area of the circuit board increases, which greatly affects the mounting yield.

上記した特許文献１及び２では、回路基板の反りによって実装歩留りが低下する問題に関しては何ら考慮されていない。   In Patent Documents 1 and 2 described above, no consideration is given to the problem that the mounting yield decreases due to warping of the circuit board.

本発明は以上の課題を鑑みて創作されたものであり、半導体チップが実装された回路基板が３次元的に積層されて構成されるパッケージスタックに適用できる半導体パッケージにおいて、回路基板に反りが発生する場合であっても回路基板同士を信頼性よく接続できる半導体パッケージ及びその製造方法を提供することを目的とする。   The present invention was created in view of the above problems, and in a semiconductor package that can be applied to a package stack configured by three-dimensionally laminating circuit boards on which semiconductor chips are mounted, the circuit board is warped. It is an object of the present invention to provide a semiconductor package and a method for manufacturing the same that can connect circuit boards with high reliability even if they are used.

上記課題を解決するため、本発明は半導体パッケージに係り、回路基板と、前記回路基板上に実装された半導体チップとを有し、前記回路基板の一端側の特定領域に、複数の回路基板を３次元的に積層して相互接続するためのバンプが配置されるバンプ配置領域が設けられていることを特徴とする。   In order to solve the above problems, the present invention relates to a semiconductor package, comprising a circuit board and a semiconductor chip mounted on the circuit board, wherein a plurality of circuit boards are provided in a specific region on one end side of the circuit board. A bump arrangement region is provided in which bumps for three-dimensionally stacking and interconnecting are arranged.

本発明では、半導体チップが実装された回路基板の一端側の特定領域にバンプ配置領域がまとめて設けられている。そして、複数の回路基板が３次元的に積層される際に、バンプ配置領域に配置されたバンプによって複数の回路基板が電気的に相互接続される。   In the present invention, the bump arrangement region is collectively provided in a specific region on one end side of the circuit board on which the semiconductor chip is mounted. When the plurality of circuit boards are three-dimensionally stacked, the plurality of circuit boards are electrically interconnected by the bumps arranged in the bump arrangement region.

このため、比較的大きな面積の半導体チップを実装するために回路基板の面積が大きくなる場合であっても、バンプのコプラナリティは、回路基板の全体の絶対反り量の影響を直に受けなくなる。つまり、バンプのコプラナリティは、回路基板の全面積のうちのバンプ配置領域の面積の絶対反り量の影響しか受けなくなるので、回路基板の周辺部全体にバンプをリング状に配置する場合よりも、バンプのコプラナリティを小さく設定することが可能になる。   For this reason, even when the area of the circuit board is increased to mount a semiconductor chip having a relatively large area, the coplanarity of the bumps is not directly affected by the absolute amount of warping of the entire circuit board. In other words, the coplanarity of the bumps is only affected by the amount of absolute warping of the area of the bump placement area in the total area of the circuit board. The coplanarity of can be set small.

従って、複数の回路基板を相互接続するバンプは信頼性よく回路基板に接続されるようになるので、半導体チップが実装された回路基板を複数積層して構成される半導体パッケージの実装歩留りを向上させることができる。   Accordingly, since the bumps interconnecting the plurality of circuit boards are connected to the circuit board with high reliability, the mounting yield of the semiconductor package configured by stacking a plurality of circuit boards on which the semiconductor chips are mounted is improved. be able to.

また、上記した半導体パッケージにおいて、回路基板におけるバンプ配置領域と反対側の他端側に、ダミーバンプ配置領域が設けられているようにしてもよい。この態様の場合、上側に積層される回路基板の他端側の下にはダミーバンプが配置されており、そのダミーバンプが支柱として機能するので、上側の回路基板が傾いて実装されることが防止される。   In the semiconductor package described above, a dummy bump arrangement region may be provided on the other end side opposite to the bump arrangement region on the circuit board. In this case, a dummy bump is arranged under the other end of the circuit board laminated on the upper side, and the dummy bump functions as a support column, so that the upper circuit board is prevented from being inclined and mounted. The

また、上記した半導体パッケージにおいて、複数の回路基板が３次元的に積層され、バンプによって複数の回路基板が相互接続される際に、半導体チップと該半導体チップ上に配置される別の回路基板とが接着層により固着されているようにしてもよい。この態様の場合、回路基板に反りが発生していても、上側の回路基板のバンプ配置領域と反対の他端側が跳ね上がって実装されるなどの不具合が解消される。   Further, in the above-described semiconductor package, when a plurality of circuit boards are three-dimensionally stacked and the plurality of circuit boards are interconnected by bumps, a semiconductor chip and another circuit board disposed on the semiconductor chip; May be fixed by an adhesive layer. In the case of this aspect, even when the circuit board is warped, such a problem that the other end side opposite to the bump arrangement region of the upper circuit board is leap up and mounted is eliminated.

以上説明したように、本発明の半導体パッケージでは、回路基板に反りが発生する場合であっても、パッケージスタックを製造する際に、バンプのコプラナリティを小さく設定できるので、その製造歩留りを向上させることができる。   As described above, in the semiconductor package of the present invention, even when the circuit board is warped, the bump coplanarity can be set small when manufacturing the package stack, so that the manufacturing yield can be improved. Can do.

以下、本発明の実施の形態について、添付の図面を参照して説明する。   Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

（第１の実施の形態）
図２は本発明の第１実施形態に係る半導体パッケージを示す平面図、図３は図２のＩ−Ｉに沿った断面図、図４は図３の回路基板にバンプが配置された様子を示す断面図、図５（ａ）〜（ｃ）は本発明の第１実施形態の半導体パッケージが積層される様子を示す断面図である。 (First embodiment)
2 is a plan view showing the semiconductor package according to the first embodiment of the present invention, FIG. 3 is a cross-sectional view taken along line II of FIG. 2, and FIG. 4 shows a state in which bumps are arranged on the circuit board of FIG. FIGS. 5A to 5C are cross-sectional views showing a state in which the semiconductor packages of the first embodiment of the present invention are stacked.

図２及び図３に示すように、本発明の第１実施形態の半導体パッケージでは、回路基板１０上に半導体チップ２０の端子２１がフリップチップ接続されている。半導体チップ２０と回路基板１０との隙間にはアンダーフィル樹脂層２２が充填されている。回路基板１０内には所定の配線が設けられており、回路基板１０の上面側と下面側とが導通可能になっている。   As shown in FIGS. 2 and 3, in the semiconductor package of the first embodiment of the present invention, the terminals 21 of the semiconductor chip 20 are flip-chip connected to the circuit board 10. The gap between the semiconductor chip 20 and the circuit board 10 is filled with an underfill resin layer 22. Predetermined wiring is provided in the circuit board 10 so that the upper surface side and the lower surface side of the circuit board 10 can be electrically connected.

半導体チップ２０の端子２１は例えばはんだよりなり、回路基板１０の接続パッド（不図示）に半導体チップ２０の端子２１がリフローはんだ付けにより接続される。このとき、回路基板１０（例えばガラスエポキシ樹脂基板や金属基板など）と半導体チップ２０（例えばシリコンチップなど）とは熱膨張係数が異なるので、リフローはんだ付けを行う際に熱処理が施されると、熱応力が発生して回路基板１０に反りが発生しやすい。このため、前述したように、半導体チップ２０が実装された回路基板１０を３次元的に積層してバンプを介して接続する際に、バンプのコプラナリティ（平坦度）が悪くなって実装歩留りが低下しやすい。   The terminals 21 of the semiconductor chip 20 are made of, for example, solder, and the terminals 21 of the semiconductor chip 20 are connected to connection pads (not shown) of the circuit board 10 by reflow soldering. At this time, since the thermal expansion coefficient is different between the circuit board 10 (for example, a glass epoxy resin substrate or a metal substrate) and the semiconductor chip 20 (for example, a silicon chip), when heat treatment is performed when performing reflow soldering, Thermal stress is generated and the circuit board 10 is likely to be warped. For this reason, as described above, when the circuit board 10 on which the semiconductor chip 20 is mounted is three-dimensionally stacked and connected via the bumps, the coplanarity (flatness) of the bumps deteriorates and the mounting yield decreases. It's easy to do.

そこで、本実施形態では、従来技術と違って、回路基板の周辺部に半導体チップを取り囲むようにバンプを配置するのではなく、図２及び図３に示すように、回路基板１０の一端側の特定領域にバンプ配置領域Ａがまとめて設けられる。そのバンプ配置領域Ａにはバンプが配置されるバンプ接続用電極１２が形成されている。そして、図４に示すように、このバンプ配置領域Ａのバンプ接続用電極１２上にバンプ１４が配置される。   Therefore, in the present embodiment, unlike the prior art, bumps are not disposed around the circuit board so as to surround the semiconductor chip, but as shown in FIG. 2 and FIG. The bump arrangement area A is collectively provided in the specific area. In the bump arrangement area A, bump connection electrodes 12 on which bumps are arranged are formed. Then, as shown in FIG. 4, the bumps 14 are arranged on the bump connection electrodes 12 in the bump arrangement region A.

このように、本実施形態では、回路基板１０の一端側の特定領域にバンプ配置領域Ａがまとめて設けられている。このため、比較的大きな面積（例えば１０×１０ｍｍ2以上）の半導体チップ２０を実装するために回路基板１０の面積が大きくなる場合であっても、バンプ１４のコプラナリティは、回路基板１０の全体の絶対反り量の影響を直に受けなくなる。 Thus, in the present embodiment, the bump placement area A is collectively provided in the specific area on one end side of the circuit board 10. For this reason, even when the area of the circuit board 10 is increased in order to mount the semiconductor chip 20 having a relatively large area (for example, 10 × 10 mm 2 or more), the coplanarity of the bumps 14 is the entire circuit board 10. It is not directly affected by the amount of absolute warping.

つまり、本実施形態では、バンプ１４のコプラナリティは、回路基板１０の全面積のうちのバンプ配置領域Ａの面積の絶対反り量の影響しか受けなくなり、回路基板１０の周辺部全体にバンプをリング状に配置する場合よりも、バンプのコプラナリティを小さく設定することが可能になる。   That is, in this embodiment, the coplanarity of the bumps 14 is only affected by the amount of absolute warping of the area of the bump placement region A in the total area of the circuit board 10, and the bumps are ring-shaped on the entire peripheral part of the circuit board 10. It is possible to set the coplanarity of the bumps smaller than in the case where the bumps are arranged in the position.

次に、以上のようしてバンプ配置領域Ａが画定された、半導体チップ２０が実装された回路基板１０を３次元的に積層する方法について説明する。まず、図５（ａ）に示すように、第１半導体チップ２０ａの端子２１がフリップチップ接続された第１回路基板１０ａを用意する。第１回路基板１０ａでは、図３の回路基板１０と同様に、一端側の特定領域に画定されたバンプ配置領域Ａにバンプ接続用電極１２が設けられている。また、第１回路基板１０ａは最下の回路基板となるので、その下面に外部接続用電極１５が形成されている。   Next, a method for three-dimensionally laminating the circuit board 10 on which the semiconductor chip 20 is mounted, in which the bump placement area A is defined as described above, will be described. First, as shown in FIG. 5A, a first circuit board 10a in which the terminals 21 of the first semiconductor chip 20a are flip-chip connected is prepared. In the first circuit board 10a, as in the circuit board 10 of FIG. 3, the bump connection electrodes 12 are provided in the bump arrangement area A defined in the specific area on one end side. Further, since the first circuit board 10a is the lowest circuit board, the external connection electrode 15 is formed on the lower surface thereof.

その後に、同じく図５（ａ）に示すように、第１回路基板１０ａのバンプ接続用電極１２上にはんだペースト１３を選択的に形成する。さらに、半導体チップ２０ａの上面の所定部に接着層１６を形成する。接着層１６は、接着剤の塗布やポッティング、又は接着フィルムの貼着によって形成される。   Thereafter, as shown in FIG. 5A, a solder paste 13 is selectively formed on the bump connection electrode 12 of the first circuit board 10a. Further, the adhesive layer 16 is formed on a predetermined portion of the upper surface of the semiconductor chip 20a. The adhesive layer 16 is formed by applying an adhesive, potting, or attaching an adhesive film.

次いで、図５（ｂ）に示すように、第１回路基板１０ａと同様な構成の、第２半導体チップ２０ｂが実装された第２回路基板１０ｂを用意する。第２回路基板１０ｂにはその一端側の下面にバンプ配置領域Ａが設けられており、そのバンプ配置領域Ａにバンプ接続用電極１２ａが形成されている。第２回路基板１０ｂのバンプ接続用電極１２ａ上にも同様にはんだペースト（不図示）が形成される。   Next, as shown in FIG. 5B, a second circuit board 10b on which the second semiconductor chip 20b having the same configuration as that of the first circuit board 10a is mounted is prepared. The second circuit board 10b is provided with a bump arrangement area A on the lower surface on one end side, and a bump connection electrode 12a is formed in the bump arrangement area A. Similarly, a solder paste (not shown) is also formed on the bump connection electrode 12a of the second circuit board 10b.

続いて、第１回路基板１０ａのバンプ接続用電極１２上のはんだペース１３上にはんだホールなどのバンプ１４を配置する。さらに、第２回路基板１０ｂの下面のバンプ接続用電極１２ａが第１回路基板１０ａ上に配置されたバンプ１４に対応するように、第２回路基板１０ｂを第１回路基板１０上に配置する。続いて、熱処理することでリフローはんだ付けを行うことにより、第１回路基板１０と第２回路基板１０ａとをバンプ１４を介して接続する。このとき同時に、第１半導体チップ２０ａ上に形成された接着層１６がリフロー・硬化することで、第１半導体チップ２０の上面がそれに対向する上側の第２回路基板１０ｂに接着されて固定される。   Subsequently, bumps 14 such as solder holes are disposed on the solder paces 13 on the bump connection electrodes 12 of the first circuit board 10a. Further, the second circuit board 10b is arranged on the first circuit board 10 so that the bump connection electrodes 12a on the lower surface of the second circuit board 10b correspond to the bumps 14 arranged on the first circuit board 10a. Subsequently, the first circuit board 10 and the second circuit board 10a are connected via the bumps 14 by performing reflow soldering by heat treatment. At the same time, the adhesive layer 16 formed on the first semiconductor chip 20a is reflowed and cured, so that the upper surface of the first semiconductor chip 20 is bonded and fixed to the upper second circuit board 10b facing it. .

本実施形態では、第１、第２回路基板１０ａ，１０ａに反りが発生しているとしても、第１、第２回路基板１０ａ，１０ｂの一端側にバンプ配置領域Ａがまとめて設けられているので、バンプ１４のコプラナリティは、バンプ配置領域Ａ内の絶対反り量の影響しか受けなくなる。従って、バンプ１４は，第１、第２回路基板１０ａ，１０ｂのバンプ接続用電極１２，１２ａに信頼性よく接続され、パッケージスタックタイプの半導体パッケージの製造歩留りを向上させることができる。   In the present embodiment, even if the first and second circuit boards 10a and 10a are warped, the bump arrangement region A is collectively provided on one end side of the first and second circuit boards 10a and 10b. Therefore, the coplanarity of the bumps 14 is only affected by the absolute warpage amount in the bump placement area A. Therefore, the bump 14 is reliably connected to the bump connection electrodes 12 and 12a of the first and second circuit boards 10a and 10b, and the manufacturing yield of the package stack type semiconductor package can be improved.

なお、第１回路基板１０ａあるいは第２回路基板１０ｂに予めバンプ１４を設けておき、第１回路基板１０ａと第２回路基板１０ｂとをバンプ１４を介して接続するようにしてもよい。この場合、バンプ１４として、はんだバンプの他に金バンプなどを使用することができる。   Note that bumps 14 may be provided in advance on the first circuit board 10a or the second circuit board 10b, and the first circuit board 10a and the second circuit board 10b may be connected via the bumps 14. In this case, a gold bump or the like can be used as the bump 14 in addition to the solder bump.

次いで、ＢＧＡ（Ball Grid Array）タイプの半導体パッケージとする場合は、第１回路基板１０ａの下面の外部接続用電極１５にはんだや金などよりなる外部接続端子１８が設けられる。そして、外部接続端子１８が配線基板（マザーボード）に接続される。なお、ＬＧＡ(Land Grid Array)タイプの半導体パッケージとする場合は、外部接続端子１８は省略される。   Next, in the case of a BGA (Ball Grid Array) type semiconductor package, external connection terminals 18 made of solder, gold, or the like are provided on the external connection electrodes 15 on the lower surface of the first circuit board 10a. Then, the external connection terminal 18 is connected to the wiring board (motherboard). In the case of an LGA (Land Grid Array) type semiconductor package, the external connection terminal 18 is omitted.

図５（ｃ）には、同様な方法により、半導体チップが実装された回路基板が３枚積層された形態が例示されており、第１、第２、第３回路基板１０ａ，１０ｂ，１０ｃがバンプ１４を介して相互接続されている。さらに、第１、第２半導体チップ２０ａ，２０ｂは、第２、第３回路基板１０ｂ，１０ｃの下面に接着層１６によってそれぞれ固着されている。図５（ｃ）の形態では、第１回路基板１０ａ上に第２、第３回路基板１０ｂ，１０ｃをバンプ１４を介して積層し、一括リフロー・硬化により相互接続されるようにしてもよい。   FIG. 5C illustrates a configuration in which three circuit boards on which semiconductor chips are mounted are stacked by a similar method. The first, second, and third circuit boards 10a, 10b, and 10c are illustrated in FIG. They are interconnected via bumps 14. Further, the first and second semiconductor chips 20a and 20b are fixed to the lower surfaces of the second and third circuit boards 10b and 10c by the adhesive layer 16, respectively. 5C, the second and third circuit boards 10b and 10c may be laminated on the first circuit board 10a via the bumps 14, and may be interconnected by batch reflow / curing.

第２回路基板１０ｂは、その上下に第３、第１回路基板１０ｃ，１０ａがそれぞれ積層されるので、その一端側の上面及び下面にバンプ配置領域Ａがそれぞれ設けられる。   Since the third and first circuit boards 10c and 10a are respectively stacked on the upper and lower sides of the second circuit board 10b, bump arrangement areas A are provided on the upper surface and the lower surface on one end side, respectively.

なお、回路基板の積層数は特に限定されるものではなく、ｎ個（２以上の整数）の回路基板が３次元的に積層されて電気的に相互接続された形態としてもよい。   The number of circuit boards stacked is not particularly limited, and n (integer greater than or equal to 2) circuit boards may be three-dimensionally stacked and electrically interconnected.

また、本実施形態の半導体パッケージは、半導体チップが実装された一つの回路基板であってもよいし、あるいは半導体チップが実装された回路基板が複数枚積層されたものであってもよい。   In addition, the semiconductor package of this embodiment may be a single circuit board on which a semiconductor chip is mounted, or may be a stack of a plurality of circuit boards on which semiconductor chips are mounted.

本実施形態の半導体パッケージでは、回路基板の一端側の特定領域にバンプ配置領域Ａがまとめて設けられている。このため、回路基板に反りが発生する場合であっても、従来技術よりもバンプ−バンプ間の距離ｄ（図２）が短くなり、バンプ配置領域Ａの面積の反り量の影響しか受けなくなるので、バンプのコプラナリティを小さく設定することができる。しかも、回路基板を積層して接続する際に、回路基板の一端側のバンプ配置領域Ａに配置されたバンプだけの接合を考慮すればよいので、個々のバンプに係わる接合の信頼性を向上させることができる。   In the semiconductor package of this embodiment, the bump arrangement area A is collectively provided in a specific area on one end side of the circuit board. Therefore, even when the circuit board is warped, the bump-bump distance d (FIG. 2) is shorter than that of the prior art, and is only affected by the amount of warping of the area of the bump placement region A. The bump coplanarity can be set small. In addition, when the circuit boards are stacked and connected, it is only necessary to consider the bonding of the bumps arranged in the bump arrangement area A on one end side of the circuit board, so that the reliability of the bonding related to each bump is improved. be able to.

さらには、上側の回路基板の一端側のバンプ配置領域Ａと反対側の他端側は、接着層１６によって下側の半導体チップに固定されているので、回路基板に反りが発生していても、上側の回路基板の他端側が跳ね上がって実装されることもない。   Furthermore, since the other end side opposite to the bump placement region A on one end side of the upper circuit board is fixed to the lower semiconductor chip by the adhesive layer 16, even if the circuit board is warped. The other end side of the upper circuit board is not jumped up and mounted.

以上のように、本実施形態では、回路基板の面積が増大する場合であっても、回路基板の全体の絶対反り量の影響をまともに受けることはなく、これによってバンプのコプラナリティが小さくなり、製造歩留りを向上させることができる。   As described above, in the present embodiment, even when the area of the circuit board increases, it is not affected by the total amount of warp of the entire circuit board, thereby reducing the coplanarity of the bumps. Manufacturing yield can be improved.

本実施形態の第１の変形例としては、図６に示すように、第１、第２、第３回路基板１０ａ，１０ｂ，１０ｃをバンプ１４のみの接続で固定しても不具合が発生しない場合は、接着層１６を省略してもよい。またこの形態の場合、第１、第２半導体チップ２０ａ，２０ｂの上面が電気的に絶縁されている場合は、半導体チップ２０ａ，２０ｂの上面と第２、第３回路基板１０ｂ，１０ｃの下面がそれぞれ接触していてもよい。図６において、他の要素は図５（ｃ）と同一であるのでその説明を省略する。   As a first modification of the present embodiment, as shown in FIG. 6, there is no problem even if the first, second, and third circuit boards 10a, 10b, and 10c are fixed by connecting only the bumps 14. May omit the adhesive layer 16. In the case of this embodiment, when the upper surfaces of the first and second semiconductor chips 20a and 20b are electrically insulated, the upper surfaces of the semiconductor chips 20a and 20b and the lower surfaces of the second and third circuit substrates 10b and 10c are Each may be in contact. In FIG. 6, the other elements are the same as those in FIG.

また、本実施形態の第２の変形例としては、図７に示すように、第１、第２、第３回路基板１０ａ，１０ｂ，１０ｃの下面に第１、第２、第３半導体チップ２０ａ、２０ｂ，２０ｃの端子２１がそれぞれフリップチップ接続されている。また、上記した図６と同様に、第１、第２、第３回路基板１０ａ，１０ｂ，１０ｃがバンプ配置領域Ａに配置されたバンプ１４によって電気的に相互接続されている。さらに、第２、第３半導体チップ２０ｂ，２０ｃの背面（実装面と反対面）は接着層１６によって第１、第２回路基板１０ａ，１０ｂにそれぞれ固着されている。   As a second modification of the present embodiment, as shown in FIG. 7, the first, second, and third semiconductor chips 20a are formed on the lower surfaces of the first, second, and third circuit boards 10a, 10b, and 10c. , 20b and 20c are flip-chip connected. Similarly to FIG. 6 described above, the first, second, and third circuit boards 10a, 10b, and 10c are electrically interconnected by the bumps 14 arranged in the bump arrangement region A. Further, the back surfaces (surfaces opposite to the mounting surface) of the second and third semiconductor chips 20b and 20c are fixed to the first and second circuit boards 10a and 10b by the adhesive layer 16, respectively.

また、第１回路基板１０ａの下面のバンプ配置領域Ａに形成された外部接続用電極１５に外部接続端子１８が設けられている。そして、外部接続端子１８は配線基板（マザーボード）２５に接続され、最下の第１半導体チップ２０ａの背面（実装面と反対面）と配線基板２５とが接着層１６により固着されている。なお、図７において、図６と同様に接着層１６を省略した形態としてもよい。   Further, the external connection terminals 18 are provided on the external connection electrodes 15 formed in the bump arrangement region A on the lower surface of the first circuit board 10a. The external connection terminals 18 are connected to a wiring board (motherboard) 25, and the back surface (the surface opposite to the mounting surface) of the lowermost first semiconductor chip 20 a and the wiring board 25 are fixed by the adhesive layer 16. In addition, in FIG. 7, it is good also as a form which abbreviate | omitted the adhesive layer 16 similarly to FIG.

本実施形態では、回路基板上に半導体チップがフリップチップ接続されものを使用する形態を例示したが、回路基板上にフェイスアップで実装された半導体チップの接続電極と回路基板とがワイヤで接続され、半導体チップ及びワイヤが樹脂で被覆されたものを使用してもよい。   In the present embodiment, an example in which a semiconductor chip is flip-chip connected on a circuit board is used. However, the connection electrodes of the semiconductor chip mounted face-up on the circuit board and the circuit board are connected by wires. A semiconductor chip and a wire coated with a resin may be used.

（第２の実施の形態）
図８（ａ）は本発明の第２実施形態の半導体パッケージを示す平面図、図８（ｂ）は図８（ａ）のＩＩ−ＩＩに沿った断面図である。図８（ａ）及び（ｂ）において、図２〜図４と同一要素には同一符号を付してその説明を省略する。 (Second Embodiment)
FIG. 8A is a plan view showing a semiconductor package according to the second embodiment of the present invention, and FIG. 8B is a cross-sectional view taken along line II-II in FIG. 8A. 8A and 8B, the same elements as those in FIGS. 2 to 4 are denoted by the same reference numerals, and the description thereof is omitted.

前述した第１実施形態において、例えば、バンプの高さよりも半導体チップの厚みがかなり薄い場合などに、上側の回路基板が許容範囲を超えて傾いて積層される場合が想定される。第２実施形態では、そのような場合であっても上側の回路基板が傾いて実装されることを防止することができる。   In the first embodiment described above, for example, when the thickness of the semiconductor chip is considerably smaller than the height of the bump, it is assumed that the upper circuit board is inclined and tilted beyond the allowable range. In the second embodiment, even in such a case, it is possible to prevent the upper circuit board from being inclined and mounted.

第２実施形態の半導体パッケージは、図８（ａ）及び（ｂ）に示すように、第１実施形態と同様に、回路基板１０上に半導体チップ２０の端子２１がフリップチップ接続されており、回路基板１０の一端側の特定領域にバンプ配置領域Ａがまとめて設けられている。そして、図８（ｂ）に示すように、回路基板１０のバンプ配置領域Ａのバンプ接続用電極１２上に正規のバンプ１４が配置される。   In the semiconductor package of the second embodiment, as shown in FIGS. 8A and 8B, the terminal 21 of the semiconductor chip 20 is flip-chip connected to the circuit board 10 as in the first embodiment. A bump arrangement region A is collectively provided in a specific region on one end side of the circuit board 10. Then, as shown in FIG. 8B, regular bumps 14 are arranged on the bump connection electrodes 12 in the bump arrangement region A of the circuit board 10.

さらに、第２実施形態では、第１回路基板１０の他端側（バンプ配置領域Ａと反対側）にダミーバンプ配置領域Ｂが画定されている。ダミーバンプ配置領域Ｂにはダミーバンプ用電極１２ｘが設けられており、その上にダミーバンプ１４ｘが配置される。このダミーバンプ１４ｘは、複数の回路基板を積層して正規のバンプ１４を介して電気的に相互接続する際に、上側の回路基板の他端側が下側に傾くことを防止するために設けられる。   Furthermore, in the second embodiment, a dummy bump arrangement region B is defined on the other end side (opposite side of the bump arrangement region A) of the first circuit board 10. In the dummy bump arrangement region B, dummy bump electrodes 12x are provided, and dummy bumps 14x are arranged thereon. The dummy bumps 14x are provided to prevent the other end side of the upper circuit board from tilting downward when a plurality of circuit boards are stacked and electrically interconnected via the regular bumps 14.

従って、ダミーバンプ１４ｘは回路基板１０に電気的に接続されている必要はなく、回路基板１０と電気的に絶縁された状態となっている。また、上側の回路基板が傾いて実装されることを防止するという観点から、正規のバンプ１４とダミーバンプ１４ｘとは同一の高さに設定されることが好ましい。   Therefore, the dummy bumps 14x do not need to be electrically connected to the circuit board 10 and are in a state of being electrically insulated from the circuit board 10. In addition, from the viewpoint of preventing the upper circuit board from being inclined and mounted, the regular bumps 14 and the dummy bumps 14x are preferably set to the same height.

そして、図９に示すように、まず、図８（ｂ）と同様に、一端側にバンプ配置領域Ａが画定され、他端側にダミーバンプ領域Ｂが画定された、第１、第２、第３回路基板１０ａ，１０ｂ，１０ｃを用意する。その後に、第１実施形態と同様に、バンプ接続用電極１２〜１２ｃに対応するように正規のバンプ１４を配置し、さらにダミーバンプ用電極１２ｘに対応するようにダミーバンプ１４ｘを配置した状態で、第１、第２、第３回路基板１０ａ，１０ｂ，１０ｃを正規のバンプ１４及びダミーバンプ１４ｘを介して積層する。   As shown in FIG. 9, first, as in FIG. 8B, the first, second, and second bump arrangement areas A are defined on one end side and the dummy bump areas B are defined on the other end side. Three circuit boards 10a, 10b, and 10c are prepared. Thereafter, as in the first embodiment, the regular bumps 14 are disposed so as to correspond to the bump connection electrodes 12 to 12c, and the dummy bumps 14x are disposed so as to correspond to the dummy bump electrodes 12x. The first, second, and third circuit boards 10a, 10b, and 10c are stacked through regular bumps 14 and dummy bumps 14x.

次いで、リフローはんだ付けを行うことにより、第１、第２、第３回路基板１０ａ，１０ｂ、１０ｃを正規のバンプ１４を介して電気的に相互接続する。このとき同時に、ダミーバンプ１４ｘも同様にリフローはんだ付けにより第１、第２、第３回路基板１０ａ，１０ｂ，１０ｃに固着される。ダミーバンプ１４ｘは、第２、第３回路基板１０ｂ，１０ｃの他端側（バンプ配置領域Ａと反対側）が傾かないように支持する支柱として機能する。   Next, by performing reflow soldering, the first, second, and third circuit boards 10a, 10b, and 10c are electrically interconnected via regular bumps 14. At the same time, the dummy bumps 14x are similarly fixed to the first, second, and third circuit boards 10a, 10b, and 10c by reflow soldering. The dummy bumps 14x function as support columns that support the other end sides (opposite sides of the bump placement area A) of the second and third circuit boards 10b and 10c from being inclined.

さらに、最下の第１回路基板１０ａの下面には外部接続用電極１５が形成されており、それに外部接続端子１８が設けられている。そして、外部接続端子１８が配線基板（マザーボード）に接続される。   Further, an external connection electrode 15 is formed on the lower surface of the lowermost first circuit board 10a, and an external connection terminal 18 is provided thereon. Then, the external connection terminal 18 is connected to the wiring board (motherboard).

次に、図１０には第２実施形態の変形例が示されている。図１０に示すように、第１、第２、第３回路基板１０ａ，１０ｂ，１０ｃの下面に第１、第２、第３半導体チップ２０ａ，２０ｂ，２０ｃの端子２１がそれぞれフリップチップ接続されている。そして、第１、第２、第３回路基板１０ａ，１０ｂ，１０ｃがその一端側のバンプ配置領域Ａに配置された正規のバンプ１４を介して積層されて電気的に相互接続されている。また、第１、第２、第３回路基板１０ａ，１０ｂ，１０ｃの他端側の間には上記した図９と同様な目的でダミーバンプ１４ｘがそれぞれ配置されている。   Next, FIG. 10 shows a modification of the second embodiment. As shown in FIG. 10, the terminals 21 of the first, second, and third semiconductor chips 20a, 20b, and 20c are flip-chip connected to the lower surfaces of the first, second, and third circuit boards 10a, 10b, and 10c, respectively. Yes. The first, second, and third circuit boards 10a, 10b, and 10c are stacked and electrically interconnected via regular bumps 14 arranged in the bump arrangement region A on one end side. In addition, dummy bumps 14x are disposed between the other end sides of the first, second, and third circuit boards 10a, 10b, and 10c for the same purpose as in FIG.

第１回路基板１０ａの一端側のバンプ配置領域Ａの下面には、外部接続用電極１５が形成されており、それに外部接続端子１８が設けられている。また、第１回路基板１０の他端側のダミーバンプ配置領域Ｂの下面にダミー電極１５ｘが形成されており、それにダミーの外部接続端子１８ｘが設けられている。   An external connection electrode 15 is formed on the lower surface of the bump arrangement region A on one end side of the first circuit board 10a, and an external connection terminal 18 is provided thereon. A dummy electrode 15x is formed on the lower surface of the dummy bump arrangement region B on the other end side of the first circuit board 10, and a dummy external connection terminal 18x is provided on the dummy electrode 15x.

そして、ハンプ配置領域Ａの正規の外部接続端子１８が配線基板（マザーボード）に電気的に接続されると共に、ダミーの外部接続端子１８ｘが配線基板に固着されて支柱として機能する。これによって、半導体パッケージは傾くことなく、配線基板（マザーボード）に信頼性よく接続される。   The regular external connection terminal 18 in the hump arrangement area A is electrically connected to the wiring board (motherboard), and the dummy external connection terminal 18x is fixed to the wiring board and functions as a support. As a result, the semiconductor package is reliably connected to the wiring board (motherboard) without being inclined.

第２実施形態は、第１実施形態と同様な効果を奏する。これに加えて、回路基板の一端側のバンプ配置領域Ａに正規のバンプ１４が配置され、他端側のダミーバンプ配置領域Ｂにダミーバンプ１４ｘが配置されるので、複数の回路基板を積層して接続する際に、上側の回路基板が傾いて実装されるおそれがなくなる。   The second embodiment has the same effects as the first embodiment. In addition to this, regular bumps 14 are arranged in the bump arrangement area A on one end side of the circuit board and dummy bumps 14x are arranged in the dummy bump arrangement area B on the other end side, so that a plurality of circuit boards are stacked and connected. In doing so, there is no possibility that the upper circuit board is inclined and mounted.

図１（ａ）は従来技術に係る半導体パッケージを示す平面図、図１（ｂ）は図１（ａ）の半導体パッケージが積層された様子を示す断面図、図１（ｃ）は回路基板に反りが発生した様子を示す断面図である。FIG. 1A is a plan view showing a conventional semiconductor package, FIG. 1B is a cross-sectional view showing a state in which the semiconductor packages of FIG. 1A are stacked, and FIG. 1C is a circuit board. It is sectional drawing which shows a mode that curvature generate | occur | produced. 図２は本発明の第１実施形態に係る半導体パッケージを示す平面図である。FIG. 2 is a plan view showing the semiconductor package according to the first embodiment of the present invention. 図３は図２のＩ−Ｉに沿った断面図である。FIG. 3 is a cross-sectional view taken along the line II of FIG. 図４は図３の回路基板にバンプが配置された様子を示す断面図である。4 is a cross-sectional view showing a state in which bumps are arranged on the circuit board of FIG. 図５（ａ）〜（ｃ）は本発明の第１実施形態の半導体パッケージが積層された様子を示す断面図である。5A to 5C are cross-sectional views showing a state in which the semiconductor packages of the first embodiment of the present invention are stacked. 図６は本発明の第１実施形態の半導体パッケージの第１の変形例を示す断面図である。FIG. 6 is a cross-sectional view showing a first modification of the semiconductor package of the first embodiment of the present invention. 図７は本発明の第１実施形態の半導体パッケージの第２の変形例を示す断面図である。FIG. 7 is a cross-sectional view showing a second modification of the semiconductor package of the first embodiment of the present invention. 図８（ａ）は本発明の第２実施形態の半導体パッケージを示す平面図、図８（ｂ）は、図８のＩＩ−ＩＩに沿った断面図である。FIG. 8A is a plan view showing a semiconductor package according to the second embodiment of the present invention, and FIG. 8B is a cross-sectional view taken along the line II-II in FIG. 図９は本発明の第２実施形態の半導体パッケージが積層された様子を示す断面図である。FIG. 9 is a cross-sectional view showing a state in which the semiconductor packages of the second embodiment of the present invention are stacked. 図１０は本発明の第２実施形態の半導体パッケージの変形例を示す断面図である。FIG. 10 is a sectional view showing a modification of the semiconductor package of the second embodiment of the present invention.

符号の説明Explanation of symbols

１０，１０ａ，１０ｂ，１０ｃ…回路基板、１２，１２ａ，１２ｂ，１２ｃ…バンプ接続用電極、１２ｘ…ダミーバンプ用電極、１３…はんだペースト、１４…バンプ、１４ｘ…ダミーバンプ、１５…外部接続用電極、１５ｘ…ダミー電極、１６…接着層、１８…外部接続端子、１８ｘ…ダミーの外部接続端子、２０，２０ａ，２０ｂ，２０ｃ…半導体チップ、２１…端子、２２…アンダーフィル樹脂、２５…配線基板（マザーボード）、Ａ…ハンプ配置領域、Ｂ…ダミーバンプ配置領域。 DESCRIPTION OF SYMBOLS 10, 10a, 10b, 10c ... Circuit board, 12, 12a, 12b, 12c ... Electrode for bump connection, 12x ... Electrode for dummy bump, 13 ... Solder paste, 14 ... Bump, 14x ... Dummy bump, 15 ... Electrode for external connection, 15x ... dummy electrode, 16 ... adhesive layer, 18 ... external connection terminal, 18x ... dummy external connection terminal, 20, 20a, 20b, 20c ... semiconductor chip, 21 ... terminal, 22 ... underfill resin, 25 ... wiring board ( Mother board), A ... Hump arrangement area, B ... Dummy bump arrangement area.

Claims (13)

回路基板と、
前記回路基板上に実装された半導体チップとを有し、
前記回路基板の一端側の特定領域に、複数の前記回路基板を３次元的に積層して相互接続するためのバンプが配置されるバンプ配置領域が設けられていることを特徴とする半導体パッケージ。 A circuit board;
A semiconductor chip mounted on the circuit board,
A semiconductor package characterized in that a bump arrangement area is provided in a specific area on one end side of the circuit board, in which bumps for arranging and interconnecting a plurality of circuit boards in a three-dimensional manner are arranged. 前記回路基板における前記バンプ配置領域と反対側の他端側に、ダミーバンプが配置されるダミーバンプ配置領域が設けられていることを特徴とする請求項１に記載の半導体パッケージ。   2. The semiconductor package according to claim 1, wherein a dummy bump arrangement region in which dummy bumps are arranged is provided on the other end side opposite to the bump arrangement region on the circuit board. 前記半導体チップが実装された回路基板が複数積層され、かつ、
前記複数の回路基板は、前記バンプ配置領域に配置されたバンプを介して、電気的に相互接続されていることを特徴とする請求項１に記載の半導体パッケージ。 A plurality of circuit boards on which the semiconductor chip is mounted are stacked, and
The semiconductor package according to claim 1, wherein the plurality of circuit boards are electrically connected to each other through bumps arranged in the bump arrangement region. 前記半導体チップと該半導体チップ上に配置される前記回路基板とが接着層により固着されていることを特徴とする請求項３に記載の半導体パッケージ。   4. The semiconductor package according to claim 3, wherein the semiconductor chip and the circuit board disposed on the semiconductor chip are fixed by an adhesive layer. 前記半導体チップが実装された回路基板が複数積層され、かつ、
前記複数の回路基板は、前記バンプ配置領域に配置されたバンプを介して電気的に相互接続されていると共に、前記ダミーバンプ配置領域に配置されたダミーバンプによって支持されていることを特徴とする請求項２に記載の半導体パッケージ。 A plurality of circuit boards on which the semiconductor chip is mounted are stacked, and
The plurality of circuit boards are electrically connected to each other through bumps arranged in the bump arrangement area and supported by dummy bumps arranged in the dummy bump arrangement area. 2. The semiconductor package according to 2. 前記半導体チップは前記回路基板上にフリップチップ接続されていることを特徴とする請求項１乃至５のいずれか一項に記載の半導体パッケージ。   The semiconductor package according to claim 1, wherein the semiconductor chip is flip-chip connected to the circuit board. 前記半導体チップは前記回路基板の上面又は下面に実装されており、最下の前記回路基板の下面に外部接続端子が設けられていることを特徴とする請求項３又は５に記載の半導体パッケージ。   6. The semiconductor package according to claim 3, wherein the semiconductor chip is mounted on an upper surface or a lower surface of the circuit board, and an external connection terminal is provided on the lower surface of the lowermost circuit board. 前記回路基板は樹脂基板であって、前記半導体チップはシリコンチップであることを特徴とする請求項１乃至７のいずれか一項に記載の半導体パッケージ。   8. The semiconductor package according to claim 1, wherein the circuit substrate is a resin substrate, and the semiconductor chip is a silicon chip. 半導体チップが実装され、一端側の特定領域にバンプ配置領域が設けられた回路基板を複数用意する工程と、
前記バンプ配置領域に配置されたバンプを介して、前記複数の回路基板を３次元的に積層して、前記複数の回路基板を電気的に相互接続する工程とを有することを特徴とする半導体パッケージの製造方法。 A step of preparing a plurality of circuit boards on which a semiconductor chip is mounted and a bump arrangement region is provided in a specific region on one end side;
And a step of electrically interconnecting the plurality of circuit boards by three-dimensionally laminating the plurality of circuit boards via the bumps arranged in the bump arrangement region. Manufacturing method. 前記複数の回路基板を電気的に相互接続する工程は、前記半導体チップと該半導体チップの上に配置される前記回路基板とを接着層を介して固着することを含むことを特徴とする請求項９に記載の半導体パッケージの製造方法。   The step of electrically interconnecting the plurality of circuit boards includes fixing the semiconductor chip and the circuit board disposed on the semiconductor chip through an adhesive layer. 10. A method for manufacturing a semiconductor package according to 9. 前記回路基板には、前記バンプ配置領域と反対側の他端側にダミーバンプ配置領域が設けられており、
前記複数の回路基板を電気的に相互接続する工程は、前記回路基板の前記ダミーバンプ配置領域に配置されたダミーバンプを介して積層することを含むことを特徴とする請求項９に記載の半導体パッケージの製造方法。 The circuit board is provided with a dummy bump arrangement region on the other end side opposite to the bump arrangement region,
10. The semiconductor package according to claim 9, wherein the step of electrically interconnecting the plurality of circuit boards includes stacking via dummy bumps arranged in the dummy bump arrangement region of the circuit board. Production method. 前記回路基板を複数用意する工程において、前記複数の回路基板のうちの所要の前記回路基板のバンプ配置領域にバンプが設けられていることを特徴とする請求項９に記載の半導体パッケージの製造方法。   10. The method of manufacturing a semiconductor package according to claim 9, wherein, in the step of preparing a plurality of circuit boards, bumps are provided in a required bump arrangement region of the circuit board among the plurality of circuit boards. . 前記バンプは、はんだバンプ又は金バンプであることを特徴とする請求項９乃至１２のいずれか一項に記載の半導体パッケージの製造方法。   The method of manufacturing a semiconductor package according to claim 9, wherein the bump is a solder bump or a gold bump.
JP2004074690A 2004-03-16 2004-03-16 Semiconductor package and its manufacturing process Pending JP2005268299A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004074690A JP2005268299A (en) 2004-03-16 2004-03-16 Semiconductor package and its manufacturing process

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004074690A JP2005268299A (en) 2004-03-16 2004-03-16 Semiconductor package and its manufacturing process

Publications (1)

Publication Number Publication Date
JP2005268299A true JP2005268299A (en) 2005-09-29

Family

ID=35092571

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004074690A Pending JP2005268299A (en) 2004-03-16 2004-03-16 Semiconductor package and its manufacturing process

Country Status (1)

Country Link
JP (1) JP2005268299A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010091354A (en) * 2008-10-07 2010-04-22 Nec Corp Non-destructive method for measuring warpage of single-crystal substrate and measuring device of the same
JP2010217127A (en) * 2009-03-19 2010-09-30 Nec Corp Method and device for measuring warping of nondestructive monocrystal substrate
US8304877B2 (en) 2009-01-06 2012-11-06 Elpida Memory, Inc. Semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010091354A (en) * 2008-10-07 2010-04-22 Nec Corp Non-destructive method for measuring warpage of single-crystal substrate and measuring device of the same
US8304877B2 (en) 2009-01-06 2012-11-06 Elpida Memory, Inc. Semiconductor device
US8497576B2 (en) 2009-01-06 2013-07-30 Elpida Memory, Inc. Semiconductor device
JP2010217127A (en) * 2009-03-19 2010-09-30 Nec Corp Method and device for measuring warping of nondestructive monocrystal substrate

Similar Documents

Publication Publication Date Title
JP5259560B2 (en) Semiconductor device
US20030030134A1 (en) Semiconductor device
JP2005175423A (en) Semiconductor package
US20060267609A1 (en) Epoxy Bump for Overhang Die
JP2010161102A (en) Semiconductor device
JP2003179099A (en) Semiconductor device and method of manufacturing the same
JP4704800B2 (en) Multilayer semiconductor device and manufacturing method thereof
JP2009506571A (en) MICROELECTRONIC DEVICE HAVING INTERMEDIATE CONTACTS FOR CONNECTING TO INTERPOSER SUBSTRATE AND METHOD OF PACKAGING MICROELECTRONIC DEVICE WITH INTERMEDIATE CONTACTS RELATED TO THE SAME
JP2003133518A (en) Semiconductor module
US7663248B2 (en) Flip-chip component
TW202114083A (en) Semiconductor device and manufacturing method thereof
US7663254B2 (en) Semiconductor apparatus and method of manufacturing the same
JP2006216776A (en) Resin sealed semiconductor device
CN107708300B (en) Electronic stack structure and method for fabricating the same
KR20120058118A (en) Method of fabricating stacked package, and method of mounting stacked package fabricated by the same
US20120286398A1 (en) Semiconductor chip module and planar stack package having the same
JP2006245076A (en) Semiconductor device
US8872318B2 (en) Through interposer wire bond using low CTE interposer with coarse slot apertures
JP2013214611A (en) Semiconductor device
CN111799182A (en) Package stack structure and method for fabricating the same
JP4417974B2 (en) Manufacturing method of stacked semiconductor device
JP2005268299A (en) Semiconductor package and its manufacturing process
JP2008270303A (en) Multilayer semiconductor device
KR20120033006A (en) Stacked semiconductor package and manufacturing method thereof
JP2009266972A (en) Laminated semiconductor module and method of manufacturing the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061114

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080808

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080902

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081003

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090331

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090424

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090901