JP2005266838A - ハードウェア・エミュレーション・システム - Google Patents

Abstract

【課題】回路データ上に記述されている信号遅延情報をエミュレーション上に反映させることができ、信号遅延を考慮した機能検証を高速に行うことができるハードウェア・エミュレーション・システムを提供する。
【解決手段】ＦＰＧＡ等の可変論理デバイス上に形成された複数のレジスタ・パス間やクロック線をエミュレーション対象の論理回路２０３、２０４として、それらの論理回路２０３、２０４間に、システム内の最速のクロックで動作するフリップ・フロップ２０５を挿入し、そのフリップ・フロップ２０５により遅延された信号を、エミュレーション対象となっている論理回路２０３、２０４上の遅延信号として扱う。
【選択図】図２

Description

本発明は、半導体集積回路装置等のハードウェア系を、例えば回路データで記述される擬似機能回路の状態で、模擬的に機能動作を検証するためのハードウェア・エミュレーション・システムに関するものである。

従来から、半導体集積回路装置等の機能検証および論理検証は、ハードウェア記述言語による回路データで記述されたＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）やネットリストを、ソフトウェア・シミュレータを用いてダイナミック・シミュレーションすることで行われてきた。

しかし、ソフトウェア・シミュレーションによる機能検証および論理検証は、柔軟性が高い反面、回路規模が大きくなるとシミュレーション速度が著しく低下するため、１チップレベルで長大な検証パターンを実行する必要がある場合には、検証期間が非常に長くなるという問題があった。

そのような問題点を解消する方法（例えば、特許文献１を参照）として、エミュレーション対象となる機能回路を、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等の可変論理デバイス上で構成されたハードウェア上に模擬的に形成することで、検証対象となる機能回路のエミュレーションを行うハードウェア・エミュレータによる検証が行われている。
特開２０００−３１２８４号公報

しかしながら上記のような従来のＦＰＧＡ型ハードウェア・エミュレータでは、ハードウェア記述言語を用いて記述されたＲＴＬやテストベンチおよびネットリスト等の回路データ上で記述されている各機能回路間の信号遅延量が、ＦＰＧＡ内で使用されるロジック回路の位置関係に依存するため、エミュレーションに反映することができず、そのため、遅延で表現された信号間の微妙な動作タイミングを考慮した機能検証を行うことができないという問題点を有していた。

また、上記のような信号遅延を考慮して設計されている検証対象回路をハードウェア・エミュレータで検証しようとした場合、信号遅延が無視されることで信号間のタイミングにずれが発生してしまうため、ハードウェア・エミュレータで正常に動作させることが困難な場合もあるという問題点も有していた。

本発明は、上記従来の問題点を解決するもので、回路データ上に記述されている信号遅延情報をエミュレーション上に反映させることができ、信号遅延を考慮した機能検証を高速に行うことができるハードウェア・エミュレーション・システムを提供する。

上記の課題を解決するために、本発明の請求項１に記載のハードウェア・エミュレーション・システムは、複数のレジスタ間にエミュレーション対象となる論理回路を形成するためのプログラム可能な複数個の可変論理デバイスと、前記可変論理デバイス内のエミュレーション対象論理回路間を任意に接続可能な可変配線手段と、前記エミュレーション対象論理回路および前記可変配線手段の回路接続状態を示す各種データを蓄積するためのメモリデバイスと、前記エミュレーション対象論理回路に対するエミュレーション時の制御を指示するホストコンピュータとをインターフェース接続するインターフェース手段と、前記ホストコンピュータから前記インターフェース手段を通じて入力される指示に従って、エミュレーション動作を制御するコントローラとを備えたハードウェア・エミュレーション・システムにおいて、前記可変配線手段の任意接続により前記エミュレーション対象論理回路上に発生した複数のレジスタ・パス間およびクロック線の信号遅延量を調整する遅延調整回路を設け、前記コントローラは、前記エミュレーション動作時に、前記遅延調整回路による信号遅延量の調整を制御するよう構成したことを特徴とする。

また、本発明の請求項２に記載のハードウェア・エミュレーション・システムは、請求項１記載のハードウェア・エミュレーション・システムであって、前記遅延調整回路は、システム内の最速クロックで動作するフリップ・フロップで形成し、前記コントローラは、前記エミュレーション動作時に、前記エミュレーション対象論理回路の動作クロックとして、前記最速クロックよりも低速なクロックを使用し、前記フリップ・フロップを前記エミュレーション対象論理回路のデータ・パス間に信号遅延フリップ・フロップとして挿入し、前記信号遅延フリップ・フロップの出力信号を遅延信号として扱うように、制御するよう構成したことを特徴とする。

また、本発明の請求項３に記載のハードウェア・エミュレーション・システムは、請求項２記載のハードウェア・エミュレーション・システムであって、前記遅延調整回路は、前記最速クロックとして、システム内の発振回路から生成されるシステムクロックを使用するよう構成し、前記コントローラは、前記エミュレーション対象論理回路の動作クロックとして、前記システムクロックを分周した分周クロックを使用するように、制御するよう構成したことを特徴とする。

また、本発明の請求項４に記載のハードウェア・エミュレーション・システムは、請求項３記載のハードウェア・エミュレーション・システムであって、前記コントローラは、前記システムクロックの１周期を、ハードウェア記述言語で記述された遅延量の最小遅延単位に割り当て、前記信号遅延フリップ・フロップを、前記エミュレーション対象論理回路のデータ・パス間に必要な遅延量に相当する段数挿入するように、制御するよう構成したことを特徴とする。

また、本発明の請求項５に記載のハードウェア・エミュレーション・システムは、請求項３記載のハードウェア・エミュレーション・システムであって、前記コントローラは、回路記述やテスト記述に記述されている遅延値の最大公約数を算出し、その最大公約数を前記最小遅延単位として前記システムクロックの１周期に割り当て、前記信号遅延フリップ・フロップを、前記エミュレーション対象論理回路のデータ・パス間に必要な遅延量に相当する段数挿入するように、制御するよう構成したことを特徴とする。

また、本発明の請求項６に記載のハードウェア・エミュレーション・システムは、請求項３記載のハードウェア・エミュレーション・システムであって、前記コントローラは、前記システムクロックの半周期を、ハードウェア記述言語で記述された遅延量の最小遅延単位に割り当て、前記信号遅延フリップ・フロップとして、前記システムクロックのポジティブエッジで動作するフリップ・フロップと、前記システムクロックのネガティブエッジで動作するフリップ・フロップとを交互に多段接続し、前記信号遅延フリップ・フロップの挿入段数を変化させるように、制御するよう構成したことを特徴とする。

また、本発明の請求項７に記載のハードウェア・エミュレーション・システムは、請求項３記載のハードウェア・エミュレーション・システムであって、前記コントローラは、前記エミュレーション対象論理回路上のレジスタ・パス間に、前記システムクロックで動作する信号遅延フリップ・フロップを挿入して、時間軸上で独立した信号遅延状態を作り出し、その信号遅延状態に対して、前記レジスタ・パス間における信号遅延状態を遅延量の小さい状態から順に仮想的に割り当てるように、制御するよう構成したことを特徴とする。

また、本発明の請求項８に記載のハードウェア・エミュレーション・システムは、請求項７記載のハードウェア・エミュレーション・システムであって、前記レジスタ・パス間に多段挿入した前記信号遅延フリップ・フロップの出力ノードに信号観測用ノードを設け、前記コントローラは、前記ホストコンピュータに前記出力ノードにおける信号データを転送し、前記遅延状態の割り当て情報と前記エミュレーション対象論理回路の動作クロック周期情報とから、前記ハードウェア記述言語で記述された信号遅延状態を反映した波形を合成するように、制御するよう構成したことを特徴とする。

また、本発明の請求項９に記載のハードウェア・エミュレーション・システムは、請求項２記載のハードウェア・エミュレーション・システムであって、前記遅延調整回路は、前記最速クロックとして、外部装置から生成されるクロックを使用するよう構成し、前記コントローラは、前記エミュレーション対象論理回路の動作クロックとして、前記外部装置からのクロックを分周した分周クロックを使用するように、制御するよう構成したことを特徴とする。

また、本発明の請求項１０に記載の遅延エミュレーション用データ生成方法は、請求項１から請求項９のいずれかに記載のハードウェア・エミュレーション・システムにおける遅延エミュレーション用データ生成方法であって、前記エミュレーション対象論理回路の回路記述を解析し、記述されている信号遅延情報を抽出する信号遅延情報抽出工程と、前記エミュレーション対象論理回路のテスト記述を解析し、記述されているクロック情報を抽出するクロック情報抽出工程と、前記システムクロックに最小遅延単位を割り当てる最小遅延単位割り当て工程と、前記クロック情報と前記最小遅延単位割り当て結果から分周率を算出し、その分周率を実現するための分周回路を合成して生成する分周回路生成工程と、前記エミュレーション対象論理回路の回路データに、前記信号遅延フリップ・フロップを挿入する信号遅延フリップ・フロップ挿入工程とを有する方法としたことを特徴とする。

以上により、従来のハードウェア・エミュレータでは行えなかったハードウェア記述言語により表現された信号遅延量情報を反映したエミュレーションを可能とすることができる。

以上のように本発明によれば、従来のハードウェア・エミュレータでは行えなかったハードウェア記述言語により表現された信号遅延量情報を反映したエミュレーションを可能とすることができる。

そのため、回路データ上に記述されている信号遅延情報をエミュレーション上に反映させることができ、信号遅延を考慮した機能検証を高速に行うことができる。

以下、本発明の実施の形態を示すハードウェア・エミュレーション・システムについて、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１のハードウェア・エミュレーション・システムを説明する。

図１は本実施の形態１のハードウェア・エミュレーション・システムの概略構成を示すブロック図である。このハードウェア・エミュレーション・システムは、図１に示すように、エミュレーション対象となる論理回路を配置するためのプログラム可能な複数個のエミュレーション対象回路配置用の可変論理デバイス１０１と、可変論理デバイス１０１間を任意に接続するための配線用可変論理デバイス１０２と、データ蓄積用のメモリデバイス１０３と、ハードウェア・エミュレーション・システムを動作させるためのシステムクロックを生成するシステムクロック発生装置１０４と、システムクロック発生装置１０４からのシステムクロックを分周し、エミュレーション対象となる論理回路を動作させるためのエミュレーション対象回路動作用クロックを生成する分周クロック生成装置（可変論理デバイス）１０５と、エミュレーションをコントロールするコントローラ１０６と、ホストコンピュータ１０７と、ハードウェア・エミュレーション・システムのインターフェース１０８とで構成される。

なお図１において、１０９はデータ配線、１１０はシステムクロック配線、１１１はエミュレーション対象回路クロック配線、１１２はコントロール線である。
上記のように構成されるハードウェア・エミュレーション・システムについて、その詳細を以下に説明する。

可変論理デバイス１０１はエミュレーション対象となる論理回路を形成するためのものであり、配線用の可変論理デバイス１０２は、可変論理デバイス１０１間を接続するためのものである。エミュレーション対象となる論理回路は、複数の可変論理デバイス１０１に分割して配置され、各可変論理デバイス１０１間は可変論理デバイス１０２の経路を任意に変更することにより配線される。これにより、一枚の可変論理デバイス１０１では収まらない大規模の論理回路であっても配置が可能となる。メモリデバイス１０３は、エミュレーション対象となる論理回路内に実装されるメモリ素子を、ハードウェア・エミュレーション・システム上で形成するために使用される。メモリ素子の周辺に可変論理デバイスで構成されたラッパー回路を被せることにより、メモリ素子の分割や統合およびアクセス方法の変更が可能となる。

システムクロック発生装置１０４は、本実施の形態のハードウェア・エミュレーション・システム内の各デバイスを動作させる基本となるシステムクロックを生成するためのものであり、例えば水晶振動子とＰＬＬ等で構成される。システムクロック発生装置１０４で生成されたシステムクロックは、信号遅延調整クロックとして、エミュレーション対象の論理回路が配置されている各可変論理デバイス１０１に入力される。尚、システムクロック発生装置１０４は、場合によっては、エミュレーション・システムの外部ボードから供給することも可能であるものとする。

エミュレーション対象となる論理回路がエミュレーション・システム内で実動作するクロックは、分周クロック生成装置１０５により生成され、エミュレーション対象の論理回路を動作させるクロックとして、各可変論理デバイス１０１およびメモリデバイス１０３に入力される。分周クロック生成装置１０５は、可変論理デバイス上に形成された分周回路で構成され、この分周回路はエミュレーション対象となる論理回路のクロックを反映して任意に変更が可能となっている。

コントローラ１０６は、本実施の形態のハードウェア・エミュレーション・システムを制御するためのものである。コントローラ１０６は、可変論理デバイス上に形成されたエミュレーション対象となる回路の動作を制御する信号を形成して、各可変論理デバイス１０１上に形成された論理回路をエミュレーション動作させる。また、コントローラ１０６は、インターフェース１０８を介してホストコンピュータ１０７と接続されており、ホストコンピュータ１０７からの指示を受けることで、エミュレーションの開始、停止、データのアップロードおよびダウンロード等の制御を行う。

本発明の目的であるエミュレーション対象となる回路記述上に記述された信号遅延のエミュレーションへの反映は、システムの中で最速のクロックであるシステムクロックで動作するフリップ・フロップを、システムクロックを分周したクロックで動作するエミュレーション対象回路のノード間に挿入し、信号を遅延させることにより実現される。その詳細な機構について、以下に説明する。

図２は、可変論理デバイス１０１内にエミュレーション対象となる論理回路を形成し、レジスタ・パス間にシステムクロックで動作するフリップ・フロップを１段挿入した例を示したものである。２０１は始点用レジスタとなるフリップ・フロップ、２０２は終点用レジスタとなるフリップ・フロップ、２０３、２０４はフリップ・フロップ２０１からフリップ・フロップ２０２に至るパスを形成する論理回路、２０５は信号を遅延させるために挿入されたシステムクロックで動作する信号遅延用フリップ・フロップ、２０７はシステムクロック線、２０６はシステムクロック線２０７上のシステムクロックを分周して生成されたクロックを供給するエミュレーション対象回路動作用クロック線である。このエミュレーション対象回路動作用クロックは、分周クロック生成装置１０５から供給されるものである。

図３はレジスタ・パス間にフリップ・フロップを挿入しない場合の信号波形と、図２に示すようにレジスタ・パス間にフリップ・フロップを１段挿入した場合の信号波形の状態を比較した図である。図３において、３０１はシステムクロック波形、３０２はシステムクロックを１０分周することで生成されたエミュレーション対象回路動作用のクロック波形である。３０３はノード２０８における信号波形、３０４はノード２０９における信号波形、３０５はレジスタ・パス間に信号遅延用レジスタとしてのフリップ・フロップを挿入しない場合のノード２１０、２１１における信号波形である。また、３０６はレジスタ・パス間に信号遅延用レジスタとしてのフリップ・フロップを１段挿入した場合のノード２１０における信号波形、３０７はレジスタ・パス間に信号遅延用レジスタとしてのフリップ・フロップを１段挿入した場合のノード２１１における信号波形である。

図３の信号波形３０５と信号波形３０７を比較すると、システムクロックで動作するフリップ・フロップを、信号を遅延させるノード間に１段挿入することで、システムクロック１周期に相当する時間だけ信号が遅延されている。すなわち、エミュレーション対象回路動作用クロックの１０分の１に相当する時間の信号遅延を、エミュレーション上で表現できたことが分かる。以上のことから、システムクロックで動作するフリップ・フロップを信号遅延用レジスタとしてノード間に挿入することにより、エミュレーション対象回路上の信号を遅延させることが可能であることが分かる。

図４は、図２の例と同様に、レジスタ・パス間にシステムクロックで動作するフリップ・フロップを直列に３段挿入した場合の例を示した構成図である。また、図５は、レジスタ・パス間にフリップ・フロップを挿入しない場合の信号波形と、図４に示すように、レジスタ・パス間にフリップ・フロップを３段挿入した場合の信号波形の状態を比較した図である。

図４において、４０１は始点用レジスタとなるフリップ・フロップ、４０２は終点用レジスタとなるフリップ・フロップ、４０３、４０４はフリップ・フロップ４０１からフリップ・フロップ４０２に至るパスを形成する論理回路、４０５はそれぞれ信号遅延用のフリップ・フロップ、４０６はエミュレーション対象回路動作用クロック線、４０７は信号遅延用レジスタ動作用のシステムクロック線である。

また、図５において、５０１はシステムクロック波形、５０２はシステムクロックを１０分周することで生成されたエミュレーション対象回路動作用のクロック波形、５０３はノード４０８における信号波形、５０４はレジスタ・パス間に信号遅延用レジスタとしてのフリップ・フロップを挿入しない場合のノード４０９、４１０における信号波形、５０５はレジスタ・パス間にフリップ・フロップを３段挿入した場合の４０９における信号波形、５０６はレジスタ・パス間にフリップ・フロップを３段挿入した場合のノード４１０における信号波形である。

図５に示すように、レジスタ・パス間に信号遅延用レジスタとしてシステムクロックで動作するフリップ・フロップを３段挿入した場合、エミュレーション対象回路上の信号をシステムクロック３周期に相当する時間だけ遅延させることが可能である。

以上のことから、エミュレーション対象回路はシステムクロックを分周したクロックで動作させ、信号を遅延させるノード間にシステムクロックで動作するフリップ・フロップを信号遅延用レジスタとして挿入し、その挿入段数を変更することで、システムクロック１周期を遅延単位として信号遅延量を制御できることが分かる。
（実施の形態２）
本発明の実施の形態２のハードウェア・エミュレーション・システムを説明する。なお、実施の形態１ではシステム構成や信号遅延機構について説明したが、本実施の形態２では、回路記述に記述されている遅延をハードウェア・エミュレータ・システムに反映させる適用手法について説明する。

下記に、ＶｅｒｉｌｏｇＨＤＬにおける記述方式に従って信号遅延を付加することを記述した場合の回路記述例を示す。なお、ＶｅｒｉｌｏｇＨＤＬの記述方式においては、下記に示すように、遅延値を「＃［整数］」のように記述する。

ａｓｓｉｇｎ ａ ＝ ＃２ ｂ ＆ ｃ； ・・・・（回路記述１）
ｂｕｆ ＃５ （ｏｕｔ，ｉｎ）； ・・・・（回路記述２）
ａｌｗａｙｓ ＠（ｂ） ａ ＝ ＃９ ｂ； ・・・・（回路記述３）

例えば、実施の形態１において、システムクロックの１周期をＲＴＬ記述やテストベンチ上に記述されている＃１に割り当てたとすると、レジスタ・パス間にシステムクロックで動作するフリップ・フロップを１段挿入した場合は、システムクロックの１周期に相当する時間の信号遅延が得られるので、ＶｅｒｉｌｏｇＨＤＬにおける遅延値の記述方式に従って「＃１」のように記述され、またレジスタ・パス間にシステムクロックで動作するフリップ・フロップを３段挿入した場合は、同様にシステムクロックの３周期に相当する時間の信号遅延が得られるので、ＶｅｒｉｌｏｇＨＤＬにおける遅延値の記述方式に従って「＃３」のように記述される。

また、実施の形態１の例では、エミュレーション対象回路動作用クロックはシステムクロックを１０分周して生成しているので、ＶｅｒｉｌｏｇＨＤＬにおける遅延値の記述方式に従って「＃１」から「＃９」と記述することにより、システムクロックの１周期から９周期に相当する遅延を表現することが可能となる。つまり、システムクロック周期に遅延単位を割り当てることで、エミュレーション時に回路データに記述された信号遅延を反映させることができる。

図６にシステムクロック１周期に遅延値＃１を割り当て、回路記述１に遅延を反映させたうえで、エミュレータ上に配置した場合の回路構成を示す。図６において、６０１は回路記述１のａに対応するノード、６０２は回路記述１のｂに対応するノード、６０３は回路記述１のｃに対応するノード、６０４はそれぞれ信号遅延用レジスタとなるフリップ・フロップ、６０５はエミュレーション対象回路動作用のクロック線、６０６はシステムクロック線、６０７はノード６０１に接続されている論理回路網、６０８はノード６０２に接続されている論理回路網、６０９はノード６０３に接続されている論理回路網である。

ノード６０２とノード６０３の演算結果が出力されたノード６０１の前に信号遅延用フリップ・フロップ６０４が２段挿入されている。信号遅延用フリップ・フロップ６０４を１段挿入することは＃１（システムクロック１周期分）に相当する時間、信号を遅延させることになるので、合計で＃２（システムクロック２周期分）に相当する時間、信号を遅延させることになる。

上記のように、エミュレーション対象回路の回路記述において、遅延が記述されている全ての回路記述に対し、システムクロック周期に遅延単位を割り当てた信号遅延フリップ・フロップを挿入することで、エミュレーション対象回路の回路記述上に記述された遅延をエミュレーション時に反映させることが可能となる。
（実施の形態３）
本発明の実施の形態３のハードウェア・エミュレーション・システムを説明する。なお、実施の形態１では全て同じクロックエッジで動作するフリップ・フロップを信号遅延用レジスタとして使用した場合について説明したが、本実施の形態３ではポジティブエッジで動作するフリップ・フロップ、ネガティブエッジで動作するフリップ・フロップを使用した場合について説明する。

図７は始点用レジスタと終点用レジスタの間に、システムクロックのポジティブエッジで動作する信号遅延用フリップ・フロップとネガティブエッジで動作する信号遅延用フリップ・フロップとを、交互に挿入した構成例を示している。図７において、７０１は始点用レジスタとなるフリップ・フロップ、７０２は終点用レジスタとなるフリップ・フロップ、７０３、７０４は論理回路、７０５はポジティブエッジで動作する信号遅延用フリップ・フロップ、７０６はネガティブエッジで動作する信号遅延用フリップ・フロップ、７０７はエミュレーション対象となる論理回路の動作クロック線、７０８はシステムクロック線、７０９〜７１４はノードである。

図８は図７における信号波形の遅延状態を示したものである。図８において、８０１はシステムクロック波形、８０２はエミュレーション対象回路の動作クロック波形、８０３はノード７０９における信号波形、８０４はノード７１０における信号波形、８０５はノード７１１における信号波形、８０６はノード７１２における信号波形、８０７はノード７１３における信号波形、８０８はノード７１４における信号波形である。

図８に示すように、１段の信号遅延フリップ・フロップ挿入により信号がシステムクロック半周期に相当する時間が遅延されており、４段トータルでみるとシステムクロック２周期分に相当する時間が信号遅延されていることが分かる。もし、半周期をＲＴＬ記述やテストベンチ上に記述されている＃１に割り当てたとすると、上記の例では＃４に相当する時間の信号遅延を表現できたことになる。また、上記の例では、動作クロックはシステムクロックを１０分周して生成しているので、＃０から＃１９までの遅延状態を表現することが可能になる。

このように、ポジティブエッジで動作する信号遅延フリップ・フロップとネガティブエッジで動作する信号遅延フリップ・フロップとを、交互に挿入することで、システムクロック半周期を遅延単位に割り当てることが可能となり、実施の形態１よりも高速にエミュレーションを行うことが可能となる。
（実施の形態４）
本発明の実施の形態４のハードウェア・エミュレーション・システムを説明する。ここでは、エミュレーション・データ生成手法およびエミュレーションへの信号遅延の反映方法について説明する。

図９は本実施の形態４のハードウェア・エミュレーション・システムにおけるエミュレーション・データ生成方法を示すフローチャートである。このエミュレーション・データ生成方法は、図９に示すように、エミュレーション対象となる回路の回路記述を解析し、記述されている信号遅延情報を抽出する信号遅延情報抽出工程９０１と、テスト記述を解析しクロック情報としてクロック周期を抽出するクロック周期抽出工程９０２と、システムクロックに最小遅延単位を割り当てる最小遅延単位割り当て工程９０３と、クロック情報と最小遅延単位割り当て結果から分周率を算出し分周回路を合成する分周回路生成工程９０４と、エミュレーション対象回路の回路データに信号遅延フリップ・フロップを挿入する信号遅延フリップ・フロップ挿入工程９０５とからなっている。

なお図９において、９０６は遅延情報リスト、９０７は分周回路データ、９０８はエミュレーション対象の回路データである。
このようなエミュレーション・データ生成手法において、信号遅延情報抽出工程９０１では、入力されたエミュレーション対象回路の回路データであるＲＴＬ、ネットリスト、テストベンチのソースコードに記述された遅延値と信号が遅延するノードを自動的に抽出し、信号遅延量と信号遅延が発生するノード情報をリスト化する。例えば、ＶｅｒｉｌｏｇＨＤＬおいて遅延は、実施の形態２に記載の（回路記述１）、（回路記述２）、（回路記述３）に示されるように、「＃［数値］」で表現される。

よって、ＶｅｒｉｌｏｇＨＤＬの記述において、「＃」を順次に検索していくことでエミュレーション対象の回路記述に記述された信号遅延値と信号遅延が発生するノードの抽出を自動的に行うことができる。そして、その情報をまとめた遅延情報リスト９０６を生成する。図１０に工程９０１で生成される遅延値情報リスト９０６の例を示す。回路データとして１００１が入力された場合、１００２のような遅延情報リストが生成される。尚、この遅延情報リスト１００２はホストコンピュータの記憶デバイスに保存され、適時参照が可能である。

クロック周期抽出工程９０２では、あらかじめ設定されたクロック指定に基づき、テストベンチのソースコードを解析し、エミュレーション対象回路が動作するクロックの周期を抽出する。図１１にＶｅｒｉｌｏｇＨＤＬにおける一般的なクロック記述を示す。

図１１に示したように、クロック１１０１はテストベンチのｉｎｉｔｉａｌブロックにおいて定義される。図１１の例では、＃０において値が１に設定されている。その値は＃５０の間保持され、＃５０の時間が経った後、０が代入される。次に、更に＃５０の時間が経てば再び１が代入される。そして、このシーケンスを延々と繰り返していることが分かる。以上のことから、図１１の例の場合、エミュレーション対象回路が動作するクロックの周期は＃１００となる。このように指定されたクロック変数のｉｎｉｔｉａｌブロックを解析することで、エミュレーション対象回路が動作するクロック周期を算出することができる。このクロック周期の情報は工程９０４で使用される。

最小遅延単位割り当て工程９０３では、システムクロック周期として最小値遅延単位の割り当てを行う。実施の形態２では回路記述に記述されている遅延値に関係なくシステムクロック１周期に最小遅延単位として＃１を割り当てた場合について説明したが、本実施の形態４の工程９０３では、工程９０１で抽出した遅延情報から判断し、システムクロック周期に割り当てる最小遅延単位を決定する。ここで決定された最小値遅延単位が信号遅延フリップ・フロップで遅延できる最小の遅延量となる。

また、最小遅延単位割り当て工程９０３は、細分すると最小遅延単位算出工程と、最小遅延単位丸め工程からなっている。最小遅延単位算出工程では、工程９０１で作成された遅延情報リスト１００２に記載されている遅延値の最大公約数を、ホストコンピュータにより算出する。そして、最小遅延単位丸め工程では、もし演算結果が割り切れない場合や小数点以下の値が発生する場合は、値が小さい整数値に値を近似する。そして、算出された最大公約数を最小遅延単位としてシステムクロック周期に割り当てる。例えば、工程９０１が生成したリストとして１００２を考えた場合、最大公約数は５となり、最小遅延単位として＃５がシステムクロックの周期に割り当てられる。

分周回路生成工程９０４は、工程９０２で抽出したクロック周期と工程９０３で決定した最小遅延単位の割り当て情報から判断して、エミュレーション対象となる回路が動作するクロックを生成できるような分周回路の分周率を決定し、可変論理デバイスに配置可能なセルを使用して分周回路を合成する工程である。

工程９０４は、工程９０２で算出されたクロック周期を、上記最大遅延単位で除算した解を分周率として算出する。もし、演算結果が割り切れない場合や小数点以下の値が発生する場合は、工程９０３と同様、分周率としては値の小さい側の整数値に近似する。そして、算出された分周率に基づき分周回路を合成し分周回路データを生成する。例を示すと、エミュレーション対象回路のクロック周期が＃１００、最小遅延単位が＃５であるとすると、分周率は２０となり、分周率２０の分周回路データ９０７を生成する。ここで生成された分周回路データ９０７に対応する分周回路は、分周クロック生成装置１０５内の可変論理デバイスに形成され、この分周回路により分周されたクロックを、エミュレーション対象回路の動作クロックとして用いる。

信号遅延フリップ・フロップ挿入工程９０５では、エミュレーション対象回路に対し信号遅延フリップ・フロップを挿入し、エミュレーション対象回路に信号遅延を反映したエミュレーション用回路データを生成する。以下に工程９０５について説明する。

工程９０５では、まず、入力されたエミュレーション対象回路の回路データを、可変論理デバイスに配置可能なセルを使用したネットリストへ変換する。次に、工程９０１で抽出された遅延情報リストと工程９０３で決定した最小遅延単位の割り当て情報とをもとに、信号遅延が発生するノード間に信号遅延フリップ・フロップの挿入を行う。具体的には、遅延情報リストに記載の信号遅延値を最小遅延単位で割った数のフリップ・フロップを遅延ノード間に挿入する。例えば、回路データ１００１による回路記述（ａｓｓｉｇｎ ａ３ ＝ ＃１５ ｂ３ ｜ ｃ２；）の場合、工程９０３でシステムクロックに割り当てられた最小遅延単位は＃５、信号遅延は＃１５となるため、ノードｂ３、ｃ２の演算結結果とノードａ３との間に信号遅延フリップ・フロップを３段挿入する。こうすることで、エミュレーション対象回路の信号遅延を反映したエミュレーション用回路データを生成することができる。

以上のように、工程９０１から工程９０５のフローを実行することで、信号遅延を反映したエミュレーション用回路データと、システムクロックからエミュレーション対象回路動作用クロックを生成するための分周回路データとが生成される。上記のように生成されたデータは、回路規模、配線状態、回路の動作タイミングを考慮し、図１のハードウェア・エミュレーション・システムへ配置配線される。そして、エミュレーションを実行することで遅延を考慮したエミュレーションを行うことができる。尚、工程９０１から工程９０５までの工程処理はホストコンピュータ１０９によって制御され実行される。

本実施の形態４の方法では、システムクロック周期に割り当てる最小遅延単位を最適化することにより、分周回路の分周率を低くすることができるため、実施の形態２に比べ分周回路の規模を小さく、且つ、高速に遅延エミュレーションを行うことができる。
（実施の形態５）
本発明の実施の形態５のハードウェア・エミュレーション・システムを説明する。

なお、実施の形態４では、システムクロック周期に対し最小遅延単位を割り当て、信号遅延値を最小値遅延単位で割った数の信号遅延フリップ・フロップをノード間に挿入することで、信号遅延をエミュレーションに反映する場合のデータ生成方法について説明したが、本実施の形態５では、システムクロックで動作するフリップ・フロップにより遅延された状態に対し、レジスタ・パス間における信号遅延状態を仮想的に割り当てることにより、信号遅延をエミュレーションに反映する場合について説明を行う。

図１２は本実施の形態５のハードウェア・エミュレーション・システムにおいて、レジスタ・パス間における信号遅延状態に対し、システムクロックで動作するフリップ・フロップにより遅延された状態を仮想的に割り当てた場合のイメージ説明図である。

図１２において、１２０１は始点用レジスタとなるフリップ・フロップ、１２０２は終点用レジスタとなるフリップ・フロップ、１２０３は信号遅延用レジスタとなるフリップ・フロップ、１２０４はシステムクロック線、１２０５は１段目の信号遅延フリップ・フロップの入力ノード、１２０６は１段目の信号遅延フリップ・フロップの出力ノード、１２０７は２段目の信号遅延フリップ・フロップの出力ノード、１２０８は３段目の信号遅延フリップ・フロップの出力ノード、１２０９は４段目の信号遅延フリップ・フロップの出力ノード、１２１０は５段目の信号遅延フリップ・フロップの出力ノードである。また、１２１１はエミュレーション対象回路のエミュレータ上での動作クロック、１２１２はシステムクロック、１２１３〜１３１８はノード１２０５〜１２１０の信号波形である。図１２では、エミュレーション対象回路の動作クロック周期が＃２００、入力側のレジスタを基準としてレジスタ・パス間に＃１０、＃２０、＃４０、＃７５、＃１００の遅延状態があった場合のイメージを示している。

図１２に示すように、エミュレーション対象回路のレジスタ・パス間にシステムクロックで動作する信号遅延フリップ・フロップ１２０３が５段挿入されている。信号遅延フリップ・フロップの出力ノード１２０６〜１２１０の波形を見てみると、これらの信号遅延フリップ・フロップは、システムクロック１周期単位で信号を遅延させる効果があることがわかる。また、信号遅延フリップ・フロップの出力ノード１２０６〜１２１０の波形は時間軸上でそれぞれ独立して存在しており、エミュレーション対象回路の１周期の区間において、一つ独立した遅延状態として成立していることがわかる。

このことから、信号遅延フリップ・フロップにより遅延させた信号を遅延信号としてエミュレーション上で扱うことが可能であることが分かる。故に、システムクロックで動作するフリップ・フロップにより遅延された状態に対し、エミュレーション対象回路のレジスタ・パス間における信号遅延状態を仮想的に割り当てることにより、信号遅延をエミュレーションに反映することが可能となる。

例えば図１２の例では、エミュレーション対象回路の動作クロック周期が＃２００、入力側のレジスタを基準としてレジスタ・パス間に＃１０、＃２０、＃４０、＃７５、＃１００の遅延状態があった場合、＃１０の遅延状態は遅延フリップ・フロップ１段によりシステムクロック１周期遅延された状態、＃２０の遅延状態は遅延フリップ・フロップ２段によりシステムクロック２周期遅延された状態、＃４０の遅延状態は遅延フリップ・フロップ３段によりシステムクロック３周期遅延された状態、＃７５の遅延状態は遅延フリップ・フロップ４段によりシステムクロック４周期遅延された状態、＃１００の遅延状態は遅延フリップ・フロップ５段によりシステムクロック５周期遅延された状態を割り当て、エミュレーション対象回路の動作クロック周期にはシステムクロック６周期分の周期を割り当てることにより、それぞれの信号遅延フリップ・フロップの出力信号を＃１０、＃２０、＃４０、＃７５、＃１００遅延した信号として、エミュレーション・システム上で扱うことが可能となる。

尚、エミュレーション対象回路の動作クロック周期は、１周期内に起こりうる遅延状態の数によって決定される。上記の例では、遅延状態数は５であったが、更に多くの状態を表現するためには５段以上の信号遅延フリップ・フロップをレジスタ・パス間に挿入する必要がある。その場合、５システムクロック周期以上の信号遅延が発生し、その状態をエミュレーション対象回路の動作クロック１周期内に収める必要があるため、６周期以上の周期を割り当てる必要がある。

図１２には示していないが、＃２５０のように信号遅延がクロック周期より大きくなる場合は、動作クロック周期内に収まっている遅延状態の遅延フリップ・フロップ段数に２を足した段数に遅延された状態を割り当てる。例えば、図１２の場合では＃１００の遅延状態である段数５に２を足した段数７に＃２５０を割り当てる。こうすることで、その遅延状態はエミュレーション対象回路の動作クロックの２周期の中に納まり、遅延状態が表現可能となる。

また、動作解析のため波形表示を行う場合は、遅延状態の割り当て情報と、エミュレーション対象回路動作用クロックの周期情報から、図１３に示すように、視覚的なずれが発生しないように波形ファイルを合成する。これにより、解析時は、エミュレーション内における実際の遅延量を意識することなく解析を行うことが可能となる。これは、コントローラ、インターフェースを介してエミュレーション波形データを転送し、ホストコンピュータ処理を行い実現する。

なお図１３において、１３０１はエミュレーション対象回路動作用のクロック波形、１３０２はシステムクロック波形、１３０３はエミュレーション・システムにおける遅延前の信号波形、１３０４はエミュレーション・システム内で遅延量＃２０に相当する時間遅延された信号波形、１３０５は解析用に合成されたエミュレーション対象回路の動作クロックの信号波形、１３０６は解析用に合成されたエミュレーション対象回路の遅延前の信号波形、１３０７は解析用に合成された遅延状態＃２０に相当する時間、遅延されたエミュレーション対象回路の信号波形である。

また、本実施の形態５の手法では、レジスタ・パス間における信号遅延フリップ・フロップの挿入段数に対し遅延状態を割り当てるため、システムクロック周期に対し、遅延単位を割り当てる方法に比べ、フリップ・フロップの挿入段数が少なくなる。また、分周率も低く抑えることができるため、実施の形態１に比べ高速なエミュレーションを行うことができるという利点がある。

本発明のハードウェア・エミュレーション・システムは、回路データ上に記述されている信号遅延情報をエミュレーション上に反映させることができ、信号遅延を考慮した機能検証を高速に行うことができるものであり、半導体集積回路の高速動的検証システムに適用することができる。

本発明の実施の形態１のハードウェア・エミュレーション・システムの概略構成を示すブロック図 同実施の形態１のハードウェア・エミュレーション・システムにおいて、レジスタ・パス間に信号遅延調整クロックで動作するフリップ・フロップを１段挿入した場合の一例を示す構成図 同実施の形態１のハードウェア・エミュレーション・システムにおいて、レジスタ・パス間にフリップ・フロップを挿入しない場合と１段挿入した場合の信号波形の比較説明図 同実施の形態１のハードウェア・エミュレーション・システムにおいて、レジスタ・パス間にフリップ・フロップを直列に３段挿入した場合の一例を示す構成図 同実施の形態１のハードウェア・エミュレーション・システムにおいて、レジスタ・パス間にフリップ・フロップを挿入しない場合と３段挿入した場合の信号波形の比較説明図 本発明の実施の形態２のハードウェア・エミュレーション・システムにおいて、システムクロック１周期に遅延値＃１を割り当て、回路記述１をエミュレータに配置した場合を示す構成図 本発明の実施の形態３のハードウェア・エミュレーション・システムにおいて、始点レジスタと終点レジスタとの間にシステムクロックのポジティブエッジで動作する信号遅延フリップ・フロップとネガティブエッジで動作する信号遅延フリップ・フロップを交互に挿入した場合の一例を示す構成図 同実施の形態３のハードウェア・エミュレーション・システムにおいて、信号波形の遅延を示した波形図 本発明の実施の形態４のハードウェア・エミュレーション・システムにおけるエミュレーション・データ生成方法を示すフローチャート 同実施の形態４のハードウェア・エミュレーション・システムにおいて、入力回路データの例と工程９０１で生成される遅延情報リストの一例の説明図 同実施の形態４のハードウェア・エミュレーション・システムにおいて、ＶｅｒｉｌｏｇＨＤＬにおけるクロック記述の一例の説明図 本発明の実施の形態５のハードウェア・エミュレーション・システムにおいて、レジスタ・パス間における信号遅延状態に対しシステムクロックで動作するフリップ・フロップにより遅延された状態を仮想的に割り当てた場合のイメージを示す説明図 同実施の形態５のハードウェア・エミュレーション・システムにおいて、解析用に波形合成した場合の例を示す波形図

符号の説明

１０１ エミュレーション対象回路配置用可変論理デバイス
１０２ 配線用可変論理デバイス
１０３ メモリデバイス
１０４ システムクロック発生装置
１０５ 分周クロック生成装置（可変論理デバイス）
１０６ コントローラ
１０７ ホストコンピュータ
１０８ インターフェース
１０９ データ配線
１１０ システムクロック配線
１１１ エミュレーション対象回路クロック配線
１１２ コントロール線
２０１ 始点レジスタ用フリップ・フロップ
２０２ 終点レジスタ用フリップ・フロップ
２０３、２０４ 論理回路
２０５ 信号遅延用フリップ・フロップ
２０６ エミュレーション対象回路動作用クロック線
２０７ 信号遅延用レジスタ動作用クロック線
２０８〜２１１ ノード
３０１ システムクロック波形
３０２ エミュレーション対象回路動作用クロック波形
３０３ ノード信号波形
３０４ ノード信号波形
３０５ ノード信号波形
３０６ ノード信号波形
３０７ ノード信号波形
４０１ 始点レジスタ用フリップ・フロップ
４０２ 終点レジスタ用フリップ・フロップ
４０３、４０４ 論理回路
４０５ 信号遅延用フリップ・フロップ
４０６ エミュレーション対象回路動作用クロック線
４０７ 信号遅延用レジスタ動作用クロック線
４０８〜４１０ ノード
５０１ システムクロック波形
５０２ エミュレーション対象回路動作用クロック波形
５０３ ノード信号波形
５０４ ノード信号波形
５０５ ノード信号波形
５０６ ノード信号波形
６０１ ノード（ａ）
６０２ ノード（ｂ）
６０３ ノード（ｃ）
６０４ 信号遅延用フリップ・フロップ
６０５ エミュレーション対象回路動作用クロック線
６０６ 信号遅延用レジスタ動作用クロック線
６０７ 論理回路網
６０８ 論理回路網
６０９ 論理回路網
７０１ 始点レジスタ用フリップ・フロップ
７０２ 終点レジスタ用フリップ・フロップ
７０３、７０４ 論理回路
７０５ 信号遅延用フリップ・フロップ
７０６ 信号遅延用フリップ・フロップ
７０７ エミュレーション対象回路動作用クロック線
７０８ 信号遅延用レジスタ動作用クロック線
７０９〜７１４ ノード
８０１ システムクロック波形
８０２ エミュレーション対象回路動作用クロック波形
８０３ ノード信号波形
８０４ ノード信号波形
８０５ ノード信号波形
８０６ ノード信号波形
８０７ ノード信号波形
８０８ ノード信号波形
９０６ 遅延情報リスト
９０７ 分周回路データ
９０８ エミュレーション用回路データ
１００１ 回路記述の例
１００２ 遅延情報リストの例
１１０１ クロック記述の例
１２０１ 始点レジスタ用フリップ・フロップ
１２０２ 終点レジスタ用フリップ・フロップ
１２０３ 信号遅延用フリップ・フロップ
１２０４ 信号遅延用レジスタ動作用クロック線
１２０５〜１２１０ ノード
１２１１ エミュレーション対象回路動作用クロック波形
１２１２ システムクロック波形
１２１３〜１２１８ ノード信号波形
１３０１ エミュレーション対象回路動作用クロック波形
１３０２ システムクロック波形
１３０３ 信号波形
１３０４ 信号波形
１３０５ エミュレーション対象回路動作用クロック波形
１３０６ 信号波形
１３０７ 信号波形

Claims (10)

1. 複数のレジスタ間にエミュレーション対象となる論理回路を形成するためのプログラム可能な複数個の可変論理デバイスと、前記可変論理デバイス内のエミュレーション対象論理回路間を任意に接続可能な可変配線手段と、前記エミュレーション対象論理回路および前記可変配線手段の回路接続状態を示す各種データを蓄積するためのメモリデバイスと、前記エミュレーション対象論理回路に対するエミュレーション時の制御を指示するホストコンピュータとをインターフェース接続するインターフェース手段と、前記ホストコンピュータから前記インターフェース手段を通じて入力される指示に従って、エミュレーション動作を制御するコントローラとを備えたハードウェア・エミュレーション・システムにおいて、前記可変配線手段の任意接続により前記エミュレーション対象論理回路上に発生した複数のレジスタ・パス間およびクロック線の信号遅延量を調整する遅延調整回路を設け、前記コントローラは、前記エミュレーション動作時に、前記遅延調整回路による信号遅延量の調整を制御するよう構成したことを特徴とするハードウェア・エミュレーション・システム。
2. 請求項１記載のハードウェア・エミュレーション・システムであって、前記遅延調整回路は、システム内の最速クロックで動作するフリップ・フロップで形成し、前記コントローラは、前記エミュレーション動作時に、前記エミュレーション対象論理回路の動作クロックとして、前記最速クロックよりも低速なクロックを使用し、前記フリップ・フロップを前記エミュレーション対象論理回路のデータ・パス間に信号遅延フリップ・フロップとして挿入し、前記信号遅延フリップ・フロップの出力信号を遅延信号として扱うように、制御するよう構成したことを特徴とするハードウェア・エミュレーション・システム。
3. 請求項２記載のハードウェア・エミュレーション・システムであって、前記遅延調整回路は、前記最速クロックとして、システム内の発振回路から生成されるシステムクロックを使用するよう構成し、前記コントローラは、前記エミュレーション対象論理回路の動作クロックとして、前記システムクロックを分周した分周クロックを使用するように、制御するよう構成したことを特徴とするハードウェア・エミュレーション・システム。
4. 請求項３記載のハードウェア・エミュレーション・システムであって、前記コントローラは、前記システムクロックの１周期を、ハードウェア記述言語で記述された遅延量の最小遅延単位に割り当て、前記信号遅延フリップ・フロップを、前記エミュレーション対象論理回路のデータ・パス間に必要な遅延量に相当する段数挿入するように、制御するよう構成したことを特徴とするハードウェア・エミュレーション・システム。
5. 請求項３記載のハードウェア・エミュレーション・システムであって、前記コントローラは、回路記述やテスト記述に記述されている遅延値の最大公約数を算出し、その最大公約数を前記最小遅延単位として前記システムクロックの１周期に割り当て、前記信号遅延フリップ・フロップを、前記エミュレーション対象論理回路のデータ・パス間に必要な遅延量に相当する段数挿入するように、制御するよう構成したことを特徴とするハードウェア・エミュレーション・システム。
6. 請求項３記載のハードウェア・エミュレーション・システムであって、前記コントローラは、前記システムクロックの半周期を、ハードウェア記述言語で記述された遅延量の最小遅延単位に割り当て、前記信号遅延フリップ・フロップとして、前記システムクロックのポジティブエッジで動作するフリップ・フロップと、前記システムクロックのネガティブエッジで動作するフリップ・フロップとを交互に多段接続し、前記信号遅延フリップ・フロップの挿入段数を変化させるように、制御するよう構成したことを特徴とするハードウェア・エミュレーション・システム。
7. 請求項３記載のハードウェア・エミュレーション・システムであって、前記コントローラは、前記エミュレーション対象論理回路上のレジスタ・パス間に、前記システムクロックで動作する信号遅延フリップ・フロップを挿入して、時間軸上で独立した信号遅延状態を作り出し、その信号遅延状態に対して、前記レジスタ・パス間における信号遅延状態を遅延量の小さい状態から順に仮想的に割り当てるように、制御するよう構成したことを特徴とするハードウェア・エミュレーション・システム。
8. 請求項７記載のハードウェア・エミュレーション・システムであって、前記レジスタ・パス間に多段挿入した前記信号遅延フリップ・フロップの出力ノードに信号観測用ノードを設け、前記コントローラは、前記ホストコンピュータに前記出力ノードにおける信号データを転送し、前記遅延状態の割り当て情報と前記エミュレーション対象論理回路の動作クロック周期情報とから、前記ハードウェア記述言語で記述された信号遅延状態を反映した波形を合成するように、制御するよう構成したことを特徴とするハードウェア・エミュレーション・システム。
9. 請求項２記載のハードウェア・エミュレーション・システムであって、前記遅延調整回路は、前記最速クロックとして、外部装置から生成されるクロックを使用するよう構成し、前記コントローラは、前記エミュレーション対象論理回路の動作クロックとして、前記外部装置からのクロックを分周した分周クロックを使用するように、制御するよう構成したことを特徴とするハードウェア・エミュレーション・システム。
10. 請求項１から請求項９のいずれかに記載のハードウェア・エミュレーション・システムにおける遅延エミュレーション用データ生成方法であって、前記エミュレーション対象論理回路の回路記述を解析し、記述されている信号遅延情報を抽出する信号遅延情報抽出工程と、前記エミュレーション対象論理回路のテスト記述を解析し、記述されているクロック情報を抽出するクロック情報抽出工程と、前記システムクロックに最小遅延単位を割り当てる最小遅延単位割り当て工程と、前記クロック情報と前記最小遅延単位割り当て結果から分周率を算出し、その分周率を実現するための分周回路を合成して生成する分周回路生成工程と、前記エミュレーション対象論理回路の回路データに、前記信号遅延フリップ・フロップを挿入する信号遅延フリップ・フロップ挿入工程とを有する遅延エミュレーション用データ生成方法。

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