JP2005252930A

JP2005252930A - Pll circuit

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Publication number: JP2005252930A
Application number: JP2004063539A
Authority: JP
Inventors: Junji Ohara; 淳史大原; Yukio Hiraoka; 幸生平岡; Chiko Maeda; 智晃前田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-03-08
Filing date: 2004-03-08
Publication date: 2005-09-15

Abstract

<P>PROBLEM TO BE SOLVED: To provide a PLL circuit which makes loop band changes by the same adjustment ratio for the changes in the specifications, or the operating frequency, used, regardless of the initial values established by variation, specifications, or the using frequency, and is able to optimize response operation and jitter suppression. <P>SOLUTION: The circuit is provided with a serial decoding circuit, a data latching circuit, a phase comparison circuit, a current switching control circuit, and a charge pump circuit, the loop band can be changed by an adjustment ratio in proportion to a current value, since the current-switching control circuit can increase or decrease a current value by a constant magnification for the minimum change of an output value of the charge pump current switching data in the data latching circuit, because the current switching control circuit comprises a decode circuit for changing an output current value, when the charge pump circuit is ON by a constant ratio with respect the minimum change of data for the data latching circuit. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は半導体集積回路に用いるPLL回路に関するものである。 The present invention relates to a PLL circuit used in a semiconductor integrated circuit.

移動体通信分野などに用いられるPLL回路においては、ばらつきや仕様、使用周波数のの変化に伴いループ帯域を制御する必要がある。また、ロック動作を速めるため過渡的に帯域を広める方法も広く用いられている。帯域をIC内部で変化させる方法として一般に良く用いられる方法が、チャージポンプ回路の出力電流を変化させる方法で、特許文献１などに示されている。図９は従来のPLL回路の回路図である。 In a PLL circuit used in the mobile communication field or the like, it is necessary to control the loop band in accordance with variations, specifications, and changes in frequency used. Also, a method of widening the band transiently to speed up the lock operation is widely used. A method that is commonly used as a method of changing the band inside the IC is a method of changing the output current of the charge pump circuit, and is disclosed in Patent Document 1 and the like. FIG. 9 is a circuit diagram of a conventional PLL circuit.

図９において、シリアルデコード回路１は、チャージポンプ電流切替シリアルデータを含むシリアルコントロール信号をパラレル変換し、データラッチ回路２へと伝送する。データラッチ回路２はシリアルデコード回路１でパラレル変換されたコントロール信号を適切なアドレスへラッチする。位相比較回路３は基準信号と分周回路８の出力の位相を比較し、アップ信号D31とダウン信号D32を出力する。位相比較回路３にはいろいろな方式を採り得るが、例えば、基準信号の立ち上がりと比べ、分周回路８の出力の立ち上がりが遅れていればアップ信号D31がHを、進んでいればダウン信号D32がHを出力する、といった具合である。電流切替制御回路４は、チャージポンプ回路５のSW５２のオン・オフのタイミングを、PMOSとNMOS各々について位相比較回路３の出力D31,D32に基づき制御し、制御オン時にSW５２のどの素子を動作させるかを、データラッチ回路２でラッチされたチャージポンプ電流切替コントロール信号に基づき制御する。すなわちチャージポンプ回路５の電流出力タイミングと、オン時の出力電流値を制御している。図９は電流値を３ビットで制御している例である。チャージポンプ回路５は、カレントミラー回路５１、スイッチ回路５２、電流源回路５３、電源端子５４、接地端子５５により構成される。電源端子５４、接地端子５５は実際には１〜４、６〜８の回路ブロックにも存在するが、電流切替制御回路４はロジック回路表記、他の回路ブロックはブロック図表記のため、記載を省略している。スイッチ回路５２は、カレントミラー回路５１から出力される電流のオン・オフを、電流切替制御回路４の制御出力に基づき切り替えている。カレントミラー回路５１はPMOSトランジスタP511〜513,515、および、NMOSトランジスタN511〜513, 515,516で構成される。 In FIG. 9, the serial decode circuit 1 converts the serial control signal including the charge pump current switching serial data into parallel data and transmits it to the data latch circuit 2. The data latch circuit 2 latches the control signal converted in parallel by the serial decode circuit 1 to an appropriate address. The phase comparison circuit 3 compares the phase of the reference signal and the output of the frequency dividing circuit 8, and outputs an up signal D31 and a down signal D32. Various methods can be used for the phase comparison circuit 3. For example, the up signal D31 is H if the rise of the output of the frequency divider circuit 8 is delayed compared to the rise of the reference signal, and the down signal D32 if it is advanced. Output H, and so on. The current switching control circuit 4 controls the on / off timing of the SW 52 of the charge pump circuit 5 based on the outputs D31 and D32 of the phase comparison circuit 3 for each of the PMOS and NMOS, and which element of the SW 52 is operated when the control is on. Is controlled based on the charge pump current switching control signal latched by the data latch circuit 2. That is, the current output timing of the charge pump circuit 5 and the output current value at the time of ON are controlled. FIG. 9 shows an example in which the current value is controlled by 3 bits. The charge pump circuit 5 includes a current mirror circuit 51, a switch circuit 52, a current source circuit 53, a power supply terminal 54, and a ground terminal 55. Although the power supply terminal 54 and the ground terminal 55 actually exist in the circuit blocks 1 to 4 and 6 to 8, the current switching control circuit 4 is represented by a logic circuit, and the other circuit blocks are represented by a block diagram. Omitted. The switch circuit 52 switches on / off of the current output from the current mirror circuit 51 based on the control output of the current switching control circuit 4. The current mirror circuit 51 includes PMOS transistors P511 to 513, 515 and NMOS transistors N511 to 513, 515, 516.

これらの出力の電流値I5の変化により、PLLのループ帯域ωpが変化する。 The change in the current value I5 of these outputs changes the PLL loop band ωp.

ループ帯域ωpが大きいと高速応答動作が可能であるがジッタに対して弱くなり、小さいとジッタ抑制性能は向上するが、応答動作が遅くなるので、システム仕様や使用周波数などに合わせた最適化が必要になる。 If the loop bandwidth ωp is large, high-speed response operation is possible, but it becomes weak against jitter, and if it is small, jitter suppression performance improves, but response operation becomes slow, so optimization according to the system specifications, frequency used, etc. I need it.

ループ帯域ωpは電流値I5に対して比例増加、すなわちωp∝ｋ×I5 (kは定数)なる関係があるため、チャージポンプ回路５の出力電流I5を変化させることにより、ループ帯域ωpを変化させ、応答動作やジッタ抑制性能の最適化を図ることができる。
特開平１１−３４０８２２号公報 Since the loop band ωp increases in proportion to the current value I5, that is, ωp∝k × I5 (k is a constant), the loop band ωp is changed by changing the output current I5 of the charge pump circuit 5. Therefore, it is possible to optimize the response operation and the jitter suppression performance.
JP 11-340822 A

しかしながら、前記従来の構成では、電流値を等間隔でしか制御できない。 However, in the conventional configuration, the current value can be controlled only at equal intervals.

例えば、図９において、各トランジスタのL値は等しく、W値を各々WP511〜513,515,WN511〜513,515,516とする。 For example, in FIG. 9, the L value of each transistor is equal, and the W values are WP511 to 513,515 and WN511 to 513,515,516, respectively.

図１０は
WN511/WN516=1,WN512/WN516=2,WN513/WN516=4,
WN515/WN516=1,WP511/WP515=1,WP512/WP515=2,WP513/WP515=4
とし、
電流源５３の電流値I53=1で正規化した時の、チャージポンプ電流切替コントロール信号D２１〜２３のデータ論理に対するカレントミラー回路５１のPMOSトランジスタP511〜513の出力電流値|IP511〜513|、およびNMOSトランジスタN511〜513の出力電流値|IN511〜513|、および位相比較回路３の出力データD31,または、D32がHの時のチャージポンプ回路５出力のトータルの電流値|I5|の値を示している。通常、位相比較回路３の出力データD32がHの時のチャージポンプ回路５出力のトータルの電流は、位相比較回路３の出力データD31がHの時のチャージポンプ回路５出力のトータルの電流と同じで方向が逆である。したがって、その絶対値|I5|は、D31がHの時もD32がHの時も同じと考える。また、過渡的にD31とD32が同時にHになる事があるが、ループ帯域特性に対して支配的ではなく、簡単のためここではその説明を省略する。 FIG.
WN511 / WN516 = 1, WN512 / WN516 = 2, WN513 / WN516 = 4,
WN515 / WN516 = 1, WP511 / WP515 = 1, WP512 / WP515 = 2, WP513 / WP515 = 4
age,
Output current values | IP511 to 513 | of the PMOS transistors P511 to 513 of the current mirror circuit 51 for the data logic of the charge pump current switching control signals D21 to 23 when normalized with the current value I53 = 1 of the current source 53, and Indicates the output current value | IN511 to 513 | of the NMOS transistors N511 to 513 and the total current value | I5 | of the output of the charge pump circuit 5 when the output data D31 or D32 of the phase comparison circuit 3 is H. ing. Normally, the total current output from the charge pump circuit 5 when the output data D32 of the phase comparison circuit 3 is H is the same as the total current output from the charge pump circuit 5 when the output data D31 of the phase comparison circuit 3 is H. The direction is reversed. Therefore, the absolute value | I5 | is considered to be the same when D31 is H and when D32 is H. Although D31 and D32 may become H at the same time transiently, they are not dominant with respect to the loop bandwidth characteristics, and the description thereof is omitted here for simplicity.

今、[D23,D22,D21]のデータが[0,1,0]のときの電流|I5|=2をセンター値とするとき、データを[0,0,1]に変化させると|I5|=１に、[0,1,1]では|I5|=3になる。すなわちデータの最小変化に対して、電流、すなわちループ帯域を1/2倍に減少させたり、1.5倍に増加させたり出来るが、[D23,D22,D21]のデータが[1,1,0]のときの電流|I5|=6をセンター値とすると、データを[1,0,1]では|I5|=5に、[1,1,1]では|I5|=7になる。すなわちデータの最小変化に対して、電流、すなわちループ帯域を5/6倍や7/6倍にしか変化させることが出来ない。 Now, when the current | I5 | = 2 when the data of [D23, D22, D21] is [0,1,0] is the center value, changing the data to [0,0,1] | I5 | = 1, and [0,1,1] results in | I5 | = 3. That is, the current, that is, the loop bandwidth can be reduced by a factor of 1/2 or increased by a factor of 1.5 for the minimum change in data, but the data in [D23, D22, D21] is [1,1,0] If the current | I5 | = 6 at the time is the center value, the data becomes | I5 | = 5 for [1,0,1] and | I5 | = 7 for [1,1,1]. That is, the current, that is, the loop bandwidth can be changed only 5/6 times or 7/6 times with respect to the minimum change of data.

前記従来の課題を解決するために、本発明のPLL回路は、シリアルデコード回路と、データラッチ回路と、位相比較回路と、電流切替制御回路と、チャージポンプ回路を備え、前記電流切替制御回路は、デコード回路を有し、前記データラッチ回路のチャージポンプ電流切替データ出力値の最小変化に対して、定倍率で電流値を増減させる。 In order to solve the conventional problems, a PLL circuit of the present invention includes a serial decode circuit, a data latch circuit, a phase comparison circuit, a current switching control circuit, and a charge pump circuit, and the current switching control circuit is And a decoding circuit for increasing or decreasing the current value at a constant magnification with respect to the minimum change in the charge pump current switching data output value of the data latch circuit.

本構成によって、PLLのループ帯域を任意の初期値から２倍、1/2などの等倍率で変化させることが出来る。 With this configuration, the PLL loop band can be changed from an arbitrary initial value by an equal magnification such as 2 or 1/2.

以上のように本発明のPLL回路によれば、ばらつき、仕様や使用周波数により設定された初期値の如何にかかわらず、仕様や使用周波数の変化に対し、同じ調整比率で、ループ帯域を変化させ、応答動作やジッタ抑制性能の最適化のできる優れたPLL回路を実現できるものである。 As described above, according to the PLL circuit of the present invention, the loop band is changed at the same adjustment ratio with respect to the change of the specification and the use frequency regardless of the variation, the specification and the initial value set by the use frequency. It is possible to realize an excellent PLL circuit that can optimize response operation and jitter suppression performance.

以下本発明の実施の形態について、図面を参照しながら説明する。 Embodiments of the present invention will be described below with reference to the drawings.

（実施の形態１）
図１は本発明の実施の形態１におけるPLL回路の回路図である。 (Embodiment 1)
FIG. 1 is a circuit diagram of a PLL circuit according to Embodiment 1 of the present invention.

図１において、シリアルデコード回路１は、チャージポンプ電流切替シリアルデータを含むシリアルコントロール信号をパラレル変換し、データラッチ回路２へと伝送する。データラッチ回路２はシリアルデコード回路１でパラレル変換されたコントロール信号を適切なアドレスへラッチする。位相比較回路３は基準信号と分周回路８の出力の位相を比較し、図９のときと同様にアップ信号D31とダウン信号D32を出力する。 In FIG. 1, a serial decode circuit 1 performs parallel conversion on a serial control signal including charge pump current switching serial data and transmits the serial control signal to a data latch circuit 2. The data latch circuit 2 latches the control signal converted in parallel by the serial decode circuit 1 to an appropriate address. The phase comparison circuit 3 compares the phase of the reference signal and the output of the frequency dividing circuit 8, and outputs an up signal D31 and a down signal D32 as in FIG.

電流切替制御回路４は、図９と同様にチャージポンプ回路５のSW５２のオン・オフのタイミングを、PMOSとNMOS各々について位相比較回路３の出力D31,D32に基づき制御するが、制御オン時にSW５２のどの素子を動作させるかは図９とは異なり、データラッチ回路２でラッチされたチャージポンプ電流切替コントロール信号そのままではなく、その値を更にデコードするデコード回路４１を設けている。また、図９とは異なり、図１は２ビット制御の例である。 Similarly to FIG. 9, the current switching control circuit 4 controls the ON / OFF timing of the SW 52 of the charge pump circuit 5 based on the outputs D31 and D32 of the phase comparison circuit 3 for each of the PMOS and NMOS. Different from FIG. 9, which element is operated is not the charge pump current switching control signal latched by the data latch circuit 2 but a decoding circuit 41 for further decoding the value. Unlike FIG. 9, FIG. 1 shows an example of 2-bit control.

例えば、[D22,D21]のデータが[0,0]のとき、AND回路411の出力がHになり、位相比較回路３の出力D31,D32を、AND回路401、NAND回路402を介してチャージポンプ回路５のSW52のP521またはN521へ伝達する。このとき、AND回路412〜414の出力はLの為、AND回路403,405,407,NAND回路404,406,408は出力D31、D32をチャージポンプ回路5へは伝送しない。同様にして、[D22,D21]のデータが[0,1]のとき、AND回路412の出力がHになり、位相比較回路３の出力D31,D32を、AND回路403、NAND回路404を介してチャージポンプ回路５のSW52のP522またはN522へ伝達する。 For example, when the data of [D22, D21] is [0, 0], the output of the AND circuit 411 becomes H, and the outputs D31, D32 of the phase comparison circuit 3 are charged via the AND circuit 401 and the NAND circuit 402. It is transmitted to P521 or N521 of SW52 of the pump circuit 5. At this time, since the outputs of the AND circuits 412 to 414 are L, the AND circuits 403, 405, 407 and the NAND circuits 404, 406, 408 do not transmit the outputs D31, D32 to the charge pump circuit 5. Similarly, when the data of [D22, D21] is [0, 1], the output of the AND circuit 412 becomes H, and the outputs D31, D32 of the phase comparison circuit 3 are passed through the AND circuit 403 and the NAND circuit 404. And transmitted to P522 or N522 of SW52 of the charge pump circuit 5.

チャージポンプ回路５は、カレントミラー回路５１、スイッチ回路５２、電流源回路５３、電源端子５４、接地端子５５により構成される。電源端子５４、接地端子５５は実際には１〜４、６〜８の回路ブロックにも存在するが、電流切替制御回路４はロジック回路表記、他の回路ブロックはブロック図表記のため、記載を省略している。スイッチ回路５２は、カレントミラー回路５１から出力される電流のオン・オフを、電流切替制御回路４の制御出力に基づき切り替えている。カレントミラー回路５１はPMOSトランジスタP511〜515、および、NMOSトランジスタN511〜516で構成される。 The charge pump circuit 5 includes a current mirror circuit 51, a switch circuit 52, a current source circuit 53, a power supply terminal 54, and a ground terminal 55. Although the power supply terminal 54 and the ground terminal 55 actually exist in the circuit blocks 1 to 4 and 6 to 8, the current switching control circuit 4 is represented by a logic circuit, and the other circuit blocks are represented by a block diagram. Omitted. The switch circuit 52 switches on / off of the current output from the current mirror circuit 51 based on the control output of the current switching control circuit 4. The current mirror circuit 51 includes PMOS transistors P511 to 515 and NMOS transistors N511 to 516.

ここで、図１において、各トランジスタのL値は等しく、W値を各々WP511〜515,WN511〜516とする。 Here, in FIG. 1, the L value of each transistor is equal, and the W values are WP511 to 515 and WN511 to 516, respectively.

図２は
WN511/WN516=1,WN512/WN516=2, WN513/WN516=4,WN514/WN516=8,
WN515/WN516=1,WP511/WP515=1,WP512/WP515=2,WP513/WP515=4,WP514/WP515=8
とし、
電流源５３の電流値I53=1で正規化した時の、チャージポンプ電流切替コントロール信号D２１〜２３のデータ論理に対するカレントミラー回路５１のPMOSトランジスタP511〜513の出力電流値|IP511〜514|、およびNMOSトランジスタN511〜513の出力電流値|IN511〜514|、および位相比較回路３の出力データD31,または、D32がHの時のチャージポンプ回路５出力のトータルの電流値|I5|の値を示している。通常、位相比較回路３の出力データD32がHの時のチャージポンプ回路５出力のトータルの電流は、位相比較回路３の出力データD31がHの時のチャージポンプ回路５出力のトータルの電流と同じで方向が逆である。したがって、その絶対値|I5|は、D31がHの時もD32がHの時も同じと考える。また、過渡的にD31とD32が同時にHになる事があるが、ループ帯域特性に対して支配的ではなく、簡単のためここではその説明を省略する。 Figure 2
WN511 / WN516 = 1, WN512 / WN516 = 2, WN513 / WN516 = 4, WN514 / WN516 = 8,
WN515 / WN516 = 1, WP511 / WP515 = 1, WP512 / WP515 = 2, WP513 / WP515 = 4, WP514 / WP515 = 8
age,
Output current values | IP511 to 514 | of the PMOS transistors P511 to 513 of the current mirror circuit 51 for the data logic of the charge pump current switching control signals D21 to 23 when normalized with the current value I53 = 1 of the current source 53, and Indicates the output current value | IN511 to 514 | of the NMOS transistors N511 to 513 and the total current value | I5 | of the output of the charge pump circuit 5 when the output data D31 or D32 of the phase comparison circuit 3 is H. ing. Normally, the total current output from the charge pump circuit 5 when the output data D32 of the phase comparison circuit 3 is H is the same as the total current output from the charge pump circuit 5 when the output data D31 of the phase comparison circuit 3 is H. The direction is reversed. Therefore, the absolute value | I5 | is considered to be the same when D31 is H and when D32 is H. Although D31 and D32 may become H at the same time transiently, they are not dominant with respect to the loop bandwidth characteristics, and the description thereof is omitted here for simplicity.

すなわち、
|I5|＝|IN511|+|IN512|+|IN513| = |IP511|+|IP512|+|IP513|
|IN511|=|IP511|,|IN512|=|IP512|,|IN513|=|IP513|
である。 That is,
| I5 | = | IN511 | + | IN512 | + | IN513 | = | IP511 | + | IP512 | + | IP513 |
| IN511 | = | IP511 |, | IN512 | = | IP512 |, | IN513 | = | IP513 |
It is.

今、[D22,D21]のデータが[0,1]のときの電流|I5|=2をセンター値とするとき、データを[0,0]に変化させると|I5|=１に、[1,0]では|I5|=4になる。すなわちデータの最小変化に対して、電流、すなわちループ帯域を1/2倍に減少させたり、2倍に増加させたり出来る。また、[D22,D21]のデータが[1,0]のときの電流|I5|=4をセンター値とすると、データを[0,1]では|I5|=2に、[1,1]では|I5|=8になり、やはりデータの最小変化に対して、電流、すなわちループ帯域を1/2倍に減少させたり、2倍に増加させたり出来る。 Now, when the current | I5 | = 2 when the data of [D22, D21] is [0,1] is set as the center value, changing the data to [0,0] results in | I5 | = 1, In 1,0], | I5 | = 4. That is, the current, that is, the loop bandwidth can be reduced by a factor of two or increased by a factor of two for the minimum change in data. Also, if the current | I5 | = 4 when the data of [D22, D21] is [1,0] is the center value, the data is | I5 | = 2 for [0,1] and [1,1] Then, | I5 | = 8, and the current, that is, the loop bandwidth can be reduced by a factor of 1/2 or increased by a factor of two with respect to the minimum change in data.

したがってこのような構成によれば、データの初期値に関わらず、データの最小変化に対して、電流、すなわちループ帯域を、1/2倍や2倍の様に常に定倍率で変化させることが出来る。 Therefore, according to such a configuration, regardless of the initial value of data, the current, that is, the loop band can always be changed at a constant magnification such as 1/2 or 2 times with respect to the minimum change of data. I can do it.

（実施の形態２）
図３は本発明の実施の形態２におけるPLL回路の回路図である。 (Embodiment 2)
FIG. 3 is a circuit diagram of a PLL circuit according to the second embodiment of the present invention.

図３において図１と同じ構成要素については同じ符号を用い、説明を省略する。チャージポンプ回路５において、スイッチ回路５２は、PMOSトランジスタP521〜524、および、NMOSトランジスタN521〜524で構成される。 3, the same components as those in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted. In the charge pump circuit 5, the switch circuit 52 includes PMOS transistors P521 to 524 and NMOS transistors N521 to 524.

また、図４は図３の構成において、電流源５３の電流値I53=1で正規化した時の、チャージポンプ電流切替コントロール信号D２１,D２２のデータ論理に対するカレントミラー回路５１のPMOSトランジスタP511〜514の出力電流値|IP511〜514|、およびNMOSトランジスタN511〜514の出力電流値|IN511〜514|、および位相比較回路３の出力データD31,または、D32がHの時のチャージポンプ回路５出力のトータルの電流値|I5|の値を示している。 4 shows PMOS transistors P511 to 514 of the current mirror circuit 51 for the data logic of the charge pump current switching control signals D21 and D22 when normalized with the current value I53 = 1 of the current source 53 in the configuration of FIG. Output current value | IP511 to 514 |, output current value | IN511 to 514 | of NMOS transistors N511 to 514, and output data D31 of phase comparison circuit 3 or output of charge pump circuit 5 when D32 is H The total current value | I5 | is shown.

図３において、まず、電流切替制御回路４のAND回路401およびNAND回路402は、位相比較回路３の各々の出力D31,D32がHの時、常に電流が流れるよう、データラッチ回路２の出力とは演算されずに各々スイッチ回路52のNMOSトランジスタN521およびPMOSトランジスタP521へと伝送される。そのNMOSトランジスタN521およびPMOSトランジスタP521のオン時にカレントミラー回路５１から出力される電流をデータラッチ回路２の出力[D22,D21]のデータが最小値[0,0]の時の最小電流値、１に設定する。 In FIG. 3, first, the AND circuit 401 and the NAND circuit 402 of the current switching control circuit 4 are connected to the output of the data latch circuit 2 so that a current always flows when the outputs D31 and D32 of the phase comparison circuit 3 are H. Are not calculated and transmitted to the NMOS transistor N521 and the PMOS transistor P521 of the switch circuit 52, respectively. The current output from the current mirror circuit 51 when the NMOS transistor N521 and the PMOS transistor P521 are turned on is the minimum current value when the data [D22, D21] of the data latch circuit 2 is the minimum value [0,0], 1 Set to.

次に、AND回路403およびNAND回路404はデータラッチ回路２のチャージポンプ電流切替データ出力の最下位ビットの出力D21がHの時に、位相比較回路３の出力を各々スイッチ回路52のNMOSトランジスタN522およびPMOSトランジスタP522へと伝送する。ここで、回路２の出力[D22,D21]のデータが[0,1]の時、電流値が２になるようにするには、カレントミラー回路５２のミラー比を、
WN512/WN511=1,
WP512/WP511=1
に設定すると、その電流値を、出力最小電流１に対して１：１に出来、スイッチ回路52のNMOSトランジスタN521,N522およびPMOSトランジスタP521、P522がオンするので、トータル電流、|I5|=2になる。 Then, the AND circuit 403 and the NAND circuit 404 output the output of the phase comparison circuit 3 to the NMOS transistor N522 of the switch circuit 52 and the output of the least significant bit of the charge pump current switching data output of the data latch circuit 2, respectively. Transmit to the PMOS transistor P522. Here, when the data of the output [D22, D21] of the circuit 2 is [0, 1], the mirror ratio of the current mirror circuit 52 is set so that the current value becomes 2.
WN512 / WN511 = 1,
WP512 / WP511 = 1
Is set to 1: 1 with respect to the minimum output current 1, and the NMOS transistors N521 and N522 and the PMOS transistors P521 and P522 of the switch circuit 52 are turned on, so that the total current, | I5 | = 2 become.

同様にして、AND回路405およびNAND回路406はデータラッチ回路２のチャージポンプ電流切替データ出力の２番目の下位ビットの出力D22がHの時に、位相比較回路３の出力を各々スイッチ回路52のNMOSトランジスタN523およびPMOSトランジスタP524へと伝送する。ここで、回路２の出力[D22,D21]のデータが[1,0]の時、電流値が４になるようにするために、カレントミラー回路５２のミラー比を、
WN513/WN511=3,
WP513/WP511=3
に設定すると、その電流値を、出力最小電流１に対して１：３に出来、スイッチ回路52のNMOSトランジスタN521,N523およびPMOSトランジスタP521、P523がオンするので、トータル電流、|I5|=1+3=4になる。 Similarly, the AND circuit 405 and the NAND circuit 406 respectively output the output of the phase comparison circuit 3 to the NMOS of the switch circuit 52 when the output D22 of the second lower bit of the charge pump current switching data output of the data latch circuit 2 is H. Transmit to transistor N523 and PMOS transistor P524. Here, when the data [D22, D21] of the circuit 2 is [1,0], the mirror ratio of the current mirror circuit 52 is set so that the current value becomes 4.
WN513 / WN511 = 3,
WP513 / WP511 = 3
Is set to 1: 3 with respect to the minimum output current 1, and the NMOS transistors N521 and N523 and the PMOS transistors P521 and P523 of the switch circuit 52 are turned on, so that the total current, | I5 | = 1 + 3 = 4.

次に、電流切替制御回路４のデコード回路41は、データラッチ２のチャージポンプ電流切替データ出力の最下位ビットD21と次に下位のビットD22とを入力とするAND回路411のみで構成されている。AND回路407およびNAND回路408はデータラッチ回路２のチャージポンプ電流切替データ出力の最下位ビットD21がHと２番目の下位ビットの出力D22が共にHの時に、デコード回路41のAND回路411もHになり、位相比較回路３の出力を各々スイッチ回路52のNMOSトランジスタN524およびPMOSトランジスタP524へと伝送する。 Next, the decode circuit 41 of the current switching control circuit 4 is composed only of an AND circuit 411 having the least significant bit D21 and the next least significant bit D22 of the charge pump current switching data output of the data latch 2 as inputs. . In the AND circuit 407 and the NAND circuit 408, when the least significant bit D21 of the charge pump current switching data output of the data latch circuit 2 is H and the output D22 of the second least significant bit is both H, the AND circuit 411 of the decode circuit 41 is also H. And the output of the phase comparison circuit 3 is transmitted to the NMOS transistor N524 and the PMOS transistor P524 of the switch circuit 52, respectively.

ここで、回路２の出力[D22,D21]のデータが[1,1]の時、カレントミラー回路５２のミラー比を、スイッチ回路52のNMOSトランジスタN521〜N524およびPMOSトランジスタP521〜P523すべてがオンする
|I5|=1+1+3 +|IP514|=1+1+3 +|IN514|
になる。 Here, when the data of the output [D22, D21] of the circuit 2 is [1, 1], the mirror ratio of the current mirror circuit 52 is set to turn on the NMOS transistors N521 to N524 and the PMOS transistors P521 to P523 of the switch circuit 52. Do
| I5 | = 1 + 1 + 3 + | IP514 | = 1 + 1 + 3 + | IN514 |
become.

データ変化に対して２倍、すなわち[D22,D21]=[1,0]の時の|I5|=4の２倍にするには、
[D22,D21]のデータが[1,1]の時、
|I5|=8
にすればよい。 To double the data change, that is, twice the value of | I5 | = 4 when [D22, D21] = [1,0]
When the data of [D22, D21] is [1,1]
| I5 | = 8
You can do it.

したがって、|IP514|、|IN514|の値は、
|IP514|=|IN514|=|I5|-(1+1+3 )=8-5=3
にすれば良い。 Therefore, the values of | IP514 | and | IN514 |
| IP514 | = | IN514 | = | I5 |-(1 + 1 + 3) = 8-5 = 3
You can do it.

すなわち、このような、図４に示されるように、カレントミラー回路５１が、出力最小電流１に対して１：１：３：３の重み付けをもつ構成、特に各トランジスタのL値が等しい時、W値は各々、
WN512/WN516=1, WN513/WN516=3,
WN514/WN516=3, WN515/WN516=1, WP511/WP515=1,
WP512/WP515=1, WP513/WP515=3, WP514/WP515=3
にしておけば、実施の形態1と同様にして、
[D22,D21]のデータが[0,1]のときの電流|I5|=2をセンター値とするとき、データを[0,0]に変化させると|I5|=１に、[1,0]では|I5|=4になる。すなわちデータの最小変化に対して、電流、すなわちループ帯域を1/2倍に減少させたり、2倍に増加させたり出来る。また、[D22,D21]のデータが[1,0]のときの電流|I5|=4をセンター値とすると、データを[0,1]では|I5|=2に、[1,1]では|I5|=8になり、やはりデータの最小変化に対して、電流、すなわちループ帯域を1/2倍に減少させたり、2倍に増加させたり出来る。 That is, as shown in FIG. 4, when the current mirror circuit 51 has a weighting ratio of 1: 1: 3: 3 with respect to the minimum output current 1, particularly when the L value of each transistor is equal, Each W value is
WN512 / WN516 = 1, WN513 / WN516 = 3,
WN514 / WN516 = 3, WN515 / WN516 = 1, WP511 / WP515 = 1,
WP512 / WP515 = 1, WP513 / WP515 = 3, WP514 / WP515 = 3
If it is, as in the first embodiment,
When the current | I5 | = 2 when the data of [D22, D21] is [0,1] is set as the center value, changing the data to [0,0] results in | I5 | = 1, In [0], | I5 | = 4. That is, the current, that is, the loop bandwidth can be reduced by a factor of two or increased by a factor of two for the minimum change in data. Also, if the current | I5 | = 4 when the data of [D22, D21] is [1,0] is the center value, the data is | I5 | = 2 for [0,1] and [1,1] Then, | I5 | = 8, and the current, that is, the loop bandwidth can be reduced by a factor of 1/2 or increased by a factor of two with respect to the minimum change in data.

したがってこのような構成によれば、データラッチ回路２の出力に対応して、必要に応じてスイッチ回路５２の複数のNMOSトランジスタまたはPMOSトランジスタをオンさせることが出来るため、実施の形態1より少ない構成、トランジスタサイズで、データの初期値に関わらず、データの最小変化に対して、電流、すなわちループ帯域を、1/2倍や2倍の様に常に定倍率で変化させることが出来る。 Therefore, according to such a configuration, a plurality of NMOS transistors or PMOS transistors of the switch circuit 52 can be turned on as necessary in accordance with the output of the data latch circuit 2, and therefore, the configuration is less than that of the first embodiment. Regardless of the initial value of the data, the transistor size can always change the current, that is, the loop bandwidth at a constant magnification such as 1/2 or 2 times with respect to the minimum change of data.

（実施の形態３）
図５は本発明の実施の形態３におけるPLL回路の回路図である。 (Embodiment 3)
FIG. 5 is a circuit diagram of a PLL circuit according to Embodiment 3 of the present invention.

図５において図１、図３と同じ構成要素については同じ符号を用い、説明を省略する。 5, the same components as those in FIGS. 1 and 3 are denoted by the same reference numerals, and the description thereof is omitted.

図１、図３は２ビット制御の例であるが、図５は３ビット制御の例である。また、電流切替制御回路４の構成およびチャージポンプ回路５のカレントミラー回路５１のミラー比は図３と同様に、W値は各々、
WN511/WN516=1,WN512/WN516=1, WN513/WN516=3,
WN514/WN516=3, WN515/WN516=1, WP511/WP515=1,
WP512/WP515=1, WP513/WP515=3, WP514/WP515=3
のミラー比を持つものとして説明する。 1 and 3 are examples of 2-bit control, while FIG. 5 is an example of 3-bit control. The configuration of the current switching control circuit 4 and the mirror ratio of the current mirror circuit 51 of the charge pump circuit 5 are the same as in FIG.
WN511 / WN516 = 1, WN512 / WN516 = 1, WN513 / WN516 = 3,
WN514 / WN516 = 3, WN515 / WN516 = 1, WP511 / WP515 = 1,
WP512 / WP515 = 1, WP513 / WP515 = 3, WP514 / WP515 = 3
It is assumed that the mirror ratio is as follows.

図５において、チャージポンプ回路５の電流源５３と並列に別の電流源５６、および電流源５６をオン/オフさせるスイッチ回路５７を設ける。データラッチ回路２の出力の下位２ビットD21,D22は、図１、図３と同様に、電流切替制御回路４に接続されている。最上位ビットD23はスイッチ回路５７に接続され、[D23]=[1]のとき、電流源５６の電流をカレントミラー回路５１へ伝送する。 In FIG. 5, another current source 56 in parallel with the current source 53 of the charge pump circuit 5 and a switch circuit 57 for turning on / off the current source 56 are provided. The lower 2 bits D21 and D22 of the output of the data latch circuit 2 are connected to the current switching control circuit 4 as in FIGS. The most significant bit D23 is connected to the switch circuit 57 and transmits the current of the current source 56 to the current mirror circuit 51 when [D23] = [1].

図６は電流源５３の電流値I53=1で正規化した時の、チャージポンプ電流切替コントロール信号D２１,D２２のデータ論理に対するカレントミラー回路５１のPMOSトランジスタP511〜514の出力電流値|IP511〜514|、およびNMOSトランジスタN511〜514の出力電流値|IN511〜514|、および位相比較回路３の出力データD31,または、D32がHの時のチャージポンプ回路５出力のトータルの電流値|I5|の値を示している。 FIG. 6 shows output current values | IP511 to 514 of the PMOS transistors P511 to 514 of the current mirror circuit 51 for the data logic of the charge pump current switching control signals D21 and D22 when normalized with the current value I53 = 1 of the current source 53. And the output current value | IN511 to 514 | of the NMOS transistors N511 to 514 and the total current value | I5 | of the output of the charge pump circuit 5 when the output data D31 or D32 of the phase comparison circuit 3 is H The value is shown.

今、図５のように３ビット目により電流源５６の電流をオンオフさせる構成の場合、[D23]=[0]のとき、すなわち電流源５６がオフの場合は、図４と同じ電流値に設定できる。例えば[D23,D22,D21]=[0,1,1]の時の|I5|=8である。 Now, when the current source 56 is turned on and off by the third bit as shown in FIG. 5, when [D23] = [0], that is, when the current source 56 is off, the current value is the same as in FIG. Can be set. For example, | I5 | = 8 when [D23, D22, D21] = [0, 1, 1].

ここで、[D23,D22,D21]=[1,0,0]の時の|I5|を、[D23,D22,D21]=[0,1,1]の時の|I5|=8 の２倍、|I5|=16にする様に構成する。 Here, | I5 | when [D23, D22, D21] = [1,0,0], | I5 | = 8 when [D23, D22, D21] = [0,1,1] It is configured so that | I5 | = 16.

下位２ビットが、[D22,D21]=[0,0]の時、スイッチ回路５２のPMOSトランジスタP522〜P524およびNMOSトランジスタN522〜N524はオフになり、カレントミラー回路５１のミラー比M[0,0]は、
WP511/WP515= WN511/WN515=1
のみから決定され、M[0,0]=1となる。 When the lower 2 bits are [D22, D21] = [0, 0], the PMOS transistors P522 to P524 and the NMOS transistors N522 to N524 of the switch circuit 52 are turned off, and the mirror ratio M [0, 0]
WP511 / WP515 = WN511 / WN515 = 1
And M [0,0] = 1.

したがって、|I5|=16にする為には、電流源５６の電流値I56を、
|I5|/M[0,0]=I53+I56
になるように選べばよい。 Therefore, in order to make | I5 | = 16, the current value I56 of the current source 56 is
| I5 | / M [0,0] = I53 + I56
Choose to be.

すなわち、電流源５３の電流値は１なので、
I56=16/1-1=15
に設定すればよい。 That is, since the current value of the current source 53 is 1,
I56 = 16 / 1-1 = 15
Should be set.

ここで注目すべきは、この様にI53+I56=16に設定すると、
M[0,1]=2, M[1,0]=4, M[1,1]=8
より、
[D23,D22,D21]=[1,0,1] のとき、|I5|=16*2=32
[D23,D22,D21]=[1,1,0] のとき、|I5|=16*4=64
[D23,D22,D21]=[1,1,1] のとき、|I5|=16*8=128
となり、このままの構成でデータの最小変化に対して、電流、すなわちループ帯域を1/ 2倍に減少させたり、2倍に増加させたり出来る。 It should be noted here that if I53 + I56 = 16 is set like this,
M [0,1] = 2, M [1,0] = 4, M [1,1] = 8
Than,
When [D23, D22, D21] = [1,0,1], | I5 | = 16 * 2 = 32
When [D23, D22, D21] = [1,1,0], | I5 | = 16 * 4 = 64
When [D23, D22, D21] = [1,1,1], | I5 | = 16 * 8 = 128
Thus, with this configuration, the current, that is, the loop bandwidth can be reduced by a factor of 1/2 or increased by a factor of 2 for the minimum change in data.

したがってこのような構成によれば、データラッチ回路２の出力の下位ビットで４、スイッチ回路５２を制御し、上位ビットで電流源５６、スイッチ回路５７を制御する構成を有することにより、簡単な構成で、多値に対し、データの初期値に関わらず、データの最小変化に対して、電流、すなわちループ帯域を、1/2倍や2倍の様に常に定倍率で変化させることが出来る。 Therefore, according to such a configuration, the configuration is such that the lower bit of the output of the data latch circuit 2 is 4, and the switch circuit 52 is controlled, and the current source 56 and the switch circuit 57 are controlled by the upper bit. Thus, for multiple values, regardless of the initial value of data, the current, that is, the loop band, can always be changed at a constant magnification such as 1/2 or 2 times with respect to the minimum change of data.

（実施の形態４）
図７は本発明の実施の形態４におけるPLL回路の回路図である。 (Embodiment 4)
FIG. 7 is a circuit diagram of a PLL circuit according to Embodiment 4 of the present invention.

図７において図１、図３、図５と同じ構成要素については同じ符号を用い、説明を省略する。 In FIG. 7, the same components as those in FIGS. 1, 3, and 5 are denoted by the same reference numerals, and the description thereof is omitted.

図７において、データラッチ回路２は、粗調整用データ出力２ビットD22,D21と微調整用データ出力１ビットD29とを有している。 In FIG. 7, the data latch circuit 2 has coarse adjustment data output 2 bits D22 and D21 and fine adjustment data output 1 bit D29.

粗調整用データ出力２ビットD22,D21は、図１、図３、図５と同様に、チャージポンプ回路５の電流|I5|を制御している。 The coarse adjustment data output 2 bits D22 and D21 control the current | I5 | of the charge pump circuit 5 in the same manner as in FIGS.

図７において、チャージポンプ回路５の電流源５３と並列に別の電流源５６、および電流源５６をオン/オフさせるスイッチ回路５７を設ける。データラッチ回路２の出力の粗調整用データ出力２ビットD21,D22は、図１、図３、図５と同様に、電流切替制御回路４に接続されている。微調整用データ出力１ビットD29はスイッチ回路５７に接続され、[D29]=[1]のとき、電流源５６の電流をカレントミラー回路５１へ伝送する。 In FIG. 7, another current source 56 and a switch circuit 57 for turning on / off the current source 56 are provided in parallel with the current source 53 of the charge pump circuit 5. The coarse adjustment data output 2-bits D21 and D22 of the output of the data latch circuit 2 are connected to the current switching control circuit 4 in the same manner as in FIGS. The fine adjustment data output 1-bit D29 is connected to the switch circuit 57, and transmits the current of the current source 56 to the current mirror circuit 51 when [D29] = [1].

図８は電流源５３の電流値I53=1で正規化した時の、チャージポンプ電流切替コントロール信号D22,D21およびD29のデータ論理に対するカレントミラー回路５１のPMOSトランジスタP511〜514の出力電流値|IP511〜514|、およびNMOSトランジスタN511〜514の出力電流値|IN511〜514|、および位相比較回路３の出力データD31,または、D32がHの時のチャージポンプ回路５出力のトータルの電流値|I5|の値を示している。 FIG. 8 shows the output current values of the PMOS transistors P511 to 514 of the current mirror circuit 51 for the data logic of the charge pump current switching control signals D22, D21 and D29 when normalized with the current value I53 = 1 of the current source 53. ˜514 | and the output current value of the NMOS transistors N511 to 514 | IN511 to 514 | and the total current value of the output of the charge pump circuit 5 when the output data D31 or D32 of the phase comparison circuit 3 is H | I5 The value of | is shown.

今、図７のように微調整用データ出力D29により電流源５６の電流をオンオフさせる構成の場合、[D29]=[0]のとき、すなわち電流源５６がオフの場合は、図2、図４、図６と同じ電流値に設定できる。例えば[D29,D22,D21]=[0,1,1]の時の|I5|=8である。 If the current source 56 is turned on and off by the fine adjustment data output D29 as shown in FIG. 7, when [D29] = [0], that is, when the current source 56 is off, FIG. 4. It can be set to the same current value as in FIG. For example, | I5 | = 8 when [D29, D22, D21] = [0, 1, 1].

図５では、|I5|=16にする為に、電流源５６の電流値I56を、I56=15に設定していたが、
例えば、I56=0.2 に設定すると、[D29,D22,D21]=[1,0,0]の時、
|I5|= (I53+I56)*M[0,0]=(1+0.2)*1=1.2
となり、[D29,D22,D21]=[0,0,0]の時の
|I5|= (I53+I56)*M[0,0]=(1+0)*1=1
の1.2倍になる。 In FIG. 5, in order to set | I5 | = 16, the current value I56 of the current source 56 is set to I56 = 15.
For example, if I56 = 0.2, when [D29, D22, D21] = [1,0,0]
| I5 | = (I53 + I56) * M [0,0] = (1 + 0.2) * 1 = 1.2
When [D29, D22, D21] = [0,0,0]
| I5 | = (I53 + I56) * M [0,0] = (1 + 0) * 1 = 1
1.2 times as much.

ここで注目すべきは、この様にI53+I56=1+0.2=1.2に設定すると、
M[0,1]=2, M[1,0]=4, M[1,1]=8
より、
[D29,D22,D21]=[1,0,1] のとき、|I5|=1.2*2=2.4
[D29,D22,D21]=[1,1,0] のとき、|I5|=1.2*4=4.8
[D29,D22,D21]=[1,1,1] のとき、|I5|=1.2*8=9.6
となり、このままの構成で、任意の[D22,D21]のデータに対し、D29=[1]の時の電流値をD29=[0]の時の電流値の1.2倍にすることが可能である。すなわちループ帯域を1.2倍に増加することが出来る。 It should be noted here that if I53 + I56 = 1 + 0.2 = 1.2 like this,
M [0,1] = 2, M [1,0] = 4, M [1,1] = 8
Than,
When [D29, D22, D21] = [1,0,1], | I5 | = 1.2 * 2 = 2.4
When [D29, D22, D21] = [1,1,0], | I5 | = 1.2 * 4 = 4.8
When [D29, D22, D21] = [1,1,1], | I5 | = 1.2 * 8 = 9.6
With this configuration, the current value when D29 = [1] can be 1.2 times the current value when D29 = [0] for any [D22, D21] data. . That is, the loop bandwidth can be increased by a factor of 1.2.

したがってこのような構成によれば、データラッチ回路２の粗調整用データ出力の初期値に関わらず、データの最小変化に対して、電流、すなわちループ帯域を、1/2倍や2倍の様に常に定倍率で変化させることが出来、且つ、微調整用データ出力の値により例えば1.2倍などの微調整も行うことが可能である。 Therefore, according to such a configuration, the current, that is, the loop bandwidth is halved or doubled with respect to the minimum change of data regardless of the initial value of the data output for coarse adjustment of the data latch circuit 2. It is possible to always change at a constant magnification, and fine adjustment such as 1.2 times can be performed by the value of the data output for fine adjustment.

本発明の第１の実施形態におけるPLL回路の回路図1 is a circuit diagram of a PLL circuit according to a first embodiment of the present invention. 本発明の第１の実施形態におけるPLL回路の動作を説明する為の状態説明図State explanatory diagram for explaining the operation of the PLL circuit in the first embodiment of the present invention 本発明の第２の実施形態における他のPLL回路の回路図Circuit diagram of another PLL circuit in the second embodiment of the present invention 本発明の第２の実施形態におけるPLL回路の動作を説明する為の状態説明図State explanatory diagram for explaining the operation of the PLL circuit in the second embodiment of the present invention 本発明の第３の実施形態における他のPLL回路の回路図Circuit diagram of another PLL circuit in the third embodiment of the present invention 本発明の第３の実施形態におけるPLL回路の動作を説明する為の状態説明図State explanatory diagram for explaining the operation of the PLL circuit in the third embodiment of the present invention 本発明の第４の実施形態における他のPLL回路の回路図Circuit diagram of another PLL circuit in the fourth embodiment of the present invention 本発明の第４の実施形態におけるPLL回路の動作を説明する為の状態説明図State explanatory diagram for explaining the operation of the PLL circuit in the fourth embodiment of the present invention 従来のPLL回路の回路図Circuit diagram of conventional PLL circuit 従来のPLL回路の動作を説明する為の状態説明図State explanatory diagram for explaining the operation of a conventional PLL circuit

Explanation of symbols

１シリアルデコード回路
２データラッチ回路
３位相比較回路
４電流切替制御回路
５チャージポンプ回路
６ループフィルタ
７ VCO
８分周回路
４１デコード回路
５１カレントミラー回路
５２、５７スイッチ回路
５３、５６電流源回路
５４電源端子
５５接地端子
４０１、４０３、４０５、４０７、４１１ AND回路
４０２、４０４、４０６、４０８ NAND回路
N511〜516、521〜524 NMOSトランジスタ
P511〜515、521〜524 PMOSトランジスタ
D21〜23、29 データラッチ回路出力
D31〜32 位相比較回路出力 1 Serial decode circuit 2 Data latch circuit 3 Phase comparison circuit 4 Current switching control circuit 5 Charge pump circuit 6 Loop filter 7 VCO
8 Dividing circuit 41 Decoding circuit 51 Current mirror circuit 52, 57 Switch circuit 53, 56 Current source circuit 54 Power supply terminal 55 Grounding terminal 401, 403, 405, 407, 411 AND circuit 402, 404, 406, 408 NAND circuit
N511 ~ 516, 521 ~ 524 NMOS transistor
P511 ~ 515, 521 ~ 524 PMOS transistor
D21-23, 29 Data latch circuit output
D31 to 32 Phase comparator output

Claims

A serial decode circuit; a data latch circuit; a phase comparison circuit; a current switching control circuit; and a charge pump circuit, wherein the current switching control circuit is configured to prevent the minimum change in data of the data latch circuit. PLL circuit that has a decoding circuit to change the output current value at ON with a constant magnification.

The charge pump circuit constituting the PLL circuit has a weighted mirror ratio that changes the output current value at the time of ON at a constant magnification with respect to the minimum change of the data of the data latch circuit under the control of the current switching control circuit. The PLL circuit according to claim 1, further comprising a current mirror circuit.

The decode circuit of the current switching control circuit that constitutes the PLL circuit is configured by an AND circuit that inputs a least significant bit and a next least significant bit of the charge pump current switching data output of the data latch, and the charge circuit The pump circuit includes a current mirror circuit having a weight of 1: 1: 3: 3 with respect to the minimum output current 1, and a first switch circuit for turning on and off the output current of the current mirror circuit. The switch circuit 1 includes a transistor in which the output of the phase comparison circuit is always turned on when an error is detected and is not calculated as the charge pump current switching data output of the data latch circuit, and the lowest order of the charge pump current switching data output of the data latch circuit Transistors that turn on in response to bit values and charge pump current switching data output of the data latch circuit Then has a transistor turned on in response to the value of the lower bits, a transistor which is turned on in response to the value of the AND circuit, PLL circuit according to claim 1 and claim 2.

The charge pump circuit constituting the PLL circuit includes the current mirror circuit, a plurality of current sources input to the current mirror circuit, and a second switch circuit for turning on and off the current source, and the data 2. The PLL circuit according to claim 1, wherein a lower bit of a charge pump current switching data output of a latch circuit is input to the current switching control circuit, and an upper bit is input to the second switch circuit.

A data latch circuit that constitutes the PLL circuit has a data output for coarse adjustment for changing an output current value when the charge pump current is turned on at a constant magnification with respect to a minimum change in data of the data latch circuit, A fine adjustment data output for fine adjustment, wherein the charge pump circuit includes the current mirror circuit, a plurality of current sources input to the current mirror circuit, and a second switch circuit for turning on and off the current source 2. The configuration according to claim 1, further comprising: inputting the coarse adjustment data output of the data latch circuit to the current switching control circuit, and inputting the fine adjustment data output to the second switch circuit. PLL circuit.