JP2005252483A - Identification detection circuit and secam color signal processing circuit employing the identification detection circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an SECAM color signal processing circuit, capable of detecting and demodulating a high precision identification under a severe deteriorative conditions of weak field or noise in SECAM system reception. <P>SOLUTION: In addition to a code detection circuit 204 for detecting ident information, i.e. frequency component detection results S204, from a frequency component indicating the R-Y signal component and B-Y signal component of a chrominance subcarrier signal; an identification generating circuit 215 for generating a false identification S205 repeating reversal, each time a horizontal sync signal S121 is inputted by supplying the horizontal sync signal S121 anew and generating identification S106, by controlling the false identification S205 thus generated with a control signal S214 being outputted from a reversal direction generating circuit 216 at the post-stage; and a circuit 209 for making a decision as to whether the identification S106 agrees with the frequency component detection results S204 from the code detection circuit are provided. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明はＳＥＣＡＭ（セカム）方式のアナログテレビジョンシステムのカラー信号処理に用いられるアイデント信号検出回路、及び該アイデント信号検出回路を用いたカラー信号処理回路に関する。   The present invention relates to an identity signal detection circuit used for color signal processing of an SECAM (Secam) type analog television system, and a color signal processing circuit using the identity signal detection circuit.

アナログテレビ方式は地域によってその伝送方式が異なっており、ＮＴＳＣ方式、ＰＡＬ方式、ＳＥＣＡＭ方式が実用されている。どの方式においても輝度信号と色副搬送波信号とを重ねて伝送することは同じであるが、色副搬送波信号の生成方法に違いがある。具体的に述べると、ＮＴＳＣ方式やＰＡＬ方式の場合は、色副搬送波信号を直角２相変調にてＲ−Ｙ信号、Ｂ−Ｙ信号を同時に伝送しているのに対し、ＳＥＣＡＭ方式の場合は、色副搬送波信号をＦＭ変調し、１水平同期期間毎にＲ−Ｙ信号、Ｂ−Ｙ信号を１走査線毎に順次伝送している。そのため、ＳＥＣＡＭ方式における色副搬送波信号は、Ｒ−Ｙ信号のラインとＢ−Ｙ信号のラインを識別させるためにＤＲ信号、ＤＢ信号をもっている。ＤＲ信号、ＤＢ信号は中心周波数が以下のように定められている。
ＤＲ：４．４０６ＭＨｚ
ＤＢ：４．２５０ＭＨｚ Analog television systems have different transmission systems depending on the region, and NTSC, PAL, and SECAM systems are in practical use. In any method, the luminance signal and the color subcarrier signal are transmitted in the same manner, but the method of generating the color subcarrier signal is different. Specifically, in the case of the NTSC system or the PAL system, the color subcarrier signal is transmitted by the quadrature two-phase modulation simultaneously with the RY signal and the BY signal, whereas in the case of the SECAM system. The color subcarrier signal is FM-modulated, and the RY signal and the BY signal are sequentially transmitted for each scanning line every horizontal synchronization period. Therefore, the color subcarrier signal in the SECAM system has a DR signal and a DB signal in order to distinguish the line of the RY signal and the line of the BY signal. The center frequency of the DR signal and DB signal is determined as follows.
DR: 4.406MHz
DB: 4.250 MHz

そして、前述のような伝送方式をとるＳＥＣＡＭ方式では、ＮＴＳＣ方式やＰＡＬ方式に比べて、伝送系のひずみに対して最も安定したＲ−Ｙ信号、Ｂ−Ｙ信号を受信して復調することができるため、クロストークは発生しない。   In the SECAM system that employs the transmission system as described above, it is possible to receive and demodulate the RY and BY signals that are most stable against distortion in the transmission system, compared to the NTSC system and the PAL system. As a result, crosstalk does not occur.

以下、図１０及び図１１を用いて、従来のＳＥＣＡＭ方式のカラー信号処理回路について説明する。図１０は従来のＳＥＣＡＭカラー信号処理回路の構成を示す図であり、図１１は従来のＳＥＣＡＭカラー信号処理回路の各部から出力される信号波形図である。   Hereinafter, a conventional SECAM color signal processing circuit will be described with reference to FIGS. FIG. 10 is a diagram showing a configuration of a conventional SECAM color signal processing circuit, and FIG. 11 is a signal waveform diagram output from each part of the conventional SECAM color signal processing circuit.

図１０において、６０１は色副搬送波信号Ｓ６０１が入力される入力端子であり、６０２は該入力端子６０１からの色副搬送波信号Ｓ６０１に含まれるＤＲ信号、ＤＢ信号を検出して、その各信号の検出期間のみＨレベルとなるバーストベートパルス信号Ｓ６０２を生成するバースト信号生成回路であり、６０３は色副搬送波信号Ｓ６０１が色成分を有していれば色副搬送波信号Ｓ６０１をそのまま出力し、一方、色副搬送波信号Ｓ６０１に色成分が無い白黒信号であれば該色副搬送波信号Ｓ６０１に付随するノイズ信号を駆除するキラー回路６０３である。そして、６０４は前記キラー回路６０３からの出力信号Ｓ６０３を１水平同期期間（以下、「１Ｈ」と称す。）分遅延させる１Ｈ遅延回路であり、６０６はラインスイッチ制御回路６０５を制御するアイデント信号Ｓ６０６を生成するものである。６０５は前記キラー回路６０３からの出力信号Ｓ６０３と、前記１Ｈ遅延回路６０４からの出力Ｓ６０４とを、前記アイデント信号Ｓ６０６に基づいてＲ−Ｙ信号成分を常に後段のＲ−Ｙ復調回路６０７に、Ｂ−Ｙ信号成分を常にＢ−Ｙ復調回路６０８に出力するようにするラインスイッチ制御回路であり、６０９，６１０は前記Ｒ−Ｙ復調回路６０７及びＢ−Ｙ復調回路６０８で復調された信号Ｓ６０７，Ｓ６０８を出力する出力端子である。   In FIG. 10, reference numeral 601 denotes an input terminal to which the color subcarrier signal S601 is input, and 602 detects a DR signal and a DB signal included in the color subcarrier signal S601 from the input terminal 601 and detects each of the signals. A burst signal generation circuit that generates a burst bait pulse signal S602 that is at an H level only during the detection period, and 603 outputs the color subcarrier signal S601 as it is if the color subcarrier signal S601 has a color component, If the color subcarrier signal S601 is a black and white signal having no color component, the killer circuit 603 eliminates a noise signal associated with the color subcarrier signal S601. Reference numeral 604 denotes a 1H delay circuit which delays the output signal S603 from the killer circuit 603 by one horizontal synchronization period (hereinafter referred to as “1H”). Reference numeral 606 denotes an identity signal S606 for controlling the line switch control circuit 605. Is generated. Reference numeral 605 denotes an output signal S603 from the killer circuit 603 and an output S604 from the 1H delay circuit 604, and the RY signal component is always sent to the RY demodulator circuit 607 in the subsequent stage based on the identity signal S606. A line switch control circuit that always outputs a −Y signal component to the BY demodulation circuit 608, and reference numerals 609 and 610 denote signals S607 and 606 demodulated by the RY demodulation circuit 607 and the BY demodulation circuit 608, respectively. This is an output terminal for outputting S608.

次に、このような構成を有する従来のＳＥＣＡＭカラー信号処理回路の動作について、図１１を参照しながら説明する。   Next, the operation of the conventional SECAM color signal processing circuit having such a configuration will be described with reference to FIG.

まず、入力端子６０１に色副搬送波信号Ｓ６０１が入力されると、色副搬送波信号Ｓ６０１はバースト信号生成回路６０２に入力されると共に、キラー回路６０３に入力される。   First, when the color subcarrier signal S601 is input to the input terminal 601, the color subcarrier signal S601 is input to the burst signal generation circuit 602 and also to the killer circuit 603.

バースト信号生成回路６０２では、色副搬送波信号Ｓ６０１に含まれるＤＲ信号、ＤＢ信号を検出し、その各ＤＲ，ＤＢ信号の検出期間のみＨレベルを出力するバーストゲートパルス信号Ｓ６０２を生成する。このバーストゲートパルス信号Ｓ６０２は、色副搬送波信号Ｓ６０１の色成分の有無を検出することを目的とするものであるため、該信号Ｓ６０２によって、入力された色副搬送波信号Ｓ６０１が、Ｒ−Ｙ信号のラインであるかＢ−Ｙ信号のラインであるかは識別できない。   The burst signal generation circuit 602 detects a DR signal and a DB signal included in the color subcarrier signal S601, and generates a burst gate pulse signal S602 that outputs an H level only during the detection period of each DR and DB signal. The burst gate pulse signal S602 is intended to detect the presence / absence of a color component of the color subcarrier signal S601. Therefore, the input color subcarrier signal S601 is converted into an RY signal by the signal S602. It is not possible to discriminate whether it is a line of B or a BY signal.

そして、前記入力端子６０１からの色副搬送波信号Ｓ６０１、及び前記バースト信号生成回路６０２からのバーストゲートパルス信号Ｓ６０２はキラー回路６０３に入力され、該キラー回路６０３において、前記バーストゲートパルス信号Ｓ６０２に基づいて、色副搬送波信号Ｓ６０１の色成分の有無を判定し、該色副搬送波信号Ｓ６０１に色成分がない（すなわち白黒放送）と判定した場合は、前記色副搬送波信号Ｓ６０１に付随したノイズ信号を取り除いて映像表示装置に映し出されるときに色ノイズが発生しないように制御し、一方前記色副搬送波信号Ｓ６０１に色成分があると判定した場合は、該色副搬送波信号Ｓ６０１をそのまま出力して後段の処理をおこなう。   Then, the color subcarrier signal S601 from the input terminal 601 and the burst gate pulse signal S602 from the burst signal generation circuit 602 are input to the killer circuit 603, and based on the burst gate pulse signal S602 in the killer circuit 603. Then, the presence / absence of a color component of the color subcarrier signal S601 is determined, and if it is determined that the color subcarrier signal S601 has no color component (that is, black and white broadcast), a noise signal associated with the color subcarrier signal S601 is determined. If the color subcarrier signal S601 is determined to have a color component when it is removed and displayed on the video display device, and the color subcarrier signal S601 is determined to have a color component, the color subcarrier signal S601 is output as it is. Perform the process.

前記キラー回路６０３から出力されたキラー処理後の色副搬送波信号Ｓ６０３は、ラインスイッチ制御回路６０５の一方の端子に供給されると共に、１Ｈ遅延回路６０４を介して１Ｈ分遅延された後、該ラインスイッチ制御回路６０５の他方の入力端子に供給される。ここで、前記１Ｈ遅延回路６０４にてキラー処理後の色副搬送波信号Ｓ６０３を１Ｈ分遅延させるのは、１Ｈ毎に伝送されてくるＲ−Ｙ信号成分とＢ−Ｙ信号成分とを、同時に復調処理するためであり、この処理によって同じ１Ｈ内においてＲ−Ｙ信号成分とＢ−Ｙ信号成分とを映像表示装置に映し出すことができる。   The killer-processed color subcarrier signal S603 output from the killer circuit 603 is supplied to one terminal of the line switch control circuit 605 and is delayed by 1H via the 1H delay circuit 604, and then the line. This is supplied to the other input terminal of the switch control circuit 605. Here, the 1H delay circuit 604 delays the color subcarrier signal S603 after the killer process by 1H by simultaneously demodulating the RY signal component and BY signal component transmitted every 1H. This process is for processing, and the RY signal component and the BY signal component can be displayed on the video display device within the same 1H.

さらに、前記キラー回路６０３から出力された色副搬送波信号Ｓ６０３と、前記バーストゲートパルス信号Ｓ６０２は、アイデント信号検出回路６０６に供給される。そして、アイデント信号検出回路６０６において、前記信号Ｓ６０３，Ｓ６０２より、前記ラインスイッチ制御回路６０５の出力を制御してＲ−Ｙ信号成分を常にＲ−Ｙ信号復調回路６０７に、Ｂ−Ｙ信号成分を常にＢ−Ｙ信号復調回路６０８に導くアイデント信号Ｓ６０６を生成する。   Further, the color subcarrier signal S603 and the burst gate pulse signal S602 output from the killer circuit 603 are supplied to an identity signal detection circuit 606. In the identity signal detection circuit 606, the output of the line switch control circuit 605 is controlled from the signals S603 and S602 so that the RY signal component is always supplied to the RY signal demodulation circuit 607 and the BY signal component is supplied. An identity signal S606 that is always led to the BY signal demodulation circuit 608 is generated.

ここで、前記アイデント信号Ｓ６０６の生成方法についてさらに詳しく説明する。
アイデント信号Ｓ６０６は、キラー回路６０３からの色副搬送波信号Ｓ６０３に含まれているＤＲ信号、ＤＢ信号の各々の周波数成分から識別することで生成する。具体的には、前記アイデント信号検出回路６０６に供給されるバーストゲートパルス信号Ｓ６０２がＨレベルである期間、つまりＤＲ信号、ＤＢ信号が存在している期間の、前記色副搬送波信号Ｓ６０３の周波数成分を判定し、該周波数成分がＲ−Ｙ信号成分であるか、Ｂ−Ｙ信号成分であるか識別する。 Here, a method for generating the identity signal S606 will be described in more detail.
The identity signal S606 is generated by identifying each frequency component of the DR signal and DB signal contained in the color subcarrier signal S603 from the killer circuit 603. Specifically, the frequency component of the color subcarrier signal S603 during the period when the burst gate pulse signal S602 supplied to the identity signal detection circuit 606 is at the H level, that is, the period during which the DR signal and DB signal exist. And whether the frequency component is an RY signal component or a BY signal component is identified.

そして、この周波数成分の判定は、ＤＲ信号が４．４０６ＭＨｚ、ＤＢ信号が４．２５０ＭＨｚであることを利用し、これらの信号の中心周波数４．３２８ＭＨｚ（＝（ＤＲ＋ＤＢ）／２）より、入力される色副搬送波信号Ｓ６０３の周波数成分が＋（プラス）か、−（マイナス）かを判別する正負判別をおこなうことで、アイデント信号Ｓ６０４を検出する。すなわち、色副搬送波信号Ｓ６０３の周波数成分が＋（プラス）であればＲ−Ｙ信号成分を意味し、該周波数成分が−（マイナス）であればＢ−Ｙ信号成分であることを意味する。   This frequency component is determined by using the fact that the DR signal is 4.406 MHz and the DB signal is 4.250 MHz, and the center frequency of these signals is 4.328 MHz (= (DR + DB) / 2). The identity signal S604 is detected by making a positive / negative determination to determine whether the frequency component of the color subcarrier signal S603 is + (plus) or-(minus). That is, if the frequency component of the color subcarrier signal S603 is + (plus), it means an RY signal component, and if the frequency component is-(minus), it means a BY signal component.

そして、以上のようにして得られたアイデント信号Ｓ６０６に基づいて、ラインスイッチ制御回路６０５を制御し、該ラインスイッチ制御回路６０５に入力されるキラー処理後の色副搬送波信号Ｓ６０３、及び１Ｈ遅延回路６０４からの出力Ｓ６０４のいずれか一方をＲ−Ｙ復調回路６０７に、またもう一方をＢ−Ｙ復調回路６０８に出力するように制御する。これにより、出力端子６０９、６１０からは同時に復調されたＲ−Ｙ信号Ｓ６０７とＢ−Ｙ信号Ｓ６０８が出力される。   Based on the identity signal S606 obtained as described above, the line switch control circuit 605 is controlled, and the color subcarrier signal S603 after killer processing and the 1H delay circuit input to the line switch control circuit 605 One of the outputs S604 from 604 is controlled to be output to the RY demodulator circuit 607, and the other is output to the BY demodulator circuit 608. As a result, the RY signal S607 and the BY signal S608 demodulated simultaneously are output from the output terminals 609 and 610.

以上の回路構成により、１水平期間毎に、Ｒ−Ｙ信号とＢ−Ｙ信号とを同時に復調することが可能になり、また白黒放送の色副搬送波信号Ｓ６０１に対しても、キラー制御することが可能となる。
特許第２７８６６８６号 特開平３−９１３９０号公報 特開平７−１７０５３２号公報 With the above circuit configuration, it is possible to simultaneously demodulate the RY signal and the BY signal for each horizontal period, and to perform killer control for the color subcarrier signal S601 of the monochrome broadcast. Is possible.
Japanese Patent No. 2786686 Japanese Patent Laid-Open No. 3-91390 JP-A-7-170532

しかしながら前述したような構成の場合、次のような課題がある。
第１に、従来での構成では、アイデント信号検出回路６０６においてアイデント信号Ｓ６０６を検出する際、色副搬送波信号Ｓ６０３に含まれるＤＲ信号、ＤＢ信号の周波数を誤って識別すると、復調後のＲ−Ｙ信号、Ｂ−Ｙ信号の成分が映像表示装置にて再現できないという問題がある。 However, the configuration described above has the following problems.
First, in the conventional configuration, when the identity signal detection circuit 606 detects the identity signal S606, if the frequency of the DR signal and DB signal included in the color subcarrier signal S603 is mistakenly identified, the demodulated R- There is a problem that the components of the Y signal and BY signal cannot be reproduced by the video display device.

すなわち、森林地区などの、弱電界やノイズなど厳しい条件下において、ＳＥＣＡＭ方式のテレビジョン放送をテレビ等の映像表示装置に表示するためには、前述のＳＥＣＡＭカラー信号処理回路にて、色副搬送波信号Ｓ６０１を正確に受信して該信号に含まれるＲ−Ｙ信号、Ｂ−Ｙ信号の成分を正確に再現する必要があり、このとき、前記アイデント信号検出回路６０６においてアイデント信号Ｓ６０６を誤って生成してしまうと、該アイデント信号Ｓ６０６により制御されるラインスイッチ制御回路６０５において、誤った信号をＲ−Ｙ復調回路６０７及びＢ−Ｙ復調回路６０８に出力してしまい、該各復調回路６０７，６０８では信号を正確に復調できないために、映像の色画質を劣化させて、色区分の明瞭性を欠如させ、前記映像表示装置の画面上に色横引きノイズが現れる結果となる。   That is, in order to display a SECAM television broadcast on a video display device such as a television under severe conditions such as weak electric field and noise in a forest area, the above-described SECAM color signal processing circuit uses a color subcarrier. It is necessary to accurately receive the signal S601 and accurately reproduce the components of the RY and BY signals included in the signal. At this time, the ident signal detection circuit 606 generates the ident signal S606 by mistake. In this case, the line switch control circuit 605 controlled by the identity signal S606 outputs an erroneous signal to the RY demodulation circuit 607 and the BY demodulation circuit 608, and the demodulation circuits 607 and 608 are output. However, since the signal cannot be demodulated accurately, the color image quality of the video is deteriorated and the clarity of the color classification is lost. The screen results Iroyoko argument noise appears on the device.

第２に、近年のビデオデコーダーやＤＶＤ装置などのメディアの垂直帰線期間に挿入されているコピーガードパルスによって、アイデント信号Ｓ６０６が誤って生成されてしまうという問題がある。   Secondly, there is a problem that the identity signal S606 is erroneously generated by a copy guard pulse inserted in a vertical blanking period of media such as a recent video decoder or DVD device.

すなわち、色副搬送波信号Ｓ６０１の復調は、バーストゲートパルス信号Ｓ６０２を基準に処理が行われるものであるが、メディア内に前記コピーガードパルスが挿入されていると、当該カラー信号処理回路の前段の同期分離回路で、入力されてくる映像信号から垂直同期信号と水平同期信号とを分離するときに誤動作を起こし、色副搬送波信号Ｓ６０１からバーストゲートパルス信号Ｓ６０２を生成する際、該バーストゲートパルス信号Ｓ６０２の存在するタイミングを誤って検出してしまうことがある。そして、このバーストゲートパルス信号Ｓ６０２の誤検出が、色副搬送波信号Ｓ６０１に含まれるアイデント情報の誤検出の原因となる可能性はきわめて高い。このことを回避するため、メディア内にコピーガードパルスが挿入されている場合には、該コピーガードパルスにより前記バーストゲートパルス信号Ｓ６０２の存在のタイミングを誤って検出しないように、当該信号処理回路内に、さらに対策回路を設けることが必要となる。   That is, the demodulation of the color subcarrier signal S601 is performed based on the burst gate pulse signal S602. However, if the copy guard pulse is inserted in the medium, the color signal carrier circuit S601 is preceded by the preceding stage of the color signal processing circuit. When generating a burst gate pulse signal S602 from the color subcarrier signal S601 by causing a malfunction when the synchronization separation circuit separates the vertical synchronization signal and the horizontal synchronization signal from the input video signal, the burst gate pulse signal The timing at which S602 exists may be erroneously detected. The erroneous detection of the burst gate pulse signal S602 is very likely to cause erroneous detection of the ident information included in the color subcarrier signal S601. In order to avoid this, when a copy guard pulse is inserted in the medium, the signal processing circuit does not detect the timing of the presence of the burst gate pulse signal S602 by the copy guard pulse. In addition, it is necessary to provide a countermeasure circuit.

第３に、伝送方式がＳＥＣＡＭ方式とＰＡＬ方式の信号が混信する地域において、ＳＥＣＡＭカラー信号処理回路でＰＡＬ方式の信号を受信した場合、信号を正しく復調できないという問題がある。   Thirdly, in a region where signals of the SECAM system and the PAL system are mixed, there is a problem that when the signal of the PAL system is received by the SECAM color signal processing circuit, the signal cannot be demodulated correctly.

すなわち、従来技術におけるＳＥＣＡＭカラー信号処理回路において、ＰＡＬ方式の色副搬送波信号が供給された場合、ＳＥＣＡＭ方式とＰＡＬ方式とでは、該色副搬送波信号の変調方法及び復調方法が異なるため、ＰＡＬ方式の色副搬送波信号を復調する際にはキラー制御を行う必要がある。しかしながら、従来技術におけるＳＥＣＡＭカラー信号処理回路では、受信した色副搬送波信号Ｓ６０１が色成分を有さない白黒放送である場合は、前述した方法によりキラー回路６０３でキラー制御を行うことができるが、ＰＡＬ方式の色副搬送波信号が供給された場合は、該ＰＡＬ方式の色副搬送波信号にもバーストゲートパルス信号が存在するため、キラー回路６０３においてキラー制御をすることができない。そのため、ＳＥＣＡＭカラー信号処理回路にＰＡＬ方式の色副搬送波信号が供給された場合に復調処理をおこなわないように制御する対策回路を、当該信号処理回路内に設ける必要がある。   That is, in the SECAM color signal processing circuit in the prior art, when a PAL color subcarrier signal is supplied, the modulation method and the demodulation method of the color subcarrier signal differ between the SECAM method and the PAL method. When demodulating the color subcarrier signal, it is necessary to perform killer control. However, in the conventional SECAM color signal processing circuit, when the received color subcarrier signal S601 is a black and white broadcast having no color component, the killer circuit 603 can perform killer control by the above-described method. When a PAL color subcarrier signal is supplied, a burst gate pulse signal is also present in the PAL color subcarrier signal, so that the killer circuit 603 cannot perform killer control. For this reason, it is necessary to provide a countermeasure circuit in the signal processing circuit for performing control so as not to perform demodulation processing when a PAL color subcarrier signal is supplied to the SECAM color signal processing circuit.

本発明は、前述した課題を解決するためになされたものであり、比較的簡単な回路を追加するのみで、ＳＥＣＡＭカラー信号のアイデント信号をより正確に、且つ安定して検出することが可能なアイデント信号検出回路、及び該アイデント信号検出回路を利用したＳＥＣＡＭカラー信号復調回路を提供することを目的とする。   The present invention has been made to solve the above-described problems, and can detect an IDENT signal of a SECAM color signal more accurately and stably only by adding a relatively simple circuit. An object is to provide an identity signal detection circuit and a SECAM color signal demodulation circuit using the identity signal detection circuit.

本発明にかかるアイデント信号検出回路は、ＳＥＣＡＭ方式の色副搬送波信号を受信して、該色副搬送波信号からＲ−Ｙ信号成分とＢ−Ｙ信号成分を識別するためのアイデント信号を検出するアイデント信号検出回路において、前記ＳＥＣＡＭ方式の色副搬送波信号から得られる前記Ｒ−Ｙ信号成分及びＢ−Ｙ信号成分の色信号区間を示すバーストゲートパルス信号が検出されている間の、該ＳＥＣＡＭ方式の色副搬送波信号の周波数成分が、中心周波数より高いか低いかを検出する符号検出回路と、水平同期信号が入力されるたびに反転を繰り返すフリップフロップを含み、該フリップフロップからの出力と、後段の反転指示生成回路から出力される、該フリップフロップからの出力の反転を指示する制御信号とを論理演算した出力を、前記アイデント信号として出力するアイデント信号生成回路と、前記水平同期信号の周期で、前記符号検出回路から出力される信号と前記アイデント信号生成回路から出力される前記アイデント信号とが一致しているか否かを判別する一致判別回路と、前記一致判別回路の判別結果に応じてアップダウンカウントするアップダウンカウンタを含み、前記符号検出回路から出力される信号と前記アイデント信号生成回路から出力される前記アイデント信号との一致、不一致状態に応じて、前記アイデント信号生成回路から出力される前記アイデント信号の反転を指示する制御信号を出力する反転指示生成回路と、を備えたものである。   An identity signal detection circuit according to the present invention receives an SECAM color subcarrier signal and detects an identity signal for identifying an RY signal component and a BY signal component from the color subcarrier signal. While a burst gate pulse signal indicating the color signal section of the RY signal component and BY signal component obtained from the SECAM color subcarrier signal is detected in the signal detection circuit, the SECAM method A sign detection circuit that detects whether the frequency component of the color subcarrier signal is higher or lower than the center frequency, and a flip-flop that repeats inversion each time a horizontal synchronization signal is input. The output obtained by performing a logical operation on the control signal that instructs the inversion of the output from the flip-flop output from the inversion instruction generation circuit of An identity signal generation circuit that outputs an identity signal, and whether or not the signal output from the code detection circuit and the identity signal output from the identity signal generation circuit coincide with each other in the period of the horizontal synchronization signal. A match determination circuit for determining, and an up / down counter that counts up and down according to a determination result of the match determination circuit, and a signal output from the code detection circuit and an identity signal output from the identity signal generation circuit And an inversion instruction generation circuit that outputs a control signal instructing inversion of the identity signal output from the identity signal generation circuit in accordance with the coincidence / non-coincidence state.

これにより、ＳＥＣＡＭ方式の受信において安定的に精度の高いアイデント信号を検出することができ、この結果、弱電界時などの厳しい劣化条件でもテレビ受像装置の画面上に色横引きノイズなどを発生させずに安定に復調することができる。   As a result, it is possible to detect a highly accurate ident signal stably in the reception of the SECAM method, and as a result, color lateral noise is generated on the screen of the television receiver even under severe deterioration conditions such as in a weak electric field. And can be demodulated stably.

また、本発明にかかるアイデント信号検出回路は、前記反転指示生成回路は、前記一致判別回路の判別結果が連続して一致状態である場合は、前記制御信号を出力せず、前記判別結果が一致状態、不一致状態を交互に連続して繰り返す場合は、前記制御信号を出力し、前記判別結果が連続して不一致状態である場合は、前記制御信号を前記水平同期信号の１周期分出力するものである。   Also, in the identity signal detection circuit according to the present invention, the inversion instruction generation circuit does not output the control signal when the determination result of the coincidence determination circuit is in a consistent state, and the determination result matches. When the state and the disagreement state are repeated alternately and continuously, the control signal is output. When the determination result is the disagreement state continuously, the control signal is output for one cycle of the horizontal synchronization signal. It is.

これにより、ＳＥＣＡＭ方式の受信において安定的に精度の高いアイデント信号を検出することができる。   As a result, it is possible to detect an accurate identity signal stably in receiving the SECAM method.

また、本発明のアイデント信号検出回路は、前記反転指示生成回路に垂直同期信号を入力し、前記アップダウンカウンタにて該垂直同期期間に入力される前記水平同期信号の数をカウントし、そのカウント値が予め設定された値を超えるまでは、前記制御信号を出力しないものである。   The identity signal detection circuit of the present invention inputs a vertical synchronization signal to the inversion instruction generation circuit, counts the number of the horizontal synchronization signals input during the vertical synchronization period by the up / down counter, The control signal is not output until the value exceeds a preset value.

これにより、コピーガードパルスの影響を除外したタイミングにてアイデント信号検出回路を動作させることが可能になる。   This makes it possible to operate the identity signal detection circuit at a timing excluding the influence of the copy guard pulse.

また、本発明にかかるＳＥＣＡＭカラー信号処理装置は、ＳＥＣＡＭ方式の色副搬送波信号からＲ−Ｙ信号成分とＢ−Ｙ信号成分とを交互に出力する際に水平同期信号の１周期分遅延させる１Ｈ遅延回路と、前記請求項１ないし請求項３のいずれかに記載のアイデント信号検出回路と、前記ＳＥＣＡＭ方式の色副搬送波信号と、前記１Ｈ遅延回路から出力される信号と、前記アイデント信号検出回路から出力されるアイデント信号とから、前記Ｒ−Ｙ信号成分とＢ−Ｙ信号成分を同時に出力するラインスイッチ制御回路と、前記アイデント信号の制御の下、前記Ｒ−Ｙ信号成分及びＢ−Ｙ信号成分を復調するＲ−Ｙ復調回路及びＢ−Ｙ復調回路と、前記アイデント信号検出回路から出力される前記アイデント信号を用いて、前記Ｒ−Ｙ復調回路及びＢ−Ｙ復調回路の復調処理を制御するキラー信号を生成するキラー回路と、を備えるものである。   Also, the SECAM color signal processing apparatus according to the present invention is 1H that delays by one period of the horizontal synchronization signal when the RY signal component and the BY signal component are alternately output from the SECAM color subcarrier signal. 4. The delay circuit, the identity signal detection circuit according to any one of claims 1 to 3, the color subcarrier signal of the SECAM system, a signal output from the 1H delay circuit, and the identity signal detection circuit A line switch control circuit for simultaneously outputting the RY signal component and the BY signal component from the ident signal output from the signal, and the RY signal component and the BY signal under the control of the ident signal. The RY demodulator circuit uses an RY demodulator circuit and a BY demodulator circuit that demodulate components, and the ident signal output from the ident signal detector circuit. And a killer circuit for generating a killer signal for controlling the demodulation process of B-Y demodulation circuit, in which comprises a.

これにより、ＳＥＣＡＭ方式やＰＡＬ方式の信号が混信する地域においても、ＳＥＣＡＭカラー信号を復調でき、誤ってＰＡＬ信号を受信した場合においても、キラー信号により復調処理を制御できる。   As a result, the SECAM color signal can be demodulated even in an area where the signal of the SECAM system or the PAL system is mixed, and even when the PAL signal is received by mistake, the demodulation process can be controlled by the killer signal.

本発明のアイデント信号検出回路によれば、水平同期信号を入力するようにして、該水平同期信号からアイデント信号を生成し、一致判別回路において、該アイデント信号と、符号検出回路からの検出結果とが一致するか否かを判別し、該判別結果の一致、不一致状態に応じて、前記アイデント信号の反転を指示する制御信号を出力するようにしたので、安定的に符号検出回路で検出される信号と一致する、正確なアイデント信号を安定して供給することができ、この結果、弱電界時やノイズがひどい場合などの厳しい劣化条件でも、テレビ受像装置の受信、復調処理が可能となる。   According to the ident signal detection circuit of the present invention, an ident signal is generated from the horizontal sync signal by inputting the horizontal sync signal, and in the coincidence determination circuit, the ident signal and the detection result from the code detection circuit are And a control signal for instructing the inversion of the identity signal is output in accordance with the match / mismatch state of the discrimination result, so that the sign detection circuit can stably detect An accurate identity signal that matches the signal can be stably supplied. As a result, reception and demodulation processing of the television receiver can be performed even under severe deterioration conditions such as in a weak electric field or when the noise is severe.

また、本発明のアイデント信号検出回路によれば、垂直同期信号を入力するようにしたので、ＳＥＣＡＭ方式やＰＡＬ方式の信号が混信する地域においても、ＳＥＣＡＭカラー信号を復調でき、誤ってＰＡＬ信号を受信した場合においても、キラー信号により復調処理を制御できる。   In addition, according to the ident signal detection circuit of the present invention, since the vertical synchronization signal is inputted, the SECAM color signal can be demodulated even in an area where the signal of the SECAM system or the PAL system interferes, and the PAL signal is erroneously detected. Even in the case of reception, the demodulation process can be controlled by the killer signal.

また、本発明のＳＥＣＡＭカラー信号処理回路によれば、ＳＥＣＡＭ方式やＰＡＬ方式の信号が混信する地域においても、ＳＥＣＡＭカラー信号を復調でき、誤ってＰＡＬ信号を受信した場合においても、キラー信号により復調処理を制御できる。   Further, according to the SECAM color signal processing circuit of the present invention, the SECAM color signal can be demodulated even in an area where the SECAM or PAL signal is mixed, and even if the PAL signal is received by mistake, it is demodulated by the killer signal. You can control the process.

（実施の形態１）
以下、本実施の形態１にかかるＳＥＣＡＭカラー信号処理回路について説明する。
本実施の形態１のＳＥＣＡＭカラー信号処理回路は、従来と同様にして前記バーストゲートパルス信号がＨレベルの間の色副搬送波信号の周波数成分を検出するのに加え、アイデント信号検出回路に水平同期信号を入力して、該水平同期信号からアイデント信号を生成し、該アイデント信号と前記周波数成分とが一致するか否かを判別し、該判別結果に基づいて前記アイデント信号の生成を制御することで、該アイデント信号を正確に且つ安定して得られるようにするものである。 (Embodiment 1)
The SECAM color signal processing circuit according to the first embodiment will be described below.
The SECAM color signal processing circuit according to the first embodiment detects the frequency component of the color subcarrier signal while the burst gate pulse signal is at the H level in the same manner as in the prior art, and also horizontally synchronizes with the identity signal detection circuit. A signal is input, an identity signal is generated from the horizontal synchronization signal, whether or not the identity signal and the frequency component match is determined, and generation of the identity signal is controlled based on the determination result Thus, the identity signal can be obtained accurately and stably.

まず、図１〜図３を用いて、本実施の形態１にかかるＳＥＣＡＭカラー信号処理回路の構成について説明する。
図１は、本実施の形態１におけるＳＥＣＡＭカラー信号処理回路の構成を示す図であり、図２は、本実施の形態１のＳＥＣＡＭカラー信号処理回路におけるアイデント信号検出回路の詳細な構成を示す図であり、図３は、本実施の形態１のＳＥＣＡＭカラー信号処理回路におけるキラー回路の構成を示す図である。 First, the configuration of the SECAM color signal processing circuit according to the first embodiment will be described with reference to FIGS.
FIG. 1 is a diagram showing a configuration of a SECAM color signal processing circuit according to the first embodiment, and FIG. 2 is a diagram showing a detailed configuration of an identity signal detection circuit in the SECAM color signal processing circuit according to the first embodiment. FIG. 3 is a diagram illustrating a configuration of a killer circuit in the SECAM color signal processing circuit according to the first embodiment.

図１に示すように、本実施の形態１のＳＥＣＡＭカラー信号処理回路１００は、色副搬送波信号Ｓ１０１が入力される入力端子１０１と、水平同期信号Ｓ１２１を入力する入力端子１２１と、バーストゲートパルス信号Ｓ１０２を生成するバースト信号生成回路１０２と、前記色副搬送波信号Ｓ１０１を１Ｈ遅延させる１Ｈ遅延回路１０４と、前記色副搬送波信号Ｓ１０１と前記ＩＨ遅延させた色副搬送波信号のどちらか一方をＲ−Ｙ復調回路に、またもう一方をＢ−Ｙ復調回路に出力するよう制御するラインスイッチ制御回路１０５と、アイデント信号を検出するアイデント信号検出回路１０６と、Ｒ−Ｙ信号成分及びＢ−Ｙ信号成分を前記アイデント信号に基づいて復調するＲ−Ｙ復調回路１０７及びＢ−Ｙ復調回路１０８と、前記アイデント信号に基づいて該各復調回路１０７，１０８での復調動作を制御するキラー回路１３０と、出力端子１０９，１１０とからなる。   As shown in FIG. 1, the SECAM color signal processing circuit 100 according to the first embodiment includes an input terminal 101 to which a color subcarrier signal S101 is input, an input terminal 121 to which a horizontal synchronization signal S121 is input, and a burst gate pulse. One of the burst signal generation circuit 102 that generates the signal S102, the 1H delay circuit 104 that delays the color subcarrier signal S101 by 1H, and the color subcarrier signal that is delayed from the color subcarrier signal S101 and the IH is R A line switch control circuit 105 for controlling the output to the -Y demodulation circuit and the other to the BY demodulation circuit, an identity signal detection circuit 106 for detecting an identity signal, an RY signal component and a BY signal An RY demodulator circuit 107 and a BY demodulator circuit 108 that demodulate components based on the identity signal; Killer circuit 130 for controlling the demodulation operation in the respective demodulation circuit 107 on the basis of cement signal, and an output terminal 109 and 110 Prefecture.

以下、前記アイデント信号検出回路１０６及びキラー回路１３０の詳細な構成を、図２及び図３を用いて説明する。
まず、前記アイデント信号検出回路１０６は、図２に示すように、水平同期信号Ｓ１２１、バーストゲートパルス信号Ｓ１０２、及び色副搬波信号Ｓ１０１それぞれが入力される入力端子２０１，２０２，２０３と、従来と同様にして前記バーストゲートパルス信号Ｓ１０２がＨレベルのときの前記色副搬送波信号Ｓ１０１の周波数成分を検出し、その周波数成分が中心周波数より高いか低いかを示す検出結果（以下、「周波数成分検出結果」と称す。）Ｓ２０４を出力する符号検出回路２０４と、水平同期信号Ｓ１２１をフリップフロップ２０５にて１Ｈ毎に反転させることで擬似アイデント信号Ｓ２０５を生成し、該擬似アイデント信号Ｓ２０５を、後段の反転指示生成回路２１６から出力される制御信号Ｓ２１４で制御して、アイデント信号Ｓ１０６を生成するアイデント信号生成回路２１５と、前記符号検出回路２０４から出力される周波数成分検出結果Ｓ２０４と、前記アイデント信号生成回路２１５から出力されるアイデント信号Ｓ１０６とが一致しているか否かを判別する一致判別回路２０９と、該一致判別回路２０９から出力される判別結果Ｓ２０９を１Ｈごとにカウントしていき、該カウント値Ｓ２１０に基づいて、前記アイデント信号生成回路２１５に対して制御信号Ｓ２１４を出力する反転指示生成回路２１６と、前記アイデント信号Ｓ１０６が出力される出力端子２１７と、からなる。 Hereinafter, detailed configurations of the identity signal detection circuit 106 and the killer circuit 130 will be described with reference to FIGS.
First, as shown in FIG. 2, the identity signal detection circuit 106 includes input terminals 201, 202, and 203 to which a horizontal synchronization signal S121, a burst gate pulse signal S102, and a color subcarrier signal S101 are input, respectively, In the same manner as described above, the frequency component of the color subcarrier signal S101 when the burst gate pulse signal S102 is at the H level is detected, and a detection result indicating whether the frequency component is higher or lower than the center frequency (hereinafter referred to as “frequency component”). This is referred to as a “detection result.”) The sign detection circuit 204 that outputs S204 and the horizontal synchronization signal S121 are inverted every 1H by the flip-flop 205 to generate a pseudo-identate signal S205. Is controlled by a control signal S214 output from the inversion instruction generation circuit 216. Whether the identity signal generation circuit 215 that generates the signal S106, the frequency component detection result S204 output from the code detection circuit 204, and the identity signal S106 output from the identity signal generation circuit 215 coincide with each other. The discrimination determination circuit 209 for discrimination and the discrimination result S209 output from the coincidence discrimination circuit 209 are counted every 1H. Based on the count value S210, the control signal S214 is sent to the identity signal generation circuit 215. It comprises an inversion instruction generating circuit 216 for outputting, and an output terminal 217 for outputting the identity signal S106.

詳細に述べると、前記符号検出回路２０４は、従来と同様にして、バーストゲートパルス信号Ｓ１０２及び色副搬送波信号Ｓ１０１を用い、該バーストゲートパルス信号Ｓ１０２がＨレベルである期間、つまりＤＲ信号、ＤＢ信号が存在している期間の、色副搬送波信号Ｓ１０１の周波数成分の検出を行い、周波数成分検出結果Ｓ２０４を出力する。   More specifically, the code detection circuit 204 uses a burst gate pulse signal S102 and a color subcarrier signal S101 in the same manner as in the prior art, and a period during which the burst gate pulse signal S102 is at an H level, that is, a DR signal, DB The frequency component of the color subcarrier signal S101 during the period in which the signal exists is detected, and the frequency component detection result S204 is output.

具体的には、ＤＲ信号が４．４０６ＭＨｚ、ＤＢ信号が４．２５０ＭＨｚであることを利用し、これらの信号の中心周波数４．３２８ＭＨｚ（＝（ＤＲ＋ＤＢ）／２）より、入力される色副搬送波信号Ｓ１０１の周波数成分が＋（プラス）か、−（マイナス）かを判別する正負判別をおこなう。このようにすれば、符号検出回路２０４において、色副搬送波信号Ｓ１０１における周波数成分が＋（プラス）であればＲ−Ｙ信号成分を意味し、−（マイナス）であればＢ−Ｙ信号成分であることを意味するアイデント情報が検出できる。なお、ここでは、周波数成分検出結果Ｓ２０４として、周波数成分が＋（プラス）であれば“１”、周波数成分が−（マイナス）であれば“０”を出力するものとする。   Specifically, using the fact that the DR signal is 4.406 MHz and the DB signal is 4.250 MHz, the color sub-carrier wave inputted from the center frequency of these signals is 4.328 MHz (= (DR + DB) / 2). A positive / negative determination is performed to determine whether the frequency component of the signal S101 is + (plus) or-(minus). In this way, in the code detection circuit 204, if the frequency component in the color subcarrier signal S101 is + (plus), it means the RY signal component, and if it is-(minus), it means the BY signal component. It can detect the identity information which means that there is. Here, as the frequency component detection result S204, “1” is output if the frequency component is + (plus), and “0” is output if the frequency component is − (minus).

また、前記アイデント信号生成回路２１５は、水平同期信号Ｓ１２１が入力されるたびに反転を繰り返すフリップフロップ２０５，２０６と、水平同期信号Ｓ１２１と前記反転指示生成回路２１６からの制御信号Ｓ２１４とを論理演算するＡＮＤゲート２０７と、前記フリップフロップ２０５，２０６の出力を論理演算するＥＯＲゲート２０８とで構成されており、前記フリップフロップ２０５にて水平同期信号Ｓ１２１より生成された擬似アイデント信号Ｓ２０５と、前記水平同期信号Ｓ１２１と前記反転指示生成回路２１６からの制御信号Ｓ２１４とをＡＮＤゲート２０７にて論理演算した演算結果Ｓ２０６とを、ＥＯＲゲート２０８にてさらに論理演算し、該演算結果をアイデント信号Ｓ１０６として出力する。なお、前記アイデント信号生成回路２１５にて生成されるアイデント信号Ｓ１０６が“１”であればＲ−Ｙ信号成分を意味し、“０”であればＢ−Ｙ信号成分を意味するものとする。さらに、一般的に、ＳＥＣＡＭ方式の映像信号ではＲ−Ｙ信号成分から伝送されるものであるため、前記アイデント信号Ｓ１０６を生成する際には、フリップフロップ２０５において最初にＲ−Ｙ信号成分を意味する“１”が出力されるようにする。   The identity signal generation circuit 215 performs a logical operation on the flip-flops 205 and 206 that repeat inversion each time the horizontal synchronization signal S121 is input, and the horizontal synchronization signal S121 and the control signal S214 from the inversion instruction generation circuit 216. And an EOR gate 208 that logically operates the outputs of the flip-flops 205 and 206. The pseudo-identate signal S205 generated from the horizontal synchronization signal S121 by the flip-flop 205, and the horizontal An operation result S206 obtained by logically operating the synchronization signal S121 and the control signal S214 from the inversion instruction generating circuit 216 by the AND gate 207 is further logically operated by the EOR gate 208, and the operation result is output as an identity signal S106. To do. If the identity signal S106 generated by the identity signal generation circuit 215 is “1”, it means an RY signal component, and if it is “0”, it means a BY signal component. Furthermore, since the SECAM video signal is generally transmitted from the RY signal component, the flip-flop 205 first means the RY signal component when generating the identity signal S106. "1" is output.

そして、前記一致判別回路２０９は、前記符号検出回路２０４からの周波数成分検出結果Ｓ２０４と前記アイデント信号生成回路２１５からのアイデント信号Ｓ１０６とを論理演算するＥＯＲゲートで構成され、該論理演算結果を判別結果Ｓ２０９として出力する。ここでは、前記判別結果Ｓ２０９として、前記アイデント信号Ｓ１０６と前記周波数成分検出結果Ｓ２０４とが一致する場合は“０”が出力され、不一致の場合は“１”が出力される。   The coincidence determination circuit 209 includes an EOR gate that performs a logical operation on the frequency component detection result S204 from the sign detection circuit 204 and the identity signal S106 from the identity signal generation circuit 215, and determines the logical operation result. The result is output as S209. Here, as the discrimination result S209, “0” is output when the identity signal S106 matches the frequency component detection result S204, and “1” is output when they do not match.

さらに、前記反転指示生成回路２１６は、前記一致判別回路２０９から出力される判別結果Ｓ２０９に応じて累積加算、累積減算するアップダウンカウンタ２１０と、該アップダウンカウンタ２１０から出力されるカウント値Ｓ２１０と、出力されたカウント値と、そのひとつ前のカウント値との差分をとる差分検出回路２１１と、該差分検出回路２１１からの出力値Ｓ２１１が一定値を保たない連続回数を検出し、該回数が予め設定されたある値を超えると信号を出力する第１のリミッタ検出回路２１２と、前記アップダウンカウンタ２１０から出力されるカウント値Ｓ２１０が予め設定された値以上になったときに１Ｈ分だけ信号を出力する第２のリミッタ検出回路２１３と、前記第１，第２のリミッタ検出回路２１２，２１３からの出力を論理演算し、該演算結果を制御信号Ｓ２１４として出力するＯＲ回路２１４とで構成され、ここでは、前記判別結果Ｓ２０９として一致状態を示す“０”が入力されると前記アップダウンカウンタ２１０にて累積減算していき、不一致状態を示す“１”が入力されると累積加算し、前記第１，第２のリミッタ検出回路２１２，２１３からは、それぞれあらかじめ設定された値より大きくなると“１”を出力するものとする。   Further, the inversion instruction generation circuit 216 includes an up / down counter 210 that performs cumulative addition and cumulative subtraction according to the determination result S209 output from the match determination circuit 209, and a count value S210 output from the up / down counter 210. , A difference detection circuit 211 that takes a difference between the output count value and the previous count value, and detects the number of consecutive times when the output value S211 from the difference detection circuit 211 does not maintain a constant value. When the count exceeds a preset value, the first limiter detection circuit 212 that outputs a signal and the count value S210 output from the up / down counter 210 is equal to or greater than a preset value for 1H. A second limiter detection circuit 213 that outputs a signal, and outputs from the first and second limiter detection circuits 212 and 213. And an OR circuit 214 that outputs the operation result as a control signal S214. Here, when “0” indicating a coincidence state is input as the determination result S209, the up / down counter 210 Cumulative subtraction is performed, and when “1” indicating a mismatch state is input, cumulative addition is performed. From the first and second limiter detection circuits 212 and 213, “1” is obtained when the value becomes larger than a preset value. Is output.

このように、前記反転指示生成回路２１６では、アップダウンカウンタ２１０、第１，第２のリミッタ検出回路２１２，Ｓ２１３が、符号検出回路２０４で検出される信号とＥＯＲゲート２０８から出力される信号との不一致状態が予め定めた所定の回数累積した場合に、前記アイデント信号生成信号２１５が出力されるアイデント信号Ｓ１０６の反転を指示する制御信号Ｓ２１４を出力するようにし、符号検出回路２０４にて検出した周波数成分検出結果Ｓ２０４と、水平同期信号Ｓ１２１から生成したアイデント信号Ｓ１０６とを一致させるように動作させて、符号検出回路２０４で検出される情報と一致したアイデント信号Ｓ１０６を安定して供給することが可能となる。   Thus, in the inversion instruction generation circuit 216, the up / down counter 210, the first and second limiter detection circuits 212 and S213, the signal detected by the sign detection circuit 204 and the signal output from the EOR gate 208, Control signal S214 instructing inversion of the identity signal S106 from which the identity signal generation signal 215 is outputted is detected by the sign detection circuit 204 when the inconsistent state of the number of times has accumulated for a predetermined number of times. By operating the frequency component detection result S204 and the identity signal S106 generated from the horizontal synchronization signal S121 to coincide with each other, it is possible to stably supply the identity signal S106 that matches the information detected by the code detection circuit 204. It becomes possible.

次に、前記キラー回路１３０は、図３に示すように、アイデント信号Ｓ１０６が入力される入力端子１３１と、水平同期信号Ｓ１２１が入力される入力端子１３２と、該アイデント信号Ｓ１０６を１Ｈシフトさせるフリップフロップ１３３と、該１Ｈシフトさせたアイデント信号Ｓ１３３をさらに１Ｈシフトさせるフリップフロップ１３４と、該フリップフロップ１３３，１３４の出力Ｓ１３３，Ｓ１３４を論理演算するＥＮＯＲ回路１３５とからなり、前記アイデント信号Ｓ１０６から復調回路１０７，１０８の復調処理動作を制御するキラー信号Ｓ１３５を生成する。   Next, as shown in FIG. 3, the killer circuit 130 includes an input terminal 131 to which an ident signal S106 is input, an input terminal 132 to which a horizontal synchronization signal S121 is input, and a flip-flop that shifts the ident signal S106 by 1H. 133, a flip-flop 134 that further shifts the 1H-shifted identity signal S133 by 1H, and an ENOR circuit 135 that logically operates the outputs S133 and S134 of the flip-flops 133 and 134, and demodulates from the identity signal S106. A killer signal S135 for controlling the demodulation processing operation of the circuits 107 and 108 is generated.

以下、前述したような構成を有するＳＥＣＡＭ信号処理回路１００の動作について、図４及び図５を用いて説明する。図４は、本実施の形態１にかかるキラー回路の各部から出力される信号波形図であり、また、図５は、本実施の形態１にかかるアイデント信号検出回路の各部から出力される信号波形図であって、図５（ａ）は、一致判別回路から出力される判別結果が連続して一致状態である場合を示し、図５（ｂ）は、一致判別回路から出力される判別結果が、一致、不一致状態と交互に連続する場合を示し、図５（ｃ）は、一致判別回路から出力される判別結果が連続して不一致状態である場合を示している。   Hereinafter, the operation of the SECAM signal processing circuit 100 having the above-described configuration will be described with reference to FIGS. 4 is a signal waveform diagram output from each part of the killer circuit according to the first embodiment, and FIG. 5 is a signal waveform output from each part of the ident signal detection circuit according to the first embodiment. FIG. 5A shows a case where the determination results output from the match determination circuit are continuously in a matching state, and FIG. 5B shows the determination result output from the match determination circuit. FIG. 5C shows a case where the determination results output from the match determination circuit are continuously in a mismatch state.

まず、色副搬送波信号Ｓ１０１及び水平同期信号Ｓ１２１が、それぞれ入力端子１０１，１２１に入力されると、色副搬送波信号Ｓ１０１は、バースト信号生成回路１０２に入力される。   First, when the color subcarrier signal S101 and the horizontal synchronization signal S121 are input to the input terminals 101 and 121, respectively, the color subcarrier signal S101 is input to the burst signal generation circuit 102.

前記バースト信号生成回路１０２では、色副搬送波信号Ｓ１０１に含まれるＤＲ信号、ＤＢ信号を検出し、各ＤＲ，ＤＢ信号の検出期間のみＨレベルを出力するバーストゲートパルス信号Ｓ１０２を生成して出力する。   The burst signal generation circuit 102 detects a DR signal and a DB signal included in the color subcarrier signal S101, and generates and outputs a burst gate pulse signal S102 that outputs an H level only during the detection period of each DR and DB signal. .

前記色副搬送波信号Ｓ１０１は、ラインスイッチ制御回路１０５の一方の端子に供給されると共に、１Ｈ遅延回路１０４を介して１Ｈ分遅延された後、該ラインスイッチ制御回路１０５の他方の入力端子に供給される。ここで、前記１Ｈ遅延回路１０４にて色副搬送波信号Ｓ１０１を１Ｈ分遅延させるのは、１Ｈ毎に伝送されてくるＲ−Ｙ信号成分とＢ−Ｙ信号成分とを、同時に復調処理するためであり、この処理によって同じ１Ｈ内においてＲ−Ｙ信号成分とＢ−Ｙ信号成分とを映像表示装置に映し出すことができる。   The color subcarrier signal S101 is supplied to one terminal of the line switch control circuit 105, and after being delayed by 1H through the 1H delay circuit 104, is supplied to the other input terminal of the line switch control circuit 105. Is done. Here, the 1H delay circuit 104 delays the color subcarrier signal S101 by 1H in order to simultaneously demodulate the RY signal component and BY signal component transmitted every 1H. With this processing, the RY signal component and the BY signal component can be displayed on the video display device within the same 1H.

一方、前記色副搬送波信号Ｓ１０１は、前記バーストゲートパルス信号Ｓ１０２と、入力端子１２１から入力される水平同期信号Ｓ１２１と共に、アイデント信号検出回路１０６に供給される。そして、アイデント信号検出回路１０６において、前記信号Ｓ１０１，Ｓ１０２，Ｓ１２１により、前記ラインスイッチ制御回路１０５の出力を制御して、Ｒ−Ｙ信号成分を常にＲ−Ｙ信号復調回路１０７に、Ｂ−Ｙ信号成分を常にＢ−Ｙ信号復調回路１０８に導くアイデント信号Ｓ１０６を生成する。これにより出力端子１０９、１１０からは、適切に復調されたＲ−Ｙ信号Ｓ１０７及びＢ−Ｙ信号Ｓ１０８とを同時に出力することができる。   On the other hand, the color subcarrier signal S101 is supplied to the ident signal detection circuit 106 together with the burst gate pulse signal S102 and the horizontal synchronization signal S121 input from the input terminal 121. In the identity signal detection circuit 106, the output of the line switch control circuit 105 is controlled by the signals S101, S102, S121, and the RY signal component is always sent to the RY signal demodulation circuit 107. An identity signal S106 that always guides the signal component to the BY signal demodulation circuit 108 is generated. Accordingly, the RY signal S107 and the BY signal S108, which are appropriately demodulated, can be output simultaneously from the output terminals 109 and 110.

さらに、前記アイデント信号Ｓ１０６は、キラー回路１３０にも出力される。前記キラー回路１３０には、アイデント信号Ｓ１０６に加えて、水平同期信号Ｓ１２１も入力され、該水平同期信号Ｓ１２１が入力される毎に、前記アイデント信号Ｓ１０６を１Ｈシフトした信号Ｓ１３３と、２Ｈシフトした信号Ｓ１３４とを、ＥＮＯＲゲート１３５にて論理演算し、その論理演算結果であるキラー信号Ｓ１３５により前記Ｒ−Ｙ復調回路１０７及びＢ−Ｙ復調回路１０８の復調処理動作を制御し、該キラー信号Ｓ１３５が“０”のときは色信号があると判断して復調処理動作を行い、“１”のときは色成分がないもの（白黒放送である）と判断させて、復調処理動作を停止させ、映像表示装置の画面上で色ノイズが発生しないようにする。   Further, the identity signal S106 is also output to the killer circuit 130. The killer circuit 130 also receives a horizontal synchronization signal S121 in addition to the identity signal S106. Each time the horizontal synchronization signal S121 is inputted, a signal S133 obtained by shifting the identity signal S106 by 1H and a signal obtained by shifting the signal by 2H. S134 is logically operated by the ENOR gate 135, and the demodulation processing operations of the RY demodulator circuit 107 and the BY demodulator circuit 108 are controlled by the killer signal S135 which is the logical operation result, and the killer signal S135 When it is “0”, it is determined that there is a color signal and the demodulation processing operation is performed. When it is “1”, it is determined that there is no color component (monochrome broadcasting), and the demodulation processing operation is stopped to display the video. Avoid color noise on the screen of the display device.

ここで、前記アイデント信号検出回路１０６から出力されるアイデント信号Ｓ１０６の検出について、図５を参照しながら詳細に説明する。
まず、入力端子２０２，２０３にそれぞれ入力されたバーストゲートパルス信号Ｓ１０２及び色副搬送波信号Ｓ１０１は、符号検出回路２０４に入力され、該符号検出回路２０４にて、前記バーストゲートパルス信号Ｓ１０２がＨレベルである期間、つまりＤＲ信号、ＤＢ信号が存在している期間の、色副搬送波信号Ｓ１０１の周波数成分の検出を前述したようにして行い、周波数成分検出結果Ｓ２０４を出力する。 Here, the detection of the identity signal S106 output from the identity signal detection circuit 106 will be described in detail with reference to FIG.
First, the burst gate pulse signal S102 and the color subcarrier signal S101 input to the input terminals 202 and 203, respectively, are input to the code detection circuit 204, where the burst gate pulse signal S102 is at the H level. The frequency component of the chrominance subcarrier signal S101 is detected as described above in the period where the DR signal and DB signal exist, and the frequency component detection result S204 is output.

従来においては、この周波数成分検出結果Ｓ２０４をアイデント信号として使用し、ラインスイッチ制御回路の制御を行っていたが、弱電界時などの厳しい条件のときには、そのアイデント検出を誤ってしまうことがあり（例えば、図５（ｂ）参照）、結果として、テレビ受像機の画面上に色横引きノイズが現れることになってしまう。そのため、本実施の形態１のＳＥＣＡＭカラー信号復調回路１００では、前記アイデント信号をより正確に安定して得るため、前記アイデント信号生成回路２１５にて、フリップフロップ２０５で水平同期信号Ｓ１２１が入力されるたびに信号を反転させて擬似アイデント信号Ｓ２０５を生成し、さらに該擬似アイデント信号Ｓ２０５と、後段の反転指示生成回路２１６から出力される制御信号Ｓ２１４に基づいてフリップフロップ２０６から出力される信号Ｓ２０６とで論理演算した結果を、アイデント信号Ｓ１０６として出力する。そして、このアイデント信号Ｓ１０６と、前記符号検出回路２０４にて検出された周波数成分検出結果Ｓ２０４とが一致するか否かを一致判別回路２０９にて判別し、該判別結果Ｓ２０９を前記反転指示生成回路２１６に出力して、該判別結果Ｓ２０９より前記制御信号Ｓ２１４を生成するようにして、該判別結果Ｓ２０９がフィードバックされるようになっている。   In the past, this frequency component detection result S204 was used as an identity signal to control the line switch control circuit. However, in severe conditions such as in a weak electric field, the identity detection may be mistaken ( For example, as shown in FIG. 5B, as a result, color lateral pulling noise appears on the screen of the television receiver. Therefore, in the SECAM color signal demodulating circuit 100 according to the first embodiment, in order to obtain the identity signal more accurately and stably, the horizontal synchronization signal S121 is input by the flip-flop 205 in the identity signal generation circuit 215. Each time the signal is inverted to generate a pseudo-identate signal S205, and further, the pseudo-identate signal S205 and a signal S206 output from the flip-flop 206 based on the control signal S214 output from the inversion instruction generation circuit 216 in the subsequent stage, The result of the logical operation is output as an identity signal S106. The coincidence determination circuit 209 determines whether or not the identity signal S106 matches the frequency component detection result S204 detected by the code detection circuit 204, and the determination result S209 is determined by the inversion instruction generation circuit. The control signal S214 is generated from the discrimination result S209, and the discrimination result S209 is fed back.

以下、前記アイデント信号検出回路の動作を、３つのケースにわけて具体的に説明する。
まず、１つ目のケースとして、前記一致判別回路２０９において、前記周波数成分検出結果Ｓ２０４と、アイデント信号Ｓ１０６とが常に一致する（判別結果Ｓ２０９＝“０”）場合を、図５（ａ）を参照しながら説明する。 Hereinafter, the operation of the identity signal detection circuit will be specifically described in three cases.
First, as a first case, in the coincidence determination circuit 209, when the frequency component detection result S204 and the identity signal S106 always coincide (discrimination result S209 = “0”), FIG. The description will be given with reference.

１つ目のケース、すなわち前記判別結果Ｓ２０９が一致状態である場合は、水平同期信号Ｓ１２１より生成されるアイデント信号Ｓ１０６が正しいことを意味するため、該アイデント信号Ｓ１０６を反転させる必要がない。従って、このような場合は、反転指示生成回路２１６は、反転を指示する制御信号Ｓ２１４を出力しない（制御信号Ｓ２１４=“０”）ようにする。   In the first case, that is, when the determination result S209 is in a coincidence state, it means that the identity signal S106 generated from the horizontal synchronization signal S121 is correct, and therefore it is not necessary to invert the identity signal S106. Therefore, in such a case, the inversion instruction generation circuit 216 does not output the control signal S214 that instructs inversion (control signal S214 = "0").

まず、前記一致判別回路２０９から出力される判別結果Ｓ２０９は、前記反転指示生成回路２１６に出力され、アップダウンカウンタ２１０にてカウントされていく。ここでは、判別結果Ｓ２０９として常に“０”が出力されるため、アップダウンカウンタ２１０からは累積減算したカウント値Ｓ２１０が出力される（図５（ａ）のＳ２１０参照）。   First, the determination result S209 output from the coincidence determination circuit 209 is output to the inversion instruction generation circuit 216 and counted by the up / down counter 210. Here, since “0” is always output as the determination result S209, the count value S210 obtained by cumulative subtraction is output from the up / down counter 210 (see S210 in FIG. 5A).

前記カウント値Ｓ２１０は、差分検出回路２１１に出力され、該カウント値と前記アップダウンカウンタ２１０から出力された１つ前のカウント値との差分値Ｓ２１１がとられる。そして、該差分値Ｓ２１１は第１のリミッタ検出回路２１２に入力され、当該回路２１２にて、差分値Ｓ２１１が一定値を保たない連続回数を検出し、その回数が予め設定された値に達すると“１”を出力する。ここでは、前記判別結果Ｓ２０９が常に“０”であるため、前記差分値Ｓ２１１は常に“−１”となるため（図５（ａ）のＳ２１１参照）、前記第１のリミッタ検出回路２１２からの信号Ｓ２１２は常に“０”である（図５（ａ）のＳ２１２参照）。   The count value S210 is output to the difference detection circuit 211, and a difference value S211 between the count value and the previous count value output from the up / down counter 210 is taken. Then, the difference value S211 is input to the first limiter detection circuit 212. The circuit 212 detects the number of consecutive times that the difference value S211 does not maintain a constant value, and the number of times reaches a preset value. Then, “1” is output. Here, since the determination result S209 is always “0”, the difference value S211 is always “−1” (see S211 in FIG. 5A), so that the first limiter detection circuit 212 outputs the difference value S211. The signal S212 is always “0” (see S212 in FIG. 5A).

一方、前記カウント値Ｓ２１０は第２のリミッタ検出回路２１３にも出力され、当該回路２１３にて、前記カウント値Ｓ２１０が予め設定されたある値に達すると“１”を出力する。ここでは、前述したように、前記カウント値Ｓ２１０は累積減算されていくため、第２のリミッタ検出回路２１３に予め設定された値に達することはなく、“０”が出力される。   On the other hand, the count value S210 is also output to the second limiter detection circuit 213, and when the count value S210 reaches a predetermined value, the circuit 213 outputs “1”. Here, as described above, since the count value S210 is cumulatively subtracted, the second limiter detection circuit 213 does not reach a preset value, and “0” is output.

そして、前述の各リミッタ検出回路２１２，２１３からの出力はＯＲゲート２１４に出力されて論理演算され、該演算結果である制御信号Ｓ２１４が、前記アップダウンカウンタ２１０及び前記アイデント信号生成回路２１５に出力される。ここでは各リミッタ検出回路２１２，２１３からの出力が共に“０”であるため、前記制御信号Ｓ２１４が“０”となり（図５（ａ）のＳ２１４参照）、前記アイデント信号生成回路２１５に対しては、前記擬似アイデント信号Ｓ２０５を反転させる指示はでず、該アイデント信号生成回路２１５のＡＮＤゲート２０７には常に“０”が出力されるため、フリップフロップ２０６からは“０”が出力され（図５（ａ）のＳ２０６参照）、この結果、ＥＯＲゲート２０８から出力されるアイデント信号Ｓ１０６は、擬似アイデント信号Ｓ２０５と同じ信号が出力される（図５（ａ）のＳ１０６参照）。   The outputs from the limiter detection circuits 212 and 213 are output to the OR gate 214 and logically operated, and the control signal S214 as the operation result is output to the up / down counter 210 and the identity signal generation circuit 215. Is done. Here, since the outputs from the limiter detection circuits 212 and 213 are both “0”, the control signal S214 becomes “0” (see S214 in FIG. 5A), and the identification signal generation circuit 215 is informed. Does not give an instruction to invert the pseudo-identity signal S205, and “0” is always output to the AND gate 207 of the identity signal generation circuit 215, and therefore “0” is output from the flip-flop 206 (FIG. As a result, the identity signal S106 output from the EOR gate 208 is the same signal as the pseudo-identity signal S205 (see S106 in FIG. 5A).

次に、２つめのケースとして、前記一致判別回路２０９において、前記周波数成分検出結果Ｓ２０４と、アイデント信号Ｓ１０６とが一致、不一致状態を繰り返す（判別結果Ｓ２０９が“０”“１”“０”“１”…となる）場合を、図５（ｂ）を参照しながら説明する。   Next, as a second case, in the coincidence determination circuit 209, the frequency component detection result S204 coincides with the identity signal S106, and the mismatch state is repeated (the determination result S209 is “0” “1” “0” “ 1 ”... Will be described with reference to FIG.

２つめのケース、すなわち前記判別結果Ｓ２０９が一致、不一致状態を繰り返すような場合は、前記符号検出回路２０４にて誤り検出がなされたことを意味する。従って、このような場合は、アイデント信号Ｓ１０６を“０”にして、後段のキラー回路１３０にて、各復調回路１０７，１０８で復調処理動作が停止されるようにする。   In the second case, that is, when the determination result S209 repeats a match / mismatch state, it means that the code detection circuit 204 has detected an error. Accordingly, in such a case, the identity signal S106 is set to “0”, and the demodulation processing operation is stopped in the demodulation circuits 107 and 108 in the killer circuit 130 at the subsequent stage.

まず、前記一致判別回路２０９から出力される判別結果Ｓ２０９の値が“０”と“１”とを交互に出力し始めると（図５（ｂ）のＡ地点）、前記反転指示生成回路２１６のアップダウンカウンタ２１０からは、減算、加算が繰り返されたカウント値Ｓ２１０が出力される（図５（ｂ）のＳ２１０参照）。   First, when the value of the determination result S209 output from the coincidence determination circuit 209 starts to output “0” and “1” alternately (point A in FIG. 5B), the inversion instruction generation circuit 216 The up / down counter 210 outputs a count value S210 in which subtraction and addition are repeated (see S210 in FIG. 5B).

前記カウント値Ｓ２１０は、差分検出回路２１１に出力され、該カウント値と前記アップダウンカウンタ２１０から出力された１つ前のカウント値との差分値Ｓ２１１がとられる。そして、該差分値Ｓ２１１は第１のリミッタ検出回路２１２に入力され、当該回路２１２にて、差分値Ｓ２１１が一定値を保たない連続回数を検出し、予め設定された値に達すると“１”を出力する。ここでは、前記判別結果Ｓ２０９が“０”と“１”とを連続して繰り返すため、前記差分値Ｓ２１１は“−１”と“１”とを交互に出力し（図５（ｂ）のＳ２１１参照）、前記第１のリミッタ検出回路２１２では、前記差分値Ｓ２１１の“−１”と“１”とを繰り返す回数が予め設定された回数に達すると（ここでは２回）、前記第１のリミッタ検出回路２１２からは“１”が出力される（図５（ｂ）のＳ２１２参照）。   The count value S210 is output to the difference detection circuit 211, and a difference value S211 between the count value and the previous count value output from the up / down counter 210 is taken. Then, the difference value S211 is input to the first limiter detection circuit 212. The circuit 212 detects the number of consecutive times when the difference value S211 does not maintain a constant value. When the difference value S211 reaches a preset value, “1” is obtained. "Is output. Here, since the determination result S209 repeats “0” and “1” continuously, the difference value S211 alternately outputs “−1” and “1” (S211 in FIG. 5B). In the first limiter detection circuit 212, when the number of repetitions of “−1” and “1” of the difference value S211 reaches a preset number (here, twice), the first limiter detection circuit 212 The limiter detection circuit 212 outputs “1” (see S212 in FIG. 5B).

一方、前記カウント値Ｓ２１０は第２のリミッタ検出回路２１３にも出力され、当該回路２１３にて、前記カウント値Ｓ２１０が予め設定されたある値に達すると“１”を出力する。ここでは、前述したように、前記カウント値Ｓ２１０は減算と加算とを繰り返すため、前記カウント値が前記第２のリミッタ検出回路２１３に予め設定された値に達することはないため、常に“０”が出力される。   On the other hand, the count value S210 is also output to the second limiter detection circuit 213, and when the count value S210 reaches a predetermined value, the circuit 213 outputs “1”. Here, as described above, since the count value S210 repeats subtraction and addition, the count value does not reach a value preset in the second limiter detection circuit 213, and therefore is always “0”. Is output.

そして、前述の各リミッタ検出回路２１２，２１３からの出力はＯＲゲート２１４に出力されて論理演算され、該演算結果である制御信号Ｓ２１４が、前記アップダウンカウンタ２１０及び前記アイデント信号生成回路２１５に出力される。ここでは、符号検出回路２０４から出力される周波数成分検出結果Ｓ２０４が誤検出されてからは、第１のリミッタ検出回路２１２の出力Ｓ２１２が“１”で、第２のリミッタ検出回路２１３からの出力Ｓ２１３が“０”であるため、前記制御信号Ｓ２１４は“１”となり（図５（ｂ）のＳ２１４参照）、前記反転指示生成回路２１６から前記アイデント信号生成回路２１５に対して、前記擬似アイデント信号Ｓ２０５を反転させる指示がでる。前記アイデント信号生成回路２１５では、ＡＮＤゲート２０７に常に“１”が出力されるため、フリップフロップ２０６からは前記フリップフロップ２０５からの擬似アイデント信号Ｓ２０５と同じ信号が出力されることとなり（図５（ｂ）のＳ２０６参照）、この結果、ＥＯＲゲート２０８から出力されるアイデント信号Ｓ１０６としては“０”を出力する（図５（ｂ）のＳ１０６参照）。そして、このようなアイデント信号Ｓ１０６を受信したキラー回路１３０は、キラー信号Ｓ１３５として“１”を出力するため、各復調回路１０７，１０８では復調処理動作が停止されることとなる。   The outputs from the limiter detection circuits 212 and 213 are output to the OR gate 214 and logically operated, and the control signal S214 as the operation result is output to the up / down counter 210 and the identity signal generation circuit 215. Is done. Here, after the frequency component detection result S204 output from the code detection circuit 204 is erroneously detected, the output S212 of the first limiter detection circuit 212 is “1”, and the output from the second limiter detection circuit 213. Since S213 is “0”, the control signal S214 becomes “1” (see S214 in FIG. 5B), and the pseudo instruction signal is sent from the inversion instruction generation circuit 216 to the identity signal generation circuit 215. An instruction to reverse S205 is issued. Since the ID signal generation circuit 215 always outputs “1” to the AND gate 207, the flip-flop 206 outputs the same signal as the pseudo-identate signal S205 from the flip-flop 205 (FIG. 5 ( As a result, “0” is output as the identity signal S106 output from the EOR gate 208 (see S106 in FIG. 5B). Then, the killer circuit 130 that has received such an identity signal S106 outputs “1” as the killer signal S135, so that the demodulation processing operation is stopped in each of the demodulation circuits 107 and 108.

３つめのケースとして、前記一致判別回路２０９において、前記周波数成分検出結果Ｓ２０４と、アイデント信号Ｓ１０６とが常に不一致状態となる（判別結果Ｓ２０９=“１”）場合を、図５（ｃ）を参照しながら説明する。   As a third case, in the coincidence determination circuit 209, when the frequency component detection result S204 and the identity signal S106 are always in a mismatch state (discrimination result S209 = “1”), refer to FIG. While explaining.

３つめのケース、すなわち前記判別結果Ｓ２０９が不一致状態である場合は、水平同期信号Ｓ１２１より生成されるアイデント信号Ｓ１０６と、前記符号検出回路２０４から出力される周波数成分検出結果Ｓ２０４とが、全く逆転していることを意味するため、アイデント信号Ｓ１０６を、前記符号検出回路２０４からの周波数成分検出結果Ｓ２０４と一致するように反転させる必要がある。従って、このような場合は、反転指示生成回路２１６から１Ｈ分だけ制御信号Ｓ２１４を出力させる（制御信号Ｓ２１４=“１”）ようにする。   In the third case, that is, when the determination result S209 is inconsistent, the identity signal S106 generated from the horizontal synchronization signal S121 and the frequency component detection result S204 output from the code detection circuit 204 are completely reversed. Therefore, it is necessary to invert the identity signal S106 so as to coincide with the frequency component detection result S204 from the code detection circuit 204. Therefore, in such a case, the control signal S214 is output from the inversion instruction generation circuit 216 for 1H (control signal S214 = "1").

まず、前記一致判別回路２０９から出力される判別結果Ｓ２０９は、前記反転指示生成回路２１６に出力され、アップダウンカウンタ２１０にてカウントされていく。ここでは、判別結果Ｓ２０９として常に“１”が出力されるため、アップダウンカウンタ２１０からは累積加算したカウント値Ｓ２１０が出力される（図５（ｃ）のＳ２１０参照）。   First, the determination result S209 output from the coincidence determination circuit 209 is output to the inversion instruction generation circuit 216 and counted by the up / down counter 210. Here, since “1” is always output as the determination result S209, the up / down counter 210 outputs the cumulatively added count value S210 (see S210 in FIG. 5C).

前記カウント値Ｓ２１０は、差分検出回路２１１に出力され、該カウント値と前記アップダウンカウンタ２１０から出力された１つ前のカウント値との差分値Ｓ２１１がとられる。そして、該差分値Ｓ２１１は第１のリミッタ検出回路２１２に入力され、当該回路２１２にて、差分値Ｓ２１１が一定値を保たない連続回数を検出し、その回数が予め設定された値に達すると“１”を出力する。ここでは、前記判別結果Ｓ２０９が常に“１”であるため、前記差分値Ｓ２１１も常に“１”となり（図５（ｃ）のＳ２１１参照）、前記第１のリミッタ検出回路２１２からの信号Ｓ２１２として“０”が出力される。   The count value S210 is output to the difference detection circuit 211, and a difference value S211 between the count value and the previous count value output from the up / down counter 210 is taken. Then, the difference value S211 is input to the first limiter detection circuit 212. The circuit 212 detects the number of consecutive times that the difference value S211 does not maintain a constant value, and the number of times reaches a preset value. Then, “1” is output. Here, since the determination result S209 is always “1”, the difference value S211 is always “1” (see S211 in FIG. 5C), and the signal S212 from the first limiter detection circuit 212 is obtained. “0” is output.

一方、前記カウント値Ｓ２１０は第２のリミッタ検出回路２１３にも出力され、当該回路２１３にて、該カウント値Ｓ２１０が予め設定された値に達すると“１”を出力する。ここでは、前記カウント値Ｓ２１０が累積加算されるものであるため、所定値（ここでは４）に達すると“１”が出力される（図５（ｃ）のＳ２１３参照）。   On the other hand, the count value S210 is also output to the second limiter detection circuit 213, and when the count value S210 reaches a preset value, the circuit 213 outputs “1”. Here, since the count value S210 is cumulatively added, "1" is output when it reaches a predetermined value (here, 4) (see S213 in FIG. 5C).

そして、前述の各リミッタ検出回路２１２，２１３からの出力はＯＲゲート２１４に出力されて論理演算され、該演算結果である制御信号Ｓ２１４が、前記アップダウンカウンタ２１０及び前記アイデント信号生成回路２１５に出力される。ここでは第１のリミッタ検出回路２１２からの出力Ｓ２１２が“０”、第２のリミッタ検出回路２１３からの出力Ｓ２１３が“１”であるため、前記制御信号Ｓ２１４は１Ｈ分だけ“１”を出力する（図５（ｃ）のＳ２１４参照）。前記アイデント信号生成回路２１５では、ＡＮＤゲート２０７に１Ｈ分“１”が出力されるため、フリップフロップ２０６からは、１Ｈ分“１”が出力され（図５（ｃ）のＳ２０６参照）、この１Ｈの制御信号Ｓ２１４が出力された以降は、ＥＯＲゲート２０８から、擬似アイデント信号Ｓ２０５を反転させた信号がアイデント信号Ｓ１０６として出力される（図５（ｃ）のＳ１０６参照）。   The outputs from the limiter detection circuits 212 and 213 are output to the OR gate 214 and logically operated, and the control signal S214 as the operation result is output to the up / down counter 210 and the identity signal generation circuit 215. Is done. Here, since the output S212 from the first limiter detection circuit 212 is “0” and the output S213 from the second limiter detection circuit 213 is “1”, the control signal S214 outputs “1” for 1H. (See S214 in FIG. 5C). Since the ID signal generation circuit 215 outputs “1” for 1H to the AND gate 207, the flip-flop 206 outputs “1” for 1H (see S206 in FIG. 5C). After the control signal S214 is output, a signal obtained by inverting the pseudo identity signal S205 is output from the EOR gate 208 as the identity signal S106 (see S106 in FIG. 5C).

このように、本実施の形態１によれば、アイデント信号検出回路１０６内に、バーストゲートパルス信号Ｓ１０２と、色副搬送波信号Ｓ１０１とにより、該色副搬送波信号Ｓ１０１の周波数成分を検出して周波数成分検出結果Ｓ２０４を出力する符号検出回路２０４に加えて、アップダウンカウンタ２１０、差分検出回路２１１、第１，第２のリミッタ検出回路２１２，２１３、及びＯＲ回路２１４からなる反転指示生成回路２１６と、水平同期信号Ｓ１２１が入力される毎に反転をくりかえすフリップフロップ２０５，２０６及びＡＮＤゲート２０７及びＥＯＲゲート２０８とからなるアイデント信号生成回路２１５と、前記符号検出回路２０４から出力される従来のアイデント信号であった前記周波数成分検出結果Ｓ２０４と、前記保護アイデント信号検出回路から出力されるアイデント信号Ｓ１０６とが一致するか否かを検出する一致判別回路２０９とを備え、前記一致判別回路２０９からの判別結果Ｓ２０９の一致、不一致状態に応じて、前記アイデント信号生成回路２１５から出力されるアイデント信号Ｓ１０６の反転を指示する制御信号Ｓ２１４を出力するようにすることで、安定的に符号検出回路１０４で検出される信号と一致したアイデント信号Ｓ１０６を供給することができる。   As described above, according to the first embodiment, the frequency component of the color subcarrier signal S101 is detected by the burst gate pulse signal S102 and the color subcarrier signal S101 in the ident signal detection circuit 106. In addition to the sign detection circuit 204 that outputs the component detection result S204, an inversion instruction generation circuit 216 including an up / down counter 210, a difference detection circuit 211, first and second limiter detection circuits 212 and 213, and an OR circuit 214; Each time the horizontal synchronization signal S121 is input, the inversion signal is repeatedly inverted, and the ID signal generation circuit 215 including the AND gate 207 and the EOR gate 208, and the conventional ID signal output from the sign detection circuit 204 are provided. The frequency component detection result S204 that was and the protection A coincidence determination circuit 209 for detecting whether or not the identity signal S106 output from the identity signal detection circuit is coincident, and according to the coincidence / mismatch state of the discrimination result S209 from the coincidence determination circuit 209 By supplying the control signal S214 instructing the inversion of the identity signal S106 output from the signal generation circuit 215, the identity signal S106 consistent with the signal detected by the code detection circuit 104 is stably supplied. Can do.

また、本実施の形態１によれば、前述のようにして生成したアイデント信号Ｓ１０６を、キラー制御を行うキラー回路１３０に入力し、該アイデント信号Ｓ１０６を元に、復調処理動作を制御するキラー信号Ｓ１３５を生成するようにしたので、当該ＳＥＣＡＭカラー信号処理回路１００に入力された色副搬送波信号Ｓ１０１が色成分を有さない白黒放送である場合に色ノイズが発生しないよう制御できるのはもちろん、ＳＥＣＡＭ方式の色副搬送波信号でない信号が供給された場合であっても、キラー回路１３０において色ノイズが発生しないようキラー制御をすることが可能となる。この結果、ＳＥＣＡＭ方式やＰＡＬ方式の信号が混信する地域においても、ＳＥＣＡＭカラー信号を復調でき、誤ってＰＡＬ信号を受信した場合においても、キラー制御ができる。   Further, according to the first embodiment, the ident signal S106 generated as described above is input to the killer circuit 130 that performs killer control, and the killer signal that controls the demodulation processing operation based on the ident signal S106. Since S135 is generated, when the color subcarrier signal S101 input to the SECAM color signal processing circuit 100 is a monochrome broadcast having no color component, it can be controlled not to generate color noise. Even when a signal that is not a SECAM color subcarrier signal is supplied, killer control can be performed in the killer circuit 130 so that color noise does not occur. As a result, the SECAM color signal can be demodulated even in an area where signals of the SECAM system or the PAL system interfere, and killer control can be performed even when the PAL signal is received by mistake.

（実施の形態２）
以下、本実施の形態２のＳＥＣＡＭカラー信号処理回路について説明する。
本実施の形態２においては、ＳＥＣＡＭカラー信号処理回路に、水平同期信号に加えて、垂直同期信号を入力するようにし、該垂直同期信号がイネーブルしている間は、反転指示生成回路から出力される制御信号によりアイデント信号の反転を行わないように制御して、該垂直帰線期間、あるいはその周辺期間に挿入されているコピーガードパルスの影響をうけない、より正確で安定したアイデント信号を得ることを可能とするものである。 (Embodiment 2)
Hereinafter, the SECAM color signal processing circuit according to the second embodiment will be described.
In the second embodiment, a vertical synchronization signal is input to the SECAM color signal processing circuit in addition to the horizontal synchronization signal, and is output from the inversion instruction generating circuit while the vertical synchronization signal is enabled. The control signal is controlled so as not to invert the identity signal to obtain a more accurate and stable identity signal that is not affected by the copy guard pulse inserted in the vertical blanking period or its peripheral period. It is possible to do that.

まず、図６及び図７を用いて、本実施の形態２にかかるＳＥＣＡＭカラー信号処理回路の構成について説明する。図６は、本実施の形態２におけるＳＥＣＡＭカラー信号処理回路の構成を示す図であり、図７は、本実施の形態２のＳＥＣＡＭカラー信号処理回路におけるアイデント信号検出回路の詳細な構成を示す図である。   First, the configuration of the SECAM color signal processing circuit according to the second embodiment will be described with reference to FIGS. FIG. 6 is a diagram showing the configuration of the SECAM color signal processing circuit according to the second embodiment, and FIG. 7 is a diagram showing the detailed configuration of the ident signal detection circuit in the SECAM color signal processing circuit according to the second embodiment. It is.

図６に示すように、本実施の形態２にかかるＳＥＣＡＭカラー信号処理回路３００は、色副搬送波信号Ｓ１０１及び水平同期信号Ｓ１２１が入力される入力端子１０１，１２１に加え、垂直同期信号Ｓ３０１が入力される入力端子３０１を備える。   As shown in FIG. 6, the SECAM color signal processing circuit 300 according to the second embodiment receives a vertical synchronization signal S301 in addition to input terminals 101 and 121 to which a color subcarrier signal S101 and a horizontal synchronization signal S121 are input. Input terminal 301 is provided.

そして、前記入力端子３０１から入力された垂直同期信号Ｓ３０１は、アイデント信号検出回路３０６に入力され、該アイデント信号検出回路３０６では、前記水平同期信号Ｓ１２１、バーストゲートパルス信号Ｓ１０２、及び垂直同期信号Ｓ３０１に基づいて、前記色副搬送波信号Ｓ１０１からアイデント信号Ｓ３０６を検出するものである。   The vertical synchronization signal S301 input from the input terminal 301 is input to an ident signal detection circuit 306. In the ident signal detection circuit 306, the horizontal synchronization signal S121, the burst gate pulse signal S102, and the vertical synchronization signal S301 are displayed. Based on the color subcarrier signal S101, an identity signal S306 is detected from the color subcarrier signal S101.

以下詳細に説明すると、本実施の形態２のアイデント信号検出回路３０６は、図７に示されるように、水平同期信号Ｓ１２１、バーストゲートパルス信号Ｓ１０２、色副搬送波信号Ｓ１０１、及び垂直同期信号Ｓ３０１それぞれが入力される入力端子２０１，２０２，２０３，３０１と、従来と同様前記バーストゲートパルス信号Ｓ１０２がＨレベルのときの、前記色副搬送波信号Ｓ１０３の周波数成分が中心周波数より高いか低いかを示す周波数成分検出結果Ｓ２０４を出力する符号検出回路２０４と、アイデント信号生成回路４１５と、一致判別回路２０９と、反転指示生成回路４１６とから構成される。   More specifically, as shown in FIG. 7, the identity signal detection circuit 306 according to the second embodiment includes a horizontal synchronization signal S121, a burst gate pulse signal S102, a color subcarrier signal S101, and a vertical synchronization signal S301. Are input terminals 201, 202, 203, and 301, and indicate whether the frequency component of the color subcarrier signal S103 is higher or lower than the center frequency when the burst gate pulse signal S102 is at the H level as in the prior art. The code detection circuit 204 outputs the frequency component detection result S204, an identity signal generation circuit 415, a coincidence determination circuit 209, and an inversion instruction generation circuit 416.

ここで、近年、ビデオデコーダやＤＶＤ機器などのメディアにはコピーガードパルスが挿入されており、一般的に該コピーガードパルスは、垂直帰線期間に挿入されていることが多い（図８（ａ），（ｂ）参照）。そのため、垂直同期信号のイネーブル期間における符号検出回路から出力される周波数成分検出結果Ｓ２０４は信頼性が低いため、本実施の形態２の構成では、垂直同期信号のイネーブル期間には、反転指示生成回路４１６から出力される制御信号Ｓ２１４をアイデント信号生成回路２１５に入力させないようする。   Here, in recent years, copy guard pulses have been inserted into media such as video decoders and DVD devices, and in general, the copy guard pulses are often inserted during the vertical blanking period (FIG. 8A). ), (B)). For this reason, the frequency component detection result S204 output from the code detection circuit during the vertical synchronization signal enable period has low reliability. Therefore, in the configuration of the second embodiment, the inversion instruction generation circuit during the vertical synchronization signal enable period. The control signal S214 output from 416 is not input to the identity signal generation circuit 215.

具体的には、前記アイデント信号生成回路４１５は、前記実施の形態１の構成に加え、垂直同期信号Ｓ３０１が入力されている間は、フリップフロップ２０６を動作させない（Ｓ２０６=“０”）ようにするＮＯＴゲート４１７を更に設け、これにより、垂直同期信号Ｓ３０１がイネーブルしている期間は、フリップフロップ２０６を停止させることが可能となり、該垂直同期信号Ｓ３０１のイネーブル期間は、当該アイデント信号生成回路４１５から、水平同期信号Ｓ１２１のみに依存したアイデント信号Ｓ３０６、つまりフリップフロップ２０５からの擬似アイデント信号Ｓ２０５を出力させるようにする。   Specifically, in addition to the configuration of the first embodiment, the identity signal generation circuit 415 does not operate the flip-flop 206 while the vertical synchronization signal S301 is input (S206 = “0”). Further, a NOT gate 417 is provided, so that the flip-flop 206 can be stopped during the period in which the vertical synchronization signal S301 is enabled. The enable signal period of the vertical synchronization signal S301 is the ID signal generation circuit 415. Therefore, an identity signal S306 that depends only on the horizontal synchronization signal S121, that is, a pseudo-identity signal S205 from the flip-flop 205 is output.

また前記反転指示生成回路４１６では、前記実施の形態１の構成に加え、垂直同期信号Ｓ３０１をアップダウンカウンタ４１０に供給し、該アップダウンカウンタ４１０において、垂直同期信号Ｓ３０１間に入力される水平同期信号Ｓ１２１の数をカウントし、該カウント値Ｓ４１８を予め設定された値を超えるまで、前記アップダウンカウンタ４１０からのカウント値Ｓ４１０を出力しないようにする第３のリミッタ検出回路４１８を設け、垂直同期信号Ｓ３０１がディスイネーブルした後であっても、コピーガードパルスなどの影響により同期が乱れやすいタイミングにおいては（図８（ｂ）のＢ期間参照）、第１，第２のリミッタ検出回路２１２，２１３が動作しないようにすることで、反転指示生成回路４１６からの制御信号Ｓ４１４の出力を停止するようにする。   Further, in addition to the configuration of the first embodiment, the inversion instruction generation circuit 416 supplies the vertical synchronization signal S301 to the up / down counter 410, and the up / down counter 410 receives the horizontal synchronization signal input between the vertical synchronization signals S301. A third limiter detection circuit 418 is provided to count the number of signals S121 and prevent the count value S410 from the up / down counter 410 from being output until the count value S418 exceeds a preset value. Even after the signal S301 is disabled, the first and second limiter detection circuits 212 and 213 at the timing when synchronization is easily disturbed due to the influence of a copy guard pulse or the like (see period B in FIG. 8B). Prevents the control signal S41 from the inversion instruction generation circuit 416 from operating. So as to stop the output of.

このように、本実施の形態２においては、前記実施の形態１の構成に加え、前記アイデント信号生成回路４１５に垂直同期信号Ｓ３０１がイネーブルしている期間は、フリップフロップ２０６が動作しないようにするＮＯＴゲート４１７と、前記反転指示生成回路４１６に前記垂直同期信号が入力されてからある一定期間は、アップダウンカウンタ４１０からカウント値Ｓ４１０を出力しないようにして、第１，第２のリミッタ検出回路２１２，２１３が動作しないようにする第３のリミッタ検出回路４１８を設けるようにしたので、アイデント信号を生成する際に、垂直帰線期間に挿入されたコピーガードパルスの影響を受けないようにすることが可能となり、より正確で且つ安定したアイデント信号を出力することが可能となる。また、前述のようにして生成したアイデント信号Ｓ１０６を、キラー制御を行うキラー回路１３０に入力し、該アイデント信号Ｓ１０６を元に、復調処理動作を制御するキラー信号Ｓ１３５を生成するようにしたので、色副搬送波信号Ｓ１０１を復調回路１０７，１０８にて復調処理動作をする際に、当該ＳＥＣＡＭカラー信号処理回路３００に入力された色副搬送波信号Ｓ１０１が色成分を有さない白黒放送である場合に色ノイズが発生しないよう制御できるのはもちろん、ＳＥＣＡＭ方式の色副搬送波信号でない信号が供給された場合であっても、キラー回路１３０において色ノイズが発生しないようキラー制御をすることが可能となる。   As described above, in the second embodiment, in addition to the configuration of the first embodiment, the flip-flop 206 is not operated during the period in which the vertical synchronization signal S301 is enabled in the ident signal generation circuit 415. The first and second limiter detection circuits are configured such that the count value S410 is not output from the up / down counter 410 for a certain period after the vertical synchronization signal is input to the NOT gate 417 and the inversion instruction generation circuit 416. Since the third limiter detection circuit 418 for preventing the operation of the circuits 212 and 213 is provided, the generation of the ident signal is prevented from being influenced by the copy guard pulse inserted in the vertical blanking period. This makes it possible to output a more accurate and stable identity signal. In addition, the ident signal S106 generated as described above is input to the killer circuit 130 for performing killer control, and the killer signal S135 for controlling the demodulation processing operation is generated based on the ident signal S106. When the color subcarrier signal S101 is demodulated by the demodulation circuits 107 and 108, when the color subcarrier signal S101 input to the SECAM color signal processing circuit 300 is a monochrome broadcast having no color component. The killer control can be performed so that the color noise is not generated in the killer circuit 130 even when a signal that is not a SECAM color subcarrier signal is supplied, of course, it can be controlled not to generate color noise. .

なお、本実施の形態２においては、キラー回路１３０に水平同期信号Ｓ１２１を供給し、２つのフリップフロップから出力される信号の比較によって水平同期期間におけるキラー制御が可能であるが、さらに図９に示すように、垂直同期信号Ｓ３０１もキラー回路１３０に供給するようにすれば、垂直同期期間におけるキラー制御が可能となる。すなわちテレビ受信装置において、１画面ごとのキラー制御が可能となり、色区分をより明確化できる。   In the second embodiment, the horizontal synchronization signal S121 is supplied to the killer circuit 130, and the killer control in the horizontal synchronization period can be performed by comparing the signals output from the two flip-flops. As shown, if the vertical synchronization signal S301 is also supplied to the killer circuit 130, killer control in the vertical synchronization period becomes possible. That is, in the television receiver, killer control can be performed for each screen, and color classification can be further clarified.

本発明のＳＥＣＡＭカラー信号処理回路は、森林地区などの、テレビジョン信号が弱電界やノイズなど厳しい条件下にある地域や、異なる方式の信号が混信する地域においても、正確なアイデント信号を安定して検出することができ、テレビ受像装置においてテレビジョン信号を正確に受信して、復調処理ができるものとして有用である。   The SECAM color signal processing circuit of the present invention stabilizes an accurate ident signal even in an area where the television signal is in a severe condition such as a weak electric field or noise, such as in a forest area, or in an area where signals of different systems interfere. Therefore, it is useful for a television receiver that can accurately receive a television signal and perform a demodulation process.

本発明の実施の形態１におけるＳＥＣＡＭカラー信号処理回路の構成を示す図である。It is a figure which shows the structure of the SECAM color signal processing circuit in Embodiment 1 of this invention. 本発明の実施の形態1におけるＳＥＣＡＭカラー信号処理回路のアイデント信号検出回路の構成を示す図である。It is a figure which shows the structure of the ident signal detection circuit of the SECAM color signal processing circuit in Embodiment 1 of this invention. 本発明の実施の形態１におけるＳＥＣＡＭカラー信号処理回路のキラー回路の構成を示す図である。It is a figure which shows the structure of the killer circuit of the SECAM color signal processing circuit in Embodiment 1 of this invention. 本発明の実施の形態１におけるキラー回路の各部から出力される信号波形図である。It is a signal waveform diagram output from each part of the killer circuit in Embodiment 1 of this invention. 本発明の実施の形態１におけるＳＥＣＡＭカラー信号処理回路において、一致判別回路から出力される判別結果が連続して一致状態である場合の、アイデント信号検出回路の各部から出力される信号波形図である。FIG. 6 is a signal waveform diagram output from each part of the identity signal detection circuit when the determination results output from the match determination circuit are in a continuous match state in the SECAM color signal processing circuit according to the first embodiment of the present invention. . 本発明の実施の形態１におけるＳＥＣＡＭカラー信号処理回路において、一致判別回路から出力される判別結果が、一致、不一致状態と交互に連続する場合の、アイデント信号検出回路の各部から出力される信号波形図である。In the SECAM color signal processing circuit according to the first embodiment of the present invention, the signal waveform output from each part of the identity signal detection circuit when the determination result output from the coincidence determination circuit continues alternately between the coincidence and mismatch state FIG. 本発明の実施の形態１におけるＳＥＣＡＭカラー信号処理回路において一致判別回路から出力される判別結果が連続して不一致状態である場合の、アイデント信号検出回路の各部から出力される信号波形図である。It is a signal waveform diagram output from each part of the ident signal detection circuit when the discrimination results output from the coincidence discrimination circuit in the SECAM color signal processing circuit according to the first embodiment of the present invention are continuously in a mismatch state. 本発明の実施の形態２にかかるＳＥＣＡＭカラー信号処理回路の構成を示す図である。It is a figure which shows the structure of the SECAM color signal processing circuit concerning Embodiment 2 of this invention. 本発明の実施の形態２におけるＳＥＣＡＭカラー信号処理回路のアイデント信号検出回路の構成を示す図である。It is a figure which shows the structure of the ident signal detection circuit of the SECAM color signal processing circuit in Embodiment 2 of this invention. 本発明の実施の形態２におけるＳＥＣＡＭカラー信号処理回路に正常な映像信号が入力された場合の信号波形図である。It is a signal waveform diagram when a normal video signal is input to the SECAM color signal processing circuit according to the second embodiment of the present invention. 本発明の実施の形態２におけるＳＥＣＡＭカラー信号処理回路に、コピーガードパルスが含まれた映像信号が入力された場合の信号波形図である。It is a signal waveform diagram when the video signal containing the copy guard pulse is input to the SECAM color signal processing circuit according to the second embodiment of the present invention. 本発明の実施の形態２にかかるＳＥＣＡＭカラー信号処理回路の別の構成を示す図である。It is a figure which shows another structure of the SECAM color signal processing circuit concerning Embodiment 2 of this invention. 従来におけるＳＥＣＡＭカラー信号処理回路の構成を示す図である。It is a figure which shows the structure of the conventional SECAM color signal processing circuit. 従来におけるＳＥＣＡＭカラー信号処理回路の各部から出力される信号波形図である。It is a signal waveform diagram output from each part of the conventional SECAM color signal processing circuit.

符号の説明Explanation of symbols

１００，３００，４００，６００ ＳＥＣＡＭカラー信号処理回路
１０１，１２１，１３１，１３２，２０１，２０２，２０３，３０１，６０１ 入力端子
１０２，６０２ バースト信号生成回路
１０４，６０４ １Ｈ遅延回路
１０５，６０５ ラインスイッチ制御回路
１０６，３０６，６０６ アイデント信号検出回路
１０７，６０７ Ｒ−Ｙ復調回路
１０８，６０８ Ｂ−Ｙ復調回路
１０９，１１０，１３６，２１７，６０９，６１０ 出力端子
１３０，６０３ キラー回路
１３５ ＥＮＯＲ回路
２０４ 符号検出回路
２０５，２０６、１３３，１３４ フリップフロップ
２０７，４０７ ＡＮＤゲート
２０８ ＥＯＲゲート
２０９ 一致判別回路
２１０，４１０ アップダウンカウンタ
２１１ 差分検出回路
２１２ 第１のリミッタ検出回路
２１３ 第２のリミッタ検出回路
２１４ ＯＲゲート
２１５，４１５ アイデント信号生成回路
２１６，４１６ 反転指示生成回路
４１７ ＮＯＴゲート
４１８ 第３のリミッタ検出回路 100, 300, 400, 600 SECAM color signal processing circuit 101, 121, 131, 132, 201, 202, 203, 301, 601 Input terminal 102, 602 Burst signal generation circuit 104, 604 1H delay circuit 105, 605 Line switch control Circuit 106, 306, 606 Identity signal detection circuit 107, 607 RY demodulation circuit 108, 608 BY demodulation circuit 109, 110, 136, 217, 609, 610 Output terminal 130, 603 Killer circuit 135 ENOR circuit 204 Code detection Circuits 205, 206, 133, 134 Flip-flops 207, 407 AND gate 208 EOR gate 209 Match determination circuit 210, 410 Up / down counter 211 Difference detection circuit 212 First limiter detection circuit 213 2 of the limiter detection circuit 214 OR gate 215,415 Aidento signal generating circuit 216,416 inversion command generation circuit 417 NOT gate 418 third limiter detection circuit

Claims (4)

ＳＥＣＡＭ方式の色副搬送波信号を受信して、該色副搬送波信号からＲ−Ｙ信号成分とＢ−Ｙ信号成分を識別するためのアイデント信号を検出するアイデント信号検出回路において、
前記ＳＥＣＡＭ方式の色副搬送波信号から得られる前記Ｒ−Ｙ信号成分及びＢ−Ｙ信号成分の色信号区間を示すバーストゲートパルス信号が検出されている間の、該ＳＥＣＡＭ方式の色副搬送波信号の周波数成分が、中心周波数より高いか低いかを検出する符号検出回路と、
水平同期信号が入力されるたびに反転を繰り返すフリップフロップを含み、該フリップフロップからの出力と、後段の反転指示生成回路から出力される、該フリップフロップからの出力の反転を指示する制御信号とを論理演算した出力を、前記アイデント信号として出力するアイデント信号生成回路と、
前記水平同期信号の周期で、前記符号検出回路から出力される信号と前記アイデント信号生成回路から出力される前記アイデント信号とが一致しているか否かを判別する一致判別回路と、
前記一致判別回路の判別結果に応じてアップダウンカウントするアップダウンカウンタを含み、前記符号検出回路から出力される信号と前記アイデント信号生成回路から出力される前記アイデント信号との一致、不一致状態に応じて、前記アイデント信号生成回路から出力される前記アイデント信号の反転を指示する制御信号を出力する反転指示生成回路と、を備えた、
ことを特徴とするアイデント信号検出回路。 In an identity signal detection circuit that receives a color subcarrier signal of the SECAM method and detects an identity signal for distinguishing an RY signal component and a BY signal component from the color subcarrier signal,
While the burst gate pulse signal indicating the color signal section of the RY signal component and the BY signal component obtained from the SECAM color subcarrier signal is detected, the SECAM color subcarrier signal A sign detection circuit for detecting whether the frequency component is higher or lower than the center frequency;
A flip-flop that repeats inversion each time a horizontal synchronization signal is input, an output from the flip-flop, and a control signal that instructs the inversion of the output from the flip-flop, which is output from the inversion instruction generation circuit in the subsequent stage; An ident signal generation circuit that outputs an output obtained by performing a logical operation of the ident signal as the ident signal;
A coincidence determination circuit for determining whether or not the signal output from the code detection circuit and the ident signal output from the ident signal generation circuit match in the cycle of the horizontal synchronization signal;
It includes an up / down counter that counts up / down according to the determination result of the match determination circuit, and according to the match / mismatch state of the signal output from the code detection circuit and the identity signal output from the identity signal generation circuit An inversion instruction generation circuit that outputs a control signal instructing the inversion of the identity signal output from the identity signal generation circuit,
An identity signal detection circuit characterized by the above. 請求項１に記載のアイデント信号検出回路において、
前記反転指示生成回路は、
前記一致判別回路の判別結果が連続して一致状態である場合は、前記制御信号を出力せず、
前記判別結果が一致状態、不一致状態を交互に連続して繰り返す場合は、前記制御信号を出力し、
前記判別結果が連続して不一致状態である場合は、前記制御信号を前記水平同期信号の１周期分出力する、
ことを特徴とするアイデント信号検出回路。 The ident signal detection circuit according to claim 1,
The inversion instruction generation circuit includes:
When the determination result of the coincidence determination circuit is continuously in a coincidence state, the control signal is not output,
In the case where the determination result repeats the matching state and the mismatching state alternately and continuously, the control signal is output,
When the determination result is continuously in a mismatch state, the control signal is output for one period of the horizontal synchronization signal.
An identity signal detection circuit characterized by the above. 請求項１に記載のアイデント信号検出回路において、
前記反転指示生成回路に垂直同期信号を入力し、前記アップダウンカウンタにて該垂直同期期間に入力される前記水平同期信号の数をカウントし、
そのカウント値が予め設定された値を超えるまでは、前記制御信号を出力しない、
ことを特徴とするアイデント信号検出回路。 The ident signal detection circuit according to claim 1,
A vertical synchronization signal is input to the inversion instruction generation circuit, and the number of the horizontal synchronization signals input during the vertical synchronization period is counted by the up / down counter,
Until the count value exceeds a preset value, the control signal is not output.
An identity signal detection circuit characterized by the above. ＳＥＣＡＭ方式の色副搬送波信号からＲ−Ｙ信号成分とＢ−Ｙ信号成分とを交互に出力する際に水平同期信号の１周期分遅延させる１Ｈ遅延回路と、
前記請求項１ないし請求項３のいずれかに記載のアイデント信号検出回路と、
前記ＳＥＣＡＭ方式の色副搬送波信号と、前記１Ｈ遅延回路から出力される信号と、前記アイデント信号検出回路から出力されるアイデント信号とから、前記Ｒ−Ｙ信号成分とＢ−Ｙ信号成分を同時に出力するラインスイッチ制御回路と、
前記アイデント信号の制御の下、前記Ｒ−Ｙ信号成分及びＢ−Ｙ信号成分を復調するＲ−Ｙ復調回路及びＢ−Ｙ復調回路と、
前記アイデント信号検出回路から出力される前記アイデント信号を用いて、前記Ｒ−Ｙ復調回路及びＢ−Ｙ復調回路の復調処理を制御するキラー信号を生成するキラー回路と、を備える、
ことを特徴とするＳＥＣＡＭカラー信号処理回路。 A 1H delay circuit that delays one cycle of the horizontal synchronization signal when the RY signal component and the BY signal component are alternately output from the SECAM color subcarrier signal;
The ident signal detection circuit according to any one of claims 1 to 3,
The RY signal component and the BY signal component are simultaneously output from the SECAM color subcarrier signal, the signal output from the 1H delay circuit, and the identity signal output from the identity signal detection circuit. A line switch control circuit,
An RY demodulator circuit and a BY demodulator circuit for demodulating the RY signal component and BY signal component under the control of the ident signal;
A killer circuit that generates a killer signal for controlling demodulation processing of the RY demodulator circuit and the BY demodulator circuit using the ident signal output from the ident signal detector circuit;
A SECAM color signal processing circuit.
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