JP2005217720A - Switch reader and terminal having the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To eliminate a useless power consumption in a switch reader for reading the setting conditions of a switch. <P>SOLUTION: First ends of switches S1-S8 are connected to a power source (+V) through pull-up resistors R1-R8, and second ends are connected to the output of an AND circuit 4. The output of the AND circuit 4 is at a low level only in the duration of outputting a reading signal (RD) from a CPU 2 and sending a chip select signal (CS) from an address decoder 3 and at a high level (+V) in other durations. When the AND circuit 4 is at the low level on the output, a current flows on the route from the power source to the output of the AND circuit 4 via the pull-up resistor group, and the switch set on, while the levels on the first ends of the switches S1-S8 are inputted to the CPU 2 via a gate circuit 8 and a data bus 7. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明はスイッチの設定状態を読み取るスイッチ読み取り装置に関し、特に、ディップスイッチのような端末装置のＩＤを設定するためのスイッチの読み取りに好適なスイッチ読み取り装置に関する。   The present invention relates to a switch reading device that reads a setting state of a switch, and more particularly to a switch reading device suitable for reading a switch for setting an ID of a terminal device such as a dip switch.

従来、このようなディップスイッチの設定状態を読み取るための構成としては、特許文献１に記載された端末機器がある。この端末機器は、図３に示すように、８個のスイッチＳ１〜Ｓ８から構成されたディップスイッチ１１のそれぞれの一端をマイコン１０の８個の入力ポートＰ１〜Ｐ８に接続するとともに、スイッチＳ１〜Ｓ８の他端をアースに接続し、入力ポートＰ１〜Ｐ８のそれぞれをプルアップ抵抗Ｒ１〜Ｒ８を介して電源に接続している。   Conventionally, as a configuration for reading the setting state of such a dip switch, there is a terminal device described in Patent Document 1. As shown in FIG. 3, this terminal device connects one end of each of the dip switches 11 composed of eight switches S1 to S8 to the eight input ports P1 to P8 of the microcomputer 10, and switches S1 to S1. The other end of S8 is connected to the ground, and each of the input ports P1 to P8 is connected to a power source via pull-up resistors R1 to R8.

そして、ディップスイッチ１１を構成する８個のスイッチＳ１〜Ｓ８がオン（導通状態）しているかオフ（遮断状態）しているかに応じてマイコン１０の入力ポートＰ１〜Ｐ８にはローレベル又はハイレベルの信号が現れるので、マイコン１０は８個のスイッチＳ１〜Ｓ８がオンであるかオフであるかを把握し、８ビットの２進数で設定されている端末装置のＩＤを認識できる。
特開平８−２１２４８３公報（図２） The input ports P1 to P8 of the microcomputer 10 have a low level or a high level depending on whether the eight switches S1 to S8 constituting the DIP switch 11 are on (conducting) or off (shut off). Therefore, the microcomputer 10 knows whether the eight switches S1 to S8 are on or off, and can recognize the ID of the terminal device set by an 8-bit binary number.
Japanese Patent Laid-Open No. 8-212483 (FIG. 2)

しかしながら、前記従来の端末機器では、「電源→プルアップ抵抗→オンに設定されているスイッチ（図３の場合、スイッチＳ１）→アース」の経路で電流が常時流れるため、無駄な電力が消費されており、特に電池駆動の端末機器の場合には電池の消耗が大きな問題となる。   However, in the conventional terminal device, current always flows through a path of “power supply → pull-up resistor → switch set to ON (in the case of FIG. 3, switch S1) → ground”, and therefore, wasteful power is consumed. In particular, in the case of a battery-driven terminal device, battery consumption becomes a serious problem.

本発明はこのような問題点を解決するためになされたもので、スイッチの設定状態を読み取るスイッチ読み取り装置において、無駄な消費電力をなくすことを目的とする。また、本発明は、スイッチの設定とその設定状態の読み取りが必要な端末機器において、無駄な消費電力をなくすことを目的とする。   The present invention has been made to solve such a problem, and an object of the present invention is to eliminate wasteful power consumption in a switch reading device that reads a set state of a switch. Another object of the present invention is to eliminate wasteful power consumption in a terminal device that requires setting of a switch and reading of the setting state.

請求項１に係る発明は、一端が電源に接続され、他端が可変電位出力手段の出力側に接続されたスイッチと、前記スイッチの一端と制御装置との間に接続されたデータ伝送線と、前記データ伝送線上に設けられたデータ読み出し手段と、前記データ読み出し手段をオンオフ制御する読み出し制御手段とを備え、前記可変電位出力手段は、前記データ読み出し手段がオフに制御されている期間は前記電源の電位を出力し、前記データ読み出し手段がオンに制御されている期間は前記電源の電位とは異なる電位を出力することを特徴とするスイッチ読み取り装置である。
請求項２に係る発明は、請求項１に記載のスイッチ読み取り装置において、前記データ読み出し手段はゲート回路であり、前記データ読み出し制御手段はゲート開閉制御手段であることを特徴とするスイッチ読み取り装置である。
請求項３に係る発明は、請求項１に記載のスイッチ読み取り装置において、前記読み出し制御手段と前記可変電位出力手段とは１つの共通な手段であることを特徴とするスイッチ読み取り装置である。
請求項４に係る発明は、請求項３に記載のスイッチ読み取り装置において、前記読み出し制御手段及び前記可変電位出力手段は、前記制御装置で生成されたアドレスをデコードしたチップセレクト信号及び前記制御装置で生成された読み出し信号が入力されるアンド回路であり、その出力側は前記データ読み出し手段の入力側に接続されていることを特徴とするスイッチ読み取り装置である。
請求項５に係る発明は、請求項１〜４のいずれかに記載のスイッチ読み取り装置を備えたことを特徴とする端末機器である。 According to a first aspect of the present invention, there is provided a switch having one end connected to a power source and the other end connected to the output side of the variable potential output means, and a data transmission line connected between one end of the switch and the control device. And a data reading means provided on the data transmission line, and a read control means for controlling on / off of the data reading means, and the variable potential output means is configured so that the period during which the data reading means is controlled to be off is The switch reading device is characterized in that it outputs a potential of a power source and outputs a potential different from the potential of the power source during a period in which the data reading means is controlled to be on.
According to a second aspect of the present invention, in the switch reading device according to the first aspect, the data reading means is a gate circuit, and the data reading control means is a gate opening / closing control means. is there.
The invention according to claim 3 is the switch reading device according to claim 1, wherein the reading control means and the variable potential output means are one common means.
According to a fourth aspect of the present invention, in the switch reading device according to the third aspect, the read control means and the variable potential output means are a chip select signal obtained by decoding an address generated by the control device and the control device. The switch reading device is an AND circuit to which the generated read signal is input, and its output side is connected to the input side of the data reading means.
An invention according to claim 5 is a terminal device comprising the switch reading device according to any one of claims 1 to 4.

本発明に係るスイッチ読み取り装置によれば、スイッチに電流が流れるのはスイッチの設定状態を読み取る時のみであるため、無駄な消費電力をなくすことができる。
また、本発明に係る端末機器によれば、スイッチの設定及びその読み取りに係わる無駄な消費電力を無くすことができる。 According to the switch reading device of the present invention, the current flows through the switch only when the setting state of the switch is read, so that wasteful power consumption can be eliminated.
In addition, according to the terminal device according to the present invention, it is possible to eliminate wasteful power consumption related to setting and reading of the switch.

以下、図面を参照しながら本発明の実施形態について説明する。
図１は本発明を適用した端末機器の要部構成を示すブロック図であり、図２はそのスイッチ読み取り動作を示すタイミングチャートである。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a block diagram showing a main part configuration of a terminal device to which the present invention is applied, and FIG. 2 is a timing chart showing the switch reading operation.

図１に示すように、本実施形態の端末機器１は、端末機器１全体の制御等を行うＣＰＵ２と、ＣＰＵ２のアドレスバスに出力されるアドレスをデコードするアドレスデコーダ３と、ＣＰＵ２の制御バスから出力される読み出し信号（ＲＤ）と、アドレスデコーダから出力されるチップセレクト信号（ＣＳ）とが入力される負論理のアンド回路４と、この端末機器１のＩＤを設定するためのディップスイッチ５を備えている。ディップスイッチ５は８個のスイッチＳ１〜Ｓ８からなり、それぞれの一端はプルアップ抵抗群６のプルアップ抵抗Ｒ１〜Ｒ８を介して電源（＋Ｖ）に接続されており、他端はアンド回路４の出力側に接続されている。また、端末機器１は、入力側がスイッチＳ１〜Ｓ８の一端に接続され、出力側がＣＰＵ２のデータバス７に接続され、さらにアンド回路４の出力信号がゲート制御端子（Ｇ）に入力されるゲート回路８を備えている。さらに、端末機器１は、その各部に動作電力を供給するための電源としての電池９を備えている。なお、各プルアップ抵抗Ｒ１〜Ｒ８の抵抗値は同一である。   As shown in FIG. 1, the terminal device 1 according to the present embodiment includes a CPU 2 that controls the entire terminal device 1, an address decoder 3 that decodes an address output to the address bus of the CPU 2, and a control bus of the CPU 2. A negative logic AND circuit 4 to which the read signal (RD) output and the chip select signal (CS) output from the address decoder are input, and a dip switch 5 for setting the ID of the terminal device 1 are provided. I have. The dip switch 5 includes eight switches S1 to S8, one end of which is connected to the power source (+ V) via the pullup resistors R1 to R8 of the pullup resistor group 6, and the other end of the AND circuit 4. Connected to the output side. The terminal device 1 has a gate circuit in which the input side is connected to one end of the switches S1 to S8, the output side is connected to the data bus 7 of the CPU 2, and the output signal of the AND circuit 4 is input to the gate control terminal (G). 8 is provided. Furthermore, the terminal device 1 includes a battery 9 as a power source for supplying operating power to each part. The resistance values of the pull-up resistors R1 to R8 are the same.

以上の構成を有する端末装置１において、ディップスイッチ５の８個のスイッチＳ１〜Ｓ８をオン（導通状態）又はオフ（遮断状態）に設定することにより、８ビットの２進数からなる端末ＩＤを設定する。次に、図２を参照しながら、スイッチＳ１〜Ｓ８の設定状態を読み取るときの端末機器１の動作を説明する。   In the terminal device 1 having the above configuration, by setting the eight switches S1 to S8 of the DIP switch 5 to ON (conducting state) or OFF (blocking state), a terminal ID consisting of an 8-bit binary number is set. To do. Next, the operation of the terminal device 1 when reading the setting states of the switches S1 to S8 will be described with reference to FIG.

ＣＰＵ２は、図示されていない操作部からユーザが入力した読み取り指令、又は遠隔地からユーザが無線機器を用いて送信した読み取り指令を検出すると、アドレスバスにゲート回路８のアドレスを出力するとともに、ローレベルの読み出し信号（ＲＤ）を制御バスを介してアンド回路４の一方の入力端子に供給する。アドレスデコーダ３は、アドレスバスに出力されたゲート回路８のアドレスをデコードし、ローレベルのチップセレクト信号（ＣＳ）をアンド回路４の他方の入力端子に供給する。   When the CPU 2 detects a reading command input by the user from an operation unit (not shown) or a reading command transmitted by the user from a remote location using a wireless device, the CPU 2 outputs the address of the gate circuit 8 to the address bus and A level read signal (RD) is supplied to one input terminal of the AND circuit 4 via the control bus. The address decoder 3 decodes the address of the gate circuit 8 output to the address bus and supplies a low level chip select signal (CS) to the other input terminal of the AND circuit 4.

ここで、読み出し信号（ＲＤ）及びチップセレクト信号（ＣＳ）の双方がローレベルの期間にアンド回路４の出力はローレベルとなり、それ以外の期間はハイレベル（電源電圧＋Ｖ）となる。従って、読み出し信号（ＲＤ）及びチップセレクト信号（ＣＳ）の双方がローレベルの期間は、「電源→プルアップ抵抗群→オンに設定されているスイッチ（図１の場合、スイッチＳ１）→アンド回路４の出力側」の経路でＶ／Ｒの電流（Ｖ：電源電圧、Ｒ：オンに設定されているスイッチに接続されているプルアップ抵抗の抵抗値。複数のスイッチがオンに設定されている場合は複数のプルアップ抵抗の合成抵抗値）が流れるが、それ以外の期間はアンド回路４の出力側と電源とが同電位であるため、電流は流れない。また、上記の経路で電流が流れている間、オンに設定されているスイッチの一端（プルアップ抵抗側）の電位はローレベルに下がっているが、オフに設定されているスイッチ（図１の場合、Ｓ２〜Ｓ８）には電流が流れないため、それらの一端の電位は常時ハイレベルである。そして、ゲート回路８は、アンド回路４の出力がローレベルの期間、スイッチＳ１〜Ｓ８の一端の電位を入力側（IN）から出力側（OUT）へ転送し、データバス７へ送出するので、スイッチＳ１〜Ｓ８のオン又はオフの設定状態に応じたローレベル又はハイレベルの電圧がゲート回路８を通り、データバス７を通ってＣＰＵ２に入力される。以上により、ＣＰＵ２はスイッチＳ１〜Ｓ８のオン又はオフの設定状態を把握することができる。   Here, the output of the AND circuit 4 is at a low level when both the read signal (RD) and the chip select signal (CS) are at a low level, and at a high level (power supply voltage + V) during the other periods. Therefore, during the period when both the read signal (RD) and the chip select signal (CS) are at the low level, “power supply → pull-up resistor group → switch set to ON (in the case of FIG. 1, switch S1) → AND circuit V / R current (V: power supply voltage, R: resistance value of the pull-up resistor connected to the switch set to ON. Multiple switches are set to ON. In this case, a combined resistance value of a plurality of pull-up resistors) flows, but no current flows because the output side of the AND circuit 4 and the power source are at the same potential during other periods. Further, while the current flows through the above path, the potential of one end (pull-up resistor side) of the switch set to ON is lowered to a low level, but the switch set to OFF (in FIG. 1). In this case, since no current flows through S2 to S8), the potential at one end thereof is always at a high level. The gate circuit 8 transfers the potential at one end of the switches S1 to S8 from the input side (IN) to the output side (OUT) and sends it to the data bus 7 while the output of the AND circuit 4 is low level. A low level or high level voltage corresponding to the on or off setting state of the switches S1 to S8 passes through the gate circuit 8 and is input to the CPU 2 through the data bus 7. As described above, the CPU 2 can grasp the set state of the switches S1 to S8.

以上のように、従来の端末装置では、オンに設定されているスイッチには常時電流が流れているのに対し、本実施形態によれば、オンに設定されているスイッチに電流が流れるのは、ＣＰＵ２が読み出し信号（ＲＤ）を出力している僅かな時間のみであるため、無駄な消費電力をなくし、その結果、電池９の寿命を大幅に延ばすことが可能となる。   As described above, in the conventional terminal device, current always flows through the switch set to ON, whereas according to the present embodiment, current flows through the switch set to ON. Since it is only a short time during which the CPU 2 outputs the read signal (RD), wasteful power consumption is eliminated, and as a result, the life of the battery 9 can be greatly extended.

本発明の実施形態に係る端末装置の要部構成を示すブロック図である。It is a block diagram which shows the principal part structure of the terminal device which concerns on embodiment of this invention. 本発明の実施形態におけるスイッチ読み取り動作を示すタイミングチャートである。It is a timing chart which shows switch reading operation in the embodiment of the present invention. 従来の端末装置においてディップスイッチの設定状態を読み取るための構成を示すブロック図である。It is a block diagram which shows the structure for reading the setting state of a dip switch in the conventional terminal device.

符号の説明Explanation of symbols

１・・・端末機器、４・・・アンド回路、５・・・スイッチ、７・・・データバス、８・・・ゲート回路。   DESCRIPTION OF SYMBOLS 1 ... Terminal device, 4 ... AND circuit, 5 ... Switch, 7 ... Data bus, 8 ... Gate circuit.

Claims (5)

一端が電源に接続され、他端が可変電位出力手段の出力側に接続されたスイッチと、前記スイッチの一端と制御装置との間に接続されたデータ伝送線と、前記データ伝送線上に設けられたデータ読み出し手段と、前記データ読み出し手段をオンオフ制御する読み出し制御手段とを備え、前記可変電位出力手段は、前記データ読み出し手段がオフに制御されている期間は前記電源の電位を出力し、前記データ読み出し手段がオンに制御されている期間は前記電源の電位とは異なる電位を出力することを特徴とするスイッチ読み取り装置。   A switch having one end connected to a power source and the other end connected to the output side of the variable potential output means; a data transmission line connected between one end of the switch and the control device; and provided on the data transmission line. Data read means and read control means for controlling on / off of the data read means, the variable potential output means outputs the potential of the power source during a period in which the data read means is controlled to be off, A switch reading device that outputs a potential different from the potential of the power source during a period in which the data reading means is controlled to be on. 前記データ読み出し手段はゲート回路であり、前記データ読み出し制御手段はゲート開閉制御手段であることを特徴とする請求項１記載のスイッチ読み取り装置。   2. The switch reading device according to claim 1, wherein the data reading means is a gate circuit, and the data reading control means is a gate opening / closing control means. 前記読み出し制御手段と前記可変電位出力手段とは１つの共通な手段であることを特徴とする請求項１記載のスイッチ読み取り装置。   2. The switch reading device according to claim 1, wherein the reading control means and the variable potential output means are one common means. 前記読み出し制御手段及び前記可変電位出力手段は、前記制御装置で生成されたアドレスをデコードしたチップセレクト信号及び前記制御装置で生成された読み出し信号が入力されるアンド回路であり、その出力側は前記データ読み出し手段の入力側に接続されていることを特徴とする請求項３記載のスイッチ読み取り装置。   The read control means and the variable potential output means are AND circuits to which a chip select signal obtained by decoding an address generated by the control device and a read signal generated by the control device are input, 4. The switch reading device according to claim 3, wherein the switch reading device is connected to an input side of the data reading means. 請求項１〜４のいずれかに記載のスイッチ読み取り装置を備えたことを特徴とする端末機器。   A terminal device comprising the switch reading device according to claim 1.
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