JP2005214053A - Storage device and electronic control device - Google Patents
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Abstract
Description
本発明は、記憶装置及び記憶装置を備えた電子制御装置に関し、特に、記憶装置の書込み禁止信号の故障を判定することができる記憶装置及び電子制御装置に関する。 The present invention relates to a storage device and an electronic control device including the storage device, and more particularly, to a storage device and an electronic control device that can determine a failure of a write inhibit signal of the storage device.
車載電子制御装置（ＥＣＵ）は、車両の制御機構との間で信号のやり取りを行って車両の電子制御を行うものであり、例えばエンジン制御ＥＣＵには車両に装備されているセンサ群で検出された、車両の受けた加速度Ｇやハンドル、アクセル、ブレーキ、エンジン等の情報が入力され、これらの情報がメモリに記憶される。そして、このエンジン制御ＥＣＵは送られてきた信号に基づいて所定の演算処理を行い、その演算結果（例えば、燃料噴射量や点火時期、バイパス空気量などを制御するための信号）を車両に装備されたアクチュエータなどの制御機構へ送出し、燃料の噴射量制御を中心に、点火時期制御、ノック制御、アイドル回転数制御などを総合的に行う。 An in-vehicle electronic control unit (ECU) performs signal electronic control with a vehicle control mechanism, and performs electronic control of the vehicle. For example, the engine control ECU detects a sensor group mounted on the vehicle. Information such as the acceleration G received by the vehicle, the steering wheel, the accelerator, the brake, and the engine is input, and the information is stored in the memory. The engine control ECU performs predetermined calculation processing based on the transmitted signal and equips the vehicle with the calculation result (for example, a signal for controlling the fuel injection amount, ignition timing, bypass air amount, etc.). The engine is sent to a control mechanism such as an actuator, and ignition timing control, knock control, idle speed control and the like are comprehensively performed centering on fuel injection amount control.
図１４はエンジン制御ＥＣＵの一般的な構成を示す図であり、マイクロコンピュータ（以下、マイコンという。）１と電源ＩＣ２よりなり、マイコン１はＣＰＵ１１、制御プログラムを格納したＲＯＭ１２、各種データを格納するバックアップ（スタンバイ）ＲＡＭ（以下、ＳＲＡＭという。）１３、消去・書込み可能なＲＯＭ（ＥＥＰＲＯＭ）１４、及び各種センサや負荷が接続される入出力回路（Ｉ／Ｏ）１５から構成されている。 FIG. 14 is a diagram showing a general configuration of an engine control ECU, which includes a microcomputer (hereinafter referred to as a microcomputer) 1 and a power supply IC 2. The microcomputer 1 stores a CPU 11, a ROM 12 storing a control program, and various data. A backup (standby) RAM (hereinafter referred to as SRAM) 13, an erasable / writable ROM (EEPROM) 14, and an input / output circuit (I / O) 15 to which various sensors and loads are connected.
また、電源ＩＣ２は、イグニッションスイッチＩＧＳＷのオンによりバッテリからの電圧Ｖinが供給されるメイン電源回路２１と、常にバッテリからの電圧Ｖinが供給されるサブ電源回路２２と、メイン電源回路２１の出力電圧ＶＤＤの電圧低下時にマイコン１にＳＲＡＭ書込み禁止（ＷＩ、Write Inhibit）信号を送信する書込み禁止通知回路２３と、バッテリの電圧Ｖinが低下したとき、マイコン１にバッテリ電圧低下を通知する信号（ＬＶＧ）を送信する電圧低下通知回路２４から構成されている。 The power supply IC 2 includes a main power supply circuit 21 to which the voltage Vin from the battery is supplied by turning on the ignition switch IGSW, a sub power supply circuit 22 to which the voltage Vin from the battery is always supplied, and an output voltage of the main power supply circuit 21. A write prohibition notification circuit 23 for transmitting an SRAM write prohibition (WI, Write Inhibit) signal to the microcomputer 1 when the voltage of VDD decreases, and a signal (LVG) for notifying the microcomputer 1 of a decrease in battery voltage when the battery voltage Vin decreases Is constituted by a voltage drop notification circuit 24 for transmitting.
ＳＲＡＭ１３の書込み、読出し動作時には、駆動用電源としてメイン電源回路２１からの電圧ＶＤＤが印加されるが、電圧ＶＤＤが印加されなくなると、ＳＲＡＭ１３に記憶したデータが消滅するので、ＳＲＡＭ１３にはサブ電源回路２２から記憶保持用の保持電圧（ＢＭ）が供給されている。なお、ＥＥＰＲＯＭ１４は不揮発性メモリであり、メイン電源回路２１、サブ電源回路２２がダウンしても、記憶内容を保持することが可能である。 During the write / read operation of the SRAM 13, the voltage VDD from the main power supply circuit 21 is applied as a drive power supply. When the voltage VDD is not applied, the data stored in the SRAM 13 disappears. A holding voltage (BM) for storing and holding is supplied from 22. The EEPROM 14 is a non-volatile memory, and can retain stored contents even when the main power supply circuit 21 and the sub power supply circuit 22 are down.
一方、車載電子制御装置のように電源電圧の変動が大きいバッテリからメモリ書換えのための電圧を供給している場合、バッテリ電圧の低下時にデータの書込みが行われる可能性があり、このような状態でデータが書き込まれた場合には車載電子制御装置が誤った制御出力を出す恐れがある。 このため、書込み禁止通知回路２３はＷＩ信号として、メモリの書込みが可能なときはハイ（ＨＩ、書込み許可）信号をマイコン１のＣＰＵ１１に出力し、メイン電源回路２１の出力電圧ＶＤＤが規定値よりも下がると、ロー（ＬＯ、書込み禁止）信号をＣＰＵ１１に出力する。そして、ＣＰＵ１１はＳＲＡＭ１３への書込み直前に書込み禁止信号ＷＩの状態をチェックし、書込み禁止信号ＷＩがＨＩのときのみＳＲＡＭ１３の書込み動作を行う。
また、バッテリＶinの電圧が低下した場合、電圧低下通知回路２４からＣＰＵ１１にバッテリ電圧低下通知信号ＬＶＧとしてＬＯ信号が出力される（例えば、特許文献１参照。）。
When the voltage of the battery Vin decreases, a LO signal is output from the voltage decrease notification circuit 24 to the CPU 11 as the battery voltage decrease notification signal LVG (see, for example, Patent Document 1).
上記のように、従来の記憶装置ではＳＲＡＭ書込み直前に書込み禁止信号ＷＩの状態を見て、電圧ＶＤＤが低電圧かどうかをチェックし、書込み禁止信号ＷＩがＨＩのときのみＳＲＡＭの書込み動作を行うようにしているが、ＷＩ信号の伝送回路がショートした場合、書込み禁止信号ＷＩは常にＬＯ状態となるので、電圧ＶＤＤが低電圧でない時も、ＳＲＡＭに書き込むことができず、ＳＲＡＭの値を更新することができない。
また、ＷＩ信号の伝送路が断線すると、ＷＩ信号は常にＨＩとなるので、電圧ＶＤＤが低電圧にもかかわらず、ＳＲＡＭの更新が行われる可能性があり、データを正しく書き込めない恐れがある。
As described above, in the conventional storage device, the state of the write inhibit signal WI is checked immediately before the SRAM write to check whether the voltage VDD is a low voltage, and the SRAM write operation is performed only when the write inhibit signal WI is HI. However, when the WI signal transmission circuit is short-circuited, the write inhibit signal WI is always in the LO state, so even when the voltage VDD is not low, the SRAM cannot be written and the SRAM value is updated. Can not do it.
In addition, if the transmission path of the WI signal is disconnected, the WI signal is always HI, so that the SRAM may be updated even though the voltage VDD is low, and data may not be written correctly.
本発明は、上記の問題に鑑みてなされたもので、書込み禁止（ＷＩ）信号の伝送路の故障等によりＷＩ信号に不具合が発生したことを検出できるとともに、不具合が発生した場合には、フェールセーフ処理を行なうことが可能な記憶装置、あるいは、このような記憶装置を備えた電子制御装置を提供することを目的とする。 The present invention has been made in view of the above problems, and can detect that a failure has occurred in the WI signal due to a failure in the transmission path of a write inhibit (WI) signal, and if a failure has occurred, It is an object to provide a storage device capable of performing safe processing or an electronic control device including such a storage device.
上述の目的を達成するため、本発明に係る記憶装置（１）は、
記憶手段と、上記記憶手段の書込みを制御する制御手段と、を備えた制御装置と、
上記制御装置に電圧を供給する電源供給手段と、
上記電源供給手段の状態に基づいて、上記記憶手段への書込みを禁止する書込み禁止信号を上記制御手段に送信する書込み禁止通知手段と、
を備えた記憶装置であって、
上記制御手段が、上記電源供給手段から供給される電圧と上記書込み禁止信号とに基づいて故障状態を判定することを特徴とする。
In order to achieve the above object, the storage device (1) according to the present invention provides:
A control device comprising storage means and control means for controlling writing of the storage means;
Power supply means for supplying a voltage to the control device;
A write prohibition notification means for transmitting a write prohibition signal for prohibiting writing to the storage means to the control means based on the state of the power supply means;
A storage device comprising:
The control means determines a failure state based on the voltage supplied from the power supply means and the write inhibit signal.
また、本発明に係る記憶装置（２）は、
記憶手段と、上記記憶手段の書込みを制御する制御手段と、を備えた制御装置と、
上記制御装置に電圧を供給する電源供給手段と、
上記電源供給手段の状態に基づいて、上記記憶手段への書込みを禁止する書込み禁止信号を上記制御手段に送信する書込み禁止通知手段と、
を備えた記憶装置であって、
上記電源供給手段における電圧が低下したことを示す電圧低下通知信号を上記制御手段に送信する電圧低下通知手段を備え、
上記制御手段が、上記書込み禁止信号と上記電圧低下通知信号とに基づいて故障状態を判定することを特徴とする。
In addition, the storage device (2) according to the present invention includes:
A control device comprising storage means and control means for controlling writing of the storage means;
Power supply means for supplying a voltage to the control device;
A write prohibition notification means for transmitting a write prohibition signal for prohibiting writing to the storage means to the control means based on the state of the power supply means;
A storage device comprising:
Voltage drop notification means for transmitting a voltage drop notification signal indicating that the voltage in the power supply means has dropped to the control means;
The control means determines a failure state based on the write inhibit signal and the voltage drop notification signal.
さらに、本発明に係る記憶装置（３）は、
記憶手段と、上記記憶手段の書込みを制御する制御手段と、を備えた制御装置と、
上記制御装置に電圧を供給する第１の電源供給手段と、
上記第１の電源供給手段の状態に基づいて、上記記憶手段への書込みを禁止する書込み禁止信号を上記制御手段に送信する書込み禁止通知手段と、
を備えた記憶装置であって、
上記第１の電源供給手段と共通の電源に接続され、上記記憶手段に電圧を供給する第２の電源供給手段と、
上記第２の電源供給手段における電圧が低下したことを示す電圧低下通知信号を上記制御手段に送信する電圧低下通知手段と、を備え、
上記制御手段が、上記書込み禁止信号と上記電圧低下通知信号とに基づいて故障状態を判定することを特徴とする。
Furthermore, the storage device (3) according to the present invention includes:
A control device comprising storage means and control means for controlling writing of the storage means;
First power supply means for supplying a voltage to the control device;
Write prohibition notification means for transmitting a write prohibition signal for prohibiting writing to the storage means to the control means based on the state of the first power supply means;
A storage device comprising:
A second power supply means connected to a power source common to the first power supply means and supplying a voltage to the storage means;
Voltage drop notification means for transmitting a voltage drop notification signal indicating that the voltage in the second power supply means has dropped to the control means,
The control means determines a failure state based on the write inhibit signal and the voltage drop notification signal.
さらに、本発明に係る記憶装置（４）は、
記憶手段と、上記記憶手段の書込みを制御する第１の制御手段と、上記第１の制御手段とは異なる第２の制御手段と、を備えた制御装置と、
上記第１、第２の制御手段に電圧を供給する電源供給手段と、
上記電源供給手段の状態に基づいて、上記記憶手段への書込みを禁止する書込み禁止信号を上記第１、第２の制御手段に送信する書込み禁止通知手段と、
を備えた記憶装置であって、
上記第１、第２の制御手段の少なくとも１つが、上記書込み禁止通知手段から送信されてきた上記書込み禁止信号と、他の制御手段から送信されてくる書込み禁止信号とに基づいて故障状態を判定することを特徴とする。
Furthermore, the storage device (4) according to the present invention includes:
A control device comprising: storage means; first control means for controlling writing of the storage means; and second control means different from the first control means;
Power supply means for supplying a voltage to the first and second control means;
A write prohibition notification means for transmitting a write prohibition signal for prohibiting writing to the storage means to the first and second control means based on the state of the power supply means;
A storage device comprising:
At least one of the first and second control means determines a failure state based on the write prohibition signal transmitted from the write prohibition notification means and the write prohibition signal transmitted from another control means. It is characterized by doing.
また、本発明に係る記憶装置（５）は、
記憶手段と、上記記憶手段の書込みを制御する制御手段と、を備えた制御装置と、
上記制御装置に電圧を供給する電源供給手段と、
上記電源供給手段の状態に基づいて、上記記憶手段への書込みを禁止する書込み禁止信号を上記制御手段に送信する書込み禁止通知手段と、
を備えた記憶装置であって、
上記書込み禁止通知手段が、上記書込み禁止信号として書込み許可あるいは禁止をパルスのデューティ比の相違として上記制御手段に送信し、
上記制御手段が、上記パルスのデューティ比に基づいて、書込み許可、書込み禁止あるいは故障状態を判定することを特徴とする。
Further, the storage device (5) according to the present invention includes:
A control device comprising storage means and control means for controlling writing of the storage means;
Power supply means for supplying a voltage to the control device;
A write prohibition notification means for transmitting a write prohibition signal for prohibiting writing to the storage means to the control means based on the state of the power supply means;
A storage device comprising:
The write prohibition notification means transmits write permission or prohibition as the write prohibition signal to the control means as a difference in the duty ratio of the pulse,
The control means determines write permission, write prohibition, or a failure state based on the duty ratio of the pulse.
さらに、本発明に係る記憶装置（６）は、
記憶手段と、上記記憶手段の書込みを制御する制御手段と、を備えた制御装置と、
上記制御装置に電圧を供給する電源供給手段と、
上記電源供給手段の状態に基づいて、上記記憶手段への書込みを禁止する書込み禁止信号を上記制御手段に送信する書込み禁止通知手段と、
を備えた記憶装置であって、
上記書込み禁止通知手段が、上記書込み禁止信号として書込み許可あるいは禁止を信号の電圧値の相違として上記制御手段に送信し、
上記制御手段が、上記信号の電圧値に基づいて、書込み許可、書込み禁止あるいは故障状態を判定することを特徴とする。
Furthermore, the storage device (6) according to the present invention includes:
A control device comprising storage means and control means for controlling writing of the storage means;
Power supply means for supplying a voltage to the control device;
A write prohibition notification means for transmitting a write prohibition signal for prohibiting writing to the storage means to the control means based on the state of the power supply means;
A storage device comprising:
The write prohibition notification means transmits write permission or prohibition as the write prohibition signal to the control means as a difference in signal voltage value,
The control means determines write permission, write prohibition, or a failure state based on the voltage value of the signal.
さらに、本発明に係る記憶装置（７）は、
記憶手段と、上記記憶手段の書込みを制御する制御手段と、を備えた制御装置と、
上記制御装置に電圧を供給する電源供給手段と、
上記電源供給手段の状態に基づいて、上記記憶手段への書込みを禁止する書込み禁止信号を上記制御手段に送信する書込み禁止通知手段と、
を備えた記憶装置であって、
上記書込み禁止通知手段が、上記書込み禁止信号として書込み許可あるいは禁止を通信データの相違として上記制御手段に送信し、
上記制御手段が、上記通信データに基づいて、書込み許可、書込み禁止あるいは故障状態を判定することを特徴とする。
Furthermore, the storage device (7) according to the present invention includes:
A control device comprising storage means and control means for controlling writing of the storage means;
Power supply means for supplying a voltage to the control device;
A write prohibition notification means for transmitting a write prohibition signal for prohibiting writing to the storage means to the control means based on the state of the power supply means;
A storage device comprising:
The write prohibition notification means transmits write permission or prohibition as the write prohibition signal to the control means as a difference in communication data,
The control means determines write permission, write prohibition, or a failure state based on the communication data.
さらに、本発明に係る記憶装置（８）は、
記憶手段と、上記記憶手段の書込みを制御する制御手段と、を備えた制御装置と、
上記制御装置に電圧を供給する電源供給手段と、
上記電源供給手段の状態に基づいて、上記記憶手段への書込みを禁止する書込み禁止信号を上記制御手段に送信する書込み禁止通知手段と、
を備えた記憶装置であって、
上記書込み禁止通知手段が、所定の制御タイミングにおいて、所定時間あるいは所定回数だけ上記書込み禁止信号として書込み許可と書込み禁止の信号を交互に上記制御手段に送信し、
上記制御手段が、上記書込み禁止信号の信号変化に基づいて故障状態を判定することを特徴とする。
Furthermore, the storage device (8) according to the present invention includes:
A control device comprising storage means and control means for controlling writing of the storage means;
Power supply means for supplying a voltage to the control device;
A write prohibition notification means for transmitting a write prohibition signal for prohibiting writing to the storage means to the control means based on the state of the power supply means;
A storage device comprising:
The write prohibition notification means alternately transmits a write permission signal and a write prohibition signal to the control means as the write prohibition signal for a predetermined time or a predetermined number of times at a predetermined control timing,
The control means determines a failure state based on a signal change of the write inhibit signal.
また、本発明に係る記憶装置（９）は、記憶装置（１）〜（８）のいずれかにおいて、
上記記憶手段への書込み時に、上記制御手段が故障状態を判定し、故障時には、記憶手段に故障情報を記憶すると共に、上記電源供給手段からの電圧に基づいて書込み許可を判定することを特徴とする。
Moreover, the storage device (9) according to the present invention includes any one of the storage devices (1) to (8).
When writing to the storage means, the control means determines a failure state, and at the time of failure, the failure information is stored in the storage means, and write permission is determined based on the voltage from the power supply means. To do.
さらに、本発明に係る記憶装置（１０）は、記憶装置（９）において、
電源投入時に、上記制御手段が上記記憶手段に記憶された故障情報を読出し、故障回数が規定回数以上のとき、動作を停止することを特徴とする。
Furthermore, the storage device (10) according to the present invention is the storage device (9).
When the power is turned on, the control means reads out the failure information stored in the storage means, and the operation is stopped when the number of failures exceeds a specified number.
また、本発明に係る電子制御装置（１）は、記憶装置（１）〜（８）のいずれかを備えた電子制御装置において、
ダイアグ検出時に、上記制御手段が故障状態を判定し、故障時には、上記電源供給手段からの電圧に基づいてダイアグ検出許可を判定することを特徴とする。
An electronic control device (1) according to the present invention is an electronic control device including any one of the storage devices (1) to (8).
At the time of diagnosis, the control means determines a failure state, and at the time of failure, the diagnosis detection permission is determined based on the voltage from the power supply means.
本発明に係る記憶装置（１）〜（８）によれば、書込み禁止（ＷＩ）信号の伝送路の故障等によりＷＩ信号に不具合が発生したことを検出できるので、ＷＩ信号の伝送回路のショート時にもＳＲＡＭに書き込むことができるとともに、ＷＩ信号の伝送路の断線時にＳＲＡＭの更新が行われることを防止することができる。 According to the storage devices (1) to (8) according to the present invention, it is possible to detect that a failure has occurred in the WI signal due to a failure in the transmission path of the write inhibit (WI) signal. Sometimes, data can be written to the SRAM, and the SRAM can be prevented from being updated when the transmission path of the WI signal is disconnected.
また、本発明に係る記憶装置（９）によれば、ＳＲＡＭへの書込み時に、書込み禁止（ＷＩ）信号の異常を検知するので、電源電圧の非異常時にＳＲＡＭの値の更新をすることができるとともに、電源電圧の異常時のＳＲＡＭの更新を防止することができる。 Further, according to the storage device (9) according to the present invention, since the abnormality of the write prohibition (WI) signal is detected when writing to the SRAM, the value of the SRAM can be updated when the power supply voltage is not abnormal. At the same time, it is possible to prevent the SRAM from being updated when the power supply voltage is abnormal.
さらに、本発明に係る記憶装置（１０）によれば、書込み禁止（ＷＩ）信号の異常時に動作を停止することができるので、フェールセーフ動作を行わせることが可能となる。 Furthermore, according to the storage device (10) of the present invention, the operation can be stopped when the write inhibit (WI) signal is abnormal, so that a fail safe operation can be performed.
一方、電子制御装置は常時、ダイアグ検出を行っているが、ＷＩ信号がＬＯ（書込み禁止）の場合、マイコンの動作が不安定になり、ＷＩ信号がＬＯのとき、ダイアグ検出を行うと、誤ダイアグを検出する可能性があるので、ＷＩ信号がＨＩのときのみダイアグ検出を行っている。しかしながら、ＷＩ信号が異常になると、ダイアグ検出時に誤ダイアグ検出を行う可能性があるが、本発明に係る電子制御装置（１）によれば、ダイアグ検出時には、ＷＩ信号の故障診断が行われるので、ＷＩ信号の異常時の誤ダイアグ検出を防止することができる。 On the other hand, the electronic control unit always performs diagnosis detection. However, if the WI signal is LO (write prohibited), the operation of the microcomputer becomes unstable. Since there is a possibility of detecting a diagnosis, the diagnosis is performed only when the WI signal is HI. However, if the WI signal becomes abnormal, there is a possibility that erroneous diagnosis is detected at the time of diagnosis. However, according to the electronic control device (1) according to the present invention, failure diagnosis of the WI signal is performed at the time of detection of the diagnosis. , It is possible to prevent erroneous diagnosis detection when the WI signal is abnormal.
以下、本発明の記憶装置をエンジン制御ＥＣＵに適用した場合の実施例を図面により説明する。図１は本発明の記憶装置を備えたエンジン制御ＥＣＵの構成を示す図であり、このエンジン制御ＥＣＵは、マイコン１と電源ＩＣ２及びＡ／Ｄ変換回路３よりなり、マイコン１はＣＰＵ１１、制御プログラムを格納したＲＯＭ１２、各種データを格納するバックアップ（スタンバイ）ＲＡＭ１３、ＥＥＰＲＯＭ１４、及び各種センサや負荷が接続される入出力回路（Ｉ／Ｏ）１５から構成されている。 Hereinafter, an embodiment in which a storage device of the present invention is applied to an engine control ECU will be described with reference to the drawings. FIG. 1 is a diagram showing a configuration of an engine control ECU provided with a storage device of the present invention. The engine control ECU comprises a microcomputer 1, a power supply IC 2, and an A / D conversion circuit 3. The microcomputer 1 includes a CPU 11, a control program. ROM 12 storing various data, backup (standby) RAM 13 storing various data, EEPROM 14, and input / output circuit (I / O) 15 to which various sensors and loads are connected.
また、電源ＩＣ２は、イグニッションスイッチＩＧＳＷのオンによりバッテリからの電源が供給されるメイン電源回路２１と、常にバッテリからの電源が供給されるサブ電源回路２２と、メイン電源回路２１の出力電圧ＶＤＤの電圧低下時にマイコン１にＳＲＡＭ書込み禁止（ＷＩ）信号を送信する書込み禁止通知回路２３により構成されている。 The power supply IC 2 includes a main power supply circuit 21 to which power from the battery is supplied by turning on the ignition switch IGSW, a sub power supply circuit 22 to which power from the battery is always supplied, and an output voltage VDD of the main power supply circuit 21. It is composed of a write prohibition notification circuit 23 that transmits an SRAM write prohibition (WI) signal to the microcomputer 1 when the voltage drops.
そして、従来と同様、ＳＲＡＭ１３の書込み、読出し動作時には、駆動用電源としてメイン電源回路２１からの電圧ＶＤＤが印加されるとともに、ＳＲＡＭ１３にはサブ電源回路２２から記憶保持用の保持電圧（ＢＭ）が供給されている。また、Ａ／Ｄ変換回路３は電圧ＶＤＤを電源として、入力端子に入力される電圧ＶＤＤ、電圧ＢＭ及ぶバッテリ電圧Ｖinの電圧をアナログ／ディジタル変換してマイコン１のＣＰＵ１１に入力する。なお、図１では、Ａ／Ｄ変換回路を一つのみ設け、時分割でそれぞれの電圧をＡ／Ｄ変換してＣＰＵ１１に入力するようにしているが、それぞれの電圧毎にＡ／Ｄ変換回路を設けることも可能である。 As in the prior art, during the write and read operations of the SRAM 13, the voltage VDD from the main power supply circuit 21 is applied as a driving power supply, and the SRAM 13 receives a storage holding voltage (BM) from the sub power supply circuit 22. Have been supplied. Further, the A / D conversion circuit 3 uses the voltage VDD as a power source, performs analog / digital conversion on the voltage VDD, the voltage BM, and the battery voltage Vin input to the input terminal, and inputs them to the CPU 11 of the microcomputer 1. In FIG. 1, only one A / D conversion circuit is provided, and each voltage is A / D converted and input to the CPU 11 in a time division manner. However, the A / D conversion circuit is provided for each voltage. It is also possible to provide.
次に、図１のＥＣＵにおいて、ＷＩ信号の故障を検出する場合の作用について、図２のフローチャートを用いて説明する。
マイコン１のＣＰＵ１１は一定時間毎、例えば、８ｍｓ毎に図２のフローチャートに示すＷＩ信号の故障検知プログラムを実行しており、このプログラムが開始すると、まず、ＣＰＵ１１はＡ／Ｄ変換回路３から入力されるバッテリ電圧Ｖinのモニタ値を取り込んだ（ステップ１０１）後、書込み禁止通知回路２３から出力されているＷＩポートのレベルを取り込む（ステップ１０２）。
Next, the operation of the ECU of FIG. 1 when detecting a failure of the WI signal will be described with reference to the flowchart of FIG.
The CPU 11 of the microcomputer 1 executes the WI signal failure detection program shown in the flowchart of FIG. 2 at regular time intervals, for example, every 8 ms. When this program starts, the CPU 11 first inputs from the A / D conversion circuit 3. After capturing the monitored value of the battery voltage Vin (step 101), the level of the WI port output from the write prohibition notification circuit 23 is captured (step 102).
次に、ＣＰＵ１１はバッテリ電圧Ｖinが規定値より大きいか否かを判別する（ステップ１０３）。バッテリ電圧Ｖinが規定値より大きい場合は、バッテリ電圧Ｖinが正常であるので、ＣＰＵ１１はＷＩポートがＬＯ（書込み禁止）か否かを判別する（ステップ１０４）。ＷＩポートがＬＯの場合には、バッテリ電圧Ｖinが正常であるにもかかわらず、ＬＯとなっているので、ＷＩ信号線の接地等の故障が起こっていると判定し、カウンタ（図示せず）のカウント値ｎを１だけ増加させる（ステップ１０５）。次に、ＣＰＵ１１はカウンタのカウント値ｎが所定値ｎｏを超えたか否か判定し（ステップ１０６）、カウント値ｎが所定値ｎｏを超えていない場合には、ステップ１０１に戻る。一方、カウント値ｎが所定値ｎｏを超えた場合には、バッテリ電圧Ｖinが非低電圧時に書込み禁止が一定時間継続したこととなるので、ＷＩ信号のＷＩＬＯ異常と判定し（ステップ１０７）、プログラムを終了する。
また、ステップ１０４において、ＷＩポートがＨＩと判定された場合には、正常であるので、ＣＰＵ１１はカウンタのカウント値ｎをリセットした（ステップ１０８）後、正常と判定し（ステップ１０９）、プログラムを終了する。
Next, the CPU 11 determines whether or not the battery voltage Vin is larger than a specified value (step 103). If the battery voltage Vin is greater than the specified value, the battery voltage Vin is normal, so the CPU 11 determines whether or not the WI port is LO (write prohibited) (step 104). When the WI port is LO, it is determined that a failure such as the grounding of the WI signal line has occurred because the battery voltage Vin is normal even though the battery voltage Vin is normal, and a counter (not shown) Is incremented by 1 (step 105). Next, the CPU 11 determines whether or not the count value n of the counter exceeds the predetermined value no (step 106), and when the count value n does not exceed the predetermined value no, the CPU 11 returns to step 101. On the other hand, if the count value n exceeds the predetermined value no, since the write prohibition has continued for a certain time when the battery voltage Vin is not low, it is determined that the WI signal is abnormal in WILO (step 107), and the program is executed. Exit.
In step 104, if the WI port is determined to be HI, it is normal, so the CPU 11 resets the count value n of the counter (step 108), determines that it is normal (step 109), and executes the program. finish.
一方、ステップ１０３において、バッテリ電圧Ｖinが規定値より低いと判定された場合には、ＣＰＵ１１はＷＩポートがＨＩ（書込み許可）か否かを判別する（ステップ１１０）。そして、ＷＩポートがＨＩの場合には、バッテリ電圧Ｖinが低い状態であるにもかかわらず、ＨＩとなっているので、ＷＩ信号線の断線等の故障が起こっていると判定し、ＣＰＵ１１はカウンタのカウント値ｎを１だけ増加させる（ステップ１１１）。次に、ＣＰ
Ｕ１１はカウンタのカウント値ｎが所定値ｎｏを超えたか否か判定し（ステップ１１２）、カウント値ｎが所定値ｎｏを超えていない場合には、ステップ１０１に戻る。そして、カウント値ｎが所定値ｎｏを超えた場合には、バッテリ電圧Ｖinの低電圧時に書込み許可が一定時間継続したこととなるので、ＷＩ信号のＷＩＨＩ異常と判定し（ステップ１１３）、プログラムを終了する。
また、ステップ１１０において、ＷＩポートがＬＯと判定された場合には、正常であるので、カウンタのカウント値ｎをリセットした（ステップ１１４）後、正常と判定し（ステップ１１５）、プログラムを終了する。
On the other hand, if it is determined in step 103 that the battery voltage Vin is lower than the specified value, the CPU 11 determines whether or not the WI port is HI (write permission) (step 110). When the WI port is HI, the battery voltage Vin is low, but it is HI. Therefore, it is determined that a failure such as disconnection of the WI signal line has occurred, and the CPU 11 Is incremented by 1 (step 111). Next, CP
U11 determines whether or not the count value n of the counter exceeds the predetermined value no (step 112). If the count value n does not exceed the predetermined value no, the process returns to step 101. When the count value n exceeds the predetermined value no, the write permission is continued for a certain time when the battery voltage Vin is low, so it is determined that the WI signal is abnormal in WI signal (step 113), and the program is executed. finish.
In step 110, if the WI port is determined to be LO, it is normal. Therefore, after resetting the count value n of the counter (step 114), it is determined normal (step 115), and the program ends. .
上記の実施例では、バッテリ電圧Ｖinのモニタ値とＷＩポートレベルとを使用してＷＩ信号の異常を判定したが、電圧ＶＤＤのモニタ値とＷＩポートレベル、あるいはメイン電源回路２１の入力電圧＋ＢとＷＩポートレベルを使用して、ＷＩ信号の故障を判定することも可能である。
また、上記の実施例では、カウンタを用いて故障状態が一定時間継続するか否かを判定することにより故障判定を行ったが、簡易的にステップ１０４あるいはステップ１１０の判定が一度でもＹとなれば故障と判定することも可能である。
In the above embodiment, the abnormality of the WI signal is determined using the monitor value of the battery voltage Vin and the WI port level. However, the monitor value of the voltage VDD and the WI port level or the input voltage + B of the main power supply circuit 21 It is also possible to determine the failure of the WI signal using the WI port level.
In the above embodiment, the failure determination is performed by determining whether or not the failure state continues for a certain period of time using the counter. However, the determination in step 104 or step 110 can be simply Y even once. It is also possible to determine that there is a failure.
次に、保持電圧ＢＭのモニタ値を用いてＷＩ信号の異常を判定する場合の作用を図３のフローチャートを用いて説明する。
例えば、バッテリ電圧Ｖinが１４Ｖ、電圧ＶＤＤが５Ｖ、保持電圧ＢＭが４．２Ｖとした場合、バッテリ電圧Ｖinが低下し、電圧ＶＤＤが、例えば、４．４Ｖに低下すると、保持電圧ＢＭは４．２Ｖに維持されているにもかかわらず、Ａ／Ｄ変換回路３の基準電圧として使用されている電圧ＶＤＤが低下するため、保持電圧ＢＭのＡ／Ｄ変換出力は４．２Ｖよりも高くなったように見える。したがって、保持電圧ＢＭのＡ／Ｄ変換値をモニタすることによりバッテリ電圧Ｖinが低電圧状態になったことを判別することができる。なお、バッテリ電圧が４．２Ｖよりも低くなった場合には、電源ＩＣ２及びマイコン１はその動作を停止する。
Next, the operation in the case of determining the abnormality of the WI signal using the monitor value of the holding voltage BM will be described using the flowchart of FIG.
For example, when the battery voltage Vin is 14V, the voltage VDD is 5V, and the holding voltage BM is 4.2V, when the battery voltage Vin decreases and the voltage VDD decreases to, for example, 4.4V, the holding voltage BM is 4. Despite being maintained at 2V, the voltage VDD used as the reference voltage of the A / D conversion circuit 3 is lowered, so that the A / D conversion output of the holding voltage BM is higher than 4.2V. looks like. Therefore, it is possible to determine that the battery voltage Vin is in a low voltage state by monitoring the A / D conversion value of the holding voltage BM. When the battery voltage becomes lower than 4.2V, the power supply IC 2 and the microcomputer 1 stop its operation.
上記と同様、マイコン１のＣＰＵ１１は一定時間毎、例えば、８ｍｓ毎に図３のフローチャートに示すＷＩ信号の故障検知プログラムを実行し、このプログラムが開始すると、まず、ＣＰＵ１１はＡ／Ｄ変換回路３から入力される保持電圧ＢＭのモニタ値を取り込む（ステップ２０１）。次に、ＣＰＵ１１は書込み禁止通知回路２３から出力されているＷＩポートのレベルを取り込む（ステップ２０２）。 Similarly to the above, the CPU 11 of the microcomputer 1 executes the WI signal failure detection program shown in the flowchart of FIG. 3 at regular time intervals, for example, every 8 ms, and when this program starts, the CPU 11 first starts the A / D conversion circuit 3. The monitor value of the holding voltage BM input from is taken in (step 201). Next, the CPU 11 takes in the level of the WI port output from the write prohibition notification circuit 23 (step 202).
次に、ＣＰＵ１１は保持電圧ＢＭが異常判定値より小さいか否かを判別する（ステップ２０３）。保持電圧ＢＭが異常判定値より小さい場合、上記のようにバッテリ電圧Ｖinは正常であるので、ＣＰＵ１１はＷＩポートがＨＩか否かを判別する（ステップ２０４）。そして、ＷＩポートがＨＩ（書込み許可）の場合には、正常であるので、正常と判定した（ステップ２０５）後、プログラムを終了する。
一方、ＷＩポートがＬＯの場合には、バッテリ電圧Ｖinが正常であるにもかかわらず、ＬＯ（書込み禁止）となっており、ＷＩ信号線の接地等の故障が起こっているので、ＷＩ信号のＷＩＬＯ異常と判定し（ステップ２０６）、プログラムを終了する。
Next, the CPU 11 determines whether or not the holding voltage BM is smaller than the abnormality determination value (step 203). When the holding voltage BM is smaller than the abnormality determination value, since the battery voltage Vin is normal as described above, the CPU 11 determines whether or not the WI port is HI (step 204). If the WI port is HI (write permission), it is normal, so that it is determined to be normal (step 205), and then the program is terminated.
On the other hand, when the WI port is LO, although the battery voltage Vin is normal, it is LO (write prohibited) and a failure such as grounding of the WI signal line has occurred. It is determined that the WILO is abnormal (step 206), and the program is terminated.
また、ステップ２０３で保持電圧ＢＭが異常判定値より大きいと判定された場合には、上記のようにバッテリ電圧Ｖinが低電圧状態にあるので、ＣＰＵ１１はＷＩポートがＬＯか否かを判別する（ステップ２０７）。そして、ＷＩポートがＬＯ（書込み禁止）の場合には、正常であるので、正常と判定した（ステップ２０８）後、プログラムを終了する。
一方、ＷＩポートがＨＩの場合には、バッテリ電圧が低い状態であるにもかかわらず、ＨＩ（書込み許可）となっており、ＷＩ信号線の断線等の故障が起こっているので、ＷＩ信号のＷＩＨＩ異常と判定し（ステップ２０９）、プログラムを終了する。
If it is determined in step 203 that the holding voltage BM is greater than the abnormality determination value, the battery voltage Vin is in a low voltage state as described above, and thus the CPU 11 determines whether or not the WI port is LO ( Step 207). When the WI port is LO (write prohibited), it is normal, so that it is determined to be normal (step 208), and then the program is terminated.
On the other hand, when the WI port is HI, it is HI (write permission) even though the battery voltage is low, and a failure such as disconnection of the WI signal line has occurred. It is determined that the WIHI is abnormal (step 209), and the program is terminated.
この実施例では、一度でも異常が検知されると、異常との判定を行ったが、図２のフローチャートと同様にカウンタを使用して異常が一定時間継続した場合のみ、異常と判定することも可能である。
また、以上の実施例では、種々の電圧の一つの電圧値とＷＩ信号のポートレベルによりＷＩ信号の故障を判定したが、複数の電圧の電圧値とＷＩ信号のポートレベルによりＷＩ信号の故障を判定することも可能である。
In this embodiment, when an abnormality is detected even once, it is determined that there is an abnormality. However, as in the flowchart of FIG. Is possible.
In the above embodiment, the failure of the WI signal is determined by one voltage value of various voltages and the port level of the WI signal. However, the failure of the WI signal is determined by the voltage value of a plurality of voltages and the port level of the WI signal. It is also possible to determine.
次に、ＷＩポートレベルとＬＶＧポートレベルの整合性をチェックしてＷＩ信号の故障診断を行う場合の実施例について、図４のブロック図及び図５のフローチャートを用いて説明する。
図４において、エンジン制御ＥＣＵは従来と同様に、マイコン１と電源ＩＣ２よりなり、電源ＩＣ２は、イグニッションスイッチＩＧＳＷのオンによりバッテリからの電源が供給されるメイン電源回路２１と、常にバッテリからの電源が供給されるサブ電源回路２２と、書込み禁止通知回路２３と、バッテリ電圧Ｖinの正常時にはＬＯ（非低電圧）信号をＬＶＧ信号としてマイコン１のＣＰＵ１１に送り、バッテリ電圧Ｖinが、例えば、８Ｖ以下に低下したとき、マイコン１にＨＩ（バッテリ電圧低下）信号をＬＶＧ信号として送信する電圧低下通知回路２４から構成されている。なお、電源ＩＣ２にはＣＰＵ２５が設けられ、このＣＰＵ２５はイグニッションスイッチＩＧＳＷのオンを検知する。
Next, an embodiment in which the consistency between the WI port level and the LVG port level is checked to diagnose the failure of the WI signal will be described with reference to the block diagram of FIG. 4 and the flowchart of FIG.
In FIG. 4, the engine control ECU comprises a microcomputer 1 and a power supply IC 2 as in the prior art. The power supply IC 2 includes a main power supply circuit 21 to which power is supplied from the battery when the ignition switch IGSW is turned on, and a power supply from the battery at all times. Is supplied to the CPU 11 of the microcomputer 1 as an LVG signal when the battery voltage Vin is normal, and the battery voltage Vin is, for example, 8 V or less. The voltage drop notification circuit 24 transmits an HI (battery voltage drop) signal as an LVG signal to the microcomputer 1 when the voltage drops to the microcomputer 1. The power supply IC 2 is provided with a CPU 25, and this CPU 25 detects the ON of the ignition switch IGSW.
マイコン１のＣＰＵ１１は、上記と同様に、例えば、８ｍｓ毎に図５のフローチャートに示すＷＩ信号の故障検知プログラムを実行し、このプログラムを開始すると、まず、ＣＰＵ１１は電圧低下通知回路２４から出力されるＬＶＧ信号のポートレベルを取得した（ステップ３０１）後、書込み禁止通知回路２３から出力されているＷＩ信号のポートレベルを取り込む（ステップ３０２）。
次に、ＣＰＵ１１はＬＶＧ信号がＬＯか否かを判定する（ステップ３０３）。電源ＩＣ２への供給電圧Ｖinが８Ｖ以下でＬＶＧ信号はＨＩ（低電圧）となるが、ＷＩ信号は５Ｖ以下でしか動作せず、このタイミングでは故障診断できないので、ステップ３０３において、ＬＶＧ信号がＨＩと判定された場合には、処理を行なわず、プログラムを終了する。
Similarly to the above, the CPU 11 of the microcomputer 1 executes the WI signal failure detection program shown in the flowchart of FIG. 5 every 8 ms, for example. When this program is started, the CPU 11 first outputs from the voltage drop notification circuit 24. After acquiring the port level of the LVG signal (step 301), the port level of the WI signal output from the write prohibition notification circuit 23 is captured (step 302).
Next, the CPU 11 determines whether or not the LVG signal is LO (step 303). When the supply voltage Vin to the power supply IC2 is 8V or less and the LVG signal is HI (low voltage), the WI signal operates only at 5V or less and failure diagnosis cannot be performed at this timing. If it is determined, the program is terminated without performing the process.
一方、ステップ３０３において、ＬＶＧ信号がＬＯ（非低電圧）と判定された場合には、ＣＰＵ１１はＷＩポートがＬＯか否かを判定する（ステップ３０４）。ＷＩポートがＬＯの場合には、バッテリ電圧Ｖinが正常であるにもかかわらず、ＬＯとなっているので、ＷＩ信号線の接地等の故障が起こっていると判定し、カウンタのカウント値ｎを１だけ増加させる（ステップ３０５）。次に、ＣＰＵ１１はカウンタのカウント値ｎが所定値ｎｏを超えたか否か判定し（ステップ３０６）、カウント値ｎが所定値ｎｏを超えていない場合には、ステップ３０１に戻る。一方、カウント値ｎが所定値ｎｏを超えた場合には、バッテリ電圧Ｖinが非低電圧時に書込み禁止が一定時間継続したこととなるので、ＷＩ信号のＬＯ異常と判定し（ステップ３０７）、プログラムを終了する。
また、ステップ３０４において、ＷＩポートがＨＩと判定された場合には、正常であるので、カウンタのカウント値ｎをリセットした（ステップ３０８）後、正常と判定し（ステップ３０９）、プログラムを終了する。
On the other hand, if it is determined in step 303 that the LVG signal is LO (non-low voltage), the CPU 11 determines whether or not the WI port is LO (step 304). When the WI port is LO, it is determined that a failure such as grounding of the WI signal line has occurred because the battery voltage Vin is normal, but the count value n of the counter is Increase by 1 (step 305). Next, the CPU 11 determines whether or not the count value n of the counter exceeds the predetermined value no (step 306), and when the count value n does not exceed the predetermined value no, the CPU 11 returns to step 301. On the other hand, when the count value n exceeds the predetermined value no, since the write prohibition has continued for a certain time when the battery voltage Vin is non-low voltage, it is determined that the WI signal is LO abnormal (step 307), and the program Exit.
In step 304, if the WI port is determined to be HI, it is normal. Therefore, after resetting the count value n of the counter (step 308), it is determined normal (step 309), and the program is terminated. .
また、書込み禁止通知回路から出力する信号を変更することにより、ＷＩ信号の故障診断を行うことも可能であり、以下、図４のブロック図及び図６〜図９の信号図を用いて種々の実施例について説明する。
図６は電源ＩＣ２からのＷＩ信号として書込み許可時と書込み禁止時でデューティ比の異なるパルスを使用する実施例の波形を示す図であり、図４の書込み禁止通知回路２３は、書込み許可時には図６（ａ）に示すように、デューティ比５０％のパルスをＣＰＵ１１に出力し、書込み禁止時には図６（ｂ）に示すように、デューティ比２５％のパルスを出力する。そして、図４において、ＷＩ信号の伝送線にショートが発生すると、ＷＩ信号は図６（ｃ）に示すようにＬＯ側に張り付き、ＬＯ固定（ＬＯ異常）となり、ＷＩ信号の伝送線に断線（ＨＩ異常）が発生すると、ＷＩ信号は図６（ｄ）に示すようにＨＩ側に張り付き、ＨＩ固定（ＨＩ異常）となる。したがって、ＣＰＵ１１により送信されたパルスのデューティ比から書込み許可あるいは禁止を判断することができるとともに、ＷＩ信号の故障診断も行うことができる。
It is also possible to perform failure diagnosis of the WI signal by changing the signal output from the write prohibition notification circuit. Hereinafter, various signals will be described with reference to the block diagram of FIG. 4 and the signal diagrams of FIGS. Examples will be described.
FIG. 6 is a diagram showing waveforms of an embodiment in which pulses having different duty ratios are used as a WI signal from the power supply IC 2 when writing is permitted and when writing is prohibited. The write prohibition notification circuit 23 of FIG. As shown in FIG. 6A, a pulse with a duty ratio of 50% is outputted to the CPU 11, and when writing is prohibited, a pulse with a duty ratio of 25% is outputted as shown in FIG. 6B. In FIG. 4, when a short circuit occurs in the WI signal transmission line, the WI signal sticks to the LO side as shown in FIG. 6C, becomes LO fixed (LO abnormality), and the WI signal transmission line is disconnected ( When HI abnormality occurs, the WI signal sticks to the HI side as shown in FIG. 6D and becomes HI fixed (HI abnormality). Therefore, writing permission or prohibition can be determined from the duty ratio of the pulse transmitted by the CPU 11, and failure diagnosis of the WI signal can be performed.
図７は電源ＩＣ２からのＷＩ信号を電圧によりマイコン１側のＡ／Ｄ変換器（図示せず）に送る実施例の電圧値を示す図であり、図４の書込み禁止通知回路２３は、書込み許可時には図７（ａ）に示すように、４Ｖの電圧を出力し、書込み禁止時には図７（ｂ）に示すように、２Ｖの電圧を出力する。そして、図４において、ＷＩ信号の伝送線にショートが発生すると、ＷＩ信号は図７（ｃ）に示すように０Ｖ（ＬＯ異常）となり、ＷＩ信号の伝送線に断線が発生すると、ＷＩ信号は５Ｖ（ＨＩ異常）となる。したがって、マイコン１側のＡ／Ｄ変換器でＷＩ信号線の電圧値をＡ／Ｄ変換し、ＣＰＵ１１により電圧ＡＤ値を判別することにより、書込み許可、禁止あるいはＷＩ信号の故障を判断することができる。 FIG. 7 is a diagram showing voltage values of an embodiment in which the WI signal from the power supply IC 2 is sent to the A / D converter (not shown) on the microcomputer 1 side by voltage. The write prohibition notification circuit 23 in FIG. As shown in FIG. 7A, a voltage of 4V is output at the time of permission, and a voltage of 2V is output as shown in FIG. In FIG. 4, when a short circuit occurs in the WI signal transmission line, the WI signal becomes 0V (LO abnormality) as shown in FIG. 7C, and when the WI signal transmission line is disconnected, the WI signal becomes 5V (HI abnormality). Therefore, the A / D converter on the microcomputer 1 side performs A / D conversion on the voltage value of the WI signal line, and the CPU 11 determines the voltage AD value, thereby determining whether writing is permitted or prohibited or failure of the WI signal. it can.
また、図８は電源ＩＣ２からのＷＩ信号をシリアル通信によりマイコン１に送信し、マイコン１側で通信データを見て書込み許可、書込み禁止を判定する実施例の通信データを示す図であり、図４の書込み禁止通知回路２３は、書込み許可時には図８（ａ）に示すように、例えば、１６進の「０ｘＡ５」のデータをマイコン１に送信し、書込み禁止時には図８（ｂ）に示すように、「０ｘ５Ａ」の通信データをマイコン１に送信する。そして、図４において、ＷＩ信号の伝送線にショートまたは段線が発生すると、図８（ｃ）、（ｄ）に示すように通信不能となるので、ＣＰＵ１１は送信されたデータにより書込み許可、書込み禁止を判定することができるとともに、通信不能となった場合には、ＷＩ信号の故障発生を検出することができる。 FIG. 8 is a diagram showing communication data of an embodiment in which the WI signal from the power supply IC 2 is transmitted to the microcomputer 1 by serial communication, and the microcomputer 1 side sees the communication data and determines whether writing is permitted or prohibited. As shown in FIG. 8A, the write prohibition notification circuit 23 shown in FIG. 4 transmits, for example, hexadecimal “0xA5” data to the microcomputer 1 as shown in FIG. 8A, and as shown in FIG. Then, communication data “0x5A” is transmitted to the microcomputer 1. In FIG. 4, when a short circuit or a step line occurs in the WI signal transmission line, communication is disabled as shown in FIGS. 8C and 8D. The prohibition can be determined, and when communication is disabled, the occurrence of a failure in the WI signal can be detected.
さらに、図９はイグニッションスイッチＩＧＳＷのオン時に、一定時間または一定回数だけＷＩ信号を強制的にＨＩ−ＬＯ切替することにより、ＷＩ信号の伝送路の故障診断を行う実施例の波形を示す図である。
図９（ａ）に示すように、イグニッションスイッチＩＧＳＷがオンされると、図９（ｂ）に示すようにバッテリ電圧Ｖinが電圧＋Ｂとしてメイン電源回路２１に供給される。一方、ＣＰＵ２５はイグニッションスイッチＩＧＳＷがオンされたことを検出すると、書込み禁止通知回路２３を制御し、図９（ｃ）に示すように、ＷＩ信号をＩＧＳＷのＯＮ時から一定時間または一定回数だけ強制的にＨＩ−ＬＯ切替させる。一方、マイコン１のＣＰＵ１１はＩＧＳＷのオン時にＷＩ信号がＨＩ−ＬＯ変化するか否かを判別することにより、故障診断を行う。ＷＩ信号の伝送線にショートまたは断線故障が発生している場合には、ＷＩ信号が図９（ｄ）に示すように、ＬＯ固定またはＨＩ固定となり、ＨＩ−ＬＯ切替の動作信号が送信されないので、ＣＰＵ１１はＷＩ信号線の故障を判定することができる。
なお、この実施例ではイグニッションスイッチＩＧＳＷのオン時に、ＷＩ信号を強制的にＨＩ−ＬＯ切替することにより、ＷＩ信号の伝送路の故障診断を行ったが、エンジン制御ＥＣＵの動作中に所定のタイミングでＷＩ信号を強制的にＨＩ−ＬＯ切替することにより、ＷＩ信号の伝送路の故障診断を行うことも可能である。
Further, FIG. 9 is a diagram illustrating waveforms of an embodiment in which a WI signal transmission line failure diagnosis is performed by forcibly switching the WI signal HI-LO for a certain time or a certain number of times when the ignition switch IGSW is turned on. is there.
As shown in FIG. 9A, when the ignition switch IGSW is turned on, the battery voltage Vin is supplied as the voltage + B to the main power supply circuit 21 as shown in FIG. 9B. On the other hand, when the CPU 25 detects that the ignition switch IGSW is turned on, the CPU 25 controls the write prohibition notification circuit 23 to force the WI signal for a certain time or a certain number of times from when the IGSW is turned on, as shown in FIG. HI-LO is switched. On the other hand, the CPU 11 of the microcomputer 1 performs failure diagnosis by determining whether or not the WI signal changes HI-LO when the IGSW is turned on. When a short circuit or disconnection failure has occurred in the WI signal transmission line, the WI signal is fixed to LO or HI as shown in FIG. 9D, and the HI-LO switching operation signal is not transmitted. The CPU 11 can determine a failure of the WI signal line.
In this embodiment, when the ignition switch IGSW is turned on, the WI signal is forcibly switched to HI-LO to diagnose the failure of the transmission path of the WI signal. However, a predetermined timing is given during the operation of the engine control ECU. By forcibly switching the WI signal to HI-LO, it is possible to diagnose a failure of the transmission path of the WI signal.
次に、以上の故障診断結果を考慮してＳＲＡＭの書込みを行う場合の作用を図１０のフローチャートを用いて説明する。
図１または図４のマイコン１のＣＰＵ１１が書込み要求を受けると、ＣＰＵ１１は図１０のフローチャートに示す書込みプログラムを開始し、まず、ＣＰＵ１１は上記のいずれかの故障診断処理を実行する（ステップ４０１）。次に、ＣＰＵ１１は診断結果が故障か否かを判定する（ステップ４０２）。故障でない場合には、通常通り、ＣＰＵ１１はＷＩ信号がＨＩか否かを判別し（ステップ４０３）、ＷＩ信号がＨＩ（書込み許可）の場合には、ＣＰＵ１１はＳＲＡＭ書込みを許可する（ステップ４０４）。また、ＷＩ信号がＬＯ（書込み禁止）の場合には、ＣＰＵ１１はＳＲＡＭ書込みを禁止する（ステップ４０５）。
Next, the operation when the SRAM is written in consideration of the above failure diagnosis result will be described with reference to the flowchart of FIG.
When the CPU 11 of the microcomputer 1 of FIG. 1 or FIG. 4 receives a write request, the CPU 11 starts the write program shown in the flowchart of FIG. 10, and first, the CPU 11 executes any of the above-described failure diagnosis processes (step 401). . Next, the CPU 11 determines whether or not the diagnosis result is a failure (step 402). If not, the CPU 11 determines whether or not the WI signal is HI as usual (step 403). If the WI signal is HI (write permission), the CPU 11 permits the SRAM writing (step 404). . When the WI signal is LO (write prohibited), the CPU 11 prohibits SRAM write (step 405).
一方、ステップ４０２で故障と判定された場合には、ＣＰＵ１１は電圧ＶＤＤが規定値以上か否かを判定する（ステップ４０６）。そして、電圧ＶＤＤが規定値以上の場合には、ＣＰＵ１１はＳＲＡＭ書込みを許可し（ステップ４０７）、電圧ＶＤＤが規定値以下の場合には、ＣＰＵ１１はＳＲＡＭ書込みを禁止する（ステップ４０８）。この後、ＣＰＵ１１は故障情報をＥＥＰＲＯＭ１４に記憶し（ステップ４０９）、プログラムを終了する。ＥＥＰＲＯＭ１４への故障情報記憶はイグニッションスイッチオフ前の１回のみとし、故障モード（ＨＩ異常またはＬＯ異常）の情報も記憶する。 On the other hand, if it is determined in step 402 that there is a failure, the CPU 11 determines whether or not the voltage VDD is equal to or higher than a specified value (step 406). If the voltage VDD is equal to or higher than the specified value, the CPU 11 permits SRAM writing (step 407), and if the voltage VDD is equal to or lower than the specified value, the CPU 11 prohibits SRAM writing (step 408). Thereafter, the CPU 11 stores the failure information in the EEPROM 14 (step 409) and ends the program. The failure information is stored in the EEPROM 14 only once before the ignition switch is turned off, and information on the failure mode (HI abnormality or LO abnormality) is also stored.
なお、上記実施例では、電圧ＶＤＤが規定値以上か否かを判別することにより、ＳＲＡＭ書込みの可否を決定したが、図２、図３のフローチャートに示すＷＩ信号の故障検出プログラム等のように、電源ＩＣ２の電圧をチェックしてＷＩ信号の異常を判定している場合には、ステップ４０６でＷＩ故障モードがＨＩ異常か否かを判定し、ＨＩ異常のときのみ、書き込みを禁止し、ＬＯ異常のときは、ＳＲＡＭ書込みを許可することもできる。
また、故障情報はＥＥＰＲＯＭでなくＳＲＡＭに記憶することも可能である。
In the above embodiment, whether or not the SRAM can be written is determined by determining whether or not the voltage VDD is equal to or higher than the specified value. However, as in the WI signal failure detection program shown in the flowcharts of FIGS. If the WI signal abnormality is determined by checking the voltage of the power supply IC2, it is determined in step 406 whether or not the WI failure mode is HI abnormality. When there is an abnormality, SRAM writing can be permitted.
The failure information can be stored not in the EEPROM but in the SRAM.
上記のように、故障情報をＥＥＰＲＯＭ１４に記憶すると、イグニッションスイッチＩＧＳＷオフ後の再起動時に、ＥＥＰＲＯＭ１４に記憶したＷＩ信号の故障情報を使用して、フェールセーフ処理を行うことが可能となる。
以下、このように起動時にフェールセーフ処理を行なう実施例について、図１１のフローチャートを用いて説明する。
イグニッションスイッチＩＧＳＷがオンされると、ＣＰＵ１１は図１１のフローチャートに示す起動プログラムを開始し、まず、ＣＰＵ１１はＥＥＰＲＯＭ１４からＷＩ信号の故障データを読み出す（ステップ５０１）。次に、ＣＰＵ１１は読み出した故障データの情報が故障ありか否かを判定し（ステップ５０２）、故障がない場合にはプログラムを終了する。一方、故障有りの場合には、異常ランプ（図示せず）を点灯し（ステップ５０３）、ユーザにＷＩ信号に故障があることを伝える。
As described above, when the failure information is stored in the EEPROM 14, fail-safe processing can be performed using the failure information of the WI signal stored in the EEPROM 14 at the time of restart after the ignition switch IGSW is turned off.
Hereinafter, an embodiment in which the fail-safe process is performed at the time of startup will be described with reference to the flowchart of FIG.
When the ignition switch IGSW is turned on, the CPU 11 starts the activation program shown in the flowchart of FIG. 11, and first, the CPU 11 reads the failure data of the WI signal from the EEPROM 14 (step 501). Next, the CPU 11 determines whether or not there is a failure in the read failure data information (step 502). If there is no failure, the program is terminated. On the other hand, if there is a failure, an abnormal lamp (not shown) is turned on (step 503) to inform the user that there is a failure in the WI signal.
次に、ＣＰＵ１１はＥＥＰＲＯＭ１４に記憶されているＷＩ異常履歴回数Ｎに１を加算した（ステップ５０４）後、Ｎが規定回数Ｎｏ以上か否かを判定する（ステップ５０５）。ＷＩ異常履歴回数Ｎが規定回数Ｎｏに達していない場合には、ＣＰＵ１１はプログラムを終了し、ＷＩ異常履歴回数Ｎが規定回数Ｎｏを超えている場合には、ＣＰＵ１１はエンジン停止処理を行う（ステップ５０６）。
これにより、ＷＩ故障が発生していることをユーザに伝えることができるとともに、ＷＩ故障の状態が続いた場合には、システムを停止することができるので、安全を確保することができる。
Next, the CPU 11 adds 1 to the WI abnormality history number N stored in the EEPROM 14 (step 504), and then determines whether N is equal to or greater than the specified number No (step 505). When the WI abnormality history number N has not reached the prescribed number No, the CPU 11 ends the program, and when the WI abnormality history number N exceeds the prescribed number No, the CPU 11 performs an engine stop process (step S1). 506).
Accordingly, it is possible to notify the user that a WI failure has occurred, and when the WI failure state continues, the system can be stopped, so that safety can be ensured.
また、エンジン制御ＥＣＵ等ではＣＰＵとしてメインＣＰＵとサブＣＰＵを備えている場合があり、このように複数のＣＰＵを備えたシステムでは、各ＣＰＵに出力されているＷＩ信号の状態を比較することにより、ＷＩ信号の故障判定を行うことが可能である。
図１２はこのように複数のＣＰＵを備えたエンジン制御ＥＣＵのＷＩ信号の故障判定を行う実施例を示す図である。このエンジン制御ＥＣＵのマイコン１は、メインＣＰＵ１１とサブＣＰＵ１６を備えており、書込み禁止通知回路２３からのＷＩ信号はメインＣＰＵ１１とサブＣＰＵ１６の両方に入力されており、サブＣＰＵ１６はＷＩ信号ポートの信号状態をＤＭＡデータ通信でメインＣＰＵ１１に送信する。そして、メインＣＰＵ１１はサブＣＰＵ１６から送信されたＷＩ信号情報とＷＩ信号ポートの信号状態を比較することにより、ＷＩ信号の故障判定を行う。
In addition, an engine control ECU or the like may include a main CPU and a sub CPU as CPUs. In such a system including a plurality of CPUs, the state of the WI signal output to each CPU is compared. , It is possible to determine the failure of the WI signal.
FIG. 12 is a diagram showing an embodiment in which a failure determination of a WI signal of an engine control ECU having a plurality of CPUs is performed in this way. The microcomputer 1 of the engine control ECU includes a main CPU 11 and a sub CPU 16, and the WI signal from the write prohibition notification circuit 23 is input to both the main CPU 11 and the sub CPU 16, and the sub CPU 16 is a signal of the WI signal port. The state is transmitted to the main CPU 11 by DMA data communication. Then, the main CPU 11 determines the failure of the WI signal by comparing the WI signal information transmitted from the sub CPU 16 with the signal state of the WI signal port.
例えば、メインＣＰＵ１１側のＷＩ信号がＨＩ（書込み許可）、サブＣＰＵ１６側のＷＩ信号がＨＩ（書込み許可）であれば、ＷＩ信号は正常であり、メインＣＰＵ１１側のＷＩ信号がＨＩ（書込み許可）、サブＣＰＵ１６側のＷＩ信号がＬＯ（書込み禁止）であれば、ＷＩ信号の信号線が故障と判定することができる。 For example, if the WI signal on the main CPU 11 side is HI (write permission) and the WI signal on the sub CPU 16 side is HI (write permission), the WI signal is normal and the WI signal on the main CPU 11 side is HI (write permission). If the WI signal on the sub CPU 16 side is LO (write prohibited), it can be determined that the signal line of the WI signal is faulty.
一方、車両制御用のＥＣＵは、ＥＣＵ内の各部の異常検出を行わないと、走行上の不具合を引き起こす可能性があり、場合によっては走行不能となることもある。このため、各ＥＣＵに自己診断機能を備えることにより、信頼性の向上が図られている。すなわち、ＣＰＵやセンサ類の動作状態を適当な周期で自動的にチェックし、故障時には異常ランプを点灯したり、その故障内容が修理業者に分かるように異常コード（ＤＴＣ）を記憶したりするダイアグノーシス（以下、ダイアグという。）処理を可能としている。 On the other hand, if the ECU for vehicle control does not detect an abnormality of each part in the ECU, it may cause a problem in traveling, and may not be able to travel in some cases. For this reason, reliability is improved by providing each ECU with a self-diagnosis function. In other words, the operation state of the CPU and sensors is automatically checked at an appropriate cycle, and an abnormal lamp is turned on at the time of failure, or an abnormality code (DTC) is stored so that the repairer can understand the details of the failure. Gnossis (hereinafter referred to as diagnosis) processing is possible.
しかしながら、ＷＩ信号がＬＯ（書込み禁止）の場合、マイコンの動作が不安定になるので、ＷＩ信号がＬＯのとき、ダイアグ検出を行うと、誤ダイアグを検出する可能性がある。したがって、ダイアグ検出時には、ＷＩ信号をチェックし、ＷＩ信号がＨＩのときのみダイアグ検出を行っているが、ＷＩ信号の異常時には、誤ダイアグ検出を行う可能性がある。これを防止するため、ダイアグ処理をＷＩ信号の故障診断結果を考慮して行う実施例について図１３のフローチャートを用いて説明する。 However, when the WI signal is LO (write prohibition), the operation of the microcomputer becomes unstable. Therefore, if diag detection is performed when the WI signal is LO, an erroneous diagnosis may be detected. Therefore, when the diagnosis is detected, the WI signal is checked, and the diagnosis is performed only when the WI signal is HI. However, when the WI signal is abnormal, there is a possibility that erroneous diagnosis is detected. In order to prevent this, an example in which the diagnosis process is performed in consideration of the failure diagnosis result of the WI signal will be described with reference to the flowchart of FIG.
図１または図４のマイコン１のＣＰＵ１１は、例えば、６５ｍｓ毎に図１３のフローチャートに示すダイアグ検出プログラムを実行しており、このプログラムが実行されると、まず、ＣＰＵ１１は上記のいずれかの故障診断処理を実行する（ステップ６０１）。次に、ＣＰＵ１１は診断結果が故障か否かを判定する（ステップ６０２）。故障でない場合には、通常通り、ＣＰＵ１１はＷＩ信号がＨＩか否かを判別し（ステップ６０３）、ＷＩ信号がＨＩ（書込み許可）の場合には、ＣＰＵ１１はダイアグ検出を許可する（ステップ６０４）。また、ＷＩ信号がＬＯ（書込み禁止）の場合には、ＣＰＵ１１はダイアグ検出を禁止する（ステップ６０５）。 The CPU 11 of the microcomputer 1 in FIG. 1 or FIG. 4 executes the diagnosis detection program shown in the flowchart of FIG. 13 every 65 ms, for example. A diagnostic process is executed (step 601). Next, the CPU 11 determines whether or not the diagnosis result is a failure (step 602). If not, the CPU 11 determines whether the WI signal is HI as usual (step 603). If the WI signal is HI (write permission), the CPU 11 permits diagnosis detection (step 604). . On the other hand, when the WI signal is LO (write prohibition), the CPU 11 prohibits the diagnosis detection (step 605).
一方、ステップ６０２でＷＩ信号が故障と判定された場合には、ＣＰＵ１１は異常ランプを点灯する（ステップ６０６）。次に、ＣＰＵ１１は電圧ＶＤＤが規定値以上か否かを判定する（ステップ６０７）。そして、電圧ＶＤＤが規定値以上の場合には、ＣＰＵ１１はダイアグ検出を許可し（ステップ６０８）、電圧ＶＤＤが規定値以下の場合には、ＣＰＵ１１はダイアグ検出を禁止する（ステップ６０９）。 On the other hand, if it is determined in step 602 that the WI signal is out of order, the CPU 11 turns on an abnormal lamp (step 606). Next, the CPU 11 determines whether or not the voltage VDD is equal to or higher than a specified value (step 607). When the voltage VDD is equal to or higher than the specified value, the CPU 11 permits diagnosis detection (step 608), and when the voltage VDD is equal to or lower than the specified value, the CPU 11 prohibits diagnosis detection (step 609).
なお、上記実施例では、電圧ＶＤＤが規定値以上か否かを判別することにより、ダイアグ検出の可否を決定したが、上記と同様に、図２、図３のフローチャートに示すＷＩ信号の故障検出プログラム等のように、電源ＩＣ２の電圧をチェックしてＷＩ信号の異常を判定している場合には、ステップ６０７でＷＩ故障モードがＨＩ異常か否かを判定し、ＨＩ異常のときのみ、ダイアグ検出を禁止し、ＬＯ異常のときは、ダイアグ検出を許可することもできる。 In the above embodiment, whether or not diagnosis detection is possible is determined by determining whether or not the voltage VDD is equal to or higher than a specified value. However, similarly to the above, failure detection of the WI signal shown in the flowcharts of FIGS. If the WI signal abnormality is determined by checking the voltage of the power supply IC 2 as in a program or the like, it is determined in step 607 whether or not the WI failure mode is HI abnormality. Detection can be prohibited, and diagnosis can be permitted when LO is abnormal.
以上の実施例では本発明の記憶装置をエンジン制御ＥＣＵに適用した例について説明したが、本発明の記憶装置は他のＥＣＵにも適用することができ、また、ＥＣＵ以外の記憶手段を備えた種々の装置にも適用することが可能である。 In the above embodiment, the example in which the storage device of the present invention is applied to the engine control ECU has been described. However, the storage device of the present invention can also be applied to other ECUs and includes storage means other than the ECU. The present invention can be applied to various apparatuses.
１ マイコン
２ 電源ＩＣ
３ Ａ／Ｄ変換回路
１１、１６、２５ ＣＰＵ
１２ ＲＯＭ
１３ ＳＲＡＭ
１４ ＥＥＰＲＯＭ
１５ Ｉ／Ｏ
２１ メイン電源回路
２２ サブ電源回路
２３ 書込み禁止回路
２４ 電圧低下通知回路
1 Microcomputer 2 Power supply IC
3 A / D conversion circuit 11, 16, 25 CPU
12 ROM
13 SRAM
14 EEPROM
15 I / O
21 Main power supply circuit 22 Sub power supply circuit 23 Write inhibit circuit 24 Voltage drop notification circuit
Claims (11)
上記制御装置に電圧を供給する電源供給手段と、
上記電源供給手段の状態に基づいて、上記記憶手段への書込みを禁止する書込み禁止信号を上記制御手段に送信する書込み禁止通知手段と、
を備えた記憶装置であって、
上記制御手段が、上記電源供給手段から供給される電圧と上記書込み禁止信号とに基づいて故障状態を判定することを特徴とする記憶装置。 A control device comprising storage means and control means for controlling writing of the storage means;
Power supply means for supplying a voltage to the control device;
A write prohibition notification means for transmitting a write prohibition signal for prohibiting writing to the storage means to the control means based on the state of the power supply means;
A storage device comprising:
The storage device, wherein the control means determines a failure state based on the voltage supplied from the power supply means and the write inhibit signal.
上記制御装置に電圧を供給する電源供給手段と、
上記電源供給手段の状態に基づいて、上記記憶手段への書込みを禁止する書込み禁止信号を上記制御手段に送信する書込み禁止通知手段と、
を備えた記憶装置であって、
上記電源供給手段における電圧が低下したことを示す電圧低下通知信号を上記制御手段に送信する電圧低下通知手段を備え、
上記制御手段が、上記書込み禁止信号と上記電圧低下通知信号とに基づいて故障状態を判定することを特徴とする記憶装置。 A control device comprising storage means and control means for controlling writing of the storage means;
Power supply means for supplying a voltage to the control device;
A write prohibition notification means for transmitting a write prohibition signal for prohibiting writing to the storage means to the control means based on the state of the power supply means;
A storage device comprising:
Voltage drop notification means for transmitting a voltage drop notification signal indicating that the voltage in the power supply means has dropped to the control means;
The storage device, wherein the control means determines a failure state based on the write inhibit signal and the voltage drop notification signal.
上記制御装置に電圧を供給する第１の電源供給手段と、
上記第１の電源供給手段の状態に基づいて、上記記憶手段への書込みを禁止する書込み禁止信号を上記制御手段に送信する書込み禁止通知手段と、
を備えた記憶装置であって、
上記第１の電源供給手段と共通の電源に接続され、上記記憶手段に電圧を供給する第２の電源供給手段と、
上記第２の電源供給手段における電圧が低下したことを示す電圧低下通知信号を上記制御手段に送信する電圧低下通知手段と、を備え、
上記制御手段が、上記書込み禁止信号と上記電圧低下通知信号とに基づいて故障状態を判定することを特徴とする記憶装置。 A control device comprising storage means and control means for controlling writing of the storage means;
First power supply means for supplying a voltage to the control device;
Write prohibition notification means for transmitting a write prohibition signal for prohibiting writing to the storage means to the control means based on the state of the first power supply means;
A storage device comprising:
A second power supply means connected to a power source common to the first power supply means and supplying a voltage to the storage means;
Voltage drop notification means for transmitting a voltage drop notification signal indicating that the voltage in the second power supply means has dropped to the control means,
The storage device, wherein the control means determines a failure state based on the write inhibit signal and the voltage drop notification signal.
上記第１、第２の制御手段に電圧を供給する電源供給手段と、
上記電源供給手段の状態に基づいて、上記記憶手段への書込みを禁止する書込み禁止信号を上記第１、第２の制御手段に送信する書込み禁止通知手段と、
を備えた記憶装置であって、
上記第１、第２の制御手段の少なくとも１つが、上記書込み禁止通知手段から送信されてきた上記書込み禁止信号と、他の制御手段から送信されてくる書込み禁止信号とに基づいて故障状態を判定することを特徴とする記憶装置。 A control device comprising: storage means; first control means for controlling writing of the storage means; and second control means different from the first control means;
Power supply means for supplying a voltage to the first and second control means;
A write prohibition notification means for transmitting a write prohibition signal for prohibiting writing to the storage means to the first and second control means based on the state of the power supply means;
A storage device comprising:
At least one of the first and second control means determines a failure state based on the write prohibition signal transmitted from the write prohibition notification means and the write prohibition signal transmitted from another control means. And a storage device.
上記制御装置に電圧を供給する電源供給手段と、
上記電源供給手段の状態に基づいて、上記記憶手段への書込みを禁止する書込み禁止信号を上記制御手段に送信する書込み禁止通知手段と、
を備えた記憶装置であって、
上記書込み禁止通知手段が、上記書込み禁止信号として書込み許可あるいは禁止をパルスのデューティ比の相違として上記制御手段に送信し、
上記制御手段が、上記パルスのデューティ比に基づいて、書込み許可、書込み禁止あるいは故障状態を判定することを特徴とする記憶装置。 A control device comprising storage means and control means for controlling writing of the storage means;
Power supply means for supplying a voltage to the control device;
A write prohibition notification means for transmitting a write prohibition signal for prohibiting writing to the storage means to the control means based on the state of the power supply means;
A storage device comprising:
The write prohibition notification means transmits write permission or prohibition as the write prohibition signal to the control means as a difference in the duty ratio of the pulse,
The storage device, wherein the control means determines write permission, write prohibition, or failure state based on the duty ratio of the pulse.
上記制御装置に電圧を供給する電源供給手段と、
上記電源供給手段の状態に基づいて、上記記憶手段への書込みを禁止する書込み禁止信号を上記制御手段に送信する書込み禁止通知手段と、
を備えた記憶装置であって、
上記書込み禁止通知手段が、上記書込み禁止信号として書込み許可あるいは禁止を信号の電圧値の相違として上記制御手段に送信し、
上記制御手段が、上記信号の電圧値に基づいて、書込み許可、書込み禁止あるいは故障状態を判定することを特徴とする記憶装置。 A control device comprising storage means and control means for controlling writing of the storage means;
Power supply means for supplying a voltage to the control device;
A write prohibition notification means for transmitting a write prohibition signal for prohibiting writing to the storage means to the control means based on the state of the power supply means;
A storage device comprising:
The write prohibition notification means transmits write permission or prohibition as the write prohibition signal to the control means as a difference in signal voltage value,
The storage device characterized in that the control means determines write permission, write prohibition, or a failure state based on the voltage value of the signal.
上記制御装置に電圧を供給する電源供給手段と、
上記電源供給手段の状態に基づいて、上記記憶手段への書込みを禁止する書込み禁止信号を上記制御手段に送信する書込み禁止通知手段と、
を備えた記憶装置であって、
上記書込み禁止通知手段が、上記書込み禁止信号として書込み許可あるいは禁止を通信データの相違として上記制御手段に送信し、
上記制御手段が、上記通信データに基づいて、書込み許可、書込み禁止あるいは故障状態を判定することを特徴とする記憶装置。 A control device comprising storage means and control means for controlling writing of the storage means;
Power supply means for supplying a voltage to the control device;
A write prohibition notification means for transmitting a write prohibition signal for prohibiting writing to the storage means to the control means based on the state of the power supply means;
A storage device comprising:
The write prohibition notification means transmits write permission or prohibition as the write prohibition signal to the control means as a difference in communication data,
The storage device characterized in that the control means determines write permission, write prohibition, or failure state based on the communication data.
上記制御装置に電圧を供給する電源供給手段と、
上記電源供給手段の状態に基づいて、上記記憶手段への書込みを禁止する書込み禁止信号を上記制御手段に送信する書込み禁止通知手段と、
を備えた記憶装置であって、
上記書込み禁止通知手段が、所定の制御タイミングにおいて、所定時間あるいは所定回数だけ上記書込み禁止信号として書込み許可と書込み禁止の信号を交互に上記制御手段に送信し、
上記制御手段が、上記書込み禁止信号の信号変化に基づいて故障状態を判定することを特徴とする記憶装置。 A control device comprising storage means and control means for controlling writing of the storage means;
Power supply means for supplying a voltage to the control device;
A write prohibition notification means for transmitting a write prohibition signal for prohibiting writing to the storage means to the control means based on the state of the power supply means;
A storage device comprising:
The write prohibition notification means alternately transmits a write permission signal and a write prohibition signal to the control means as the write prohibition signal for a predetermined time or a predetermined number of times at a predetermined control timing,
The storage device, wherein the control means determines a failure state based on a signal change of the write inhibit signal.
上記記憶手段への書込み時に、上記制御手段が故障状態を判定し、故障時には、記憶手段に故障情報を記憶すると共に、上記電源供給手段からの電圧に基づいて書込み許可を判定することを特徴とする記憶装置。 The storage device according to any one of claims 1 to 8,
When writing to the storage means, the control means determines a failure state, and at the time of failure, the failure information is stored in the storage means, and write permission is determined based on the voltage from the power supply means. Storage device.
電源投入時に、上記制御手段が上記記憶手段に記憶された故障情報を読出し、故障回数が規定回数以上のとき、動作を停止することを特徴とする記憶装置。 The storage device according to claim 9.
A storage device, wherein when the power is turned on, the control means reads out the failure information stored in the storage means, and stops the operation when the number of failures is equal to or more than a specified number.
ダイアグ検出時に、上記制御手段が故障状態を判定し、故障時には、上記電源供給手段からの電圧に基づいてダイアグ検出許可を判定することを特徴とする電子制御装置。 An electronic control device comprising the storage device according to any one of claims 1 to 8,
An electronic control device characterized in that, when a diagnosis is detected, the control means determines a failure state, and at the time of failure, a diagnosis detection permission is determined based on a voltage from the power supply means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004020602A JP2005214053A (en) | 2004-01-29 | 2004-01-29 | Storage device and electronic control device |
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| Application Number | Priority Date | Filing Date | Title |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008273365A (en) * | 2007-04-27 | 2008-11-13 | Yamaha Marine Co Ltd | Control system for marine vessel, and marine vessel |
| JP2011131670A (en) * | 2009-12-24 | 2011-07-07 | Diamond Electric Mfg Co Ltd | Load control circuit |
-
2004
- 2004-01-29 JP JP2004020602A patent/JP2005214053A/en active Pending
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