JP2005130616A - Power system - Google Patents

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Keiji Akamatsu
慶治 赤松
Takuya Ishii
卓也 石井
Hiroki Akashi
裕樹 明石
Manabu Inoue
学 井上
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a power system which can prevent malfunctions or operation stoppage of an electronic apparatus concerned with the undershoot of output voltage, even when the load current changes suddenly, and can suppress excessive supply of power at a light load time. <P>SOLUTION: This power system is equipped with a DC-DC converter which receives the input of DC voltage Vi and outputs the output DC voltage Vo being controlled to have, such regulation characteristics that it rises accompanying the reduction of a load current, and a load circuit 9 which is supplied with the DC voltage. The load circuit includes the information about the increase of the load current being its current consumption and the timing of the increase, in addition, it outputs a load signal Sig which changes a specified times earlier than the timing of the increase, and the DC-DC converter controls the output DC voltage, based on the load signal. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、直流電源から直流電圧が印加されて、特にパルス状の負荷電流を必要とする負荷回路に制御された直流電圧を供給する電源システムに関する。   The present invention relates to a power supply system that supplies a controlled DC voltage to a load circuit that requires a DC load from a DC power supply and particularly requires a pulsed load current.

ＤＣ−ＤＣコンバータは、従来から多くの電子機器等の電源回路において広く利用されている。このＤＣ−ＤＣコンバータは、入力直流電源からの直流電力をスイッチング素子のオン・オフ動作により断続して高周波電力に変換し、この高周波電力をインダクタ及び出力平滑コンデンサにより平滑化して再度直流電力に変換して、前記入力直流電源の電圧とは異なる電圧の直流出力を負荷となる電子装置に対して供給する電源装置である。   Conventionally, DC-DC converters have been widely used in power supply circuits of many electronic devices. This DC-DC converter intermittently converts DC power from the input DC power supply by switching on / off the switching element into high frequency power, and smoothes the high frequency power by an inductor and an output smoothing capacitor to convert it again into DC power. The power supply apparatus supplies a DC output having a voltage different from the voltage of the input DC power supply to an electronic device serving as a load.

図１９は、従来の降圧型ＤＣ−ＤＣコンバータの構成を模式的に示す構成図である。図１９に示すように、従来の降圧型ＤＣ−ＤＣコンバータは、直流電圧Ｖｉを出力する入力直流電源１と、前記直流電圧Ｖｉを所定のオン・オフ期間により断続するスイッチング素子２と、前記断続された直流電圧を整流する整流ダイオード３と、前記整流ダイオード３により整流された直流電圧を平滑する平滑回路を構成するインダクタ４及び出力平滑コンデンサ５と、前記出力平滑コンデンサ５と並列に接続され該出力平滑コンデンサ５から出力される直流電圧を消費する負荷回路６と、前記スイッチング素子２のオン・オフ期間の制御を行う制御部７とを具備している。   FIG. 19 is a configuration diagram schematically showing a configuration of a conventional step-down DC-DC converter. As shown in FIG. 19, the conventional step-down DC-DC converter includes an input DC power source 1 that outputs a DC voltage Vi, a switching element 2 that interrupts the DC voltage Vi with a predetermined on / off period, and the intermittent A rectifier diode 3 that rectifies the DC voltage that has been rectified, an inductor 4 and an output smoothing capacitor 5 that form a smoothing circuit that smoothes the DC voltage rectified by the rectifier diode 3, and the output smoothing capacitor 5 connected in parallel; A load circuit 6 that consumes a DC voltage output from the output smoothing capacitor 5 and a control unit 7 that controls the on / off period of the switching element 2 are provided.

ここで、制御部７は、誤差増幅回路７１と、発振回路７２と、パルス変調回路７３とにより構成されている。この制御部７は、スイッチング素子２のオン・オフ期間を制御することによって、図１９に示す降圧型ＤＣ−ＤＣコンバータから出力される出力直流電圧Ｖｏを制御する。   Here, the control unit 7 includes an error amplification circuit 71, an oscillation circuit 72, and a pulse modulation circuit 73. The control unit 7 controls the output DC voltage Vo output from the step-down DC-DC converter shown in FIG. 19 by controlling the on / off period of the switching element 2.

誤差増幅回路７１は、出力直流電圧Ｖｏを検出して所定の電圧を出力する出力電圧検出回路７１１と、基準電圧Ｖｒを出力する基準電圧源７１２と、基準電圧源７１２の基準電圧Ｖｒと出力電圧検出回路７１１からの出力電圧とが入力される誤差増幅器７１３と、誤差増幅器７１３の入出力間に接続される位相補償コンデンサ７１４から構成されている。ここで、出力電圧検出回路７１１は抵抗７１１１と抵抗７１１２との２つの抵抗器の直列回路により構成されている。このように構成された誤差増幅回路７１は、誤差増幅器７１３から出力される誤差電圧Ｖｅをパルス変調回路７３に入力する。   The error amplification circuit 71 detects an output DC voltage Vo and outputs a predetermined voltage, a reference voltage source 712 that outputs a reference voltage Vr, a reference voltage Vr of the reference voltage source 712, and an output voltage An error amplifier 713 to which an output voltage from the detection circuit 711 is input and a phase compensation capacitor 714 connected between the input and output of the error amplifier 713 are included. Here, the output voltage detection circuit 711 includes a series circuit of two resistors, a resistor 7111 and a resistor 7112. The error amplifying circuit 71 configured as described above inputs the error voltage Ve output from the error amplifier 713 to the pulse modulation circuit 73.

一方、発振回路７２は、所定の周期で電圧の増減を繰り返す基準三角波電圧である鋸歯状電圧Ｖｔを生成し、この鋸歯状電圧Ｖｔをパルス変調回路７３に入力する。この鋸歯状電圧Ｖｔは、その周期がＴで、振幅がΔＶｔの三角波波形を有し、周期Ｔ内で電圧が直線的に上昇した後に急峻に低下するものである。そして、パルス変調回路７３には、前記誤差電圧Ｖｅと前記鋸歯状電圧Ｖｔが入力される。パルス変調回路７３は、それらの電圧の比較結果に基づいてスイッチング素子２を所定のオン・オフ期間で駆動するための駆動電圧Ｖｄをスイッチング素子２に印加する。   On the other hand, the oscillation circuit 72 generates a sawtooth voltage Vt that is a reference triangular wave voltage that repeatedly increases and decreases in a predetermined cycle, and inputs the sawtooth voltage Vt to the pulse modulation circuit 73. The sawtooth voltage Vt has a triangular waveform with a period of T and an amplitude of ΔVt, and drops sharply after the voltage rises linearly within the period T. The error voltage Ve and the sawtooth voltage Vt are input to the pulse modulation circuit 73. The pulse modulation circuit 73 applies a driving voltage Vd for driving the switching element 2 in a predetermined on / off period to the switching element 2 based on the comparison result of these voltages.

図１９に示す従来の降圧型ＤＣ−ＤＣコンバータでは、スイッチング素子２がオン状態のとき、入力直流電源１の直流電圧Ｖｉはインダクタ４及び出力平滑コンデンサ５の直列回路に印加される。このとき、入力直流電源１からインダクタ４を介して負荷回路６へ電流が流れ、これによりインダクタ４には磁気エネルギーが蓄積される。次に、スイッチング素子２がオフ状態となると、インダクタ４に蓄積された磁気エネルギーが放出されてダイオード３がオン状態となり導通するので、インダクタ４から整流ダイオード３を通して出力平滑コンデンサ５へ電流が流れる。このように、スイッチ２のオン・オフ動作によって、直流電圧Ｖｉのインダクタ４及び出力平滑コンデンサ５の直列回路への印加と、インダクタ４における磁気エネルギーの蓄積と放出とが繰り返されるので、出力平滑コンデンサ５からは所定の電圧の直流が負荷に対して連続的に供給されるようになる。このとき、前記オン・オフ動作は制御部７によってその制御が行われる。そして、スイッチング素子２の１スイッチング周期中のオン時間の割合である時比率δを制御することによって、出力電圧Ｖｏを０Ｖから入力電圧Ｖｉまで設定することが可能となる。ここで、入力電圧をＶｉとし、時比率をδとすると、出力電圧Ｖｏは数１となる。つまり、時比率δを制御することによって、出力電圧Ｖｏを任意に調整可能であることが分かる。   In the conventional step-down DC-DC converter shown in FIG. 19, the DC voltage Vi of the input DC power supply 1 is applied to the series circuit of the inductor 4 and the output smoothing capacitor 5 when the switching element 2 is in the ON state. At this time, a current flows from the input DC power supply 1 to the load circuit 6 through the inductor 4, and thereby magnetic energy is stored in the inductor 4. Next, when the switching element 2 is turned off, the magnetic energy stored in the inductor 4 is released, and the diode 3 is turned on and becomes conductive, so that a current flows from the inductor 4 to the output smoothing capacitor 5 through the rectifier diode 3. As described above, since the application of the DC voltage Vi to the series circuit of the inductor 4 and the output smoothing capacitor 5 and the accumulation and release of the magnetic energy in the inductor 4 are repeated by the on / off operation of the switch 2, the output smoothing capacitor From 5, the DC of a predetermined voltage is continuously supplied to the load. At this time, the on / off operation is controlled by the control unit 7. The output voltage Vo can be set from 0 V to the input voltage Vi by controlling the time ratio δ, which is the ratio of the ON time in one switching cycle of the switching element 2. Here, when the input voltage is Vi and the duty ratio is δ, the output voltage Vo is expressed by Equation 1. That is, it can be seen that the output voltage Vo can be arbitrarily adjusted by controlling the duty ratio δ.

Figure 2005130616
ここで、上記の如く構成され動作する従来の降圧型ＤＣ−ＤＣコンバータにおけるスイッチング素子２の時比率δの制御方法について説明する。
Figure 2005130616
 Here, a method for controlling the time ratio δ of the switching element 2 in the conventional step-down DC-DC converter configured and operating as described above will be described.

図２０は、従来の降圧型ＤＣ−ＤＣコンバータの制御部７における各部の電圧波形を模式的に示す波形図である。ここで、Ｖｔは発振回路７２が生成する鋸歯状電圧を、Ｖｅは誤差増幅器７１３が出力する誤差電圧を、Ｖｄはパルス変調回路７３が出力する駆動電圧を、各々示している。   FIG. 20 is a waveform diagram schematically showing voltage waveforms at various parts in the control unit 7 of the conventional step-down DC-DC converter. Here, Vt represents a sawtooth voltage generated by the oscillation circuit 72, Ve represents an error voltage output from the error amplifier 713, and Vd represents a drive voltage output from the pulse modulation circuit 73.

図２０に示すように、誤差電圧Ｖｅは、出力電圧検出回路７１１が検出する出力電圧Ｖｏに由来する検出電圧が基準電圧Ｖｒより高い場合には低下し、逆に、前記検出電圧が基準電圧Ｖｒより低い場合には上昇するように変化する。このとき、誤差電圧Ｖｅが高電圧になるにつれて駆動電圧Ｖｄのパルス幅は広くなり、従って時比率δは大きくなる。そして、この駆動信号Ｖｄのパルス幅が変化することによってスイッチング素子２のオン・オフ期間が制御されるので、これによって出力電圧Ｖｏは所望の直流電圧となる。   As shown in FIG. 20, the error voltage Ve decreases when the detection voltage derived from the output voltage Vo detected by the output voltage detection circuit 711 is higher than the reference voltage Vr, and conversely, the detection voltage becomes the reference voltage Vr. If it is lower, it changes to rise. At this time, as the error voltage Ve becomes higher, the pulse width of the drive voltage Vd becomes wider, and therefore the time ratio δ becomes larger. Since the ON / OFF period of the switching element 2 is controlled by changing the pulse width of the drive signal Vd, the output voltage Vo becomes a desired DC voltage.

ところで、上記従来の構成を有するＤＣ−ＤＣコンバータを用いて電子装置に対して直流電圧を印加する場合には、その出力電圧Ｖｏは図２１に示す負荷レギュレーションとなる。つまり、従来のＤＣ−ＤＣコンバータの出力電圧Ｖｏは負荷電流Ｉｏに基本的に依存せず、例えば図２１に示すように負荷電流ＩｏがＩｏＢやＩｏＴであっても、ＤＣ−ＤＣコンバータは常に一定の電圧Ｖsetの直流を電子装置に対して出力する。しかし、電子装置の負荷電流Ｉｏが急激に変化した場合には、従来のＤＣ−ＤＣコンバータの出力電圧Ｖｏは変化する。これは、一般的に、ＤＣ−ＤＣコンバータの出力電圧Ｖｏが誤差増幅回路７１から出力される誤差電圧Ｖｅの応答遅れや、誤差増幅回路７１における位相補償コンデンサ７１４等の影響を受けるためである。そのため、例えば電子装置の負荷電流Ｉｏがステップ状に急激に上昇した場合には、前記影響に加えて、出力平滑コンデンサ５から電子装置に対して電力の過渡的な供給が行われるため、出力電圧Ｖｏにアンダーシュート（電圧降下）が発生する。この負荷電流Ｉｏがステップ状に急激に上昇した場合における出力電圧Ｖｏのアンダーシュートの様子を、図２２に示す。尚、図２２（ａ）は負荷電流Ｉｏの経時的変化を、又、図２２（ｂ）は出力電圧Ｖｏの経時的変化を、各々示している。一般に、負荷電流Ｉｏが急激に上昇した場合のアンダーシュート量は、出力平滑コンデンサ５の寄生抵抗であるＥＳＲ（Equivalent Series Resistor）に依存する。つまり、図２２（ａ）において負荷電流Ｉｏが電流ＩｏＢから急激に電流ＩｏＴに上昇した場合、負荷電流Ｉｏの変化量をΔＩｏ（Ａ）とし、又、ＥＳＲの抵抗値をＲｅ（Ω）とすると、図２２（ｂ）に示すように出力電圧Ｖｏのアンダーシュート量はΔＩｏ×Ｒｅとなる。ここで、動作可能な最低電圧がＶlimである電子装置を考えた場合、その電子装置の定常的な消費電力を抑えるためには、ＤＣ−ＤＣコンバータの出力電圧ＶｏをＶlimに近づけることが望ましい。しかし、この場合にはＤＣ−ＤＣコンバータの出力電圧Ｖｏが最低電圧Ｖlimを少しでも下回ると、電子装置が停止又は誤動作する可能性が生じる。そのため、従来のＤＣ−ＤＣコンバータでは、出力電圧ＶｏをＶlimからΔＶｏだけ高めたＶsetに設定する必要があった。そして、この場合には略定常的にΔＶｏ×ＩｏＢ（Ｗ）の過剰な電力が電子装置に対して供給されることになり、例えば入力直流電源１が電池の場合には、電子装置の使用可能時間は著しく短くなっていた。又、例えば負荷として携帯電話に使用されるパワーアンプやパソコンのＣＰＵなど、負荷側の仕様により負荷急増直後数十〜数百マイクロ秒以内に出力電圧Ｖｏを安定化させる必要がある電子部品を駆動する場合には、このような従来の構成を有するＤＣ−ＤＣコンバータでは制御系の応答遅れ等により出力電圧Ｖｏを高速に安定化させることは不可能であった。   By the way, when a DC voltage is applied to the electronic device using the DC-DC converter having the above-described conventional configuration, the output voltage Vo becomes the load regulation shown in FIG. That is, the output voltage Vo of the conventional DC-DC converter does not basically depend on the load current Io. For example, as shown in FIG. 21, even if the load current Io is IoB or IoT, the DC-DC converter is always constant. Is output to the electronic device. However, when the load current Io of the electronic device changes abruptly, the output voltage Vo of the conventional DC-DC converter changes. This is because the output voltage Vo of the DC-DC converter is generally affected by the response delay of the error voltage Ve output from the error amplifier circuit 71, the phase compensation capacitor 714 in the error amplifier circuit 71, and the like. For this reason, for example, when the load current Io of the electronic device suddenly increases stepwise, in addition to the above-described influence, a transient supply of power is performed from the output smoothing capacitor 5 to the electronic device. Undershoot (voltage drop) occurs in Vo. FIG. 22 shows an undershoot state of the output voltage Vo when the load current Io rapidly increases stepwise. FIG. 22A shows the change with time of the load current Io, and FIG. 22B shows the change with time of the output voltage Vo. In general, the amount of undershoot when the load current Io suddenly rises depends on ESR (Equivalent Series Resistor) that is a parasitic resistance of the output smoothing capacitor 5. That is, in FIG. 22A, when the load current Io suddenly increases from the current IoB to the current IoT, the change amount of the load current Io is ΔIo (A), and the resistance value of the ESR is Re (Ω). As shown in FIG. 22B, the undershoot amount of the output voltage Vo is ΔIo × Re. Here, when considering an electronic device whose minimum operable voltage is Vlim, it is desirable to make the output voltage Vo of the DC-DC converter close to Vlim in order to suppress the steady power consumption of the electronic device. However, in this case, if the output voltage Vo of the DC-DC converter falls below the minimum voltage Vlim, the electronic device may stop or malfunction. Therefore, in the conventional DC-DC converter, it is necessary to set the output voltage Vo to Vset that is higher than Vlim by ΔVo. In this case, excessive electric power of ΔVo × IoB (W) is supplied to the electronic device almost constantly. For example, when the input DC power supply 1 is a battery, the electronic device can be used. Time was significantly shorter. Also, for example, power amplifiers used in mobile phones as loads and CPUs of personal computers, etc., drive electronic components that need to stabilize the output voltage Vo within tens to hundreds of microseconds immediately after the sudden increase in load depending on the load side specifications. In this case, the DC-DC converter having such a conventional configuration cannot stabilize the output voltage Vo at a high speed due to a response delay of the control system.

そこで、過剰な電力供給を抑制し、かつ負荷急増直後の出力電圧Ｖｏを高速に安定化させることを目的とした制御方法が非特許文献１として提案されている。ここで、この非特許文献１に示す制御方法の実現例について概説する。   Therefore, Non-Patent Document 1 proposes a control method for suppressing excessive power supply and stabilizing the output voltage Vo immediately after the sudden increase in load at high speed. Here, an implementation example of the control method shown in Non-Patent Document 1 will be outlined.

図２３は、定常的な過剰電力供給を抑制し、負荷急増直後の出力電圧を高速に安定化させる制御が行われるＤＣ−ＤＣコンバータの構成を模式的に示す構成図である。   FIG. 23 is a configuration diagram schematically showing a configuration of a DC-DC converter in which steady excessive power supply is suppressed and control is performed to stabilize the output voltage immediately after the rapid increase in load at high speed.

図２３において、入力直流電源１と、スイッチ２と、ダイオード３と、インダクタ４と、出力平滑コンデンサ５と、負荷回路６と、制御部７とは、図１９に示した従来の降圧型ＤＣ−ＤＣコンバータと同じ構成要素である。そのため、各々に対しては同じ符号を付与し、それらの詳細な説明はここでは省略する。   In FIG. 23, the input DC power source 1, the switch 2, the diode 3, the inductor 4, the output smoothing capacitor 5, the load circuit 6, and the control unit 7 are the same as those of the conventional step-down DC− shown in FIG. It is the same component as the DC converter. For this reason, the same reference numerals are assigned to the respective components, and detailed descriptions thereof are omitted here.

図２３に示す構成を有するＤＣ−ＤＣコンバータは、図１９に示した従来の降圧型ＤＣ−ＤＣコンバータと比して、インダクタ４と出力平滑コンデンサ５との間にレギュレーション抵抗８が接続されている点で異なっている。そして、図２３に示すＤＣ−ＤＣコンバータは、インダクタ４とレギュレーション抵抗５との間の接続部における電圧を検出し、この接続部における電圧を一定に制御するように構成されている。このＤＣ−ＤＣコンバータでは、レギュレーション抵抗８の挿入によって出力電圧Ｖｏは負荷電流Ｉｏの一次関数となり、従って出力電圧Ｖｏは図２４に示す負荷レギュレーションとなる。つまり、このＤＣ−ＤＣコンバータでは、負荷電流ＩｏがＩｏＢからＩｏＴに増加した場合には、出力電圧Ｖｏは電圧ＶｏＴから電圧ＶｏＢに低下するように制御される。このとき、負荷急増時の負荷電流ＩｏＴに対応する出力電圧ＶｏＢが電子装置の動作可能な最低電圧Ｖlimを下回らないように、かつ可能な限り低くなるようにＤＣ−ＤＣコンバータを設計する。ここで、負荷電流Ｉｏがステップ状に急激に上昇した場合における出力電圧Ｖｏの変化の様子を、図２５に示す。尚、図２５（ａ）は負荷電流Ｉｏの経時的変化を、又、図２５（ｂ）は出力電圧Ｖｏの経時的変化を、各々示している。図２５（ａ）において負荷電流ＩｏがＩｏＢから急激にＩｏＴに増加した場合、負荷電流Ｉｏの変化量をΔＩｏ（Ａ）とし、ＥＳＲの抵抗値をＲｅ（Ω）とすると、図２５（ｂ）に示すように出力電圧のアンダーシュート量はΔＩｏ×Ｒｅとなる。そして、負荷電流ＩｏＴが変化しない限り、出力電圧Ｖｏは電圧ＶｏＢとなるよう略一定に制御される。そのため、負荷急増直後の出力電圧Ｖｏの電圧変動は殆ど無くなり高速に安定化する。又、図２５（ｂ）に示すように、負荷急増時の出力電圧ＶｏＢはＶlimに近い電圧となるため、負荷急増時における電子装置の消費電力を抑えることが可能となる。
“ポータブルＣＰＵコアの電源”、[online]、[平成１５年７月１５日検索]、 インターネット<URL：http://pdfserv.maxim-ic.com/arpdf/AppNotes/A3708J.pdf> In the DC-DC converter having the configuration shown in FIG. 23, a regulation resistor 8 is connected between the inductor 4 and the output smoothing capacitor 5 as compared with the conventional step-down DC-DC converter shown in FIG. It is different in point. The DC-DC converter shown in FIG. 23 is configured to detect a voltage at a connection portion between the inductor 4 and the regulation resistor 5 and to control the voltage at the connection portion to be constant. In this DC-DC converter, the output voltage Vo becomes a linear function of the load current Io due to the insertion of the regulation resistor 8, so that the output voltage Vo becomes the load regulation shown in FIG. That is, in this DC-DC converter, when the load current Io increases from IoB to IoT, the output voltage Vo is controlled to decrease from the voltage VoT to the voltage VoB. At this time, the DC-DC converter is designed so that the output voltage VoB corresponding to the load current IoT when the load suddenly increases does not fall below the lowest voltage Vlim at which the electronic device can operate and is as low as possible. Here, FIG. 25 shows how the output voltage Vo changes when the load current Io rapidly increases stepwise. FIG. 25A shows the change with time of the load current Io, and FIG. 25B shows the change with time of the output voltage Vo. When the load current Io suddenly increases from IoB to IoT in FIG. 25A, assuming that the change amount of the load current Io is ΔIo (A) and the resistance value of ESR is Re (Ω), FIG. As shown, the undershoot amount of the output voltage is ΔIo × Re. As long as the load current IoT does not change, the output voltage Vo is controlled to be substantially constant so as to be the voltage VoB. For this reason, the voltage fluctuation of the output voltage Vo immediately after the sudden increase in load is almost eliminated and stabilized at high speed. In addition, as shown in FIG. 25B, the output voltage VoB at the time of sudden increase in load becomes a voltage close to Vlim, so that the power consumption of the electronic device at the time of sudden increase in load can be suppressed.
“Power supply for portable CPU core”, [online], [Search July 15, 2003], Internet <URL: http://pdfserv.maxim-ic.com/arpdf/AppNotes/A3708J.pdf>

ところで、上述したように、図２３に示す構成を有するＤＣ−ＤＣコンバータを用いることによって、電子装置の負荷急増直後、高速に出力電圧Ｖｏを安定化させることが可能となる。又、このＤＣ−ＤＣコンバータでは負荷急増時の出力電圧Ｖｏが最低電圧Ｖlim近くになるよう設定してあるため、負荷急増時における電子装置の消費電力を抑えることが可能となる。つまり、この限りにおいては、確かに図１９に示した従来の降圧型ＤＣ−ＤＣコンバータの欠点が解決される。   By the way, as described above, by using the DC-DC converter having the configuration shown in FIG. 23, it is possible to stabilize the output voltage Vo at a high speed immediately after a sudden increase in the load of the electronic device. Further, in this DC-DC converter, the output voltage Vo when the load is suddenly increased is set to be close to the minimum voltage Vlim, so that it is possible to suppress the power consumption of the electronic device when the load is suddenly increased. That is, as long as this is the case, the disadvantage of the conventional step-down DC-DC converter shown in FIG. 19 is certainly solved.

しかしながら、この図２３に示した構成を有するＤＣ−ＤＣコンバータにおける出力電圧Ｖｏの制御方法では、電子装置の軽負荷時、例えば図２５（ａ）において負荷電流ＩｏがＩｏＢのときは、図２５（ｂ）に示すようにＤＣ−ＤＣコンバータの出力電圧Ｖｏが最低電圧ＶlimよりもΔＶｏＴ高い電圧Ｖset以上の電圧ＶｏＴとなる。つまり、軽負荷時においては、電子装置にＩｏＢ×ΔＶｏＴ（Ｗ）の過剰な電力を供給することになる。そして、この過剰な電力の供給量は、図１９に示した従来の降圧型ＤＣ−ＤＣコンバータを用いる場合の過剰な電力の供給量よりも多くなる。従って、図２３に示したＤＣ−ＤＣコンバータの構成では、ＤＣ−ＤＣコンバータの入力直流電源が電池である場合に電子装置の使用時間が短くなるという問題は解決しない。   However, in the method for controlling the output voltage Vo in the DC-DC converter having the configuration shown in FIG. 23, when the electronic device is lightly loaded, for example, when the load current Io is IoB in FIG. As shown in b), the output voltage Vo of the DC-DC converter becomes a voltage VoT equal to or higher than the voltage Vset higher than the lowest voltage Vlim by ΔVoT. That is, when the load is light, excessive power of IoB × ΔVoT (W) is supplied to the electronic device. The excessive power supply amount is larger than the excessive power supply amount when the conventional step-down DC-DC converter shown in FIG. 19 is used. Therefore, the configuration of the DC-DC converter shown in FIG. 23 does not solve the problem that the usage time of the electronic device is shortened when the input DC power source of the DC-DC converter is a battery.

本発明は、負荷電流が急激に変化した場合においても出力電圧のアンダーシュートに係る電子装置の誤動作や動作停止を防止し、かつ軽負荷時においても電力の過剰供給を抑制することが可能な電源システムを提供することを目的としている。   The present invention provides a power supply capable of preventing an electronic device from malfunctioning or stopping due to an undershoot of an output voltage even when a load current changes suddenly and suppressing excessive supply of power even at a light load. The purpose is to provide a system.

上記課題を解決するために本発明の電源システムは、直流電圧が入力され、負荷電流の減少に連れて上昇するレギュレーション特性を有するよう制御された出力直流電圧を出力するＤＣ−ＤＣコンバータと、前記出力直流電圧が供給される負荷回路とを備え、前記負荷回路は、その消費電流である前記負荷電流の増加量及び増加のタイミングに関する情報を含みかつ前記増加のタイミングより所定の時間だけ早く変化する負荷信号を出力し、前記ＤＣ−ＤＣコンバータは、前記負荷信号に基づいて前記出力直流電圧を制御する（請求項１）。かかる構成とすると、負荷電流急増前に出力電圧を事前に発生するアンダーシュート量だけ上昇させるため、負荷電流急増時のアンダーシュートによる負荷回路の誤動作や停止が回避できるとともに、電力の過剰供給を抑制することができる。   In order to solve the above problems, a power supply system according to the present invention includes a DC-DC converter that outputs an output DC voltage that is controlled so as to have a regulation characteristic that increases as the load current decreases. A load circuit to which an output DC voltage is supplied, the load circuit including information on an increase amount and an increase timing of the load current, which is a current consumption thereof, and changes earlier by a predetermined time than the increase timing A load signal is output, and the DC-DC converter controls the output DC voltage based on the load signal. With this configuration, the output voltage is increased by the amount of undershoot that occurs in advance before the load current suddenly increases, so it is possible to avoid malfunction and stop of the load circuit due to undershoot when the load current suddenly increases, and to suppress excessive supply of power can do.

上記の場合、前記ＤＣ−ＤＣコンバータは、前記負荷回路と並列に接続される出力平滑コンデンサを有し、前記ＤＣ−ＤＣコンバータの出力インピーダンスが前記出力平滑コンデンサの等価直列抵抗の抵抗値以上に設定されることにより前記レギュレーション特性を有している（請求項２）。かかる構成とすると、負荷回路の消費電流が急増した際の電圧変動を効果的に抑制することが可能になる。   In the above case, the DC-DC converter has an output smoothing capacitor connected in parallel with the load circuit, and the output impedance of the DC-DC converter is set to be equal to or higher than the resistance value of the equivalent series resistance of the output smoothing capacitor. Thus, the above-mentioned regulation characteristic is obtained (claim 2). With such a configuration, it is possible to effectively suppress voltage fluctuation when the current consumption of the load circuit increases rapidly.

又、前記ＤＣ−ＤＣコンバータは、基準電圧を出力する基準電源と、前記基準電圧と前記ＤＣ−ＤＣコンバータの出力直流電圧との誤差を検出して誤差信号を出力する検出回路と、前記誤差信号に基づいて前記誤差を小さくするように前記出力直流電圧を調整する制御回路とからなる帰還系を有し、前記基準電圧が前記負荷信号に応じて調整される（請求項３）。かかる構成とすると、負荷電流急増時のアンダーシュートによる負荷回路の誤動作や停止が回避できるとともに、電力の過剰供給を抑制することができる。   The DC-DC converter includes a reference power source that outputs a reference voltage, a detection circuit that detects an error between the reference voltage and an output DC voltage of the DC-DC converter, and outputs an error signal; and the error signal And a control circuit for adjusting the output DC voltage so as to reduce the error, and the reference voltage is adjusted according to the load signal. With this configuration, it is possible to avoid malfunction and stop of the load circuit due to undershoot when the load current increases rapidly, and to suppress excessive supply of power.

又、前記負荷回路は、その消費電流である前記負荷電流の増加及び減少のタイミングに関する情報を含みかつ前記増加のタイミングより所定の時間だけ早く変化する負荷信号を出力し、前記ＤＣ−ＤＣコンバータは、前記負荷信号が前記負荷電流の増加を示すと前記基準電圧を上昇し、前記負荷電流の減少を示すと前記基準電圧を低下する（請求項４）。かかる構成とすると、負荷電流急増時のアンダーシュートによる負荷回路の誤動作や停止が回避できるとともに、軽負荷時には出力直流電圧を徐々に所定値まで下げるため、電力の過剰供給をさらに抑制することができる。   The load circuit includes information related to the timing of increase and decrease of the load current, which is the current consumption, and outputs a load signal that changes a predetermined time earlier than the timing of the increase, and the DC-DC converter When the load signal indicates an increase in the load current, the reference voltage is increased, and when the load signal indicates a decrease in the load current, the reference voltage is decreased. With such a configuration, it is possible to avoid malfunction or stop of the load circuit due to undershoot at the time of sudden increase in load current, and to further reduce the excessive supply of power because the output DC voltage is gradually lowered to a predetermined value at light load. .

又、前記ＤＣ−ＤＣコンバータは、前記負荷電流を検出する負荷状態検出回路を有し、前記負荷信号が前記負荷電流の減少を示した際の前記ＤＣ−ＤＣコンバータの出力直流電圧が、前記負荷状態検出回路から出力される出力信号に基づいて制御される（請求項５）。かかる構成としても、軽負荷時の出力直流電圧を所定値まで下げるため、軽負荷時の出力直流電圧の上昇を回避することができ、電力の過剰供給をさらに抑制することができる。   The DC-DC converter has a load state detection circuit for detecting the load current, and an output DC voltage of the DC-DC converter when the load signal indicates a decrease in the load current is Control is performed based on an output signal output from the state detection circuit. Even in such a configuration, since the output DC voltage at light load is lowered to a predetermined value, an increase in output DC voltage at light load can be avoided, and excessive supply of power can be further suppressed.

又、前記ＤＣ−ＤＣコンバータは、前記帰還系の直流利得率を調整することによって、前記レギュレーション特性を示す出力インピーダンスが前記出力平滑コンデンサの等価直列抵抗の抵抗値以上に設定される（請求項６）。かかる構成とすると、低損失で前記のような負荷レギュレーション特性が得られる。   In the DC-DC converter, an output impedance indicating the regulation characteristic is set to be equal to or greater than a resistance value of an equivalent series resistance of the output smoothing capacitor by adjusting a DC gain factor of the feedback system. ). With such a configuration, the load regulation characteristics as described above can be obtained with low loss.

又、前記ＤＣ−ＤＣコンバータは、前記負荷信号に基づいて前記帰還系の直流利得率を切り換えるための直流利得率切り換え回路を有している（請求項７）。かかる構成とすると、重負荷時においても軽負荷時においても所定の電圧に制御できるため、電力の過剰供給をさらに抑制することができる。   Further, the DC-DC converter has a DC gain factor switching circuit for switching the DC gain factor of the feedback system based on the load signal. With such a configuration, it is possible to control the voltage to a predetermined value at both heavy load and light load, and thus it is possible to further suppress the excessive supply of power.

又、前記負荷信号が前記負荷電流の減少を示した際に、前記ＤＣ−ＤＣコンバータの出力直流電圧が、前記負荷状態検出回路から出力される出力信号に基づいて制御される（請求項８）。かかる構成としても、負荷回路に対する過剰な電力供給を防止することができる。   Further, when the load signal indicates a decrease in the load current, an output DC voltage of the DC-DC converter is controlled based on an output signal output from the load state detection circuit. . Even with this configuration, it is possible to prevent excessive power supply to the load circuit.

又、直流電圧が入力され、制御された出力直流電圧を出力するＤＣ−ＤＣコンバータと、前記出力直流電圧が供給される負荷回路とを備え、前記負荷回路は、その消費電流である負荷電流の増加及び減少のタイミングに関する情報を含みかつ前記増加のタイミングより所定の時間だけ早く変化する負荷信号を出力し、前記ＤＣ−ＤＣコンバータは、基準電圧を出力する基準電源と、前記基準電圧と前記ＤＣ−ＤＣコンバータの出力直流電圧との誤差を検出して誤差信号を出力する検出回路と、前記誤差信号に基づいて前記誤差を小さくするように前記出力直流電圧を調整する制御回路とからなる帰還系を有し、前記基準電圧が、前記負荷信号が前記負荷電流の増加を示すと上昇され、前記負荷電流の減少を示すと前記負荷状態検出回路から出力される出力信号に基づいて制御される（請求項９）。かかる構成とすると、負荷回路に対する過剰な電力供給をより一層効果的に防止することができる。   A DC-DC converter that receives a DC voltage and outputs a controlled output DC voltage; and a load circuit to which the output DC voltage is supplied. The load circuit has a load current that is a current consumption thereof. A load signal that includes information related to the timing of increase and decrease and that changes a predetermined time earlier than the timing of increase is output, and the DC-DC converter includes a reference power source that outputs a reference voltage, the reference voltage, and the DC A feedback system comprising a detection circuit for detecting an error from the output DC voltage of the DC converter and outputting an error signal, and a control circuit for adjusting the output DC voltage so as to reduce the error based on the error signal And the reference voltage is raised when the load signal indicates an increase in the load current, and is output from the load state detection circuit when the load signal indicates a decrease in the load current. It is controlled on the basis of an output signal (claim 9). With such a configuration, excessive power supply to the load circuit can be more effectively prevented.

本発明は以上に述べたように構成され、負荷電流が急激に変化した場合においても出力電圧のアンダーシュートに係る電子装置の誤動作や動作停止を防止し、かつ軽負荷時においても電力の過剰供給を抑制することが可能な電源システムを提供することができるという効果を奏する。   The present invention is configured as described above, and prevents an electronic device from malfunctioning or shutting down due to an undershoot of the output voltage even when the load current changes suddenly, and excessive power supply even at light loads. There is an effect that it is possible to provide a power supply system capable of suppressing the above.

以下、本発明の電源システムに係る好適な実施の形態について、図面を参照しながら説明する。   DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, preferred embodiments according to a power supply system of the invention will be described with reference to the drawings.

（実施の形態１）
図１（ａ）は、本発明の実施の形態１に係る電源システムの構成を模式的に示す回路図である。 (Embodiment 1)
FIG. 1A is a circuit diagram schematically showing the configuration of the power supply system according to Embodiment 1 of the present invention.

図１（ａ）に示すように、本実施の形態に係る電源システム１００は、直流電圧Ｖｉを出力する入力直流電源１と、前記直流電圧Ｖｉを所定のオン・オフ期間で断続するスイッチング素子２と、前記断続された直流電圧を整流する整流ダイオード３と、前記整流ダイオード３により整流された直流電圧を平滑するインダクタ４及び出力平滑コンデンサ５と、出力される直流電流を制限するレギュレーション抵抗８と、出力平滑コンデンサ５の両端子から出力される直流電圧を消費する負荷回路９と、スイッチング素子２のオン・オフ期間の制御を行い電源システム１００から出力される出力電圧Ｖｏを制御する制御部７とを具備している。ここで、制御部７は、出力電圧Ｖｏと基準電圧Ｖｒとの誤差を増幅して誤差電圧Ｖｅを出力する誤差増幅回路７１と、所定の周期で増減を繰り返す基準三角波電圧である鋸歯状電圧Ｖｔを生成する発振回路７２と、誤差電圧Ｖｅと鋸歯状電圧Ｖｔとに基づいてパルス電圧Ｖｄを出力するパルス変調回路７３とにより構成されている。誤差増幅回路７１は、出力電圧Ｖｏを分圧する抵抗７１５１及び抵抗７１５２からなるレギュレーション電圧検出回路７１５と、入力される電圧の差を増幅して出力する誤差増幅器７１３と、誤差増幅器７１３の入出力端子間の位相を補償する位相補償コンデンサ７１４と、基準電圧Ｖｒを出力する可変基準電圧源７１８とを具備している。   As shown in FIG. 1A, a power supply system 100 according to the present embodiment includes an input DC power supply 1 that outputs a DC voltage Vi, and a switching element 2 that intermittently connects the DC voltage Vi in a predetermined on / off period. A rectifier diode 3 that rectifies the intermittent DC voltage, an inductor 4 and an output smoothing capacitor 5 that smooth the DC voltage rectified by the rectifier diode 3, and a regulation resistor 8 that limits the output DC current. , A load circuit 9 that consumes a DC voltage output from both terminals of the output smoothing capacitor 5, and a control unit 7 that controls the ON / OFF period of the switching element 2 and controls the output voltage Vo output from the power supply system 100. It is equipped with. Here, the control unit 7 amplifies an error between the output voltage Vo and the reference voltage Vr and outputs an error voltage Ve, and a sawtooth voltage Vt that is a reference triangular wave voltage that repeatedly increases and decreases in a predetermined cycle. And the pulse modulation circuit 73 that outputs the pulse voltage Vd based on the error voltage Ve and the sawtooth voltage Vt. The error amplification circuit 71 includes a regulation voltage detection circuit 715 including a resistor 7151 and a resistor 7152 that divides the output voltage Vo, an error amplifier 713 that amplifies and outputs a difference between input voltages, and an input / output terminal of the error amplifier 713 A phase compensation capacitor 714 that compensates for the phase between them and a variable reference voltage source 718 that outputs a reference voltage Vr are provided.

先ず、本実施の形態に係る電源システム１００の回路構成について説明する。   First, the circuit configuration of the power supply system 100 according to the present embodiment will be described.

入力される直流電圧Ｖｉを出力する入力直流電源１の正極は、スイッチング素子２の一方の端子（入力側）に接続されている。一方、入力直流電源１の負極は接地され、かつ整流ダイオード３のアノード端子に接続されている。スイッチング素子２の他方の端子（出力側）と整流ダイオード３のカソード端子とは、相互に接続されている。又、整流ダイオード３のカソード端子は、インダクタ４の一方の端子（入力側）に接続されている。このインダクタ４の他方の端子（出力側）はレギュレーション抵抗８の一方の端子（入力側）に接続されており、レギュレーション抵抗８の他方の端子（出力側）は出力平滑コンデンサ５の一方の端子に接続されている。出力平滑コンデンサ５の他方の端子は、整流ダイオード３のアノード端子に接続されている。そして、負荷回路９が出力平滑コンデンサ５に並列に接続されている。この負荷回路９は、負荷電流急増の後述する負荷電流量に応じた負荷信号Ｓｉｇを制御部７に向けて出力する機能を有している。ここで、負荷回路９及び負荷信号Ｓｉｇについて具体的に説明する。   The positive electrode of the input DC power source 1 that outputs the input DC voltage Vi is connected to one terminal (input side) of the switching element 2. On the other hand, the negative electrode of the input DC power supply 1 is grounded and connected to the anode terminal of the rectifier diode 3. The other terminal (output side) of the switching element 2 and the cathode terminal of the rectifier diode 3 are connected to each other. The cathode terminal of the rectifier diode 3 is connected to one terminal (input side) of the inductor 4. The other terminal (output side) of the inductor 4 is connected to one terminal (input side) of the regulation resistor 8, and the other terminal (output side) of the regulation resistor 8 is connected to one terminal of the output smoothing capacitor 5. It is connected. The other terminal of the output smoothing capacitor 5 is connected to the anode terminal of the rectifier diode 3. A load circuit 9 is connected to the output smoothing capacitor 5 in parallel. The load circuit 9 has a function of outputting a load signal Sig corresponding to a load current amount, which will be described later, of the rapid increase in load current to the control unit 7. Here, the load circuit 9 and the load signal Sig will be specifically described.

図１（ｂ）は、負荷回路９の構成を模式的に例示する構成図である。図１（ｂ）に示すように、電源システム１００を構成する出力平滑コンデンサ５には、負荷回路９として例示する携帯電話のパワーアンプ９１（ＰＡ）が接続されている。このパワーアンプ９１は、携帯電話を構成する制御回路部９２と接続されており、この制御回路部９２が出力する通信信号を増幅してアンテナ（ＡＮＴ）へ出力する。そして、この携帯電話では、通話中には、パワーアンプ９１の負荷電流（消費電流）は、その周期及び変化量は決まっている。パワーアンプ９１の負荷電流は、例えば、ＰＤＣ方式の携帯電話に私用されているものであれば、非通話時には１０〜５０ｍＡであるが、通話中には、例えば、周期１３．４ｍｓで最小値５０〜１００ｍＡ、周期６．６ｍｓで最大値５００〜７００ｍＡの矩形波電流に変化する。そして、本実施例において、制御回路部９２は、パワーアンプ９１の負荷電流の変化に関する情報（負荷電流の変化量及び変化するタイミング等）を含む負荷信号Ｓｉｇを、パワーアンプ９１の負荷電流が急増する前に出力する。つまり、この負荷信号Ｓｉｇを受信することによって、電源システム１００は負荷回路９の負荷電流の変化を事前に知ることが可能になる。この負荷信号Ｓｉｇは、負荷回路９においてはパワーアンプ９１若しくは制御回路部９２から出力され、制御部７における可変基準電圧源７１８に与えられる。可変基準電圧源７１８は、負荷信号Ｓｉｇを受信することによって基準電圧Ｖｒを変化させる。つまり、負荷信号Ｓｉｇによって、電源システム１００の出力電圧Ｖｏが負荷信号Ｓｉｇに応じて変化するよう構成されている。   FIG. 1B is a configuration diagram schematically illustrating the configuration of the load circuit 9. As shown in FIG. 1B, a power amplifier 91 (PA) of a mobile phone exemplified as a load circuit 9 is connected to the output smoothing capacitor 5 constituting the power supply system 100. The power amplifier 91 is connected to a control circuit unit 92 that constitutes a mobile phone. The power amplifier 91 amplifies a communication signal output from the control circuit unit 92 and outputs the amplified communication signal to an antenna (ANT). In this mobile phone, the load current (consumption current) of the power amplifier 91 has a predetermined cycle and amount of change during a call. The load current of the power amplifier 91 is, for example, 10 to 50 mA in a non-calling state if it is used for a PDC mobile phone, but during a call, for example, the load current has a minimum value of 13.4 ms. It changes to a rectangular wave current with a maximum value of 500 to 700 mA at 50 to 100 mA and a period of 6.6 ms. In this embodiment, the control circuit unit 92 rapidly increases the load current of the power amplifier 91 by using the load signal Sig including information (change amount of load current and timing of change) regarding the change of the load current of the power amplifier 91. Output before doing. That is, by receiving this load signal Sig, the power supply system 100 can know in advance the change in the load current of the load circuit 9. The load signal Sig is output from the power amplifier 91 or the control circuit unit 92 in the load circuit 9 and given to the variable reference voltage source 718 in the control unit 7. The variable reference voltage source 718 changes the reference voltage Vr by receiving the load signal Sig. In other words, the output voltage Vo of the power supply system 100 is configured to change according to the load signal Sig by the load signal Sig.

又、パルス状の負荷電流を必要とする負荷回路には、パソコン等で使用されるＣＰＵがある。このＣＰＵの場合は、負荷電流の周期及び変化量は、そのときの処理（アプリケーションを起動する等）により異なる。図１（ｃ）は、この場合における負荷回路９の構成を模式的に例示する構成図である。このようなＣＰＵの出力電圧の制御には、現在、例えば、Power Wise技術（英国アーム社）又はX Scale技術（米国インテル社）と呼ばれる技術が用いられている。これらの技術は、各種負荷９４(例えば、マウス、キーボード、ハードディスク、及びＣＤ−ＲＯＭ等)を動作させるために必要なＣＰＵ９３の負荷電流の変化に関する情報（負荷電流の変化量及び変化するタイミング等）を含有する負荷信号Ｓｉｇを、ＣＰＵ９３の負荷電流が変化する前に出力し、その信号に基づき電源システム１００の出力電圧Ｖｏを制御する技術である。例えば、Power Wise技術又はX Scale技術により出力される負荷信号Ｓｉｇには、ＣＰＵ９３の負荷電流が１秒後に１００ｍＡから５００ｍＡに変化するという情報を含んでいる。つまり、この負荷信号Ｓｉｇを受信することにより、電源システム１００は、負荷回路９の負荷電流の変化を事前に知ることが可能になる。この負荷信号Ｓｉｇは、負荷回路９においてはＣＰＵ９３から出力され、制御部７における可変基準電圧源７１８に与えられる。可変基準電圧源７１８は、負荷信号Ｓｉｇを受信することによって基準電圧Ｖｒを変化させる。つまり、負荷信号Ｓｉｇによって、電源システム１００の出力電圧Ｖｏが負荷信号Ｓｉｇに応じて変化するよう構成されている。   A load circuit that requires a pulsed load current includes a CPU used in a personal computer or the like. In the case of this CPU, the load current cycle and the amount of change differ depending on the processing at that time (such as starting an application). FIG. 1C is a configuration diagram schematically illustrating the configuration of the load circuit 9 in this case. For such control of the output voltage of the CPU, for example, a technology called Power Wise technology (Arm Corp., UK) or X Scale technology (Intel Corp., USA) is currently used. These technologies provide information on changes in the load current of the CPU 93 necessary for operating various loads 94 (for example, a mouse, a keyboard, a hard disk, a CD-ROM, etc.) (change amount of load current and timing of change). Is output before the load current of the CPU 93 changes, and the output voltage Vo of the power supply system 100 is controlled based on the signal. For example, the load signal Sig output by the Power Wise technology or the X Scale technology includes information that the load current of the CPU 93 changes from 100 mA to 500 mA after 1 second. That is, by receiving this load signal Sig, the power supply system 100 can know in advance the change in the load current of the load circuit 9. The load signal Sig is output from the CPU 93 in the load circuit 9 and given to the variable reference voltage source 718 in the control unit 7. The variable reference voltage source 718 changes the reference voltage Vr by receiving the load signal Sig. In other words, the output voltage Vo of the power supply system 100 is configured to change according to the load signal Sig by the load signal Sig.

一方、レギュレーション電圧検出回路７１５は、出力電圧Ｖｏを分圧する抵抗７１５１及び抵抗７１５２を有している。抵抗７１５１と抵抗７１５２とは直列接続されており、抵抗７１５１の抵抗７１５２とは接続されていない端子は、インダクタ４とレギュレーション抵抗８との接続部に接続されている。又、抵抗７１５２の抵抗７１５１とは接続されていない端子は、接地されている。そして、抵抗７１５１と抵抗７１５２との接続部は、誤差増幅器７１３の負極端子に接続されている。   On the other hand, the regulation voltage detection circuit 715 includes a resistor 7151 and a resistor 7152 that divide the output voltage Vo. The resistor 7151 and the resistor 7152 are connected in series, and a terminal of the resistor 7151 that is not connected to the resistor 7152 is connected to a connection portion between the inductor 4 and the regulation resistor 8. A terminal of the resistor 7152 that is not connected to the resistor 7151 is grounded. A connection portion between the resistor 7151 and the resistor 7152 is connected to the negative terminal of the error amplifier 713.

誤差増幅器７１３の負極端子は、前述の通りレギュレーション電圧検出回路７１５における抵抗７１５１と抵抗７１５２との接続部と接続されている。又、誤差増幅器７１３の正極端子には、可変基準電圧源７１８の正極端子が接続されている。更に、誤差増幅器７１３の負極端子と出力端子とは、位相補償コンデンサ７１４が接続されている。この誤差増幅器７１３の出力端子からは、出力電圧Ｖｏと基準電圧Ｖｒとの誤差が増幅された誤差電圧Ｖｅが出力される。尚、可変基準電圧源７１８の負極端子は接地されている。又、可変基準電圧源７１８と負荷回路９とは、可変基準電圧源７１８の出力電圧Ｖｒが負荷回路９から出力される負荷信号Ｓｉｇによって制御可能に接続されている。   The negative terminal of the error amplifier 713 is connected to the connection portion of the resistor 7151 and the resistor 7152 in the regulation voltage detection circuit 715 as described above. The positive terminal of the variable reference voltage source 718 is connected to the positive terminal of the error amplifier 713. Further, a phase compensation capacitor 714 is connected to the negative terminal and the output terminal of the error amplifier 713. An error voltage Ve obtained by amplifying an error between the output voltage Vo and the reference voltage Vr is output from the output terminal of the error amplifier 713. Note that the negative terminal of the variable reference voltage source 718 is grounded. The variable reference voltage source 718 and the load circuit 9 are connected so that the output voltage Vr of the variable reference voltage source 718 can be controlled by a load signal Sig output from the load circuit 9.

又、誤差増幅器７１３の出力端子は、パルス変調回路７３の一方の入力端子に接続されている。つまり、誤差増幅器７１３の出力端子から出力される誤差電圧Ｖｅは、パルス変調回路７３の一方の入力端子に印加される。又、発振回路７２の出力端子は、パルス変調回路７３の他方の入力端子に接続されている。つまり、発振回路７２の出力端子から出力される鋸歯状電圧Ｖｔは、パルス変調回路７３の他方の入力端子に印加される。このパルス変調回路７３とスイッチング素子２とは、パルス変調回路７３の出力端子から出力されるパルス電圧Ｖｄによってスイッチング素子２のオン・オフ動作が制御されるように接続されている。   The output terminal of the error amplifier 713 is connected to one input terminal of the pulse modulation circuit 73. That is, the error voltage Ve output from the output terminal of the error amplifier 713 is applied to one input terminal of the pulse modulation circuit 73. The output terminal of the oscillation circuit 72 is connected to the other input terminal of the pulse modulation circuit 73. That is, the sawtooth voltage Vt output from the output terminal of the oscillation circuit 72 is applied to the other input terminal of the pulse modulation circuit 73. The pulse modulation circuit 73 and the switching element 2 are connected such that the on / off operation of the switching element 2 is controlled by the pulse voltage Vd output from the output terminal of the pulse modulation circuit 73.

次に、本実施の形態に係る電源システム１００の基本動作について説明する。   Next, the basic operation of power supply system 100 according to the present embodiment will be described.

図１（ａ）に示す本実施の形態に係る電源システム１００では、スイッチング素子２がオン状態のとき、入力直流電源１の直流電圧Ｖｉはインダクタ４とレギュレーション抵抗８と出力平滑コンデンサ５との直列回路に印加される。このとき、入力直流電源１からインダクタ４及びレギュレーション抵抗８を介して負荷回路９へ電流が流れ、これによりインダクタ４には磁気エネルギーが蓄積される。次に、スイッチング素子２がオフ状態となると、インダクタ４に蓄積された磁気エネルギーが放出されてダイオード３がオン状態となり導通するので、インダクタ４からダイオード３を通して出力平滑コンデンサ５へ電流が流れる。このように、スイッチ２のオン・オフ動作によって、直流電圧Ｖｉのインダクタ４とレギュレーション抵抗８と出力平滑コンデンサ５との直列回路への印加と、インダクタ４における磁気エネルギーの蓄積と放出とが繰り返されるので、出力平滑コンデンサ５からは所定の電圧の直流が負荷回路９に対して連続的に供給されるようになる。このとき、前記オン・オフ動作は制御部７によってその制御が行われる。そして、スイッチング素子２の１スイッチング周期中のオン時間の割合である時比率δを制御することによって、出力電圧Ｖｏを０Ｖから入力電圧Ｖｉまで設定することが可能となる。ここで、入力電圧をＶｉとし、時比率をδとすると、出力電圧Ｖｏは数２となる。つまり、時比率δを制御することによって、出力電圧Ｖｏを任意に調整可能であることが分かる。   In the power supply system 100 according to the present embodiment shown in FIG. 1A, when the switching element 2 is in the ON state, the DC voltage Vi of the input DC power supply 1 is in series with the inductor 4, the regulation resistor 8, and the output smoothing capacitor 5. Applied to the circuit. At this time, a current flows from the input DC power source 1 to the load circuit 9 via the inductor 4 and the regulation resistor 8, and thereby magnetic energy is stored in the inductor 4. Next, when the switching element 2 is turned off, the magnetic energy accumulated in the inductor 4 is released and the diode 3 is turned on and becomes conductive, so that a current flows from the inductor 4 to the output smoothing capacitor 5 through the diode 3. As described above, the on / off operation of the switch 2 repeats the application of the DC voltage Vi to the series circuit of the inductor 4, the regulation resistor 8 and the output smoothing capacitor 5, and the accumulation and release of magnetic energy in the inductor 4. Therefore, a direct current having a predetermined voltage is continuously supplied from the output smoothing capacitor 5 to the load circuit 9. At this time, the on / off operation is controlled by the control unit 7. The output voltage Vo can be set from 0 V to the input voltage Vi by controlling the time ratio δ, which is the ratio of the ON time in one switching cycle of the switching element 2. Here, when the input voltage is Vi and the duty ratio is δ, the output voltage Vo is expressed by Equation 2. That is, it can be seen that the output voltage Vo can be arbitrarily adjusted by controlling the duty ratio δ.

Figure 2005130616
ここで、上記の如く構成され動作する本実施の形態に係る電源システム１００におけるスイッチング素子２の時比率δの制御方法について説明する。
Figure 2005130616
 Here, a method of controlling the time ratio δ of the switching element 2 in the power supply system 100 according to the present embodiment configured and operating as described above will be described.

図２は、本実施の形態に係る電源システム１００の制御部７における各部の電圧波形を模式的に示す波形図である。ここで、Ｖｔは発振回路７２が生成する鋸歯状電圧を、Ｖｅは誤差増幅器７１３が出力する誤差電圧を、Ｖｄはパルス変調回路７３が出力する駆動電圧を、各々示している。ここで、図２に示すように、鋸歯状電圧Ｖｔは、その周期がＴであり、かつ振幅がΔＶｔの三角波波形で、直線的に上昇して急峻に低下するように変化する。   FIG. 2 is a waveform diagram schematically showing the voltage waveform of each part in the control unit 7 of the power supply system 100 according to the present embodiment. Here, Vt represents a sawtooth voltage generated by the oscillation circuit 72, Ve represents an error voltage output from the error amplifier 713, and Vd represents a drive voltage output from the pulse modulation circuit 73. Here, as shown in FIG. 2, the sawtooth voltage Vt is a triangular wave waveform having a period of T and an amplitude of ΔVt, and changes so as to rise linearly and fall sharply.

図２に示すように、誤差電圧Ｖｅは、レギュレーション電圧検出回路７１５が検出する出力電圧Ｖｏに由来する検出電圧が基準電圧Ｖｒより高い場合には低下し、逆に、前記検出電圧が基準電圧Ｖｒより低い場合には上昇するように変化する。パルス変調回路７３には誤差電圧Ｖｅと鋸歯状電圧Ｖｔが入力され、鋸歯電圧Ｖｔが誤差電圧Ｖｅ以下の場合はハイレベル、その逆の場合にはローレベルとなるスイッチング素子２を駆動するためのパルス電圧Ｖｄを出力する。このとき、誤差電圧Ｖｅが高電圧になるにつれてパルス電圧Ｖｄのパルス幅は広くなり、従って時比率δは大きくなる。そして、このパルス電圧Ｖｄのパルス幅が変化することによってスイッチング素子２のオン・オフ期間が制御されるので、これによって出力電圧Ｖｏは所望の直流電圧となる。   As shown in FIG. 2, the error voltage Ve decreases when the detection voltage derived from the output voltage Vo detected by the regulation voltage detection circuit 715 is higher than the reference voltage Vr, and conversely, the detection voltage becomes the reference voltage Vr. If it is lower, it changes to rise. An error voltage Ve and a sawtooth voltage Vt are input to the pulse modulation circuit 73. When the sawtooth voltage Vt is equal to or lower than the error voltage Ve, the switching element 2 is driven at a high level, and vice versa. The pulse voltage Vd is output. At this time, the pulse width of the pulse voltage Vd becomes wider as the error voltage Ve becomes higher, and therefore the time ratio δ becomes larger. Since the ON / OFF period of the switching element 2 is controlled by changing the pulse width of the pulse voltage Vd, the output voltage Vo becomes a desired DC voltage.

この本実施の形態に係る電源システム１００では、レギュレーション抵抗８の挿入によって出力電圧Ｖｏは負荷電流Ｉｏの一次関数となり、従って出力電圧Ｖｏは図３に示す負荷レギュレーションとなる。つまり、負荷電流Ｉｏが増加した場合には、出力電圧Ｖｏは低下する。本実施の形態に係る電源システム１００では、レギュレーション抵抗８の抵抗値は、負荷急増直後の出力電圧変動を最小限に抑えるために、出力平滑コンデンサ５のＥＳＲの抵抗値Ｒｅ（Ω）と同じ値若しくは近い値とされている。ここで、負荷電流Ｉｏ＝０（Ａ）のときの出力電圧Ｖｏを電圧Ｖｓとし、レギュレーション抵抗８の抵抗値をＲｒ（Ω）とすると、電圧Ｖｓと抵抗値Ｒｒとの関係は数３のように表される。   In the power supply system 100 according to the present embodiment, the insertion of the regulation resistor 8 causes the output voltage Vo to be a linear function of the load current Io, and thus the output voltage Vo becomes the load regulation shown in FIG. That is, when the load current Io increases, the output voltage Vo decreases. In the power supply system 100 according to the present embodiment, the resistance value of the regulation resistor 8 is the same value as the ESR resistance value Re (Ω) of the output smoothing capacitor 5 in order to minimize the output voltage fluctuation immediately after the sudden increase in load. Or it is a close value. Here, assuming that the output voltage Vo when the load current Io = 0 (A) is the voltage Vs, and the resistance value of the regulation resistor 8 is Rr (Ω), the relationship between the voltage Vs and the resistance value Rr is as shown in Equation 3. It is expressed in

Figure 2005130616
このとき、電源システム１００においては、図３に示す負荷レギュレーションで負荷回路９が必要とする最大電流がＩｏmaxのときの出力電圧Ｖｏminが負荷回路９の動作可能な最低電圧Ｖlimを下回らないに電圧Ｖlim＋αになるよう、レギュレーション電圧検出回路７１５における抵抗７１５１及び抵抗７１５２の各々の抵抗値、又は、可変基準電圧源７１８の出力電圧Ｖｒを設定する。ここで、前記電圧αは、リプル成分により出力電圧Ｖｏが負荷回路９の動作可能な最低電圧であるＶlimを下回らないため、又、電圧変動の過渡時における出力電圧Ｖｏが前記Ｖlimを下回らないために付加する最低限必要な電圧である。
Figure 2005130616
 At this time, in the power supply system 100, the voltage Vlim + α is set so that the output voltage Vomin when the maximum current required by the load circuit 9 is Iomax in the load regulation shown in FIG. 3 is not lower than the minimum operable voltage Vlim of the load circuit 9. The resistance values of the resistors 7151 and 7152 in the regulation voltage detection circuit 715 or the output voltage Vr of the variable reference voltage source 718 are set so that Here, since the output voltage Vo does not fall below Vlim, which is the lowest voltage at which the load circuit 9 can operate, due to a ripple component, and the output voltage Vo at the time of voltage fluctuation transient does not fall below Vlim. Is the minimum required voltage to be added to

次に、本実施の形態に係る電源システム１００における出力電圧Ｖｏの制御動作について詳細に説明する。   Next, the control operation of the output voltage Vo in the power supply system 100 according to the present embodiment will be described in detail.

図４は、本実施の形態に係る電源システム１００における出力電圧Ｖｏの制御動作を模式的に説明する波形図である。ここで、図４（ａ）は負荷電流Ｉｏの経時的変化を、図４（ｂ）は負荷信号Ｓｉｇの経時的変化を、図４（ｃ）は鋸歯状電圧Ｖｔ及び誤差電圧Ｖｅの経時的変化を、図４（ｄ）は出力電圧Ｖｏの経時的変化を、各々示している。   FIG. 4 is a waveform diagram schematically illustrating the control operation of output voltage Vo in power supply system 100 according to the present embodiment. 4A shows the change over time of the load current Io, FIG. 4B shows the change over time of the load signal Sig, and FIG. 4C shows the change over time of the sawtooth voltage Vt and the error voltage Ve. FIG. 4D shows the change over time of the output voltage Vo.

先ず、図４（ｂ）に示す時刻ｔ０において負荷信号Ｓｉｇが出力されることにより基準電圧Ｖｒが上昇し、その基準電圧Ｖｒの上昇に伴って図４（ｃ）の如く誤差電圧Ｖｅが上昇する。このとき、出力電圧Ｖｏは、図４（ｄ）に示すように、時刻ｔ０からＴＢ秒後の時刻ｔ１以降において流れる負荷電流Ｉｏによって発生するアンダーシュート量に相当する電圧だけ、Ｖlim＋αから上昇する。尚、このアンダーシュート量に相当する電圧の上昇量は負荷信号Ｓｉｇの振幅によって決まるものとし、その負荷信号Ｓｉｇの振幅は、任意の負荷電流Ｉｏにおいて出力電圧ＶｏをＶlim＋αとするための基準電圧Ｖｒを決定する値とする。   First, when the load signal Sig is output at time t0 shown in FIG. 4B, the reference voltage Vr rises, and as the reference voltage Vr rises, the error voltage Ve rises as shown in FIG. 4C. . At this time, as shown in FIG. 4D, the output voltage Vo rises from Vlim + α by a voltage corresponding to the amount of undershoot generated by the load current Io flowing after time t1 after TB seconds from time t0. The amount of increase in voltage corresponding to the amount of undershoot is determined by the amplitude of the load signal Sig. The amplitude of the load signal Sig is the reference voltage Vr for setting the output voltage Vo to Vlim + α at an arbitrary load current Io. Is a determining value.

次に、図４（ａ）に示すように時刻ｔ１において負荷電流Ｉｏが急増すると、図４（ｄ）に示すように、出力電圧Ｖｏは図３で示した負荷レギュレーションに応じて瞬時に低下する。ここで、出力電圧Ｖｏは時刻ｔ０において既にアンダーシュート量に相当する電圧だけ上昇しているので、時刻ｔ１から時刻ｔ２の期間における出力電圧ＶｏはＶlim＋αで略一定に制御される。尚、本発明において、負荷電流Ｉｏの急増とは、負荷電流Ｉｏが０．０００１Ａ／μ秒以上２００００Ａ／μ秒以下で変化することをいう。例えば、パソコンのＣＰＵでは２００Ａ／μ秒で、携帯電話のパワーアンプでは０．０１Ａ／μ秒で負荷電流Ｉｏが変化する。   Next, when the load current Io rapidly increases at time t1 as shown in FIG. 4A, the output voltage Vo instantaneously decreases according to the load regulation shown in FIG. 3 as shown in FIG. 4D. . Here, since the output voltage Vo has already increased by a voltage corresponding to the undershoot amount at time t0, the output voltage Vo in the period from time t1 to time t2 is controlled to be substantially constant at Vlim + α. In the present invention, the rapid increase of the load current Io means that the load current Io changes at 0.0001 A / μsec or more and 20000 A / μsec or less. For example, the load current Io changes at 200 A / μsec in a CPU of a personal computer and 0.01 A / μsec in a power amplifier of a mobile phone.

次に、図４（ａ）に示すように時刻ｔ２において負荷電流Ｉｏが急減すると、その負荷電流Ｉｏの急減と同時に、図４（ｂ）に示すように負荷信号Ｓｉｇも負荷電流Ｉｏに応じた振幅に急減する。このとき、インダクタ４に流れる電流は自己インダクタンスにより瞬時にその電流量を変化させることができないため、負荷電流Ｉｏが急減した直後においては出力平滑コンデンサ５に過剰な電流が供給される。そして、制御部７は瞬時に負荷電流Ｉｏの急激な変化に対して反応できないため、図４（ｄ）に示すように出力電圧Ｖｏには前記過剰な電流に起因するオーバーシュートが発生する。その後、制御部７が予め設定された目標電圧になるようにスイッチング素子２のオン・オフ動作を制御し、これによって出力電圧Ｖｏを下げるように動作する。このとき、基準電圧Ｖｒを急減させると出力電圧Ｖｏにアンダーシュートが発生するため、基準電圧Ｖｒを制御部７が追従できる程度に徐々に低下させる。つまり、図４（ｄ）に示すように、出力電圧Ｖｏには時刻ｔ２における負荷電流Ｉｏが急減したときにオーバーシュートが発生するが、その直後に、出力電圧Ｖｏはアンダーシュートを起こさずに最終的にＶlim＋αとなるように制御される。   Next, when the load current Io suddenly decreases at time t2 as shown in FIG. 4A, simultaneously with the sudden decrease in the load current Io, the load signal Sig also corresponds to the load current Io as shown in FIG. Decreases in amplitude. At this time, since the amount of current flowing through the inductor 4 cannot be instantaneously changed due to self-inductance, an excess current is supplied to the output smoothing capacitor 5 immediately after the load current Io rapidly decreases. And since the control part 7 cannot react to the sudden change of the load current Io instantaneously, as shown in FIG.4 (d), the overshoot resulting from the said excessive electric current generate | occur | produces in the output voltage Vo. Thereafter, the control unit 7 controls the on / off operation of the switching element 2 so as to obtain a preset target voltage, and thereby operates to lower the output voltage Vo. At this time, if the reference voltage Vr is suddenly reduced, an undershoot occurs in the output voltage Vo. Therefore, the reference voltage Vr is gradually lowered to the extent that the control unit 7 can follow. That is, as shown in FIG. 4D, the output voltage Vo has an overshoot when the load current Io suddenly decreases at time t2, but immediately after that, the output voltage Vo does not cause an undershoot and finally Therefore, control is performed so that Vlim + α.

次に、図４（ｂ）に示すように、時刻ｔ３において再び負荷信号Ｓｉｇが上昇し、その負荷信号Ｓｉｇの上昇に伴って基準電圧Ｖｒが上昇する。又、その基準電圧Ｖｒの上昇に伴って、図４（ｃ）の如く誤差電圧Ｖｅが上昇する。そして、この誤差電圧Ｖｅの上昇に伴って、出力電圧Ｖｏが、図４（ｄ）に示すように時刻ｔ３からＴＢ秒後の時刻ｔ４以降において流れる負荷電流Ｉｏにより発生するアンダーシュート量に相当する電圧だけ、Ｖlim＋αから上昇する。そして、図４（ａ）に示すように再び負荷電流Ｉｏが急増すると、その負荷電流Ｉｏが急増した量に応じて、出力電圧Ｖｏにはアンダーシュートが生じる。しかし、出力電圧Ｖｏは時刻ｔ３において既にアンダーシュート量に相当する電圧だけ上昇しているので、時刻ｔ４以降における出力電圧ＶｏはＶlim＋αで略一定に制御される。   Next, as shown in FIG. 4B, the load signal Sig rises again at time t3, and the reference voltage Vr rises as the load signal Sig rises. As the reference voltage Vr increases, the error voltage Ve increases as shown in FIG. As the error voltage Ve increases, the output voltage Vo corresponds to the amount of undershoot generated by the load current Io flowing after time t4 after TB seconds from time t3 as shown in FIG. 4D. Only voltage increases from Vlim + α. When the load current Io rapidly increases again as shown in FIG. 4A, an undershoot occurs in the output voltage Vo according to the amount of the load current Io increasing rapidly. However, since the output voltage Vo has already increased by a voltage corresponding to the undershoot amount at time t3, the output voltage Vo after time t4 is controlled to be substantially constant at Vlim + α.

このようにして、本発明に係る電源システム１００では、負荷回路９に印加される出力電圧ＶｏはＶlim＋αで略一定に制御される。ここで、従来のＤＣ−ＤＣコンバータでは、アンダーシュート対策のために定常的に出力電圧Ｖｏを高めに設定する必要があり、従って過剰な電力供給となっていた。又、負荷急増後の出力電圧Ｖｏの変動を抑え、かつ負荷増加時の出力電圧Ｖｏを低く設定した従来の他方のＤＣ-ＤＣコンバータでは、軽負荷時において出力電圧Ｖｏが所定の電圧より高くなるために過剰な電力供給となっていた。しかしながら、本実施の形態に関る電源システム１００においては、負荷急増前のＴＢ秒間だけ出力電圧Ｖｏを事前にアンダーシュート量に相当する電圧だけ上昇させるため、負荷急増時のアンダーシュートによる負荷回路の誤動作や停止が回避できる。又、電力を過剰に供給する期間が比較的短くなるため、負荷回路９における消費電力を低減させることが可能になる。   Thus, in the power supply system 100 according to the present invention, the output voltage Vo applied to the load circuit 9 is controlled to be substantially constant by Vlim + α. Here, in the conventional DC-DC converter, it is necessary to steadily set the output voltage Vo to be high in order to prevent undershoot, and therefore, the power supply is excessive. Further, in the other conventional DC-DC converter in which the fluctuation of the output voltage Vo after the sudden increase in load is suppressed and the output voltage Vo at the time of increasing load is set low, the output voltage Vo becomes higher than a predetermined voltage at light load. Therefore, it was an excessive power supply. However, in the power supply system 100 according to the present embodiment, the output voltage Vo is increased by a voltage corresponding to the amount of undershoot in advance for TB seconds before the load suddenly increases. Malfunctions and stops can be avoided. In addition, since the period during which the power is excessively supplied is relatively short, the power consumption in the load circuit 9 can be reduced.

尚、本実施の形態の電源システム１００における負荷信号Ｓｉｇは図４に示した電気的信号としたが、これだけに限定されるものではない。例えば、負荷電流Ｉｏに応じた何らかの形態の信号を出力し、かつ、その信号が負荷急増時にはそのＴＢ秒前に出力されるような信号であり、更に、基準電圧Ｖｒがその出力される信号により適切な電圧に可変されるような信号であれば、本発明を適用可能であることは言うまでもない。   The load signal Sig in the power supply system 100 of the present embodiment is the electrical signal shown in FIG. 4, but is not limited to this. For example, a signal of some form corresponding to the load current Io is output, and the signal is output TB seconds before the load suddenly increases. Further, the reference voltage Vr is determined by the output signal. It goes without saying that the present invention can be applied to any signal that can be varied to an appropriate voltage.

（実施の形態２）
図５は、本発明の実施の形態２に係る電源システムの構成を模式的に示す回路図である。ここで、実施の形態２は、負荷急減後の消費電流が決まっている場合についての好適な実施の形態である。 (Embodiment 2)
FIG. 5 is a circuit diagram schematically showing the configuration of the power supply system according to Embodiment 2 of the present invention. Here, the second embodiment is a preferred embodiment in the case where the current consumption after the sudden decrease in load is determined.

実施の形態２の電源システムにおいては、前述した実施の形態１の電源システム１００と実質的に同じ機能、又は同じ構成を有する物には同じ符号を付けその説明は省略する。又、前述した電圧、電流及び抵抗等の定義は、文字（符号）が同じであれば同様の意味であるとみなし、その詳細な説明はここでは省略する。   In the power supply system of the second embodiment, components having substantially the same function or the same configuration as those of the power supply system 100 of the first embodiment described above are denoted by the same reference numerals and description thereof is omitted. Further, the definitions of voltage, current, resistance, and the like described above are considered to have the same meaning as long as the characters (symbols) are the same, and detailed description thereof is omitted here.

実施の形態２の電源システム２００において、前述した実施の形態１における電源システム１００の構成と異なる点は、負荷回路９から出力される負荷信号Ｓｉｇが含有する情報と、可変基準電圧源７１８に代わって基準電圧回路７１７が付加された点である。そして、実施の形態２における負荷信号Ｓｉｇは負荷電流Ｉｏに関する情報を含有した信号ではなく、負荷回路９が重負荷時にハイレベル（高電位）、又、軽負荷時にローレベル（低電位）を出力する信号である。尚、実施の形態２における負荷信号Ｓｉｇは、負荷急増時にはそのＴＢ秒前に出力されるようなタイミング信号とする。   The power supply system 200 according to the second embodiment differs from the configuration of the power supply system 100 according to the first embodiment described above in place of the information contained in the load signal Sig output from the load circuit 9 and the variable reference voltage source 718. The reference voltage circuit 717 is added. The load signal Sig in the second embodiment is not a signal containing information on the load current Io, but the load circuit 9 outputs a high level (high potential) when the load is heavy and a low level (low potential) when the load is light. Signal. Note that the load signal Sig in the second embodiment is a timing signal that is output TB seconds before the load suddenly increases.

図５に示すように、誤差増幅回路７１において、基準電圧回路７１７は、基準電圧Ｖｒ０の基準電圧源７１７１と、基準電圧Ｖｒ０を分圧する分圧抵抗７１７２及び７１７３と、負荷信号Ｓｉｇによってオン・オフ動作を行う基準電圧切換スイッチ７１７４と、基準電圧切換スイッチ７１７４のオン・オフ動作により充放電されるコンデンサ７１７５とを有している。この基準電圧回路７１７は、誤差増幅器７１３に対して基準電圧Ｖｒを出力する。そして、コンデンサ７１７５は基準電圧切換スイッチ７１７４がオン状態になると同時に基準電圧Ｖｒ０まで瞬時に充電されるため、基準電圧Ｖｒは基準電圧Ｖｒ０となる。又、基準電圧切換スイッチ７１７４がオフ状態になると、基準電圧Ｖｒは、分圧抵抗７１７２及び７１７３の分圧抵抗値をＲ１及びＲ２（Ω）として、下記数４まで低下する。その際、基準電圧Ｖｒは、分圧抵抗７１７３及び分圧抵抗７１７３と並列に接続されたコンデンサ７１７５の時定数により徐々に低下する。   As shown in FIG. 5, in the error amplifying circuit 71, the reference voltage circuit 717 is turned on / off by a reference voltage source 7171 for the reference voltage Vr0, voltage dividing resistors 7172 and 7173 for dividing the reference voltage Vr0, and a load signal Sig. It has a reference voltage changeover switch 7174 that operates, and a capacitor 7175 that is charged and discharged by the on / off operation of the reference voltage changeover switch 7174. The reference voltage circuit 717 outputs a reference voltage Vr to the error amplifier 713. Since the capacitor 7175 is instantaneously charged to the reference voltage Vr0 at the same time as the reference voltage changeover switch 7174 is turned on, the reference voltage Vr becomes the reference voltage Vr0. In addition, when the reference voltage changeover switch 7174 is turned off, the reference voltage Vr decreases to the following formula 4 with the voltage dividing resistance values of the voltage dividing resistors 7172 and 7173 as R1 and R2 (Ω). At that time, the reference voltage Vr gradually decreases due to the time constant of the voltage dividing resistor 7173 and the capacitor 7175 connected in parallel with the voltage dividing resistor 7173.

Figure 2005130616
ここで、本実施の形態における電源システム２００の負荷レギュレーションを図３に示した実施の形態１における電源システム１００の負荷レギュレーションと同じように設定すると、基準電圧切換スイッチ７１７４がオン状態の場合、負荷急減後における負荷電流Ｉｏminのときの出力電圧Ｖｏは下記数５となる。
Figure 2005130616
 Here, when the load regulation of the power supply system 200 in the present embodiment is set in the same manner as the load regulation of the power supply system 100 in the first embodiment shown in FIG. 3, when the reference voltage changeover switch 7174 is in the on state, the load The output voltage Vo at the time of the load current Iomin after the sudden decrease is given by the following formula 5.

Figure 2005130616
以上の関係を図示すると図６となり、即ち、負荷電流ＩｏがＩｏminのときにはＩｏmaxのときに比べΔＶｏだけ出力電圧Ｖｏが上昇することになる。この時、基準電圧切換スイッチ７１７４をオフ状態とすることにより、基準電圧Ｖｒは徐々に下がる。そして、分圧抵抗７１７２及び７１７３の分圧抵抗値Ｒ１及びＲ２を、下記数６を満足するように選ぶことによって、負荷急減後の出力電圧Ｖｏを最終的にＶlim＋αとなるように制御することが可能になる。
Figure 2005130616
 The above relationship is illustrated in FIG. 6, that is, when the load current Io is Iomin, the output voltage Vo increases by ΔVo as compared to when Iomax. At this time, the reference voltage Vr is gradually lowered by turning off the reference voltage switch 7174. Then, by selecting the voltage dividing resistance values R1 and R2 of the voltage dividing resistors 7172 and 7173 so as to satisfy the following formula 6, the output voltage Vo after the sudden decrease in load can be controlled to finally become Vlim + α. It becomes possible.

Figure 2005130616
次に、以上のように構成された本実施の形態に係る電源システム２００における出力電圧Ｖｏの制御動作について、図７を用いて詳細に説明する。
Figure 2005130616
 Next, the control operation of the output voltage Vo in the power supply system 200 according to the present embodiment configured as described above will be described in detail with reference to FIG.

図７は、本実施の形態に係る電源システム２００における出力電圧Ｖｏの制御動作を模式的に説明する波形図である。ここで、図７（ａ）は負荷電流Ｉｏの経時的変化を、図７（ｂ）は負荷信号Ｓｉｇの経時的変化を、図７（ｃ）は鋸歯状電圧Ｖｔ及び誤差電圧Ｖｅの経時的変化を、図７（ｄ）は出力電圧Ｖｏの経時的変化を、各々示している。   FIG. 7 is a waveform diagram schematically illustrating the control operation of output voltage Vo in power supply system 200 according to the present embodiment. 7A shows the change with time of the load current Io, FIG. 7B shows the change with time of the load signal Sig, and FIG. 7C shows the change with time of the sawtooth voltage Vt and the error voltage Ve. FIG. 7D shows changes over time of the output voltage Vo.

先ず、図７（ｂ）に示す時刻ｔ０において負荷信号Ｓｉｇが出力されることにより基準電圧切換スイッチ７１７４がオン状態となり、これによってコンデンサ７１７５には瞬時に基準電圧Ｖｒ０まで電荷が充電される。つまり、誤差増幅器７１３に対して出力する基準電圧Ｖｒは瞬時にＶｒ０となり、これによって図７（ｃ）に示すように誤差電圧Ｖｅが上昇し、更に、その誤差電圧Ｖｅの上昇に伴って図７（ｄ）に示すように出力電圧Ｖｏが上昇する。   First, when the load signal Sig is output at time t0 shown in FIG. 7B, the reference voltage changeover switch 7174 is turned on, whereby the capacitor 7175 is instantly charged with the reference voltage Vr0. That is, the reference voltage Vr output to the error amplifier 713 instantaneously becomes Vr0, whereby the error voltage Ve increases as shown in FIG. 7C, and further, as the error voltage Ve increases, FIG. As shown in (d), the output voltage Vo rises.

次に、図７（ｂ）に示す時刻ｔ１において、図７（ａ）の如く負荷電流Ｉｏが急増すると、出力電圧Ｖｏは図６に示した負荷レギュレーションに応じて瞬時に低下する。尚、この時の負荷電流ＩｏがＩｏmaxであると仮定すると、電源システム２００の出力電圧Ｖｏは図６に示すようにＶlim＋αに制御されることになる。   Next, at time t1 shown in FIG. 7B, when the load current Io increases rapidly as shown in FIG. 7A, the output voltage Vo instantaneously decreases according to the load regulation shown in FIG. Assuming that the load current Io at this time is Iomax, the output voltage Vo of the power supply system 200 is controlled to Vlim + α as shown in FIG.

次に、図７（ａ）に示すように時刻ｔ２で負荷電流Ｉｏが急減すると、その負荷電流Ｉｏの急減と同時に負荷信号Ｓｉｇは図７（ｂ）の如くローレベルとなる。そして、負荷信号Ｓｉｇがローレベルとなると、基準電圧切換スイッチ７１７４がオフ状態となる。これにより基準電圧Ｖｒは徐々に低下して最終的に数４に示す電圧となり、図７（ｃ）に示すように誤差電圧Ｖｅもこれに伴い徐々に低下する。ここで、分圧抵抗７１７２及び７１７３の分圧抵抗値Ｒ１及びＲ２を数６のように設定したため、図７（ｄ）に示すように出力電圧Ｖｏは徐々に低下して、最終的にＶlim＋αとなるように制御される。   Next, as shown in FIG. 7 (a), when the load current Io rapidly decreases at time t2, the load signal Sig becomes low level as shown in FIG. 7 (b) simultaneously with the sudden decrease of the load current Io. When the load signal Sig becomes a low level, the reference voltage changeover switch 7174 is turned off. As a result, the reference voltage Vr gradually decreases and finally becomes the voltage shown in Formula 4, and as shown in FIG. 7C, the error voltage Ve also gradually decreases. Here, since the voltage dividing resistance values R1 and R2 of the voltage dividing resistors 7172 and 7173 are set as shown in Equation 6, the output voltage Vo gradually decreases as shown in FIG. 7D, and finally Vlim + α. It is controlled to become.

次に、図７（ｂ）に示すように時刻ｔ３において再び負荷信号Ｓｉｇが出力されると、この負荷信号Ｓｉｇの出力によって基準電圧切換スイッチ７１７４がオン状態となり、これによりコンデンサ７１７５は瞬時に基準電圧源Ｖｒ０まで充電される。即ち、出力電圧Ｖｏは図７（ｂ）における時刻ｔ０の状態に戻る。   Next, as shown in FIG. 7B, when the load signal Sig is output again at time t3, the reference voltage changeover switch 7174 is turned on by the output of the load signal Sig. The battery is charged to the voltage source Vr0. That is, the output voltage Vo returns to the state at time t0 in FIG.

次に、図７（ｂ）に示す時刻ｔ４において図７（ａ）の如く負荷電流Ｉｏが再び急増すると、図７（ｄ）に示すように、出力電圧Ｖｏは図６に示した負荷レギュレーションに応じて瞬時に低下する。しかしながら、本実施の形態で示す電源システム２００を用いる場合には、負荷電流Ｉｏが再び急増したときの負荷電流Ｉｏが図７（ａ）に示すようにＩｏmaxより小さい電流値であると仮定すると、アンダーシュート量が低下するため、図７（ｄ）に示すように出力電圧ＶｏはＶlim＋αより少し高い値に制御されることになる。   Next, when the load current Io suddenly increases again as shown in FIG. 7A at time t4 shown in FIG. 7B, the output voltage Vo reaches the load regulation shown in FIG. 6 as shown in FIG. 7D. In response, it drops instantly. However, in the case of using the power supply system 200 shown in the present embodiment, assuming that the load current Io when the load current Io rapidly increases again is a current value smaller than Iomax as shown in FIG. Since the undershoot amount decreases, the output voltage Vo is controlled to a value slightly higher than Vlim + α as shown in FIG.

以上のように、負荷急減後の消費電流が決まっている場合には、基準電圧Ｖｒを２段階に調整することによって軽負荷時の出力電圧Ｖｏの上昇を回避することができる。即ち、負荷回路９に対する直流電力の過剰な供給を効果的に抑制することが可能になる。   As described above, when the current consumption after the sudden decrease of the load is determined, the output voltage Vo at the time of light load can be avoided by adjusting the reference voltage Vr in two stages. That is, it is possible to effectively suppress excessive supply of DC power to the load circuit 9.

（実施の形態３）
図８は、本発明の実施の形態３に係る電源システムの構成を模式的に示す回路図である。ここで、実施の形態３は、負荷急減後の消費電流が決まっていない場合についての好適な実施の形態である。 (Embodiment 3)
FIG. 8 is a circuit diagram schematically showing the configuration of the power supply system according to Embodiment 3 of the present invention. Here, the third embodiment is a preferred embodiment in the case where the current consumption after the sudden decrease in load is not determined.

実施の形態３の電源システムにおいても、前述した実施の形態２の電源システム２００と実質的に同じ機能、又は同じ構成を有する物には同じ符号を付け、その詳細な説明はここでは省略する。又、前述した電圧、電流及び抵抗等の定義は、文字（符号）が同じであれば同様の意味であるとみなし、その詳細な説明はここでは省略する。   Also in the power supply system of the third embodiment, components having substantially the same function or the same configuration as those of the power supply system 200 of the second embodiment are denoted by the same reference numerals, and detailed description thereof is omitted here. Further, the definitions of voltage, current, resistance, and the like described above are considered to have the same meaning as long as the characters (symbols) are the same, and detailed description thereof is omitted here.

実施の形態３の電源システム３００において、前述した実施の形態２における電源システム２００の構成と異なる点は、基準電圧回路７１７において基準電圧リミットスイッチ７１７６が追加された点と、基準電圧リミット回路７４が追加された点である。   The power supply system 300 according to the third embodiment is different from the configuration of the power supply system 200 according to the second embodiment described above in that a reference voltage limit switch 7176 is added in the reference voltage circuit 717 and the reference voltage limit circuit 74 is This is an added point.

基準電圧リミット回路７４は、分圧抵抗７４１１と分圧抵抗７４１２との直列回路で構成された出力電圧検出回路７４１と、基準電圧Ｖｒｌを出力する第２の基準電圧源７４２と、出力電圧検出回路７４１で検出された検出電圧Ｖｏｄと第２の基準電圧源７４２の基準電圧Ｖｒｌとが入力され、各々の電圧を比較し、Ｖｏｄ＜Ｖｒｌである場合にはハイレベルの電圧を、その逆である場合にはローレベルの電圧を出力する比較器７４３と、比較器７４３の出力がセット端子に入力され、負荷信号Ｓｉｇがリセット端子に入力されるラッチ回路７４４とで構成されている。ここで、分圧抵抗７４１１及び７４１２の抵抗値をそれぞれＲ３及びＲ４（Ω）とし、βをβ＜αとなる電圧でかつ出力電圧Ｖｏがリプル成分や過渡時の出力電圧変動によってＶlimを下回らないための最低限必要な電圧とすると、基準電圧Ｖｒｌ、Ｒ３及びＲ４を下記数７のように設定することにより、出力電圧ＶｏがＶlim＋βと等しくなった場合に比較器７４３の出力が反転する。ここで、αとβは可能な限り近い値であることが望ましい。   The reference voltage limit circuit 74 includes an output voltage detection circuit 741 configured by a series circuit of a voltage dividing resistor 7411 and a voltage dividing resistor 7412, a second reference voltage source 742 that outputs a reference voltage Vrl, and an output voltage detection circuit. The detection voltage Vod detected at 741 and the reference voltage Vrl of the second reference voltage source 742 are input, and the respective voltages are compared. If Vod <Vrl, the high level voltage is reversed. In this case, the comparator 743 outputs a low level voltage, and the latch circuit 744 receives the output of the comparator 743 at the set terminal and the load signal Sig at the reset terminal. Here, the resistance values of the voltage dividing resistors 7411 and 7412 are R3 and R4 (Ω), respectively, β is a voltage satisfying β <α, and the output voltage Vo does not fall below Vlim due to a ripple component or an output voltage fluctuation during a transition. Assuming that the minimum necessary voltage is set, the reference voltages Vrl, R3, and R4 are set as shown in the following equation 7, so that the output of the comparator 743 is inverted when the output voltage Vo becomes equal to Vlim + β. Here, α and β are preferably as close as possible.

Figure 2005130616
又、ラッチ回路７４４の出力信号Ｓｉｇ２は、基準電圧リミットスイッチ７１７６を駆動する信号である。尚、本実施の形態における電源システム３００の負荷レギュレーション特性、及び、基準電圧回路７１７の分圧抵抗７１７２及び７１７３の選択は、実施の形態２における電源システム２００の場合と同様である。
Figure 2005130616
 The output signal Sig2 of the latch circuit 744 is a signal for driving the reference voltage limit switch 7176. Note that the load regulation characteristics of the power supply system 300 and the selection of the voltage dividing resistors 7172 and 7173 of the reference voltage circuit 717 in the present embodiment are the same as those in the power supply system 200 in the second embodiment.

次に、以上のように構成された本実施の形態に係る電源システム３００における出力電圧Ｖｏの制御動作について、図９を用いて詳細に説明する。   Next, the control operation of the output voltage Vo in the power supply system 300 according to the present embodiment configured as described above will be described in detail with reference to FIG.

図９は、本実施の形態に係る電源システム３００における出力電圧Ｖｏの制御動作を模式的に説明する波形図である。ここで、図９（ａ）は負荷電流Ｉｏの経時的変化を、図９（ｂ）は負荷信号Ｓｉｇの経時的変化を、図９（ｃ）は鋸歯状電圧Ｖｔ及び誤差電圧Ｖｅの経時的変化を、図９（ｄ）は出力電圧Ｖｏの経時的変化を、図９（ｅ）は基準電圧リミット回路７４の出力である第２の負荷信号Ｓｉｇ２の経時的変化を、各々示している。   FIG. 9 is a waveform diagram schematically illustrating the control operation of output voltage Vo in power supply system 300 according to the present embodiment. 9A shows the change with time of the load current Io, FIG. 9B shows the change with time of the load signal Sig, and FIG. 9C shows the change with time of the sawtooth voltage Vt and the error voltage Ve. FIG. 9D shows the change over time of the output voltage Vo, and FIG. 9E shows the change over time of the second load signal Sig2 that is the output of the reference voltage limit circuit 74.

先ず、図９（ｂ）に示すように、時刻ｔ０において負荷信号Ｓｉｇが出力されることにより基準電圧切換スイッチ７１７４がオン状態となり、これによってコンデンサ７１７５は瞬時に基準電圧Ｖｒ０まで充電される。従って、誤差増幅器７１３に対して出力する基準電圧Ｖｒは瞬時にＶｒ０となり、これによって図９（ｃ）に示すように誤差電圧Ｖｅが上昇する。そして、その誤差電圧Ｖｅの上昇に伴って、図９（ｄ）に示すように出力電圧Ｖｏが上昇する。この時、基準電圧リミット回路７４の出力Ｓｉｇ２はハイレベルの電圧となっており、又、基準電圧リミットスイッチ７１７６はオン状態であるとする。   First, as shown in FIG. 9B, when the load signal Sig is output at time t0, the reference voltage changeover switch 7174 is turned on, whereby the capacitor 7175 is instantaneously charged to the reference voltage Vr0. Therefore, the reference voltage Vr output to the error amplifier 713 instantaneously becomes Vr0, thereby increasing the error voltage Ve as shown in FIG. 9C. As the error voltage Ve increases, the output voltage Vo increases as shown in FIG. At this time, the output Sig2 of the reference voltage limit circuit 74 is at a high level voltage, and the reference voltage limit switch 7176 is in an ON state.

次に、図９（ｂ）に示す時刻ｔ１において図９（ａ）の如く負荷電流Ｉｏが急増すると、出力電圧Ｖｏは図６に示した負荷レギュレーションに応じて瞬時に低下する。ここで、この時の負荷電流ＩｏがＩｏmaxであると仮定すると、図６に示す負荷レギュレーションにより、出力電圧ＶｏはＶlim＋αに制御されることになる。   Next, when the load current Io rapidly increases as shown in FIG. 9A at time t1 shown in FIG. 9B, the output voltage Vo decreases instantaneously according to the load regulation shown in FIG. Here, if it is assumed that the load current Io at this time is Iomax, the output voltage Vo is controlled to Vlim + α by the load regulation shown in FIG.

次に、図９（ｂ）に示す時刻ｔ２で図９（ａ）の如く負荷電流Ｉｏが急減し、それと同時に図９（ｂ）に示すように負荷信号Ｓｉｇがローレベルの電位となると、基準電圧切換スイッチ７１７４がオフ状態となる。従って、基準電圧Ｖｒは徐々に低下し、最終的に数４に示す電圧となる。又、誤差電圧Ｖｅも、図９（ｃ）に示すように、この基準電圧Ｖｒの低下に伴い徐々に低下する。そして、この時の負荷電流ＩｏがＩｏminであるとすると、Ｒ１及びＲ２は数６に示すように設定したため、図９（ｄ）に示すように出力電圧Ｖｏは徐々に低下し、最終的にＶlim＋αとなるように制御される。   Next, at time t2 shown in FIG. 9B, the load current Io rapidly decreases as shown in FIG. 9A, and at the same time, as shown in FIG. 9B, the load signal Sig becomes a low level potential. The voltage switch 7174 is turned off. Accordingly, the reference voltage Vr gradually decreases and finally becomes the voltage shown in Formula 4. Further, as shown in FIG. 9C, the error voltage Ve gradually decreases as the reference voltage Vr decreases. Assuming that the load current Io at this time is Iomin, since R1 and R2 are set as shown in Equation 6, the output voltage Vo gradually decreases as shown in FIG. 9D, and finally Vlim + α It is controlled to become.

次に、図９（ｂ）に示すように時刻ｔ３において再び負荷信号Ｓｉｇが出力されることにより、基準電圧切換スイッチ７１７４がオン状態となる。そして、基準電圧切換スイッチ７１７４がオン状態となることにより、コンデンサ７１７５は瞬時に基準電圧Ｖｒ０まで充電される。従って、誤差増幅器７１３へ出力される基準電圧Ｖｒは瞬時にＶｒ０となり、これによって図９（ｃ）に示すように誤差電圧Ｖｅが上昇する。そして、その誤差電圧Ｖｅの上昇に伴って、図９（ｄ）に示すように出力電圧Ｖｏが上昇する。   Next, as shown in FIG. 9B, the load signal Sig is output again at time t3, so that the reference voltage changeover switch 7174 is turned on. When the reference voltage changeover switch 7174 is turned on, the capacitor 7175 is instantaneously charged to the reference voltage Vr0. Accordingly, the reference voltage Vr output to the error amplifier 713 instantaneously becomes Vr0, and as a result, the error voltage Ve increases as shown in FIG. As the error voltage Ve increases, the output voltage Vo increases as shown in FIG.

次に、図９（ｂ）に示す時刻ｔ４において図９（ａ）の如く負荷電流Ｉｏが急増すると、図９（ｄ）に示すように、出力電圧Ｖｏは図６に示した負荷レギュレーションに応じて瞬時に低下する。しかし、この実施の形態３で示す電源システム３００では、この時の負荷電流ＩｏがＩｏmaxより小さい電流であると仮定すると、図９（ｄ）に示すように出力電圧ＶｏはＶlim＋αより少し高い値となるように制御されることになる。   Next, when the load current Io rapidly increases as shown in FIG. 9A at time t4 shown in FIG. 9B, the output voltage Vo corresponds to the load regulation shown in FIG. 6 as shown in FIG. 9D. Will drop instantly. However, in the power supply system 300 shown in the third embodiment, assuming that the load current Io at this time is smaller than Iomax, the output voltage Vo is slightly higher than Vlim + α as shown in FIG. It will be controlled to become.

次に、図９（ｂ）に示す時刻ｔ５において図９（ａ）に示すように負荷電流Ｉｏが急減すると、その負荷電流Ｉｏの急減と同時に図９（ｂ）に示すように負荷信号Ｓｉｇはローレベルの電位となる。そして、この負荷信号Ｓｉｇのローレベルへの低下により、基準電圧切換スイッチ７１７４がオフ状態となる。従って、基準電圧Ｖｒは徐々に低下し、それに伴って図９（ｃ）に示すように誤差電圧Ｖｅも徐々に低下する。ここで、基準電圧回路７１７における分圧抵抗７１７２及び分圧抵抗７１７３の抵抗値を数６に示すように選択したため、この時の負荷電流ＩｏがＩｏminよりも大きな値であると、出力電圧Ｖｏは徐々に低下するが、やがて図９（ｄ）に示すようにＶlim＋αを下回る電圧となる。しかしながら、数７により出力電圧ＶｏがＶlim＋βに達すると比較器７４３がハイレベルの電位となり、これによってラッチ回路７４４の出力電圧がローレベルの電位となるため、基準電圧リミットスイッチ７１７６はオフとなる。そして、コンデンサ７１７５の放電を瞬時に止める。従って、出力電圧Ｖｏは、その後、更に低下せずに図９（ｄ）に示すようにＶlim＋βとなるように制御される。   Next, when the load current Io suddenly decreases as shown in FIG. 9A at time t5 shown in FIG. 9B, the load signal Sig is simultaneously reduced as shown in FIG. It becomes a low level potential. Then, the reference voltage changeover switch 7174 is turned off due to the load signal Sig being lowered to a low level. Accordingly, the reference voltage Vr gradually decreases, and accordingly, the error voltage Ve also gradually decreases as shown in FIG. Here, since the resistance values of the voltage dividing resistor 7172 and the voltage dividing resistor 7173 in the reference voltage circuit 717 are selected as shown in Equation 6, if the load current Io at this time is larger than Iomin, the output voltage Vo is The voltage gradually decreases, but eventually becomes a voltage lower than Vlim + α as shown in FIG. However, when the output voltage Vo reaches Vlim + β according to Equation 7, the comparator 743 becomes a high-level potential, which causes the output voltage of the latch circuit 744 to become a low-level potential, so that the reference voltage limit switch 7176 is turned off. Then, the discharge of the capacitor 7175 is stopped instantaneously. Therefore, the output voltage Vo is thereafter controlled to become Vlim + β as shown in FIG.

次に、図９（ｂ）に示すように時刻ｔ６において再び負荷信号Ｓｉｇが出力されることにより、基準電圧切換スイッチ７１７４がオン状態となる。この時、コンデンサ７１７５は瞬時に基準電圧Ｖｒ０まで充電される。又、負荷信号Ｓｉｇが出力されることによってラッチ回路７４４の出力がリセットされ、これによって基準電圧リミット回路７４の出力信号Ｓｉｇ２はローレベルの電位となる。そして、基準電圧切換スイッチ７１７６がオン状態となる。即ち、時刻ｔ０の状態と同様の状態に戻る。   Next, as shown in FIG. 9B, the load signal Sig is output again at time t6, whereby the reference voltage changeover switch 7174 is turned on. At this time, the capacitor 7175 is instantaneously charged to the reference voltage Vr0. Further, the output of the latch circuit 744 is reset by outputting the load signal Sig, whereby the output signal Sig2 of the reference voltage limit circuit 74 becomes a low level potential. Then, the reference voltage changeover switch 7176 is turned on. That is, the state returns to the same state as at time t0.

以上のように、負荷回路９の負荷が急激に減少した後の消費電流が決まっていない場合には、基準電圧リミット回路７４が上記の如く動作してコンデンサ７１７５の放電を停止させることによって、電源システム３００の出力電圧ＶｏがＶlimを下回ることを回避することが可能になる。   As described above, when the current consumption after the load of the load circuit 9 is suddenly decreased is not determined, the reference voltage limit circuit 74 operates as described above to stop the discharge of the capacitor 7175, thereby It is possible to avoid that the output voltage Vo of the system 300 falls below Vlim.

（実施の形態４）
図１０は、本発明の実施の形態４に係る電源システムの構成を模式的に示す回路図である。ここで、実施の形態４は、負荷急減後の消費電流が決まっている場合についての好適な実施の形態である。 (Embodiment 4)
FIG. 10 is a circuit diagram schematically showing the configuration of the power supply system according to Embodiment 4 of the present invention. Here, the fourth embodiment is a preferred embodiment in the case where the current consumption after the sudden decrease in load is determined.

実施の形態４の電源システムにおいても、前述した実施の形態２の電源システム２００と実質的に同じ機能、又は同じ構成を有する物には同じ符号を付け、その詳細な説明はここでは省略する。又、前述した電圧、電流及び抵抗等の定義は、文字（符号）が同じであれば同様の意味であるとみなし、その詳細な説明はここでは省略する。   Also in the power supply system of the fourth embodiment, components having substantially the same function or the same configuration as those of the power supply system 200 of the second embodiment described above are denoted by the same reference numerals, and detailed description thereof is omitted here. Further, the definitions of voltage, current, resistance, and the like described above are considered to have the same meaning as long as the characters (symbols) are the same, and detailed description thereof is omitted here.

実施の形態４の電源システム４００において、前述した実施の形態２における電源システム２００の構成と異なる点は、電源システム２００におけるレギュレーション抵抗８を削除し、その代わりに配線抵抗１０が追加されたこと、及び、誤差増幅回路７１において誤差増幅器７１３の入出力端子間にレギュレーション抵抗７１５が接続された点である。尚、本実施の形態における電源システム４００の負荷レギュレーションは、レギュレーション抵抗７１５を誤差増幅器７１３の入出力端子間に接続したことにより、下記数８に示すようになる。   In the power supply system 400 of the fourth embodiment, the difference from the configuration of the power supply system 200 in the second embodiment described above is that the regulation resistor 8 in the power supply system 200 is deleted and a wiring resistor 10 is added instead. In addition, the regulation resistor 715 is connected between the input and output terminals of the error amplifier 713 in the error amplifier circuit 71. Note that the load regulation of the power supply system 400 in the present embodiment is expressed by the following formula 8 by connecting the regulation resistor 715 between the input and output terminals of the error amplifier 713.

Figure 2005130616
ここで、Ａは下記数９に示す通りであり、又、Ｂは下記数１０に示す通りである。
Figure 2005130616
 Here, A is as shown in the following formula 9, and B is as shown in the following formula 10.

Figure 2005130616
Figure 2005130616

Figure 2005130616
ここで、Ｖｔ０は鋸歯状電圧Ｖｔの最大振幅であり、又、Ｒｌは配線抵抗であり、更にＲｆはレギュレーション抵抗である。ここで、数８においてＡは負荷レギュレーションの傾きを示しており、又、Ｂは負荷電流Ｉｏ＝０（Ａ）のときの出力電圧Ｖｏを示している。従って、配線抵抗Ｒｌが出力平滑コンデンサ５のＥＳＲより大きければ、各パラメータを適切に選択することにより、実施の形態２における図６に示した負荷レギュレーションを本実施の形態において実現することができる。
Figure 2005130616
 Here, Vt0 is the maximum amplitude of the sawtooth voltage Vt, Rl is a wiring resistance, and Rf is a regulation resistance. Here, in Equation 8, A indicates the slope of the load regulation, and B indicates the output voltage Vo when the load current Io = 0 (A). Therefore, if the wiring resistance Rl is larger than the ESR of the output smoothing capacitor 5, the load regulation shown in FIG. 6 in the second embodiment can be realized in the present embodiment by appropriately selecting each parameter.

次に、以上のように構成された本実施の形態に係る電源システム４００における出力電圧Ｖｏの制御動作について、図１１を用いて詳細に説明する。   Next, the control operation of the output voltage Vo in the power supply system 400 according to the present embodiment configured as described above will be described in detail with reference to FIG.

図１１は、本実施の形態に係る電源システム４００における出力電圧Ｖｏの制御動作を模式的に説明する波形図である。ここで、図１１（ａ）は負荷電流Ｉｏの経時的変化を、図１１（ｂ）は負荷信号Ｓｉｇの経時的変化を、図１１（ｃ）は鋸歯状電圧Ｖｔ及び誤差電圧Ｖｅの経時的変化を、（ｄ）は出力電圧Ｖｏの経時的変化を、各々示している。   FIG. 11 is a waveform diagram schematically illustrating the control operation of output voltage Vo in power supply system 400 according to the present embodiment. 11A shows the change with time of the load current Io, FIG. 11B shows the change with time of the load signal Sig, and FIG. 11C shows the change with time of the sawtooth voltage Vt and the error voltage Ve. The change (d) shows the change over time of the output voltage Vo.

先ず、図１１（ｂ）に示すように、時刻ｔ０において負荷信号Ｓｉｇが出力されることにより基準電圧切換スイッチ７１７４がオン状態となり、これによってコンデンサ７１７５は瞬時に基準電圧Ｖｒ０まで充電される。従って、誤差増幅器７１３に対して出力される基準電圧Ｖｒは瞬時にＶｒ０となり、これによって図１１（ｃ）に示すように誤差電圧Ｖｅが上昇する。そして、その誤差電圧Ｖｅの上昇に伴って、図１１（ｄ）に示すように出力電圧Ｖｏが上昇するものとする。   First, as shown in FIG. 11B, when the load signal Sig is output at time t0, the reference voltage changeover switch 7174 is turned on, whereby the capacitor 7175 is instantaneously charged to the reference voltage Vr0. Accordingly, the reference voltage Vr output to the error amplifier 713 instantaneously becomes Vr0, and as a result, the error voltage Ve increases as shown in FIG. As the error voltage Ve increases, the output voltage Vo increases as shown in FIG.

次に、図１１（ｂ）に示す時刻ｔ１において図１１（ａ）の如く負荷電流Ｉｏが急増すると、図１１（ｄ）に示すように、出力電圧Ｖｏは図６に示した負荷レギュレーションに応じて瞬時に低下する。ここで、この時の負荷電流ＩｏがＩｏmaxであると仮定すると、出力電圧Ｖｏは図１１（ｄ）に示すようにＶlim＋αになるよう制御されることになる。   Next, when the load current Io suddenly increases as shown in FIG. 11A at time t1 shown in FIG. 11B, the output voltage Vo corresponds to the load regulation shown in FIG. 6 as shown in FIG. 11D. Will drop instantly. Here, assuming that the load current Io at this time is Iomax, the output voltage Vo is controlled to be Vlim + α as shown in FIG.

次に、図１１（ｂ）に示す時刻ｔ２において図１１（ａ）の如く負荷電流Ｉｏが急減すると、その負荷電流Ｉｏの急減と同時に図１１（ｂ）に示すように負荷信号Ｓｉｇはローレベルの電位となり、これによって基準電圧切換スイッチ７１７４がオフ状態となる。そして、基準電圧切換スイッチ７１７４がオフ状態となると基準電圧Ｖｒは徐々に低下し、最終的に数４に示すような電圧となる。又、この時、図１１（ｃ）に示すように、誤差電圧Ｖｅもこの基準電圧Ｖｒの低下に伴って徐々に低下する。従って、出力電圧Ｖｏは徐々に低下し、図１１（ｄ）に示すように最終的にＶlim＋αになるよう制御される。   Next, when the load current Io suddenly decreases as shown in FIG. 11A at time t2 shown in FIG. 11B, the load signal Sig is at a low level as shown in FIG. 11B simultaneously with the sudden decrease in the load current Io. As a result, the reference voltage changeover switch 7174 is turned off. When the reference voltage changeover switch 7174 is turned off, the reference voltage Vr gradually decreases and finally becomes a voltage as shown in Equation 4. At this time, as shown in FIG. 11C, the error voltage Ve gradually decreases as the reference voltage Vr decreases. Accordingly, the output voltage Vo is gradually decreased and finally controlled to Vlim + α as shown in FIG.

次に、図１１（ｂ）に示すように、時刻ｔ３において再び負荷信号Ｓｉｇが出力されることにより基準電圧切換スイッチ７１７４がオン状態となり、これによってコンデンサ７１７５は瞬時に基準電圧Ｖｒ０まで充電される。即ち、時刻ｔ０の状態と同様の状態に戻ることになる。   Next, as shown in FIG. 11B, when the load signal Sig is output again at time t3, the reference voltage switch 7174 is turned on, whereby the capacitor 7175 is instantaneously charged to the reference voltage Vr0. . That is, the state returns to the same state as at time t0.

次に、図１１（ｂ）に示す時刻ｔ４において図１１（ａ）の如く再び負荷電流Ｉｏが急増すると、図１１（ｄ）に示すように出力電圧Ｖｏは図６に示した負荷レギュレーションに応じて瞬時に低下する。しかしながら、この実施の形態４における電源システム４００では、この時の負荷電流ＩｏがＩｏmaxより小さい電流であると仮定すると、図１１（ｄ）に示すように出力電圧ＶｏはＶlim＋αより少し高い値になるよう制御されることになる。   Next, when the load current Io suddenly increases again as shown in FIG. 11A at time t4 shown in FIG. 11B, the output voltage Vo corresponds to the load regulation shown in FIG. 6 as shown in FIG. Will drop instantly. However, in the power supply system 400 according to the fourth embodiment, assuming that the load current Io at this time is smaller than Iomax, the output voltage Vo is slightly higher than Vlim + α as shown in FIG. Will be controlled.

以上のように、負荷急減後の負荷電流Ｉｏが決まっている場合には、基準電圧Ｖｒを２段階に調整することによって、軽負荷時の出力電圧Ｖｏの上昇を回避することができる。又、実施の形態２及び実施の形態３においては負荷レギュレーションの傾きはレギュレーション抵抗５の抵抗値によって決定しているが、この回路構成では負荷電流Ｉｏはレギュレーション抵抗５を介して負荷回路９に供給されるため、常にＲｒ×Ｉｏ×Ｉｏの電力損失が発生する。しかし、本実施の形態では、制御部７においてレギュレーション抵抗７１５を追加することによって負荷レギュレーションの傾きを決定しているため、より小さい電力損失で負荷レギュレーションの傾きを決定することができる。   As described above, when the load current Io after the sudden decrease in the load is determined, the output voltage Vo at the time of light load can be avoided by adjusting the reference voltage Vr in two stages. In the second and third embodiments, the slope of the load regulation is determined by the resistance value of the regulation resistor 5. In this circuit configuration, the load current Io is supplied to the load circuit 9 via the regulation resistor 5. Therefore, a power loss of Rr × Io × Io always occurs. However, in the present embodiment, the slope of the load regulation is determined by adding the regulation resistor 715 in the control unit 7, so that the slope of the load regulation can be determined with a smaller power loss.

尚、実施の形態４では負荷急減後の負荷電流ＩｏがＩｏminと決まっている場合についての好適な実施の形態について説明したが、実施の形態３における基準電圧リミット回路７４、及び、基準電圧リミットスイッチ７１７６を追加することにより負荷急減後の負荷電流Ｉｏが決まっていない場合についても適用可能であることは言うまでもない。   In the fourth embodiment, the preferred embodiment in which the load current Io after the sudden decrease in load is determined to be Iomin has been described. However, the reference voltage limit circuit 74 and the reference voltage limit switch in the third embodiment are described. Needless to say, the present invention can also be applied to the case where the load current Io after the sudden decrease in load is not determined by adding 7176.

（実施の形態５）
図１２は、本発明の実施の形態５に係る電源システムの構成を模式的に示す回路図である。ここで、実施の形態５は、負荷急減後の消費電流が決まっていない場合についての好適な実施の形態である。 (Embodiment 5)
FIG. 12 is a circuit diagram schematically showing the configuration of the power supply system according to Embodiment 5 of the present invention. Here, the fifth embodiment is a preferred embodiment in the case where the current consumption after the sudden decrease in load is not determined.

実施の形態５の電源システムにおいても、前述した実施の形態４の電源システム４００と実質的に同じ機能、又は同じ構成を有する物には同じ符号を付け、その詳細な説明はここでは省略する。又、前述した電圧、電流及び抵抗等の定義は、文字（符号）が同じであれば同様の意味であるとみなし、その詳細な説明はここでは省略する。   Also in the power supply system of the fifth embodiment, components having substantially the same function or the same configuration as those of the power supply system 400 of the fourth embodiment described above are denoted by the same reference numerals, and detailed description thereof is omitted here. Further, the definitions of voltage, current, resistance, and the like described above are considered to have the same meaning as long as the characters (symbols) are the same, and detailed description thereof is omitted here.

実施の形態５の電源システム５００において、前述した実施の形態４における電源システム４００の構成と異なる点は、誤差増幅回路７１において誤差増幅器７１３の入出力端子間にレギュレーション抵抗７１５とレギュレーション切換スイッチ７１６とによる直列回路が接続された点と、基準電圧回路７１７において基準電圧源７１７１以外の構成要素が削除され、誤差増幅器７１３には基準電圧源７１７１の基準電圧Ｖｒ０が印加されるようになった点とである。ここで、レギュレーション切換スイッチ７１６は、負荷回路９から出力される負荷信号Ｓｉｇによってオン・オフ動作を行う。そして、レギュレーション切換スイッチ７１６がオン状態の場合には、数８に示した負荷レギュレーションとなる。逆に、レギュレーション切換スイッチ７１６がオフ状態の場合には、レギュレーション抵抗７１５が切り離されるため、数８に示すＲｆが無限大になる。従って、出力電圧Ｖｏは下記数１１に示すように表され、負荷電流Ｉｏに依らずＶｒ、Ｒ３及びＲ４で一意的に決まる。   The power supply system 500 of the fifth embodiment is different from the configuration of the power supply system 400 in the fourth embodiment described above in that a regulation resistor 715 and a regulation changeover switch 716 are connected between the input and output terminals of the error amplifier 713 in the error amplifier circuit 71. And a point where the reference voltage source 7171 is removed from the reference voltage circuit 717, and the reference voltage Vr0 of the reference voltage source 7171 is applied to the error amplifier 713. It is. Here, the regulation changeover switch 716 performs an on / off operation according to the load signal Sig output from the load circuit 9. When the regulation changeover switch 716 is in the ON state, the load regulation shown in Equation 8 is obtained. On the contrary, when the regulation changeover switch 716 is in the OFF state, the regulation resistor 715 is disconnected, so that Rf shown in Equation 8 becomes infinite. Therefore, the output voltage Vo is expressed as shown in the following formula 11, and is uniquely determined by Vr, R3, and R4 regardless of the load current Io.

Figure 2005130616
ここで、実施の形態５における電源システム５００では、Ｖｒ＝Ｖｒ０である。即ち、レギュレーション切換スイッチ７１６のオン・オフ動作により、図１３に示すような出力電圧Ｖｏが負荷電流Ｉｏの一次関数となる負荷レギュレーション1)と、出力電圧Ｖｏは負荷電流Ｉｏに依らず常に一定となる負荷レギュレーション2)との切換が行われる。尚、各パラメータは、図１３に示すような負荷レギュレーションになるように設定する。
Figure 2005130616
 Here, in power supply system 500 in the fifth embodiment, Vr = Vr0. That is, by the on / off operation of the regulation changeover switch 716, the output voltage Vo as shown in FIG. 13 is a linear function of the load current Io and the output voltage Vo is always constant regardless of the load current Io. Is switched to load regulation 2). Each parameter is set so as to achieve load regulation as shown in FIG.

次に、以上のように構成された本実施の形態に係る電源システム５００における出力電圧Ｖｏの制御動作について、図１４を用いて詳細に説明する。   Next, the control operation of the output voltage Vo in the power supply system 500 according to the present embodiment configured as described above will be described in detail with reference to FIG.

図１４は、本実施の形態に係る電源システム５００における出力電圧Ｖｏの制御動作を模式的に説明する波形図である。ここで、図１４（ａ）は負荷電流Ｉｏの経時的変化を、図１４（ｂ）は負荷信号Ｓｉｇの経時的変化を、図１４（ｃ）は鋸歯状電圧Ｖｔ及び誤差電圧Ｖｅの経時的変化を、図１４（ｄ）は出力電圧Ｖｏの経時的変化を、各々示している。   FIG. 14 is a waveform diagram schematically illustrating the control operation of output voltage Vo in power supply system 500 according to the present embodiment. 14A shows the change with time of the load current Io, FIG. 14B shows the change with time of the load signal Sig, and FIG. 14C shows the change with time of the sawtooth voltage Vt and the error voltage Ve. FIG. 14D shows changes over time of the output voltage Vo.

先ず、図１４（ｂ）に示すように、時刻ｔ０において負荷信号Ｓｉｇが出力されることによりレギュレーション切換スイッチ７１６がオン状態となり、これによって負荷レギュレーションは図１３に示す負荷レギュレーション1)に切り換わる。従って、出力電圧Ｖｏは、この時流れている負荷電流Ｉｏによって数６に示すように表された電圧に上昇するものとする。   First, as shown in FIG. 14B, when the load signal Sig is output at time t0, the regulation changeover switch 716 is turned on, whereby the load regulation is switched to the load regulation 1) shown in FIG. Therefore, it is assumed that the output voltage Vo rises to a voltage expressed as shown in Equation 6 by the load current Io flowing at this time.

次に、図１４（ｂ）に示す時刻ｔ１において図１４（ａ）の如く負荷電流Ｉｏが急増すると、出力電圧Ｖｏは図１３に示す負荷レギュレーション1)に応じて図１４（ｄ）に示すように瞬時に低下する。ここで、この時の負荷電流ＩｏがＩｏmaxであると仮定すると、出力電圧ＶｏはＶlim＋αになるよう制御されることになる。   Next, when the load current Io suddenly increases as shown in FIG. 14A at time t1 shown in FIG. 14B, the output voltage Vo is as shown in FIG. 14D in accordance with the load regulation 1) shown in FIG. It drops instantly. Here, assuming that the load current Io at this time is Iomax, the output voltage Vo is controlled to be Vlim + α.

次に、図１４（ｂ）に示す時刻ｔ２において図１４（ａ）の如く負荷電流Ｉｏが急減すると、その負荷電流Ｉｏの急減と同時に負荷信号Ｓｉｇは図１４（ｂ）に示すようにローレベルの電位となり、これによってレギュレーション切換スイッチ７１６がオフ状態となる。この時、レギュレーション切換スイッチ７１６がオフ状態となることによって、誤差電圧Ｖｅが図１４（ｃ）に示すように徐々に低下する。従って、負荷レギュレーションは図１３に示す負荷レギュレーション2)に切り換わり、この時に流れている負荷電流Ｉｏに依らず、出力電圧Ｖｏは図１４（ｄ）に示すように最終的にＶlim＋αとなるように制御される。   Next, when the load current Io suddenly decreases as shown in FIG. 14A at time t2 shown in FIG. 14B, the load signal Sig is simultaneously lowered to the low level as shown in FIG. 14B. This causes the regulation changeover switch 716 to be turned off. At this time, when the regulation changeover switch 716 is turned off, the error voltage Ve gradually decreases as shown in FIG. Therefore, the load regulation is switched to the load regulation 2) shown in FIG. 13, and the output voltage Vo finally becomes Vlim + α as shown in FIG. 14 (d) regardless of the load current Io flowing at this time. Be controlled.

次に、図１４（ｂ）に示すように、時刻ｔ３において再び負荷信号Ｓｉｇが出力されることによりレギュレーション切換スイッチ７１６がオン状態となり、これによって負荷レギュレーションは図１３に示す負荷レギュレーション1)に切り換わる。即ち、時刻ｔ０の状態と同様の状態に戻る。   Next, as shown in FIG. 14B, when the load signal Sig is output again at time t3, the regulation changeover switch 716 is turned on, whereby the load regulation is switched to the load regulation 1) shown in FIG. Change. That is, the state returns to the same state as at time t0.

次に、図１４（ｂ）に示す時刻ｔ４において図１４（ａ）の如く負荷電流Ｉｏが急増すると、出力電圧Ｖｏは図１３に示す負荷レギュレーション1)に応じて瞬時に低下する。しかしながら、この実施の形態５における電源システム５００では、この時の負荷電流ＩｏがＩｏmaxより小さい電流であると仮定すると、出力電圧Ｖｏは図１４（ｄ）に示すようにＶlim＋αより少し高い値に制御されることになる。   Next, when the load current Io rapidly increases as shown in FIG. 14A at time t4 shown in FIG. 14B, the output voltage Vo decreases instantaneously according to the load regulation 1) shown in FIG. However, in the power supply system 500 according to the fifth embodiment, assuming that the load current Io at this time is smaller than Iomax, the output voltage Vo is controlled to a value slightly higher than Vlim + α as shown in FIG. Will be.

以上のように、レギュレーション切換スイッチ７１６の動作によって負荷レギュレーションを切り換えることにより、出力電圧ＶｏがＶlimを下回ることを効果的に回避することができる。又、軽負荷時に負荷レギュレーションを図１３に示す負荷レギュレーション2)に切り換えることにより、出力電圧Ｖｏは負荷電流Ｉｏに依らず一定となるため、負荷急減後の負荷電流Ｉｏが決まっていない場合においても、複雑な基準電圧調整を行うことなく出力電圧Ｖｏを常にＶlim＋αとなるように制御することが可能となる。従って、本実施の形態で示す電源システム５００を用いることにより、負荷回路９に対してより無駄の少ない電力供給が可能となる。   As described above, by switching the load regulation by the operation of the regulation changeover switch 716, it is possible to effectively avoid that the output voltage Vo falls below Vlim. Further, by switching the load regulation to the load regulation 2) shown in FIG. 13 at a light load, the output voltage Vo becomes constant regardless of the load current Io. Therefore, even when the load current Io after the sudden decrease in load is not determined. Therefore, it is possible to control the output voltage Vo to always be Vlim + α without performing complicated reference voltage adjustment. Therefore, by using the power supply system 500 shown in the present embodiment, it is possible to supply power to the load circuit 9 with less waste.

（実施の形態６）
図１５は、本発明の実施の形態６に係る電源システムの構成を模式的に示す回路図である。ここで、実施の形態６は、負荷急減後の消費電流が決まっていない場合についての好適な実施の形態である。 (Embodiment 6)
FIG. 15 is a circuit diagram schematically showing the configuration of the power supply system according to Embodiment 6 of the present invention. Here, the sixth embodiment is a preferred embodiment in the case where the current consumption after the sudden decrease in load is not determined.

実施の形態６の電源システムにおいては、前述した実施の形態５の電源システム５００と実質的に同じ機能、又は同じ構成を有する物には同じ符号を付け、その詳細な説明はここでは省略する。又、前述した電圧、電流及び抵抗等の定義は、文字（符号）が同じであれば同様の意味であるとみなし、その詳細な説明はここでは省略する。   In the power supply system of the sixth embodiment, components having substantially the same function or the same configuration as those of the power supply system 500 of the fifth embodiment described above are denoted by the same reference numerals, and detailed description thereof is omitted here. Further, the definitions of voltage, current, resistance, and the like described above are considered to have the same meaning as long as the characters (symbols) are the same, and detailed description thereof is omitted here.

実施の形態６の電源システム６００において、前述した実施の形態５における電源システム５００の構成と異なる点は、重負荷の場合にはハイレベルの電圧を出力し、又、軽負荷の場合にはローレベルの負荷状態信号Ｓｉｇｌを出力する負荷状態検出回路１１と、基準電圧調整回路７５と、基準電圧回路７１７とが追加された点である。尚、基準電圧回路７１７は実施の形態３における電源システム３００において示した構成要素であるため、その説明はここでは省略する。   The power supply system 600 of the sixth embodiment is different from the configuration of the power supply system 500 of the fifth embodiment described above in that a high level voltage is output in the case of a heavy load and a low level in the case of a light load. A load state detection circuit 11 that outputs a load state signal Sigl of a level, a reference voltage adjustment circuit 75, and a reference voltage circuit 717 are added. Note that the reference voltage circuit 717 is a component shown in the power supply system 300 according to the third embodiment, and thus description thereof is omitted here.

レギュレーション切換スイッチ７１６、基準電圧切換スイッチ７１７４及び基準電圧リミットスイッチ７１７６は、それぞれ負荷信号Ｓｉｇ、基準電圧調整回路７５の出力Ｓｉｇ２及びＳｉｇ３によりオン・オフ動作する。   The regulation changeover switch 716, the reference voltage changeover switch 7174, and the reference voltage limit switch 7176 are turned on / off by the load signal Sig and the outputs Sig2 and Sig3 of the reference voltage adjustment circuit 75, respectively.

基準電圧調整回路７５は、遅延回路７５１と、電圧レベル設定回路７５２と、負荷信号Ｓｉｇの信号を反転させるインバータ７５３と、後述するＡＮＤゲート７５２５の出力がセット端子に入力され、インバータ７５３の出力がリセット端子に入力され、基準電圧切換スイッチ７１７４を駆動する信号Ｓｉｇ２が出力されるラッチ回路７５４と、後述する比較器７５２４の出力がセット端子に入力され、インバータ７５３の出力がリセット端子に入力され、基準電圧リミットスイッチ７１７６を駆動する信号Ｓｉｇ３が出力されるラッチ回路７５５とを具備している。   The reference voltage adjustment circuit 75 has a delay circuit 751, a voltage level setting circuit 752, an inverter 753 that inverts the signal of the load signal Sig, and an output of an AND gate 7525, which will be described later, input to a set terminal, and an output of the inverter 753 A latch circuit 754 that is input to the reset terminal and outputs a signal Sig2 for driving the reference voltage changeover switch 7174, an output of a comparator 7524 described later is input to the set terminal, an output of the inverter 753 is input to the reset terminal, And a latch circuit 755 that outputs a signal Sig3 for driving the reference voltage limit switch 7176.

遅延回路７５１は、抵抗７５１１とコンデンサ７５１２とを有している。この遅延回路７５１は、負荷状態検出回路１１に抵抗７５１１の一端が接続され、この抵抗７５１１の他端にコンデンサ７５１２の一端が接続され、コンデンサ７５１２の他端がＧＮＤに接続されて構成されている。そして、この遅延回路７５１では、後述するＡＮＤゲート７５２５に入力され、かつ負荷急増時からＤ秒間だけ送れて閾値電圧に達するような信号が生成される。ここで、閾値電圧とは、ＡＮＤゲート７５２５に入力される信号がハイレベルの電位と認識されるか、又はローレベルの電位と認識されるかの境界電圧のことである。そして、時間Ｄ秒間は抵抗７５１１及びコンデンサ７５１２の値、即ち抵抗７５１１及びコンデンサ７５１２で決定される時定数を変化させることによって任意に調節可能である。尚、Ｄは、負荷急増後から出力電圧Ｖｏが安定するまでの時間をｔｓｔとすると、ｔｓｔ＜Ｄとなる時間である。   The delay circuit 751 includes a resistor 7511 and a capacitor 7512. The delay circuit 751 is configured such that one end of a resistor 7511 is connected to the load state detection circuit 11, one end of a capacitor 7512 is connected to the other end of the resistor 7511, and the other end of the capacitor 7512 is connected to GND. . The delay circuit 751 generates a signal that is input to an AND gate 7525, which will be described later, and that reaches the threshold voltage after being sent for D seconds from the time when the load suddenly increases. Here, the threshold voltage is a boundary voltage indicating whether a signal input to the AND gate 7525 is recognized as a high-level potential or a low-level potential. The time D seconds can be arbitrarily adjusted by changing the values of the resistor 7511 and the capacitor 7512, that is, the time constant determined by the resistor 7511 and the capacitor 7512. Note that D is the time when tst <D, where tst is the time from when the load suddenly increases until the output voltage Vo stabilizes.

電圧レベル設定回路７５２は、基準電圧Ｖｌを出力する第３の基準電圧源７５２１と、基準電圧Ｖｌを分圧する分圧抵抗７５２２及び７５２３と、出力電圧検出回路７４１の検出電圧Ｖｏｄと基準電圧Ｖｌが入力され、Ｖｌ＜Ｖｏｄの場合ローレベルの電圧を出力し、その逆の場合はハイレベルの電圧を出力する比較器７５２３と、出力電圧検出回路７４１の検出電圧Ｖｏｄと分圧抵抗７５２２及び７５２３との接続点の電圧Ｖｌ２が入力され、Ｖｌ２＜Ｖｏｄの場合はローレベルの電圧を出力し、その逆の場合はハイレベルの電圧を出力する比較器７５２４と、負荷状態信号Ｓｉｇｌと、遅延回路７５１と、比較器７５２３との出力が入力され、それぞれの信号がハイレベルの電圧の場合のみハイレベルの電圧を出力するＡＮＤゲート７５２５とを具備している。   The voltage level setting circuit 752 includes a third reference voltage source 7521 that outputs a reference voltage Vl, voltage dividing resistors 7522 and 7523 that divide the reference voltage Vl, a detection voltage Vod of the output voltage detection circuit 741, and a reference voltage Vl. When Vl <Vod is input, a low level voltage is output, and in the opposite case, a high level voltage is output, a comparator 7523, a detection voltage Vod of the output voltage detection circuit 741, voltage dividing resistors 7522 and 7523, Is applied, and when Vl2 <Vod, a low level voltage is output, and vice versa, a comparator 7524 that outputs a high level voltage, a load state signal Sigl, and a delay circuit 751. And an output from the comparator 7523, and an AND gate 75 that outputs a high level voltage only when each signal is a high level voltage. 5 is equipped with and.

電圧レベル設定回路７５２における基準電圧源７５２１の基準電圧Ｖｌを下記数１２に示すように設定することにより、比較器７５２３は出力電圧ＶｏがＶlim＋γとなったときに出力を反転させる。   By setting the reference voltage Vl of the reference voltage source 7521 in the voltage level setting circuit 752 as shown in the following equation 12, the comparator 7523 inverts the output when the output voltage Vo becomes Vlim + γ.

Figure 2005130616
又、分圧抵抗７５２２及び分圧抵抗７５２３の抵抗値をＲ５及びＲ６（Ω）とし、Ｖｌ２を下記数１３のように設定することにより、比較器７５２４は出力電圧ＶｏがＶlim＋βとなったときに出力を反転させる。
Figure 2005130616
 Further, by setting the resistance values of the voltage dividing resistor 7522 and the voltage dividing resistor 7523 to R5 and R6 (Ω) and setting Vl2 as shown in the following equation 13, the comparator 7524 allows the output voltage Vo to become Vlim + β. Invert the output.

Figure 2005130616
ここで、α、β及びγの関係はβ＜α＜γであり、β及びγは可能な限りαと近い値であることが望ましい。又、βは、出力電圧Ｖｏがリプル成分や過渡時の出力電圧変動によってＶlimを下回らないための最低限必要な電圧である。尚、本実施の形態で示す電源システム６００の負荷レギュレーションは、図１３に示した実施の形態５における電源システム５００の負荷レギュレーションと同様とする。
Figure 2005130616
 Here, the relationship between α, β, and γ is β <α <γ, and β and γ are preferably as close to α as possible. Β is a minimum voltage necessary for the output voltage Vo not to fall below Vlim due to a ripple component or a change in output voltage during a transition. Note that the load regulation of power supply system 600 shown in the present embodiment is the same as the load regulation of power supply system 500 in the fifth embodiment shown in FIG.

次に、以上のように構成された本実施の形態に係る電源システム６００における出力電圧Ｖｏの制御動作について、図１６を用いて詳細に説明する。   Next, the control operation of the output voltage Vo in the power supply system 600 according to the present embodiment configured as described above will be described in detail with reference to FIG.

図１６は、本実施の形態に係る電源システム６００における出力電圧Ｖｏの制御動作を模式的に説明する波形図である。ここで、図１６（ａ）は負荷電流Ｉｏの経時的変化を、図１６（ｂ）は負荷信号Ｓｉｇの経時的変化を、図１６（ｃ）は負荷状態信号Ｓｉｇｌ及び遅延回路７５１からの出力であるＳｉｇｌｄの経時的変化を、図１６（ｄ）は鋸歯状電圧Ｖｔ及び誤差電圧Ｖｅの経時的変化を、図１６（ｅ）は出力電圧Ｖｏの経時的変化を、図１６（ｆ）はラッチ回路７５４が出力するＳｉｇ２の経時的変化を、図１６（ｇ）はラッチ回路７５５が出力するＳｉｇ３の経時的変化を、各々示している。   FIG. 16 is a waveform diagram schematically illustrating the control operation of output voltage Vo in power supply system 600 according to the present embodiment. 16A shows the change with time of the load current Io, FIG. 16B shows the change with time of the load signal Sig, and FIG. 16C shows the load state signal Sigl and the output from the delay circuit 751. FIG. 16 (d) shows the change over time of the sawtooth voltage Vt and the error voltage Ve, FIG. 16 (e) shows the change over time of the output voltage Vo, and FIG. 16 (f) shows the change over time of the output voltage Vo. FIG. 16G shows the change over time of Sig3 output from the latch circuit 755, and FIG. 16G shows the change over time of Sig3 output from the latch circuit 755.

先ず、図１６（ｂ）に示すように、時刻ｔ０において負荷信号Ｓｉｇが出力されることにより、レギュレーション切換スイッチ７１６がオン状態となる。これによって、電源システム６００の負荷レギュレーションは、図１３において示した負荷レギュレーション1)に切り換わる。従って、出力電圧Ｖｏは、この時流れている負荷電流Ｉｏによって、数６で表される電圧まで上昇するものとする。   First, as shown in FIG. 16B, when the load signal Sig is output at time t0, the regulation changeover switch 716 is turned on. As a result, the load regulation of the power supply system 600 is switched to the load regulation 1) shown in FIG. Accordingly, it is assumed that the output voltage Vo rises to the voltage expressed by Equation 6 by the load current Io flowing at this time.

次に、図１６（ｂ）に示す時刻ｔ１において図１６（ａ）の如く負荷電流Ｉｏが急増すると、出力電圧Ｖｏは図１３に示した負荷レギュレーション1)に応じて瞬時に低下する。このときの負荷電流ＩｏをＩｏmaxとすると、図１３に示した負荷レギュレーション1)により、出力電圧ＶｏはＶlim＋αまで低下する。従って、出力電圧ＶｏはＶｏ＜Ｖlim＋γとなり、これによって比較器７５２３の出力がローレベルの電位となる。又、この時、負荷状態検出回路１１がハイレベルの電位となり、これによって遅延回路７５１の出力が徐々に上昇する。そして、Ｄ秒後、遅延回路７５１からの出力ＳｉｇｌｄはＡＮＤゲート７５２５の閾値電圧に達してハイレベルの電位と認識されるが、比較器７５２３の出力はローレベルの電位であるため、ＡＮＤゲート７５２５の出力はローレベルの電位となる。従って、ラッチ回路７５４の出力Ｓｉｇ２はハイレベルの電位を維持し、これによって基準電圧切換スイッチ７１７４はオン状態のままとなる。又、この時、比較器７５２４はＶｏ＞Ｖlim＋βであり、つまりローレベルの電圧を出力するため、ラッチ回路７５５の出力はハイレベルの電位を維持する。又、基準電圧リミットスイッチ７１７６は、オン状態を維持する。従って、出力電圧ＶｏはＶlim＋αとなるように制御される。   Next, when the load current Io rapidly increases as shown in FIG. 16A at time t1 shown in FIG. 16B, the output voltage Vo instantaneously decreases according to the load regulation 1) shown in FIG. Assuming that the load current Io at this time is Iomax, the output voltage Vo decreases to Vlim + α by the load regulation 1) shown in FIG. Therefore, the output voltage Vo becomes Vo <Vlim + γ, and the output of the comparator 7523 becomes a low level potential. At this time, the load state detection circuit 11 becomes a high-level potential, and as a result, the output of the delay circuit 751 gradually increases. After D seconds, the output Sigld from the delay circuit 751 reaches the threshold voltage of the AND gate 7525 and is recognized as a high level potential. However, since the output of the comparator 7523 is a low level potential, the AND gate 7525 Output becomes a low level potential. Accordingly, the output Sig2 of the latch circuit 754 maintains the high level potential, and thereby the reference voltage changeover switch 7174 remains in the ON state. At this time, since the comparator 7524 outputs Vo> Vlim + β, that is, outputs a low level voltage, the output of the latch circuit 755 maintains a high level potential. Further, the reference voltage limit switch 7176 is kept on. Therefore, the output voltage Vo is controlled to be Vlim + α.

次に、図１６（ｂ）に示す時刻ｔ２において図１６（ａ）の如く負荷電流Ｉｏが急減すると、その負荷電流Ｉｏの急減と同時に、負荷信号Ｓｉｇ及び負荷状態信号Ｓｉｇｌはローレベルの電位となる。ここで、比較器７５２３の出力は、このときに発生するオーバーシュートによりＶｏ＞Ｖlim＋γとなり、ハイレベルの電位となる。このとき、遅延回路７５１からの出力は徐々に低下するため、負荷急減直後から暫くの間はハイレベルの電位と認識される。しかし、負荷状態信号Ｓｉｇｌは時刻ｔ２において瞬時にローレベルの電位となるため、ＡＮＤゲート７５２５の出力はローレベルの電位となる。従って、ラッチ回路７５４の出力Ｓｉｇ２はハイレベルの電位を維持し、これによって基準電圧切換スイッチ７１２４はオン状態を維持する。又、このとき、比較器７５２４はＶｏ＞Ｖlim＋βであり、つまりローレベルの電圧を出力するため、ラッチ回路７５５の出力はハイレベルの電位を維持する。又、基準電圧リミットスイッチ７１７６はオン状態を維持する。従って、図１６（ｂ）に示す時刻ｔ２では、負荷信号Ｓｉｇによりレギュレーション切換スイッチ７１６がオン状態となり、負荷レギュレーション1)に切り換わるだけである。そのため、この時に流れている負荷電流Ｉｏに依らず、電源システム６００の出力電圧Ｖｏは最終的にＶlim＋αとなるように制御される。   Next, when the load current Io suddenly decreases as shown in FIG. 16A at time t2 shown in FIG. 16B, the load signal Sig and the load state signal Sigl become low-level potential simultaneously with the sudden decrease in the load current Io. Become. Here, the output of the comparator 7523 becomes Vo> Vlim + γ due to the overshoot generated at this time, and becomes a high level potential. At this time, since the output from the delay circuit 751 gradually decreases, it is recognized as a high-level potential for a while immediately after the sudden decrease in load. However, since the load state signal Sigl instantaneously becomes a low level potential at time t2, the output of the AND gate 7525 becomes a low level potential. Accordingly, the output Sig2 of the latch circuit 754 maintains the high level potential, and thereby the reference voltage changeover switch 7124 maintains the on state. At this time, since the comparator 7524 outputs Vo> Vlim + β, that is, outputs a low level voltage, the output of the latch circuit 755 maintains a high level potential. Further, the reference voltage limit switch 7176 is kept on. Therefore, at the time t2 shown in FIG. 16B, the regulation changeover switch 716 is turned on by the load signal Sig, and only switches to the load regulation 1). Therefore, regardless of the load current Io flowing at this time, the output voltage Vo of the power supply system 600 is finally controlled to be Vlim + α.

次に、図１６（ｂ）に示す時刻ｔ３において再び負荷信号Ｓｉｇが出力されることにより、レギュレーション切換スイッチ７１６がオン状態となり、電源システム６００の負荷レギュレーションは図１３に示した負荷レギュレーション1)に切り換わる。即ち、時刻ｔ０以降の動作と同様の動作を繰り返すようになる。   Next, when the load signal Sig is output again at time t3 shown in FIG. 16B, the regulation changeover switch 716 is turned on, and the load regulation of the power supply system 600 is changed to the load regulation 1) shown in FIG. Switch. That is, the same operation as that after time t0 is repeated.

次に、図１６（ｂ）に示す時刻ｔ４において図１６（ａ）の如く負荷電流Ｉｏが急増すると、出力電圧Ｖｏは図１３に示した負荷レギュレーション1)に応じて瞬時に低下する。しかしながら、この時の負荷電流ＩｏがＩｏmaxより小さい電流であると仮定すると、図１６（ｅ）に示すように出力電圧ＶｏはＶlim＋αより少し高い値までしか低下しない。従って、出力電圧ＶｏはＶｏ＞Ｖlim＋γとなり、これによって比較器７５２３の出力はハイレベルの電位となる。又、この時、負荷状態検出回路１１がハイレベルの電位となり、これによって遅延回路７５１の出力が徐々に上昇する。そして、Ｄ秒後、遅延回路７５１からの出力ＳｉｇｌｄはＡＮＤゲート７５２５の閾値電圧に達し、かつハイレベルの電位と認識されるため、ＡＮＤゲート７５２５に入力される３つの信号が全てハイレベルの電位となる。従って、ＡＮＤゲート７５２５からはハイレベルの電圧が出力され、これによってラッチ回路７５４の出力Ｓｉｇ２は図１６（ｆ）に示すようにローレベルの電位となり、基準電圧切換スイッチ７１２４がオフ状態となる。又、この時、比較器７５２４はＶｏ＞Ｖlim＋βであるためローレベルの電圧を出力し、ラッチ回路７５５の出力はハイレベルの電位が維持されるため、基準電圧リミットスイッチ７１７６はオン状態を維持する。従って、コンデンサ７１７５は徐々に放電し、これによって基準電圧Ｖｒは徐々に低下していく。又、その基準電圧Ｖｒの低下に伴い、図１６（ｄ）に示すように誤差電圧Ｖｅも徐々に低下する。従って、出力電圧Ｖｏも図１６（ｅ）に示すように徐々に低下していく。その後、出力電圧ＶｏはＶlim＋βまで低下し、更にＶｏ＜Ｖlim＋βとなった瞬間、比較器７５２４がハイレベルの電位となり、これによってラッチ回路７５５の出力Ｓｉｇ３が図１６（ｇ）に示すようにローレベルの電位となるため、基準電圧リミットスイッチ７１７６はオフ状態となる。従って、コンデンサ７１７５の放電が停止し、更に、基準電圧Ｖｒは出力電圧ＶｏがＶlim＋βとなったときの電圧を維持するため、出力電圧ＶｏはＶlim＋βとなるように制御される。   Next, when the load current Io rapidly increases as shown in FIG. 16A at time t4 shown in FIG. 16B, the output voltage Vo instantaneously decreases according to the load regulation 1) shown in FIG. However, assuming that the load current Io at this time is smaller than Iomax, the output voltage Vo decreases only to a value slightly higher than Vlim + α as shown in FIG. Accordingly, the output voltage Vo becomes Vo> Vlim + γ, and the output of the comparator 7523 becomes a high level potential. At this time, the load state detection circuit 11 becomes a high-level potential, and as a result, the output of the delay circuit 751 gradually increases. After D seconds, the output Sigld from the delay circuit 751 reaches the threshold voltage of the AND gate 7525 and is recognized as a high level potential, and therefore all three signals input to the AND gate 7525 are at a high level potential. It becomes. Accordingly, a high level voltage is output from the AND gate 7525, whereby the output Sig2 of the latch circuit 754 becomes a low level potential as shown in FIG. 16 (f), and the reference voltage changeover switch 7124 is turned off. At this time, the comparator 7524 outputs a low level voltage because Vo> Vlim + β, and the output of the latch circuit 755 maintains a high level potential, so that the reference voltage limit switch 7176 maintains an on state. . Accordingly, the capacitor 7175 is gradually discharged, and thereby the reference voltage Vr is gradually lowered. As the reference voltage Vr decreases, the error voltage Ve gradually decreases as shown in FIG. Accordingly, the output voltage Vo gradually decreases as shown in FIG. After that, the output voltage Vo drops to Vlim + β, and at the instant when Vo <Vlim + β, the comparator 7524 becomes a high level potential, whereby the output Sig3 of the latch circuit 755 becomes low level as shown in FIG. Therefore, the reference voltage limit switch 7176 is turned off. Accordingly, the discharge of the capacitor 7175 is stopped, and the reference voltage Vr is controlled so that the output voltage Vo becomes Vlim + β in order to maintain the voltage when the output voltage Vo becomes Vlim + β.

次に、図１６（ｂ）に示す時刻ｔ５において図１６（ａ）の如く負荷電流Ｉｏが急減すると、その負荷電流Ｉｏの急減と同時に、負荷信号Ｓｉｇ及び負荷状態信号Ｓｉｇｌはローレベルの電位となる。この時、ラッチ回路７５４及びラッチ回路７５５のリセット端子には負荷信号Ｓｉｇの反転信号、即ちハイレベルの電圧が印加されるため、それぞれの出力Ｓｉｇ２及びＳｉｇ３はハイレベルの電位となり、これによって基準電圧切換スイッチ７１７４及び基準電圧リミットスイッチ７１７６はオン状態となる。即ち、時刻ｔ２の状態と同様の状態に戻ることになる。   Next, when the load current Io suddenly decreases as shown in FIG. 16A at time t5 shown in FIG. 16B, the load signal Sig and the load state signal Sigl become low-level potential simultaneously with the sudden decrease in the load current Io. Become. At this time, since an inverted signal of the load signal Sig, that is, a high level voltage is applied to the reset terminals of the latch circuit 754 and the latch circuit 755, the respective outputs Sig2 and Sig3 have a high level potential, thereby the reference voltage. The changeover switch 7174 and the reference voltage limit switch 7176 are turned on. That is, the state returns to a state similar to the state at time t2.

以上のように、実施の形態２から実施の形態５においては、負荷急増後の負荷電流ＩｏがＩｏmaxよりも小さい場合には、出力電圧Ｖｏが少し高めの電圧となるように制御されていた。しかしながら、本実施の形態では、そのような場合に基準電圧Ｖｒを調整する機能が付加されており、これによって出力電圧Ｖｏを下げることにより、負荷回路９に対して更に無駄の少ない電力供給が可能となる。   As described above, in the second to fifth embodiments, when the load current Io after the sudden increase in load is smaller than Iomax, the output voltage Vo is controlled to be a slightly higher voltage. However, in the present embodiment, a function for adjusting the reference voltage Vr is added in such a case, and by this, the output voltage Vo can be lowered, thereby making it possible to supply less power to the load circuit 9. It becomes.

（実施の形態７）
図１７は、本発明の実施の形態７に係る電源システムの構成を模式的に示す回路図である。ここで、実施の形態７は、負荷急減後の消費電流が決まっていない場合についての好適な実施の形態である。 (Embodiment 7)
FIG. 17 is a circuit diagram schematically showing the configuration of the power supply system according to Embodiment 7 of the present invention. Here, the seventh embodiment is a preferred embodiment in the case where the current consumption after the sudden decrease in load is not determined.

実施の形態７の電源システムにおいては、前述した実施の形態２の電源システム２００と実質的に同じ機能、又は同じ構成を有する物には同じ符号を付け、その詳細な説明はここでは省略する。又、前述した電圧、電流及び抵抗等の定義は、文字（符号）が同じであれば同様の意味であるとみなし、その詳細な説明はここでは省略する。   In the power supply system of the seventh embodiment, components having substantially the same function or the same configuration as those of the power supply system 200 of the second embodiment described above are denoted by the same reference numerals, and detailed description thereof is omitted here. Further, the definitions of voltage, current, resistance, and the like described above are considered to have the same meaning as long as the characters (symbols) are the same, and detailed description thereof is omitted here.

実施の形態７の電源システム７００において、前述した実施の形態２における電源システム２００の構成と異なる点は、レギュレーション抵抗８が削除された点と、負荷電流Ｉｏが重負荷の場合にはハイレベルの電圧を出力し、軽負荷の場合にはローレベルの負荷状態信号Ｓｉｇｌを出力する負荷状態検出回路１１が追加された点と、レギュレーション電圧検出回路７１５を削除し、出力電圧検出回路７４１が追加された点と、出力電圧上昇期間設定回路７６が追加された点とである。尚、負荷状態検出回路１１と、出力電圧検出回路７４１と、出力電圧上昇期間設定回路７６の構成要素である遅延回路７５１とは、前述した実施の形態６における電源システム６００と同様の構成要素であるため、その説明はここでは省略する。   The power supply system 700 of the seventh embodiment is different from the configuration of the power supply system 200 of the second embodiment described above in that the regulation resistor 8 is deleted and that the load current Io is a high level when the load is heavy. In the case of a light load, a load state detection circuit 11 that outputs a low level load state signal Sigl is added, and the regulation voltage detection circuit 715 is deleted, and an output voltage detection circuit 741 is added. And an output voltage rise period setting circuit 76 is added. The load state detection circuit 11, the output voltage detection circuit 741, and the delay circuit 751, which is a component of the output voltage rise period setting circuit 76, are the same components as those of the power supply system 600 in the above-described sixth embodiment. Therefore, the description thereof is omitted here.

基準電圧切換スイッチ７１７４は、出力電圧上昇期間設定回路７６の出力Ｓｉｇｕによりオン・オフ動作する。出力電圧上昇期間設定回路７６は、遅延回路７５１と、負荷状態検出回路１１からの信号と遅延回路７５１からの出力とが入力され、それぞれの入力がハイレベルの電位の場合にのみハイレベルの電圧を出力するＡＮＤゲート７６１と、負荷信号Ｓｉｇがセット端子に入力され、かつＡＮＤゲート７６１から出力される信号がリセット端子に入力され、基準電圧切換スイッチ７１７４を駆動する駆動信号Ｓｉｇｕを出力するラッチ回路７６２とを具備している。   The reference voltage changeover switch 7174 is turned on / off by the output Sigu of the output voltage rise period setting circuit 76. The output voltage rise period setting circuit 76 is inputted with the delay circuit 751, the signal from the load state detection circuit 11 and the output from the delay circuit 751, and the high level voltage only when each input is at the high level potential. AND gate 761 that outputs a load signal Sig is input to a set terminal, and a signal output from the AND gate 761 is input to a reset terminal, and a latch circuit that outputs a drive signal Sigu that drives a reference voltage changeover switch 7174 762.

基準電圧回路７１７における基準電圧源７１７１の基準電圧Ｖｒ０を下記数１４に示すように設定することにより、基準電圧切換スイッチ７１７４がオン状態となった場合、出力電圧ＶｏはＶlim＋α＋λとなるように制御される。ここで、λとは、最小負荷電流と最大負荷電流との差をΔＩｏmaxとし、出力平滑コンデンサ５のＥＳＲをＲｅ（Ω）とした場合、Ｒｅ・ΔＩｏmaxで表される最大のアンダーシュート量である。   By setting the reference voltage Vr0 of the reference voltage source 7171 in the reference voltage circuit 717 as shown in the following equation 14, when the reference voltage changeover switch 7174 is turned on, the output voltage Vo is controlled to be Vlim + α + λ. The Here, λ is the maximum undershoot amount represented by Re · ΔIomax when the difference between the minimum load current and the maximum load current is ΔIomax and the ESR of the output smoothing capacitor 5 is Re (Ω). .

Figure 2005130616
又、分圧抵抗７１７２及び分圧抵抗７１７３を下記数１５に示すように設定することによって、基準電圧切換スイッチ７１７４がオフ状態となった場合、出力電圧ＶｏはＶlim＋αとなるように制御される。
Figure 2005130616
 Further, by setting the voltage dividing resistor 7172 and the voltage dividing resistor 7173 as shown in the following equation 15, when the reference voltage changeover switch 7174 is turned off, the output voltage Vo is controlled to be Vlim + α.

Figure 2005130616
即ち、基準電圧切換スイッチ７１７４がオン状態の場合、出力電圧Ｖｏは負荷電流Ｉｏに依らずＶlim＋α＋λとなるように制御される。又、基準電圧切換スイッチ７１７４がオフ状態の場合は、出力電圧ＶｏはＶlim＋αに制御されることになる。
Figure 2005130616
 That is, when the reference voltage changeover switch 7174 is in the ON state, the output voltage Vo is controlled to be Vlim + α + λ regardless of the load current Io. Further, when the reference voltage changeover switch 7174 is in an OFF state, the output voltage Vo is controlled to Vlim + α.

次に、以上のように構成された本実施の形態に係る電源システム７００における出力電圧Ｖｏの制御動作について、図１８を用いて詳細に説明する。   Next, the control operation of the output voltage Vo in the power supply system 700 according to the present embodiment configured as described above will be described in detail with reference to FIG.

図１８は、本実施の形態に係る電源システム７００における出力電圧Ｖｏの制御動作を模式的に説明する波形図である。ここで、図１８（ａ）は負荷電流Ｉｏの経時的変化を、図１８（ｂ）は負荷信号Ｓｉｇの経時的変化を、図１８（ｃ）は負荷状態信号Ｓｉｇｌ及び遅延回路７５１からの出力であるＳｉｇｌｄの経時的変化を、図１８（ｄ）は鋸歯状電圧Ｖｔ及び誤差電圧Ｖｅの経時的変化を、図１８（ｅ）は出力電圧Ｖｏの経時的変化を、図１８（ｆ）はラッチ回路７６２が出力するＳｉｇｕの経時的変化を、各々示している。   FIG. 18 is a waveform diagram schematically illustrating the control operation of output voltage Vo in power supply system 700 according to the present embodiment. 18A shows the change with time of the load current Io, FIG. 18B shows the change with time of the load signal Sig, and FIG. 18C shows the load state signal Sigl and the output from the delay circuit 751. FIG. 18 (d) shows the change over time of the sawtooth voltage Vt and the error voltage Ve, FIG. 18 (e) shows the change over time of the output voltage Vo, and FIG. 18 (f) shows the change over time of Sigld. The change with time of Sigu output from the latch circuit 762 is shown.

先ず、図１８（ｂ）に示すように時刻ｔ０において負荷信号Ｓｉｇがハイレベルの電位となると、ラッチ回路７６２の出力Ｓｉｇｕがハイレベルの電位となる。従って、基準電圧切換スイッチ７１７４がオン状態となり、これによってコンデンサ７１７５は瞬時に基準電圧Ｖｒ０まで充電される。そして、誤差増幅器７１３に対して出力される基準電圧Ｖｒは瞬時にＶｒ０となり、これによって図１８（ｄ）に示すように誤差電圧Ｖｅが上昇し、それに伴い図１８（ｅ）に示すように出力電圧Ｖｏが上昇するものとする。この時の出力電圧Ｖｏは数１３により、Ｖlim＋α＋λとなるように制御される。   First, as shown in FIG. 18B, when the load signal Sig becomes a high level potential at time t0, the output Sigu of the latch circuit 762 becomes a high level potential. Accordingly, the reference voltage changeover switch 7174 is turned on, whereby the capacitor 7175 is instantaneously charged to the reference voltage Vr0. Then, the reference voltage Vr output to the error amplifier 713 instantaneously becomes Vr0, whereby the error voltage Ve increases as shown in FIG. 18 (d), and accordingly, the output is output as shown in FIG. 18 (e). It is assumed that the voltage Vo increases. The output voltage Vo at this time is controlled to be Vlim + α + λ according to Equation 13.

次に、図１８（ｂ）に示す時刻ｔ１において図１８（ａ）の如く負荷電流Ｉｏが急増すると、図１８（ｅ）に示すように出力電圧Ｖｏにはアンダーシュートが発生する。この時の負荷電流変化量がΔＩｏmaxであると仮定すると、出力電圧Ｖｏを予め時刻ｔ０においてλだけ上昇させたため、出力電圧ＶｏはＶlim＋αまで低下する。この時、基準電圧切換スイッチ７１７４はオン状態のままであるので、図１８（ｅ）に示すように出力電圧Ｖｏはその後再びＶlim＋α＋γとなるように制御される。又、この時刻ｔ１において負荷状態検出回路１１の出力信号Ｓｉｇｌがハイレベルの電位となるので、これによって遅延回路７５１の出力も徐々に上昇する。そして、ＡＮＤゲート７６１にはＳｉｇｌと遅延回路７５１の出力とが入力され、これによってＤ秒間遅れてハイレベルの電位となり、ラッチ回路７６２の出力がローレベルの電位となる。従って、基準電圧切換スイッチ７１７４がオフ状態となり、それに伴い図１８（ｄ）に示すように基準電圧Ｖｒ及び誤差電圧Ｖｅは徐々に低下し、かつ図１８（ｅ）に示すように出力電圧Ｖｏも徐々に低下する。そして、分圧抵抗７１７２及び分圧抵抗７１７３は数１４に示すように設定したため、最終的には出力電圧ＶｏはＶlim＋αとなるように制御される。ここで、Ｄは、負荷急増時のアンダーシュートの後、出力電圧Ｖｏが再び負荷急増前の電圧に制御されかつ安定する最小の時間をｔｓｍとすると、ｔｓｍ＜Ｄとなる時間である。   Next, when the load current Io rapidly increases as shown in FIG. 18A at time t1 shown in FIG. 18B, an undershoot occurs in the output voltage Vo as shown in FIG. Assuming that the load current change amount at this time is ΔIomax, the output voltage Vo is increased to λ at time t0 in advance, and therefore the output voltage Vo is decreased to Vlim + α. At this time, since the reference voltage changeover switch 7174 remains in the ON state, the output voltage Vo is controlled to become Vlim + α + γ again thereafter as shown in FIG. Further, since the output signal Sigl of the load state detection circuit 11 becomes a high level potential at this time t1, the output of the delay circuit 751 gradually increases accordingly. Then, Sigl and the output of the delay circuit 751 are input to the AND gate 761, whereby the potential becomes a high level with a delay of D seconds, and the output of the latch circuit 762 becomes a low level potential. Accordingly, the reference voltage changeover switch 7174 is turned off, and accordingly, the reference voltage Vr and the error voltage Ve are gradually decreased as shown in FIG. 18D, and the output voltage Vo is also changed as shown in FIG. Decrease gradually. Since the voltage dividing resistor 7172 and the voltage dividing resistor 7173 are set as shown in Equation 14, the output voltage Vo is finally controlled to be Vlim + α. Here, D is a time when tsm <D, where tsm is the minimum time for the output voltage Vo to be controlled again to the voltage before the load sudden increase and stabilize after the undershoot at the time of sudden load increase.

次に、図１８（ｂ）に示す時刻ｔ２において図１８（ａ）の如く負荷電流Ｉｏが急減すると、その負荷電流Ｉｏの急減と同時に、図１８（ｃ）に示すように負荷信号Ｓｉｇ及び負荷状態検出信号Ｓｉｇｌはローレベルの電位となる。従って、ラッチ回路７６２の出力はローレベルの電位を維持し、又、基準電圧切換スイッチ７１７４はオン状態を維持する。従って、出力電圧Ｖｏには図１８（ｂ）に示す時刻ｔ２においてオーバーシュートが発生するものの、その後、最終的にはＶlim＋αとなるように制御される。   Next, when the load current Io suddenly decreases as shown in FIG. 18A at the time t2 shown in FIG. 18B, the load signal Sig and the load as shown in FIG. The state detection signal Sigl becomes a low level potential. Therefore, the output of the latch circuit 762 maintains the low level potential, and the reference voltage changeover switch 7174 maintains the on state. Accordingly, the output voltage Vo is controlled to finally become Vlim + α although an overshoot occurs at time t2 shown in FIG. 18B.

次に、図１８（ｂ）に示すように時刻ｔ３において負荷信号Ｓｉｇがハイレベルの電位となると、これによってラッチ回路７６２の出力Ｓｉｇｕがハイレベルの電位となる。即ち、時刻ｔ０以降の動作と同様の動作を繰り返すようになる。   Next, as shown in FIG. 18B, when the load signal Sig becomes a high level potential at time t3, the output Sigu of the latch circuit 762 becomes a high level potential. That is, the same operation as that after time t0 is repeated.

以上のように、負荷急増ＴＢ秒前に出力電圧Ｖｏを最大アンダーシュート量に相当する量だけ上昇させ、負荷急増後Ｄ秒経過後に基準電圧Ｖｒを徐々に低下させることにより、出力電圧ＶｏがアンダーシュートによりＶlim＋αを下回ることを回避することができる。又、負荷電流Ｉｏが軽負荷の時やＩｏmaxよりも小さい負荷電流であることによる出力電圧Ｖｏの上昇も回避することができる。従って、負荷回路９に対して無駄の少ない電力供給が可能となる。   As described above, the output voltage Vo is increased by increasing the output voltage Vo by an amount corresponding to the maximum undershoot amount before the sudden increase in load TB seconds, and gradually decreasing the reference voltage Vr after a lapse of D seconds after the rapid increase in load. It is possible to avoid falling below Vlim + α by shooting. Further, it is possible to avoid an increase in the output voltage Vo due to a light load or a load current smaller than Iomax. Accordingly, it is possible to supply power to the load circuit 9 with little waste.

尚、実施の形態１から実施の形態７においては、整流素子にダイオードを用いた降圧形のＤＣ−ＤＣコンバータを用いて解説したが、本発明の電源システムにおけるＤＣ−ＤＣコンバータはこのような構成に限定されるものではない。本発明は整流素子にダイオードを用いた昇圧形及び昇降圧形、又、整流素子にスイッチング素子を用いた同期整流可能な降圧、昇圧及び昇降圧形の全てのＤＣ−ＤＣコンバータに適用可能であることは言うまでもない。   In the first to seventh embodiments, the step-down DC-DC converter using a diode as a rectifying element has been described. However, the DC-DC converter in the power supply system of the present invention has such a configuration. It is not limited to. The present invention can be applied to all DC-DC converters of a step-up type and a step-up / step-down type using a diode as a rectifier, and a step-down, step-up and step-up / down type capable of synchronous rectification using a switching element as a rectifier Needless to say.

以上、本発明の実施の形態について詳細に説明したことから明らかなように、本発明の電源システムは以下の効果を奏する。   As described above, the embodiment of the present invention has been described in detail, and the power supply system of the present invention has the following effects.

本発明の電源システムは、負荷急増前のＴＢ秒間だけ出力電圧Ｖｏを事前にアンダーシュート量に相当する量だけ上昇させるため、負荷急増時のアンダーシュートによる負荷回路の誤動作や停止が回避できる。又、電力の過剰供給期間が短くなるため、負荷回路における消費電力も低減させることができるという効果を奏する。従って、例えば入力直流電源が電池である場合、電子機器の使用時間の延長が可能となる。又、携帯電話に使用されるパワーアンプやパソコンのＣＰＵなど、負荷側の仕様により負荷急増直後数十〜数百マイクロ秒で出力電圧Ｖｏを安定化させる必要がある場合、出力電圧Ｖｏが負荷電流の関数となるような負荷レギュレーションとすることにより、負荷急増後の出力電圧変動を素早く抑制する効果を奏する。   In the power supply system of the present invention, the output voltage Vo is increased in advance by an amount corresponding to the undershoot amount for TB seconds before the load suddenly increases, so that malfunction or stoppage of the load circuit due to undershoot when the load suddenly increases can be avoided. In addition, since the excessive power supply period is shortened, the power consumption in the load circuit can be reduced. Therefore, for example, when the input DC power supply is a battery, the usage time of the electronic device can be extended. If the output voltage Vo needs to be stabilized within several tens to several hundreds of microseconds immediately after a sudden increase in load due to the specifications on the load side, such as a power amplifier used in a mobile phone or a CPU of a personal computer, the output voltage Vo is the load current. By making the load regulation to be a function of the above, there is an effect of quickly suppressing the output voltage fluctuation after the sudden increase in load.

又、本発明の電源システムは、負荷急減後の負荷電流Ｉｏが決まっている場合、基準電圧Ｖｒを２段階に調整することにより軽負荷時の出力電圧Ｖｏの上昇を回避することができ、従って負荷回路への過剰電力の供給を抑えることができるという効果を奏する。   Further, the power supply system of the present invention can avoid an increase in the output voltage Vo at a light load by adjusting the reference voltage Vr in two stages when the load current Io after the sudden decrease in load is determined. There is an effect that supply of excess power to the load circuit can be suppressed.

又、本発明の電源システムは、負荷急減後の負荷電流Ｉｏが決まっていない場合には、基準電圧リミット回路によりコンデンサの放電を停止させることにより、出力電圧ＶｏがＶlimを下回ることを回避できるという効果を奏する。   Further, the power supply system of the present invention can avoid the output voltage Vo from falling below Vlim by stopping the discharge of the capacitor by the reference voltage limit circuit when the load current Io after the sudden decrease in load is not determined. There is an effect.

又、本発明の電源システムは、負荷レギュレーションの傾きを、電流の大きなインダクタと出力平滑コンデンサとの間に抵抗を挿入することにより実現するのではなく、電流の小さな制御部に抵抗を追加することにより同様の負荷レギュレーションを低損失で実現することができるという効果を奏する。   In addition, the power supply system of the present invention does not realize the slope of load regulation by inserting a resistor between the inductor having a large current and the output smoothing capacitor, but adding a resistor to the control unit having a small current. As a result, the same load regulation can be realized with low loss.

又、本発明の電源システムは、負荷レギュレーションを切り換えることによって出力電圧ＶｏがＶlimを下回るのを回避することができると共に、軽負荷の時には出力電圧Ｖｏが負荷電流Ｉｏによらず一定となる負荷レギュレーションに切り換えることにより、負荷急減後の負荷電流Ｉｏが決まっていない場合においても、複雑な基準電圧調整無しに出力電圧Ｖｏを常に所定の電圧に制御できるという効果を奏する。   The power supply system of the present invention can avoid the output voltage Vo from dropping below Vlim by switching the load regulation, and the load regulation is such that the output voltage Vo is constant regardless of the load current Io at light load. By switching to, the output voltage Vo can be controlled to a predetermined voltage without complicated reference voltage adjustment even when the load current Io after the sudden decrease in load is not determined.

又、本発明の電源システムは、出力電圧Ｖｏが負荷電流Ｉｏの一次関数となるような負荷レギュレーションにおいて、負荷急増後の負荷電流ＩｏがＩｏmaxよりも小さい場合、出力電圧Ｖｏが少し高めに制御されるが、そのような場合、基準電圧Ｖｒを調整する機能を付加し、出力電圧Ｖｏを下げることにより、さらに無駄の少ない電力供給が可能となるという効果を奏する。   In the power supply system of the present invention, in the load regulation where the output voltage Vo is a linear function of the load current Io, the output voltage Vo is controlled slightly higher when the load current Io after the sudden increase in load is smaller than Iomax. However, in such a case, by adding a function of adjusting the reference voltage Vr and lowering the output voltage Vo, there is an effect that even less wasteful power supply can be achieved.

更に、本発明の電源システムは、負荷急増ＴＢ秒前に出力電圧Ｖｏを最大アンダーシュート量に相当する量だけ予め上昇させ、負荷急増後Ｄ秒経過後に基準電圧Ｖｒを徐々に低下させることにより、出力電圧ＶｏがＶlim＋αを下回ることを回避できると共に、軽負荷時やＩｏmaxよりも小さい負荷電流Ｉｏによる出力電圧Ｖｏの上昇も回避できるという効果が得られる。又、この場合、出力電圧Ｖｏが負荷電流Ｉｏに依らず一定となる負荷レギュレーションのみで良いため、レギュレーション抵抗による電力損失が無くなるという効果が得られる。   Furthermore, the power supply system of the present invention increases the output voltage Vo in advance by an amount corresponding to the maximum undershoot amount before the sudden increase in load TB seconds, and gradually decreases the reference voltage Vr after D seconds have elapsed since the rapid increase in load. It is possible to avoid the output voltage Vo from falling below Vlim + α, and to avoid the increase in the output voltage Vo due to a light load or a load current Io smaller than Iomax. In this case, since only the load regulation in which the output voltage Vo is constant regardless of the load current Io is required, the power loss due to the regulation resistance is eliminated.

本発明に係る電源システムは、負荷電流が急激に変化した場合においても出力電圧のアンダーシュートに係る電子装置の誤動作や動作停止を防止し、かつ軽負荷時においても電力の過剰供給を抑制する電源装置として有用である。   A power supply system according to the present invention prevents a malfunction or stop of operation of an electronic device related to an undershoot of an output voltage even when a load current changes suddenly, and suppresses an excessive supply of power even at a light load. Useful as a device.

本発明の実施の形態１に係る電源システムの全体構成を模式的に示す回路図である。It is a circuit diagram which shows typically the whole structure of the power supply system which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る電源システムの負荷回路の構成を模式的に例示する構成図である。It is a block diagram which illustrates typically the structure of the load circuit of the power supply system which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る電源システムの負荷回路の構成を模式的に例示する構成図である。It is a block diagram which illustrates typically the structure of the load circuit of the power supply system which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る電源システムの制御部における各部の電圧波形を模式的に示す波形図である。It is a waveform diagram which shows typically the voltage waveform of each part in the control part of the power supply system which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る電源システムの負荷レギュレーションを模式的に示すグラフである。It is a graph which shows typically load regulation of a power supply system concerning Embodiment 1 of the present invention. 本発明の実施の形態１に係る電源システムにおける出力電圧Ｖｏの制御動作を模式的に説明する波形図である。It is a wave form diagram which illustrates typically control operation of output voltage Vo in a power supply system concerning Embodiment 1 of the present invention. 本発明の実施の形態２に係る電源システムの構成を模式的に示す回路図である。It is a circuit diagram which shows typically the structure of the power supply system which concerns on Embodiment 2 of this invention. 本発明の実施の形態２に係る電源システムの負荷レギュレーションを模式的に示すグラフである。It is a graph which shows typically load regulation of a power supply system concerning Embodiment 2 of the present invention. 本発明の実施の形態２に係る電源システムにおける出力電圧Ｖｏの制御動作を模式的に説明する波形図である。It is a wave form diagram which illustrates typically control operation of output voltage Vo in a power supply system concerning Embodiment 2 of the present invention. 本発明の実施の形態３に係る電源システムの構成を模式的に示す回路図である。It is a circuit diagram which shows typically the structure of the power supply system which concerns on Embodiment 3 of this invention. 本発明の実施の形態３に係る電源システムにおける出力電圧Ｖｏの制御動作を模式的に説明する波形図である。It is a wave form diagram which illustrates typically control operation of output voltage Vo in a power supply system concerning Embodiment 3 of the present invention. 本発明の実施の形態４に係る電源システムの構成を模式的に示す回路図である。It is a circuit diagram which shows typically the structure of the power supply system which concerns on Embodiment 4 of this invention. 本発明の実施の形態４に係る電源システムにおける出力電圧Ｖｏの制御動作を模式的に説明する波形図である。It is a wave form diagram which illustrates typically control operation of output voltage Vo in a power supply system concerning Embodiment 4 of the present invention. 本発明の実施の形態５に係る電源システムの構成を模式的に示す回路図である。It is a circuit diagram which shows typically the structure of the power supply system which concerns on Embodiment 5 of this invention. 本発明の実施の形態５に係る電源システムの負荷レギュレーションを模式的に示すグラフである。It is a graph which shows typically load regulation of a power supply system concerning Embodiment 5 of the present invention. 本発明の実施の形態５に係る電源システムにおける出力電圧Ｖｏの制御動作を模式的に説明する波形図である。It is a wave form diagram which illustrates typically control operation of output voltage Vo in a power supply system concerning Embodiment 5 of the present invention. 本発明の実施の形態６に係る電源システムの構成を模式的に示す回路図である。It is a circuit diagram which shows typically the structure of the power supply system which concerns on Embodiment 6 of this invention. 本発明の実施の形態６に係る電源システムにおける出力電圧Ｖｏの制御動作を模式的に説明する波形図である。It is a wave form diagram which illustrates typically control operation of output voltage Vo in a power supply system concerning Embodiment 6 of the present invention. 本発明の実施の形態７に係る電源システムの構成を模式的に示す回路図である。It is a circuit diagram which shows typically the structure of the power supply system which concerns on Embodiment 7 of this invention. 本発明の実施の形態７に係る電源システムにおける出力電圧Ｖｏの制御動作を模式的に説明する波形図である。It is a wave form diagram which illustrates typically control operation of output voltage Vo in a power supply system concerning Embodiment 7 of the present invention. 従来の第１の降圧型ＤＣ−ＤＣコンバータの構成を模式的に示す回路図である。It is a circuit diagram which shows typically the structure of the conventional 1st pressure | voltage fall type DC-DC converter. 従来の第１の降圧型ＤＣ−ＤＣコンバータの制御部における各部の電圧波形を模式的に示す波形図である。It is a wave form diagram which shows typically the voltage waveform of each part in the control part of the conventional 1st step-down DC-DC converter. 従来の第１の降圧型ＤＣ−ＤＣコンバータの負荷レギュレーションを模式的に示すグラフである。It is a graph which shows typically the load regulation of the conventional 1st step-down DC-DC converter. 従来の第１の降圧型ＤＣ−ＤＣコンバータにおいて、負荷電流Ｉｏがステップ状に急激に上昇した場合における出力電圧Ｖｏのアンダーシュートの様子を模式的に示す波形図である。In the conventional 1st step-down DC-DC converter, it is a wave form diagram showing typically the appearance of undershoot of output voltage Vo when load current Io rises stepwise. 従来の第２の降圧型ＤＣ−ＤＣコンバータの構成を模式的に示す回路図である。It is a circuit diagram which shows typically the structure of the conventional 2nd pressure | voltage fall type DC-DC converter. 従来の第２の降圧型ＤＣ−ＤＣコンバータの負荷レギュレーションを模式的に示すグラフである。It is a graph which shows typically load regulation of the conventional 2nd step-down DC-DC converter. 従来の第２の降圧型ＤＣ−ＤＣコンバータにおいて、負荷電流Ｉｏがステップ状に急激に上昇した場合における出力電圧Ｖｏのアンダーシュートの様子を模式的に示す波形図である。In the conventional second step-down DC-DC converter, it is a waveform diagram schematically showing the state of undershoot of the output voltage Vo when the load current Io suddenly increases stepwise.

符号の説明Explanation of symbols

１ 入力直流電源
２ スイッチング素子
３ 整流ダイオード
４ インダクタ
５ 出力平滑コンデンサ
６ 負荷回路
７ 制御部
７１ 誤差増幅回路
７１１ 出力電圧検出回路
７１１１ 抵抗
７１１２ 抵抗
７１２ 基準電圧源
７１３ 誤差増幅器
７１４ 位相補償コンデンサ
７１５ レギュレーション電圧検出回路
７１５１ 抵抗
７１５２ 抵抗
７１６ レギュレーション切換スイッチ
７１７ 基準電圧回路
７１８ 可変基準電圧源
７１７１ 基準電圧源
７１７２ 分圧抵抗
７１７３ 分圧抵抗
７１７４ 基準電圧切換スイッチ
７１７５ コンデンサ
７１７６ 基準電圧リミットスイッチ
７２ 発振回路
７３ パルス変調回路
７４ 基準電圧リミット回路
７４１ 出力電圧検出回路
７４１１ 分圧抵抗
７４１２ 分圧抵抗
７４２ 第２の基準電圧源
７４３ 比較器
７４４ ラッチ回路
７５ 基準電圧調整回路
７５１ 遅延回路
７５１１ 抵抗
７５１２ コンデンサ
７５２ 電圧レベル設定回路
７５２１ 第３の基準電圧源
７５２２ 分圧抵抗
７５２３ 分圧抵抗
７５２４ 比較器
７５２５ ＡＮＤゲート
７５３ インバータ
７５４ ラッチ回路
７５５ ラッチ回路
７６ 出力電圧上昇期間設定回路
７６１ ＡＮＤゲート
７６２ ラッチ回路
８ レギュレーション抵抗
９ 負荷回路
９１ パワーアンプ（ＰＡ）
９２ 制御回路部
９３ ＣＰＵ
９４ 各種負荷
１０ 配線抵抗
１１ 負荷状態検出回路

DESCRIPTION OF SYMBOLS 1 Input DC power supply 2 Switching element 3 Rectifier diode 4 Inductor 5 Output smoothing capacitor 6 Load circuit 7 Control part 71 Error amplification circuit 711 Output voltage detection circuit 7111 Resistance 7112 Resistance 712 Reference voltage source 713 Error amplifier 714 Phase compensation capacitor 715 Regulation voltage detection Circuit 7151 resistor 7152 resistor 716 regulation changeover switch 717 reference voltage circuit 718 variable reference voltage source 7171 reference voltage source 7172 voltage dividing resistor 7173 voltage dividing resistor 7174 reference voltage changeover switch 7175 capacitor 7176 reference voltage limit switch 72 oscillation circuit 73 pulse modulation circuit 74 Reference voltage limit circuit 741 Output voltage detection circuit 7411 Voltage dividing resistor 7412 Voltage dividing resistor 742 Second reference voltage source 743 Comparator 74 Latch circuit 75 Reference voltage adjustment circuit 751 Delay circuit 7511 Resistor 7512 Capacitor 752 Voltage level setting circuit 7521 Third reference voltage source 7522 Voltage divider resistor 7523 Voltage divider resistor 7524 Comparator 7525 AND gate 753 Inverter 754 Latch circuit 755 Latch circuit 76 Output Voltage rise period setting circuit 761 AND gate 762 Latch circuit 8 Regulation resistor 9 Load circuit 91 Power amplifier (PA)
92 Control circuit section 93 CPU
94 Various loads 10 Wiring resistance 11 Load state detection circuit

Claims (9)

直流電圧が入力され、負荷電流の減少に連れて上昇するレギュレーション特性を有するよう制御された出力直流電圧を出力するＤＣ−ＤＣコンバータと、前記出力直流電圧が供給される負荷回路とを備え、
前記負荷回路は、その消費電流である前記負荷電流の増加量及び増加のタイミングに関する情報を含みかつ前記増加のタイミングより所定の時間だけ早く変化する負荷信号を出力し、
前記ＤＣ−ＤＣコンバータは、前記負荷信号に基づいて前記出力直流電圧を制御する電源システム。 A DC-DC converter that outputs a direct-current voltage that is controlled to have a regulation characteristic that increases as the load current decreases, and a load circuit that is supplied with the direct-current voltage;
The load circuit includes information on the amount of increase in the load current that is the current consumption and the timing of the increase, and outputs a load signal that changes earlier by a predetermined time than the timing of the increase,
The DC-DC converter is a power supply system that controls the output DC voltage based on the load signal. 前記ＤＣ−ＤＣコンバータは、前記負荷回路と並列に接続される出力平滑コンデンサを有し、
前記ＤＣ−ＤＣコンバータの出力インピーダンスが前記出力平滑コンデンサの等価直列抵抗の抵抗値以上に設定されることにより前記レギュレーション特性を有している、請求項１記載の電源システム。 The DC-DC converter has an output smoothing capacitor connected in parallel with the load circuit,
2. The power supply system according to claim 1, wherein the output characteristic of the DC-DC converter has the regulation characteristic by being set to be equal to or greater than a resistance value of an equivalent series resistance of the output smoothing capacitor. 前記ＤＣ−ＤＣコンバータは、基準電圧を出力する基準電源と、前記基準電圧と前記出力直流電圧との誤差を検出して誤差信号を出力する検出回路と、前記誤差信号に基づいて前記誤差を小さくするように前記出力直流電圧を調整する制御回路とからなる帰還系を有し、
前記基準電圧が前記負荷信号に応じて調整される、請求項１又は２記載の電源システム。 The DC-DC converter includes a reference power source that outputs a reference voltage, a detection circuit that detects an error between the reference voltage and the output DC voltage, and outputs an error signal, and reduces the error based on the error signal. A feedback system comprising a control circuit for adjusting the output DC voltage to
The power supply system according to claim 1, wherein the reference voltage is adjusted according to the load signal. 前記負荷回路は、その消費電流である前記負荷電流の増加及び減少のタイミングに関する情報を含みかつ前記増加のタイミングより所定の時間だけ早く変化する負荷信号を出力し、
前記ＤＣ−ＤＣコンバータは、前記負荷信号が前記負荷電流の増加を示すと前記基準電圧を上昇し、前記負荷電流の減少を示すと前記基準電圧を低下する、請求項３記載の電源システム。 The load circuit includes information related to the increase and decrease timing of the load current that is the current consumption, and outputs a load signal that changes a predetermined time earlier than the increase timing,
The power supply system according to claim 3, wherein the DC-DC converter increases the reference voltage when the load signal indicates an increase in the load current, and decreases the reference voltage when the load signal indicates a decrease in the load current. 前記ＤＣ−ＤＣコンバータは、前記負荷電流を検出する負荷状態検出回路を有し、
前記負荷信号が前記負荷電流の減少を示した際の前記出力直流電圧が、前記負荷状態検出回路から出力される出力信号に基づいて制御される、請求項４記載の電源システム。 The DC-DC converter has a load state detection circuit for detecting the load current,
The power supply system according to claim 4, wherein the output DC voltage when the load signal indicates a decrease in the load current is controlled based on an output signal output from the load state detection circuit. 前記ＤＣ−ＤＣコンバータは、前記帰還系の直流利得率を調整することによって、前記レギュレーション特性を示す出力インピーダンスが前記出力平滑コンデンサの等価直列抵抗の抵抗値以上に設定される、請求項４記載の電源システム。   5. The DC-DC converter according to claim 4, wherein an output impedance indicating the regulation characteristic is set to be equal to or greater than a resistance value of an equivalent series resistance of the output smoothing capacitor by adjusting a DC gain factor of the feedback system. Power system. 前記ＤＣ−ＤＣコンバータは、前記負荷信号に基づいて前記帰還系の直流利得率を切り換えるための直流利得率切り換え回路を有している、請求項１又は２記載の電源システム。   3. The power supply system according to claim 1, wherein the DC-DC converter includes a DC gain factor switching circuit for switching a DC gain factor of the feedback system based on the load signal. 前記負荷信号が前記負荷電流の減少を示した際に、前記出力直流電圧が、前記負荷状態検出回路から出力される出力信号に基づいて制御される、請求項７記載の電源システム。   The power supply system according to claim 7, wherein the output DC voltage is controlled based on an output signal output from the load state detection circuit when the load signal indicates a decrease in the load current. 直流電圧が入力され、制御された出力直流電圧を出力するＤＣ−ＤＣコンバータと、前記出力直流電圧が供給される負荷回路とを備え、
前記負荷回路は、その消費電流である負荷電流の増加及び減少のタイミングに関する情報を含みかつ前記増加のタイミングより所定の時間だけ早く変化する負荷信号を出力し、
前記ＤＣ−ＤＣコンバータは、基準電圧を出力する基準電源と、前記基準電圧と前記ＤＣ−ＤＣコンバータの出力直流電圧との誤差を検出して誤差信号を出力する検出回路と、前記誤差信号に基づいて前記誤差を小さくするように前記出力直流電圧を調整する制御回路とからなる帰還系を有し、
前記基準電圧が、前記負荷信号が前記負荷電流の増加を示すと上昇され、前記負荷電流の減少を示すと前記負荷状態検出回路から出力される出力信号に基づいて制御される、電源システム。

A DC-DC converter that receives a DC voltage and outputs a controlled output DC voltage; and a load circuit that is supplied with the output DC voltage;
The load circuit includes information regarding the timing of increase and decrease of the load current that is the current consumption, and outputs a load signal that changes a predetermined time earlier than the timing of the increase,
The DC-DC converter includes a reference power source that outputs a reference voltage, a detection circuit that detects an error between the reference voltage and an output DC voltage of the DC-DC converter, and outputs an error signal, and the error signal. And a feedback system comprising a control circuit for adjusting the output DC voltage so as to reduce the error.
The power supply system, wherein the reference voltage is controlled based on an output signal output from the load state detection circuit when the load signal indicates an increase in the load current and when the load signal indicates a decrease in the load current.

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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009005524A (en) * 2007-06-22 2009-01-08 Canon Inc Power supply device, and electronic equipment
JP2009153235A (en) * 2007-12-18 2009-07-09 Fuji Electric Device Technology Co Ltd Control circuit for switching power supplies and switching power supply using this control circuit
JP2009213233A (en) * 2008-03-04 2009-09-17 Nec Electronics Corp Dc-dc converter control circuit
US7958378B2 (en) * 2007-01-26 2011-06-07 Fujitsu Limited Power supply device having load detection function and communication apparatus provided with the power supply device
WO2011093500A1 (en) * 2010-01-31 2011-08-04 国立大学法人長崎大学 Control circuit and control method for power conversion device
CN103326565A (en) * 2012-03-23 2013-09-25 快捷半导体(苏州)有限公司 Apparatus and methods associated with an early warning strobe input of a boost converter
US9195287B2 (en) 2012-01-30 2015-11-24 Canon Kabushiki Kaisha Power supply system has relaxation circuit which is enabled simultaneously with the outputting of reset signal to relax an output voltage
JP2015213385A (en) * 2014-05-01 2015-11-26 三菱電機株式会社 Analog voltage and current output device
JPWO2014050063A1 (en) * 2012-09-25 2016-08-22 日本電気株式会社 Voltage control apparatus and control method thereof
CN106160467A (en) * 2015-03-25 2016-11-23 展讯通信（上海）有限公司 Strengthen the booster type dc-dc of transient response
US20220390973A1 (en) * 2021-06-02 2022-12-08 Mediatek Singapore Pte. Ltd. Apparatus and method of performing load transient frequency detection for dynamically managing controllable circuit in voltage regulator

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7958378B2 (en) * 2007-01-26 2011-06-07 Fujitsu Limited Power supply device having load detection function and communication apparatus provided with the power supply device
JP2009005524A (en) * 2007-06-22 2009-01-08 Canon Inc Power supply device, and electronic equipment
JP2009153235A (en) * 2007-12-18 2009-07-09 Fuji Electric Device Technology Co Ltd Control circuit for switching power supplies and switching power supply using this control circuit
JP2009213233A (en) * 2008-03-04 2009-09-17 Nec Electronics Corp Dc-dc converter control circuit
WO2011093500A1 (en) * 2010-01-31 2011-08-04 国立大学法人長崎大学 Control circuit and control method for power conversion device
US9389627B2 (en) 2010-01-31 2016-07-12 Nagasaki University, National University Corporation Control circuit and control method for inhibit overshoot and undershoot in power conversion device
JP5401729B2 (en) * 2010-01-31 2014-01-29 国立大学法人 長崎大学 Control circuit and control method for power converter
KR101383989B1 (en) 2010-01-31 2014-04-10 미쯔비시 덴기 가부시키가이샤 Control circuit and control method for power conversion device
US9195287B2 (en) 2012-01-30 2015-11-24 Canon Kabushiki Kaisha Power supply system has relaxation circuit which is enabled simultaneously with the outputting of reset signal to relax an output voltage
US9235221B2 (en) 2012-03-23 2016-01-12 Fairchild Semiconductor Corporation Early warning strobe for mitigation of line and load transients
CN103326565A (en) * 2012-03-23 2013-09-25 快捷半导体(苏州)有限公司 Apparatus and methods associated with an early warning strobe input of a boost converter
JPWO2014050063A1 (en) * 2012-09-25 2016-08-22 日本電気株式会社 Voltage control apparatus and control method thereof
US10185294B2 (en) 2012-09-25 2019-01-22 Nec Corporation Voltage control device and method for controlling the same
JP2015213385A (en) * 2014-05-01 2015-11-26 三菱電機株式会社 Analog voltage and current output device
CN106160467A (en) * 2015-03-25 2016-11-23 展讯通信（上海）有限公司 Strengthen the booster type dc-dc of transient response
US20220390973A1 (en) * 2021-06-02 2022-12-08 Mediatek Singapore Pte. Ltd. Apparatus and method of performing load transient frequency detection for dynamically managing controllable circuit in voltage regulator
US11860660B2 (en) * 2021-06-02 2024-01-02 Mediatek Singapore Pte. Ltd. Apparatus and method of performing load transient frequency detection for dynamically managing controllable circuit in voltage regulator

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