JP2005123537A - Semiconductor device and its manufacturing method - Google Patents

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JP2005123537A
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Toshio Horioka
俊男 堀岡
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Sony Corp
ソニー株式会社
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Abstract

PROBLEM TO BE SOLVED: To obtain an effect of timing improvement more than only an addition of repeater upon designing a layout.
SOLUTION: When supposing an united construction of eight of two input AND gates and one of eight input OR gates as a macro connection multi input complex cell, if being out of accord with the invention, the whole multi input complex cell 41 is positioned in a standard cell location area as shown in Figure (A). However, if being in accord with the invention, the whole multi input complex cell 41 is not positioned in the standard cell location area as shown in Figure (B). For example, four of two input AND gates are separately positioned between the macros, and the remainder includes four of two input AND gates, one of four input OR gates, one of three input OR gates, and one of two input OR gates, and they are positioned in the standard cell location area.
COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、複数マクロを含む半導体装置に係り、特に3入力以下の単純セルに分解されたマクロ接続セルのうち、マクロ接続1段目のセルがリピータとしてマクロ間に配置されてなる半導体装置及び製造方法に関する。 The present invention relates to a semiconductor device including a plurality macros, in particular three inputs of the following simple cell degradation macro connected cell, the semiconductor device and the cell of the macro connecting the first stage is disposed between the macro as a repeater It relates to a method for manufacturing.

これまでのレイアウト設計においては、マクロ(RAM等の大規模機能ブロック)とそれに接続される多入力複合セルのパスタイミング改善に際し、接続セルの配置によってタイミング改善が図られようとしている。 In so far layout design, when path timing improved multi-input multi cell and macro (large functional blocks, such as a RAM) are connected to it, the timing improvement is about to be achieved by the arrangement of the connected cell.

因みに、特許文献1には、階層的にブロックを生成しながらレイアウトを生成する際に、下位下層の機能ブロック内の一部の論理セルを仮配置としておき、下位下層の機能ブロックを組み上げて上位階層の機能ブロックを生成する際に、仮配置の論理セルを最適化する、レイアウト設計の自動配置配線方法が開示されている。 Incidentally, Patent Document 1, when generating the layout while generating a hierarchical block, a part of the logic cells of the lower layer of the functional blocks leave the temporarily arranged, and assembled to the lower layer of the functional blocks higher when generating the functional blocks of the hierarchy, to optimize the logic cells of temporary arrangement, it is disclosed the automatic placement and routing method of layout design. また、特許文献2では、グループの入力端子及び出力端子に近く、かつクリティカルパスに関連する論理セルはより外側の分割領域に配置され、入力端子及び出力端子からの段数が大きい論理セルは、より内側の分割領域に配置されることによって、回路構成が反映された自動配置が可能とされている。 In Patent Document 2, close to the input and output terminals of the group, and the logic cell associated with a critical path is disposed more outside of the divided regions, logic cell number is greater from the input and output terminals, and more by being arranged inside the divided region, there is a possible automatic placement of the circuit configuration is reflected.
特開平9―199598号公報 JP-9-199598 discloses 特開2001―68551号公報 JP 2001-68551 JP

しかしながら、複数マクロ間に接続セルをそのまま配置しようとすれば、マクロ間隔に余裕を持たせる必要があり、これがために、複数マクログループ領域が大きく膨らんでしまい、結果としてチップサイズが大きくなるという不具合があった。 However, if an attempt directly place the connected cell among multiple macros, it is necessary to provide a margin to the macro gap, in this order, will swell more macro group area is large, a problem that the chip size is increased as a result was there. また、チップサイズの増加を抑えるべく、マクロ間を狭めれば、多入力複合セルが隙間に配置不可能となり、接続マクロピンと距離的に離されて配置されることになる。 Further, in order to suppress an increase in chip size, if narrowed between macro, multi-input composite cell becomes impossible disposed in the gap, to be arranged connected macro pin and distance to isolated by. この場合、パス遅延改善のためにリピータバッファが挿入されることで、パストータルとしての遅延が改善されていたが、あくまでも、セルの論理段数を単純に追加する方向での改善であり、より高い改善レベルの方法が求められている。 In this case, since the repeater buffer is inserted to the path delay improvement, the delay of the path total has been improved, merely a improvement in a direction in which simply adds the logic stages of the cell, a higher the method of improving levels are required.

更に、タイミング的に多入力複合セルを分解した方がよいと判断して分解するケースがあったが、単純なスピード改善、配置混雑改善の目的でマクロ間隔は固定のままであり、リピータ追加による効果の改善は行われていなかった。 Furthermore, there was a decomposed case it is determined that it is better to degrade timing to multiple input composite cell, simple speed improvement, macro interval for the purposes of placement congestion improvement remains stationary, by the repeater adds improvement of the effect has not been performed. 更にまた、最初にネットを作成する段階で多入力複合セルを使用しないという方法もあるが、セルの配置には関係なく最初のネット生成の段階で多入力複合セルの使用の有無が設定されるため、配置可能な場所には使用したいというリクエストを満たせなかった。 Furthermore, there is a method that without first using a multi-input composite cell at the stage of creating the net, but the presence or absence of use of the multi-input composite cell at the first stage of the net generation is set regardless of the arrangement of the cells Therefore, the arrangement can place did not meet the request that you want to use.

本発明の目的は、マクロ間隔調整を何度も試行錯誤することなく、且つタイミング改善に際しては、複数マクロ間隔を大きく増加させることなく、ただリピータを追加するだけ以上のタイミング改善効果が得られるように、レイアウト設計されてなる半導体装置、更には、その半導体装置の製造方法を提供することにある。 An object of the present invention, without trial and error macro interval adjustment many times, and when the timing improved without increasing significantly multiple macros interval, just as only more time improving effect adding repeaters are obtained a semiconductor device formed by the layout design, and further is to provide a method of manufacturing a semiconductor device.

本発明による半導体装置には複数マクロが含まれているが、その半導体装置は、レイアウト設計の際でのマクロ境界タイミング改善の一環として、少なくとも、3入力以下の単純セルに分解されたマクロ接続多入力複合セルのうち、マクロ接続1段目のセルがリピータとしてマクロ間に配置されるように、構成されたものである。 Although the semiconductor device according to the present invention has multiple macros, the semiconductor device as part of a macro boundary timing improvements in the time of layout design, at least, the macro connected multi decomposed into 3 input following simple cell of the input composite cell, as the cell of the macro connecting the first stage is arranged between the macro as a repeater, but configured.

マクロ接続多入力複合セル、即ち、マクロに接続されている多入力複合セルは、そのまま、マクロ間に配置されることはなく、3入力以下の単純セルに分解された上、その一部としてのマクロ接続1段目のセル、換言すれば、マクロに接続される1段目のセルのみがリピータとしてマクロ間に配置されるから、マクロ間隔調整を何度も試行錯誤することなく、且つタイミング改善に際しては、複数マクロ間隔を徒に大きく増加させることなく、ただリピータを追加するだけ以上のタイミング改善効果が得られることになる。 Macro connected multi-input composite cell, i.e., the multi-input multi cell connected to a macro, it is not to be disposed between the macro, after being separated into three input following simple cell, of as part macro connecting the first-stage cell, in other words, since only cells of one stage is connected to the macro is placed between the macro as a repeater, without trial and error several times macro spacing adjustment, and timing improved in would without unnecessarily large increase multiple macros interval, just only over the timing improvement to add repeaters obtained.

マクロ間隔調整を何度も試行錯誤することなく、且つタイミング改善に際しては、複数マクロ間隔を大きく増加させることなく、ただリピータを追加するだけ以上のタイミング改善効果が得られるように、レイアウト設計されてなる半導体装置、更には、その半導体装置の製造方法が提供される。 Without trial and error macro interval adjustment many times, during the and timing improved, without increasing significantly more macro interval, just as more than just a timing improvement to add repeaters are obtained, is the layout design semiconductor device comprising, furthermore, a manufacturing method of the semiconductor device is provided.

以下、本発明の一実施の形態を図1から図5により説明するが、その具体的説明に先立って、本発明に係るレイアウト設計の概要について説明すれば、以下のようである。 Hereinafter, an embodiment of the present invention is illustrated by FIGS. 1-5, prior to the specific description, if an overview of the layout design of the present invention is as follows.
即ち、複数マクロを含む半導体装置のレイアウトにおいては、複数マクロは、マクロ間がパスタイミング改善のためのリピータセル挿入可能なレベルが確保されつつ、詰められた状態として配置されているが、与えられたネットのレイアウト前のパスタイミングにおいて、マクロに接続されるセルとマクロの遅延に係数を乗じ変化を見積もることで、レイアウト前にマクロ境界タイミングの影響が判断可能となっている。 That is, in the layout of a semiconductor device including a plurality macros, multiple macros while between macro is secured repeater cell insertion levels for the path timing improvements have been arranged in a state where packed, given in the path timing before layout nets, by estimating the change multiplied by the factor in the cell and macro delay connected to the macro, the influence of a macro boundary timing can be determined prior to the layout. したがって、必要な場合には、マクロに接続されている多入力複合セルを3入力以下の単純セルに分解した上、マクロに接続される1段目の単純セルのみがリピータとしてマクロ間に挿入配置されるようにすれば、マクロ間が大きく広げられることなく、且つ単純バッファ挿入に比し大きなタイミング改善効果が得られるというものである。 Therefore, if necessary, after having disassembled the multi-input composite cells connected to the macro 3 input following simple cell, insert disposed between the macro only simple cell in the first stage is connected to the macro as repeaters if so is, without inter-macro is expanded significantly, significant timing improvement and compared to simple buffer insertion is that obtained.

更に、処理順序上、最も望ましいと考えられる、一般的なレイアウト処理について説明すれば、図5にその概要処理フローを示す。 Further, the processing order, considered to be the most desirable, will describe general layout process, showing the outline processing flow in FIG. これによる場合、先ず簡単にセルの配置が行われ、クロック遅延ゼロでセットアップ条件の収束(fix:収束の意)を目指す処理が行われる(処理51)。 If by this, first briefly cell placement is performed, the convergence of the setup condition clock delay zero: process aims to (fix convergence meaning) is performed (process 51). このフェーズでは、セルのドライブ能力アップ、fanout,transition制約が満たされるべく、バッファの挿入が行われ、配線されていない状態で見積り上の配線距離が短く、且つ必要な配線領域が確保されるように、混雑度を考慮した配置が行われる。 In this phase, to drive capability up of the cell, fanout, transition constraint is satisfied, the insertion of the buffer is performed, short wiring distance on estimates when no wired, so that and the required wiring area can be secured to, placement in consideration of the degree of congestion is carried out.

次に、クロックトリーが張られるフェーズでは、フェーズディレイ、スキュー(skew)等の制約が満たされるべく、処理される(処理52)。 Then, in a phase of the clock tree is spanned are phase delay, to constraints such as skew (skew) is satisfied, the process (process 52). 因みに、(クロックトリー)フェーズディレイとは、クロックソースから末端までのクロック遅延が適切な値になるように、トリー(tree)が組まれるが、そのクロックソースから末端までの全体遅延のことを指す。 Incidentally, the (clock tree) phase delay, so that the clock delay from clock source to the end becomes a proper value, but tree (tree) is organized, refers to the overall delay from the clock source to the end .

その後のフェーズは、ホールドバイオレーションを収束させるためのフェーズとされ、クロックトリーの調整や、データラインへのバッファ挿入等が行われる(処理53)。 Subsequent phase is a phase for converging the hold violation, adjustment of the clock tree, buffer insertion and the like to the data line is performed (process 53). 以上のようにして、各種タイミング制約が満たされた後は、レイアウト設計の段階として、DRC(DRC:design rule check)やLVS(LVS:layout versus schematic)、タイミング検証の処理が行われる(処理54)。 As described above, after the various timing constraints are met, as the stage of layout design, DRC (DRC: design rule check) and LVS (LVS: layout versus schematic), the timing processing is performed for verification (process 54 ). このように、タイミング収束に向けて、以上の何段階かのフェーズがあり、フェーズ毎に初期配置に対して変化が加わっていくことになる。 Thus, towards the timing convergence, there are several stages of phase described above, so that the change with respect to initial placement is gradually applied to each phase.

さて、本発明について具体的に説明すれば、本発明に係るレイアウト設計の一例での処理フローを図1に示す。 Now, if specifically described the present invention, a process flow of an example of a layout design according to the present invention shown in FIG. これによる場合、先ず使用するプロセス、ライブラリ等からリピータ挿入間隔が手動で指定された上、複数マクロの相対的位置関係が指定される(処理101,102)。 If by this first process used, on the repeater insertion interval from the library or the like is specified manually, relative positional relationship between a plurality macro is designated (step 101, 102). その後、相対的位置関係が指定されたマクログループ全体の領域は通常セル配置領域とは別に指定され、通常のセル配置禁止領域として設定されるが、領域指定後は、マクログループ領域内のマクロと通常セルを接続するための領域のポート位置が設定される(処理103)。 Then, the relative positional relationship of the entire specified macro group area is separately specified from the normal cell layout region, but is set as a normal cell placement prohibited area, after the area specified, the macro macro group area port positions are set in the area for connecting a normal cell (process 103). これにより意図しない方向から、配線が迂回することが避けられる。 From unintended direction by this, it is avoided that wiring is bypassed.
マクログループ領域と通常セル配置領域との境界部分のサイズマージンは、マクロポート数から適当な割合により見積もられる。 Size margin of the boundary portion between the macro group region and the normal cell layout region is estimated by the appropriate ratio of the number of macro ports.

その後は、ネットの解析フェーズに移り、複数マクロと接続されるセルには、それら複数マクロを示すタグ(tag)が付される(処理104)。 Thereafter, the sequence proceeds to the analysis phase of the net, the cells connected to a plurality macros, their tag indicating a plurality macros (tag) is attached (step 104). 具体的に、例えば、図2(A)に示すように、2つのマクロ(Macro Specifically, for example, as shown in FIG. 2 (A), 2 single macro (Macro 1,Macro2)21,22が存在し、これらマクロ21,22それぞれからの出力信号が、図2(B)に示すように、2入力のセル(cell 1, Macro2) 21 and 22 are present, the output signals from the macros 21 and 22 respectively, as shown in FIG. 2 (B), 2 cell entry (cell o1)23に入力される場合を想定すれば、そのセル23に付されるタグは、その内容として、マクロ21,22それぞれを示すM1,M2が設定される。 Assuming a case where inputted to o1) 23, a tag to be added to the cell 23, as its contents, the macro 21, 22 M1, M2 indicating each is set.

セルにタグが付された後は、そのセルとマクロが接続されるネット名と領域ポート名の対応が検索され、最初のマクロ配置に対して領域ポートとの距離が相対的な座標等を使って計算され、更に、その計算値と最初に設定されたリピータ挿入間隔との比較から、リピータ(リピータバッファ)挿入数(挿入数がゼロの場合も含む)が座標計算により判定される(処理105)。 After tagged in the cell, its corresponding net names and area port name cell and macro is connected is searched, the distance between the region ports with relative coordinates, etc. for the first macro placement is calculated Te, further, from the comparison between the calculated values ​​and the first set repeater insertion interval, the repeater (including the case number inserted is zero) (repeater buffer) insertion speed is determined by the coordinate calculation (processing 105 ). その判定結果としては、挿入数がゼロと判定される場合もあり得るものとなっている(処理106)。 As the determination result, it has assumed that the number of insertion may be also be determined to be zero (processing 106).

次に、レイアウト前の理想状態でのパスタイミング(パスのスピード、遅延)が与えられた上、与えられたパスタイミングの中でタグ付きセルと接続マクロの遅延に特定の係数を乗じて、マクロ接続タイミングパスが如何に変化するかを見積もり、設定値を超えるか否かが判定される(処理107,108)。 Then, by multiplying (the speed of the path, delay) path timing in an ideal state before layout on the given specific factor to the delay of the connection macros tagged cells in a given path timing, macro estimate whether a connection timing paths varies how, it is determined whether more than a set value (processing 107). この判定で、もしも、設定値を超えないと判定された場合は、従来の処理通りにリピータバッファが必要に応じて挿入される(処理109)。 In this judgment, if, when it is determined not to exceed the set value, the repeater buffer is inserted as required in a conventional process as (process 109). しかしながら、設定値を超えていると判定された場合には、初めて本発明による処理が、以降、行われるようになっている。 However, if it is determined to exceed the set value, the process according to the first invention, so that the later carried out. 例えば、一例として、マクロの出力遅延、接続セルの遅延を2倍とした際に、その部分のパス遅延が全体の中でワーストになる場合は、レイアウト後もそのパスに注意を払う必要があり、レイアウト前段階で、その部分は本発明による処理対象箇所とされる。 As an example, the output delay of the macro, upon twice the delay of the connected cell, if the path delay of the portion becomes worst in the whole, it is necessary to pay attention to the path after layout , layout previous step, that portion is processed portion according to the present invention. 逆に、係数を乗じた後も、ワーストパスグループにならなければ、本発明による処理対象とされることはなく、従来の処理でも問題のない箇所とされる。 Conversely, even after multiplied by the coefficient, if not the worst path group rather than be processed according to the invention, also are places no problem in the conventional process.

以上のように、最終的にマクロ領域の面積増加を抑えるために、処理対象セルの絞込みが行われる。 As described above, in order to suppress an increase in the area of ​​the final macro area, narrowing down of the processing target cell. また、複数マクロに接続されるセルがマクロによりパスタイミングが大きく異なる場合には、特定のマクロとの配置関係が問題となり、その他のマクロとは問題がない場合がある。 Also, when the path timing largely different by cells connected to a plurality macros macros, becomes positional relationship problems with a particular macro, the other macro there may be no problem. このような状況を区別するために、既述の接続マクロタグ以外に、タイミングのプライオリティによるタグも付加されるようにする(処理110)。 To distinguish this situation, in addition to aforementioned connection macro-tags, also to be added tag by the timing priority (processing 110). 即ち、マクロに接続されている多入力複合セルに対しては、何れのマクロと接続されているのかを示す接続マクロタグ以外に、それらマクロのうち、何れのマクロとの接続パスがタイミング的に厳しいのか、または接続されているマクロそれぞれについて、タイミングの厳しい順番の情報が、プライオリティによるタグの内容として設定される。 That is, for multi-input multi cell connected to a macro, other than connecting macro-tags that indicate is connected with any of the macro, one of them macro connection path timed manner demanding with any macro for the or each the connected macro strict order of timing information is set as the contents of the tag by priority.

その後、タグ付き多入力複合セルは所定のルール下に分解処理される(処理111)。 Thereafter, the tagged multiple input composite cell is decomposed under a predetermined rule (step 111). ルールの例として、図3(A)〜(D)それぞれに示されている多入力複合セル301,311,321,331は、マクロの出力側に接続されるセルが3入力以下のセル(望ましくは、2入力セル)になるべく、分解処理される。 Examples of rules, multi-input composite cell 301,311,321,331 shown in Figures 3 (A) ~ (D), the cell connected to the output side of the macro 3 input following cell (preferably is 2 input cell) as possible, is decomposed. 因みに、図3(A)に示す多入力複合セル(2つの2入力ANDゲートと1つの2入力ОRゲートから一体構成)301は、3つの要素である2入力ANDゲート302、2入力ANDゲート303、ОRゲート304に分解される。 Incidentally, (integrally composed of two 2-input AND gates and a two-input ОR gate) 3 multi-input multi cell shown in (A) 301, the 2-input AND gate 302,2 input AND gate 303 is a three elements It is decomposed into ОR gate 304. また、図3(B)に示す多入力複合セル(4入力1出力セレクタ(2ビット分の選択制御信号線は図示省略))311は、3つの要素である2入力1出力セレクタ(1ビット分の選択制御信号線は図示省略)312、2入力1出力セレクタ(1ビット分の選択制御信号線は図示省略)313、2入力1出力セレクタ(1ビット分の選択制御信号線は図示省略)314に分解される。 Moreover, multi-input composite cell (4 inputs and one output selector (2 bits of the selection control signal line is not shown)) shown in FIG. 3 (B) 311, the two inputs and one output selector (1 bit is the three elements the selection control signal lines not shown) 312,2 inputs and one output selector (one bit of the selection control signal lines not shown) 313,2 inputs and one output selector (one bit of the selection control signal line is not shown) 314 It is decomposed into.

更に、図3(C)に示す多入力複合セル(4入力ОRゲート)321は、3つの要素である2入力ОRゲート322、2入力ОRゲート323、2入力ОRゲート324に分解される。 Furthermore, multi-input composite cell (4 input ОR gate) 321 shown in FIG. 3 (C) is decomposed into two inputs ОR gate 322, the input ОR gate 323,2 input ОR gate 324 is a three elements. 更にまた、図3(D)に示す多入力複合セル(2つの2入力ANDゲートと1つの2入力ОRゲートから一体構成)331は、タイミング上、ハイプライオリティの2入力ANDゲート332と、ロープライオリティの3入力複合ゲート(1つの2入力ANDゲートと1つの2入力ОRゲートとから一体構成)333とに分解されている。 Furthermore, FIG. 3 multi-input multi cell shown in (D) (integrally composed of two 2-input AND gates and a two-input ОR gate) 331, the timing, the two-input AND gate 332 of the high priority, low priority It is decomposed into (integrally formed from a two-input aND gates and a single two-input ОR gate) 333 of 3 input composite gate. 以上のように、マクロ出力側に接続されるセルが3入力以下のセルとして分解されているが、このように3入力以下のセルに分解されているのは、そのドライブ能力を上げ、リピータの代りとしてマクログループ領域内に配置されるようにすれば、配置配線領域の増加が抑制され得るからである。 Thus, although cell connected to the macro output side is decomposed as 3 enter the following cell, what is degraded in this way the 3 input following cell, increasing the drive capability of the repeater if to be placed in the macro group area as an alternative, because the increase in the placement and routing area can be suppressed. これにより1入力セルであるバッファのリピータとしての挿入に比し、面積の増加が大きくなるが、大きな増加にならないことは明らかである。 Thus compared to the insertion of a repeater buffer is one input cell, an increase in the area is increased, it is clear that not a large increase.

さて、再び図1に戻り説明を続行すれば、以上のようにして、多入力複合セルが分解されているが、分解されたセルのうち、マクロに繋がるセルには、再度タグが付け直される(処理112)。 Now, if you proceed description Referring again to FIG. 1, as described above, the multi-input composite cell is decomposed, among the decomposed cell, the cells connected to the macro is re tagged again (processing 112). このタグの付け直しに際し、2入力1出力セレクタに対しては、2つのマクロに係るタグが付けられる場合があるが、通常は、1つのセルに対し1つのマクロに係るタグが付けられる。 Upon Replacing the tag, for two inputs and one output selector, there is a case where tag according to two macros is attached, usually, tag according to one macro for one cell is attached. また、2つのマクロに係るタグが付けられていて、1つだけがタイミング的にプライオリティが高い場合には、既述の図3(D)に示されているように、プライオリティの高い部分だけが他から切り離され、残りを複合ゲート状態として残すことも可能である。 Also, have tag according to two macros attached to, if only one timing to priorities high, as shown in the aforementioned FIG. 3 (D), the only portion of high priority disconnected from the other, it is also possible to leave the rest as a composite gate state.

その後、最終タグ付きセル数と最初に見積もられたリピータ挿入数との差分については、リピータバッファが挿入されるとして、そのリピータ数とタグ付きセルのサイズ、配線数からマクロ間隔を決定する(処理113)。 Then, for the difference between the final number of tagged cells and the initially estimated repeater insertion number, as a repeater buffer is inserted, the size of the number of repeaters and tagged cells, to determine the macro distance from the number of wires ( processing 113). 次に、見積もられたマクロ間隔になるように、マクログループ領域内のマクロを外側に移動させるが、その際に、領域の一番外側のサイズ可変領域が削られるようにして、マクログループ領域のサイズが拡大しないようにする(処理114)。 Then, as will become estimated macro intervals, but moving the macro macro group region outwardly, at that time, as the outermost size variable region of the region is shaved, the macro group area size to block the enlargement (processing 114). このようにして、マクロを移動させた後は、最終位置に対してマクログループ領域ポートとマクロポートの間にタグ付きセルが配置されるが、その配置位置はマクロ位置からマクログループポートに向かって、指定されたリピータ挿入間隔以内の位置に挿入される(処理115)。 In this manner, after moving the macro is tagged cells between macro group region ports and macro port relative to the final position is arranged, towards a macro group port from its position the macro position , it is inserted into a position within the designated repeater insertion interval (process 115). 2つのマクロに接続される2入力1出力セレクタの場合には、2つのマクロとマクログループポートの関係において、マクログループ領域ポートに遠いマクロからマクログループ領域ポートに向かって、リピータ挿入間隔以内の位置に配置される。 In the case of two inputs and one output selector connected to the two macros, in the context of two macros and macro groups port, toward the macro group region ports far from the macro group area port macro, a position within the repeater insertion interval It is placed in.

以上、本発明に係るレイアウト設計の処理フローについて説明した。 It has been described the processing flow of layout design according to the present invention. ここで、本発明によらないレイアウト設計結果を図4(A)に、また、本発明に係るレイアウト設計結果を図4(B)に示す。 Here, the layout design results not according to the present invention in FIG. 4 (A), also the layout design results according to the present invention shown in FIG. 4 (B). 図4(A)に示すように、マクロに接続される多入力複合セルとして、本例では、8つの2入力ANDゲートと1つの8入力ОRゲートとの一体化構成のものが想定されているが、本発明によらない場合、その多入力複合セル全体は通常セル(standardcell)配置領域におかれるものであることが判る。 As shown in FIG. 4 (A), as a multi-input multi cells connected to the macro, in this example, it is contemplated that those of integral material with eight 2-input AND gates and one 8-input ОR gate but if not according to the present invention, it is understood that the entire multi-input composite cells are those normally placed in the cell (standardcell) arrangement area. しかしながら、本発明による場合には、その多入力複合セル全体が通常セル配置領域にはおかれることはなく、4つの2入力ANDゲートはリピータとしてマクロ間に分散配置されるも、残りは、4つの2入力ANDゲートと、1つの4入力ОRゲートと、1つの3入力ОRゲートと、1つの2入力ОRゲートとからなるものとして、通常セル配置領域におかれるようになっている。 However, in the case of the present invention is not to be considered in its entirety multi-input composite cell is usually the cell layout region is placed, also four 2-input AND gate is distributed among the macro as a repeater, the remainder, four and two-input aND gates, as consisting of a single 4-input ОR gate, and one 3-input ОR gate, and one of the two inputs ОR gates, are usually adapted to be placed in the cell layout region.

以上の処理により、特にマクロ境界において、遅延が大きくレイアウトビリティの低い多入力複合セルが単純3入力以下のセルとそれ以外のセルとに分解され、単純3入力以下のセルをリピータの代りとすることで、もともと、ネット上に存在していた多入力複合セルの遅延が分解されて、その一部の遅延をリピータ追加部分と共有させることで、単純なバッファ追加による方法よりも大きな遅延改善効果が得られることになる。 By the above process, especially in the macro boundary, the delay is decomposed into larger and less layout capability multi-input composite cell simple three-input following cell and other cells, is a simple three-input following cell and instead of repeaters it is originally delayed multi-input composite cell that existed on the net is decomposed, its part of the delay that is shared with the repeater additional portion, large delay than the method according to the simple buffer additional improvement It will be obtained. また、この方法によりタイミングの厳しいマクロ周辺の多入力複合セルが分解されることで、リピータの代り以外の分解セルは通常セル配置領域におかれるが、ネットの繋がりを考慮してマクログループ領域境界付近に配置されたとしても、元よりも小さなサイズに分解されていることで、レイアウトビリティが良くなる。 Furthermore, by the multi-input composite cell harsh macro around timing by this method it is decomposed, but the decomposition cells other than instead of the repeater is placed in the normal cell layout region, the macro group area boundaries in consideration of the connections of a net even disposed near, since being degraded to a smaller size than the original, layout capability is improved. 更に、レイアウト前のマクロ部分のタイミング見積り、多入力複合セルの分解見積り、分解セルの接続マクロに対する配置位置見積りによりマクロ間隔が調整されるため、マクロ部分のレイアウト試行錯誤による時間ロスが改善されることになる。 Further, the timing estimation of macro partial pre-layout, degradation estimate of the multi-input composite cell, since the macro gap is adjusted, the time loss due to the layout trial and error macro portion is improved by the position estimate for the connection macro decomposition cell It will be.

以上、本発明による効果を要約すれば、単純なリピータ挿入とは異なり、既に存在しているマクロ周りの多入力複合セルのワーストパスへの影響をレイアウト前に判断し、影響ある場合には、多入力複合セルを分解し、この分解により得られる単純な3入力以下のセルをリピータとしてマクログループ領域内に挿入することによって、マクロ間の隙間の増加を抑えながらも、マクロが絡むワーストパスの遅延を、単純にリピータバッファを追加するよりは、セル分解効果によりセル遅延を速くすることができる。 Above, when in summary the effects of the present invention, unlike a simple repeater insertion, to determine the effects of already the worst path of the multi-input composite cell around macros exist before layout, with effect, decomposing the multiple-input composite cell by inserting a simple three input following cells obtained by this decomposition into macro group area as a repeater, while suppressing the increase in the gap between the macro, macro involving the worst path delay, simply than adding a repeater buffer, it is possible to increase the cell delay by the cell decomposition effect. また、ワーストパス絡みのマクロ周りの多入力複合セルが分解されることで、マクロ周りのレイアウト性がよくなり、混雑度の増加も抑えやすくなる。 Furthermore, by the multi-input composite cell around macro worst path entanglement is degraded, the better the layout of the surrounding macro, also it becomes easy to suppress an increase in congestion.

以上、本発明者によってなされた発明を実施の形態に基づき、具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内で種々変更可能であることはいうまでもない。 Above, on the basis of the embodiments of the invention made by the present inventors has been specifically described, the present invention is not limited to the above embodiments, various modifications possible within the scope not departing from the gist there it is needless to say.

本発明に係るレイアウト設計の一例での処理フローを示す図である。 It is a diagram illustrating a processing flow of an example of a layout design according to the present invention. 複数マクロと接続されるセルへのタグの付与を説明するための図である。 It is a diagram for explaining the application of the tag to a cell to be connected to a plurality macros. 多入力複合セルの分解処理例を示す図である。 It is a diagram illustrating a decomposition process example of the multi-input composite cell. 本発明によらないレイアウト設計結果と本発明によるそれとの対比を示す図である。 It is a diagram illustrating a comparison with that by the layout design result and the invention not according to the present invention. 最も望ましいと考えられる、一般的なレイアウト処理の概要処理フローを示す図である。 Considered the most desirable is a diagram showing an outline process flow of a general layout processing.

符号の説明 DESCRIPTION OF SYMBOLS

41,301,311,321,331…多入力複合セル 41,301,311,321,331 ... multi-input multi-cell

Claims (4)

  1. 複数マクロを含む半導体装置であって、 A semiconductor device comprising a plurality macros,
    レイアウト設計の際でのマクロ境界タイミング改善の一環として、少なくとも、3入力以下の単純セルに分解されたマクロ接続多入力複合セルのうち、マクロ接続1段目のセルがリピータとしてマクロ間に配置されてなる半導体装置。 As part of a macro boundary timing improvements in the time of layout design, at least, of the three macro connected decomposed input to the following simple cell multi-input composite cell, cell of the macro connecting the first stage is arranged between the macro as a repeater semiconductor device comprising Te.
  2. 回路情報に基づき回路配置及び配線をコンピューターで行うレイアウト設計を経るようにして製造されてなる、複数マクロを含む半導体装置であって、 Formed by manufactured as through the layout design, the circuit arrangement and wiring on the basis of the circuit information on a computer, a semiconductor device including a plurality macros,
    少なくとも、使用するプロセス、ライブラリからリピータ挿入間隔を与えるステップと、 And providing at least the process to be used, the repeater insertion interval from the library,
    マクロ境界に隣接してその外側に特定セル以外の配置禁止領域で、且つ段階的なサイズ可変領域を設定するステップと、 Adjacent to the macro boundary placement prohibited region other than the specific cells on the outside, and setting a and step sizes variable region,
    マクロに接続されるセルに接続マクロ同定のためのタグを付すステップと、 A step of the cell connected to the macro designated by the tag for connecting macro identification,
    配置前のパスタイミング情報を提供するステップと、 Providing a path timing information before placement,
    上記タイミング情報に対して前記タグが付されたセルと該セルに接続されるマクロに、設定乗数を乗じることにより、マクロ周りのレイアウト変化がパスタイミングに与える影響の見積もりをレイアウト前に行うステップと、 Macros that said tag to said timing information is connected to the cell and the cell that is attached, by multiplying the set multiplier, and performing an estimation of the influence layout change around the macro has on path timing before layout ,
    上記見積りにより上記タグが付されたセルを3入力以下の単純セルに分解するステップと、 A step of decomposing the simple cell of the following 3 inputs the cell which the tagged by the estimate,
    分解されたマクロ接続1段目のセルと、該セル以外にデザインルールチェック用リピータとしての必要なセルを含めて、マクログループ領域内へのセルの挿入数及び挿入位置を見積もるステップと、 And resolved macro connected first-stage cell, comprising the steps of estimating the including the necessary cells as design rule checking repeater other than the cell, the insertion speed and the insertion position of the cell to the macro-group area,
    上記セルの挿入数及び挿入位置による関連マクロ間隔拡大のために、マクログループ領域内で外側マージンを削って外側に向かってマクロの移動を行うステップと、 For relevant macro interval expansion by inserting the number and insertion positions of the cell, and performing the movement of the macro outward shaving outer margin in the macro-group area,
    上記マクロの移動により空いたマクロ間に、上記分解されたマクロ接続1段目のセルをリピータとして配置するステップとを含む、マクロ境界タイミング改善のためのレイアウト設計を経るようにして製造されてなる半導体装置。 Between macro vacated by the movement of the macro, and placing the decomposed macro connected first-stage cell as a repeater, comprising been manufactured as through the layout design for the macro boundary timing improved semiconductor device.
  3. 複数マクロを含む半導体装置の製造方法であって、 A method of manufacturing a semiconductor device including a plurality macros,
    マクロ境界タイミング改善の一環として、少なくとも、3入力以下の単純セルに分解されたマクロ接続多入力複合セルのうち、マクロ接続1段目のセルがリピータとしてマクロ間に配置される、マクロ境界タイミング改善のためのレイアウト設計を経るようにして製造される半導体装置の製造方法。 As part of a macro boundary timing improvement, at least, of the three resolved macro input connected to the following simple cell multi-input composite cell, cell of the macro connecting the first stage is arranged between the macro as a repeater, a macro boundary timing improved method of manufacturing a semiconductor device is manufactured as through the layout design for.
  4. 回路情報に基づき回路配置及び配線をコンピューターで行うレイアウト設計を経るようにして製造される、複数マクロを含む半導体装置の製造方法であって、 Is prepared as through the layout design, the circuit arrangement and wiring on the basis of the circuit information on a computer, a method of manufacturing a semiconductor device including a plurality macros,
    少なくとも、使用するプロセス、ライブラリからリピータ挿入間隔を与えるステップと、 And providing at least the process to be used, the repeater insertion interval from the library,
    マクロ境界に隣接してその外側に特定セル以外の配置禁止領域で、且つ段階的なサイズ可変領域を設定するステップと、 Adjacent to the macro boundary placement prohibited region other than the specific cells on the outside, and setting a and step sizes variable region,
    マクロに接続されるセルに接続マクロ同定のためのタグを付すステップと、 A step of the cell connected to the macro designated by the tag for connecting macro identification,
    配置前のパスタイミング情報を提供するステップと、 Providing a path timing information before placement,
    上記タイミング情報に対して前記タグが付されたセルと該セルに接続されるマクロに、設定乗数を乗じることにより、マクロ周りのレイアウト変化がパスタイミングに与える影響の見積もりをレイアウト前に行うステップと、 Macros that said tag to said timing information is connected to the cell and the cell that is attached, by multiplying the set multiplier, and performing an estimation of the influence layout change around the macro has on path timing before layout ,
    上記見積りにより上記タグが付されたセルを3入力以下の単純セルに分解するステップと、 A step of decomposing the simple cell of the following 3 inputs the cell which the tagged by the estimate,
    分解されたマクロ接続1段目のセルと、該セル以外にデザインルールチェック用リピータとしての必要なセルを含めて、マクログループ領域内へのセルの挿入数及び挿入位置を見積もるステップと、 And resolved macro connected first-stage cell, comprising the steps of estimating the including the necessary cells as design rule checking repeater other than the cell, the insertion speed and the insertion position of the cell to the macro-group area,
    上記セルの挿入数及び挿入位置による関連マクロ間隔拡大のために、マクログループ領域内で外側マージンを削って外側に向かってマクロの移動を行うステップと、 For relevant macro interval expansion by inserting the number and insertion positions of the cell, and performing the movement of the macro outward shaving outer margin in the macro-group area,
    上記マクロの移動により空いたマクロ間に、上記分解されたマクロ接続1段目のセルをリピータとして配置するステップとを含む、マクロ境界タイミング改善のためのレイアウト設計を経るようにして製造される半導体装置の製造方法。 Between macro vacated by the movement of the macro, semiconductors manufactured as go through and placing the decomposed macro connected first-stage cell as a repeater, a layout design for a macro boundary timing improved manufacturing method of the device.
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