JP2005086790A - インタフェイス - Google Patents

Abstract

【課題】 コストの低減化を図ることができるインタフェイスを提供する。
【解決手段】 画像制御装置から画像読取装置へは、電圧がインタフェイス線３に重畳されて供給される。ここで、供給される電圧としては、３種類の電圧Ｖpp，Ｖdd，Ｖccがあり、電圧Ｖppは、ビデオ信号系統部６のインタフェイス線３を介して画像読取装置へ供給される。電圧Ｖddは、画像同期信号系統部５のインタフェイス線３を介して画像読取装置へ供給され、電圧Ｖccは、コマンド通信系統部４のインタフェイス線３を介して画像読取装置へ供給される。
【選択図】 図１

Description

本発明は、画像読取装置と画像制御装置とを接続するためのインタフェイスに関する。

一般に、原稿画像を読み取るための画像読取装置と、画像読取装置の動作を制御し、画像読取装置から出力された画像信号を受信処理するめの画像制御装置とは、インタフェイスを介して接続される。

上記インタフェイスについて図６を参照しながら説明する。図６は従来の画像読取装置と画像制御装置間のインタフェイスの構造を模式的に示す図である。

画像読取装置と画像制御装置間を接続するインタフェイスにおいては、図６に示すように、物理的なインタフェイス線３を介して、画像制御装置のインタフェイス回路２と画像読取装置のインタフェイス回路１とが接続されている。物理的なインタフェイス線３は、両装置が装置状態を互いに確認し合うとともに、画像制御装置が画像読取装置に読取動作を指令するコマンド通信系統部４、画像読取装置が読取動作に同期しながら画像制御装置に画像タイミングを知らしめる画像同期信号系統部５、および画像読取装置が読み取った画像信号を画像制御装置へ伝達するビデオ信号系統部６の３種類の信号系統部を有する。

また、画像制御装置から画像読取装置へ駆動電力を供給するための電力供給が物理的なインタフェイス線３１を介して行われる。インタフェイス線３１は、一端が画像制御装置の電力供給コネクタ３５に、他端が画像読取装置の電力受給コネクタ３６にそれぞれ接続されているケーブルからなる。インタフェイス線３１は、３本のケーブル３２，３３，３４を含む。

各インタフェイス線３，３１は、両者が１本に束ねられて１つのコネクタに納められている形態の１本のケーブルとしてもよいし、それぞれが独立したケーブルとしてもよい。
尚、適当な先行技術文献情報は見当たらない。

しかしながら、上述した従来のインタフェイスにおいて、インタフェイス線３とインタフェイス線３１が１本のケーブルとして束ねられている場合は、ケーブル自体が多芯で太くなり過ぎ、また、コネクタにおける接続ピン数が増すことになる。その結果、各装置のインタフェイス回路間の接続構成に掛かるコストが増す。

また、インタフェイス線３とインタフェイス線３１をそれぞれ独立化したケーブルとする場合、物理的にケーブル本数が増えるため、同様に各装置のインタフェイス回路間の接続構成に掛かるコストが増す。また、２本のケーブルを接続する必要があるので、それぞれのケーブルを接続する際の接続工数が増し、設置時のコストのアップを招くことになる。

本発明の目的は、コストの低減化を図ることができるインタフェイスを提供することにある。

本発明は、上記目的を達成するため、画像読取装置と画像制御装置とを接続するためのインタフェイスであって、前記画像読取装置側に設けられ、前記画像制御装置との間で信号の送受を行う第１のインタフェイス回路と、前記画像制御装置側に設けられ、前記画像読取装置との間で信号の送受を行う第２のインタフェイス回路と、前記第１のインタフェイス回路と前記第２のインタフェイス回路とを接続し、異なる複数の信号経路をそれぞれ形成する複数のインタフェイス線とを備え、前記第２のインタフェイス回路は、前記インタフェイス線の少なくとも１つに電力を重畳して前記画像読取装置へ供給し、前記第１のインタフェイス回路は、前記インタフェイス線の少なくとも１つに重畳された電力を抽出することを特徴とする。

本発明によれば、少なくとも１つのインタフェイス線に画像制御装置から画像読取装置へ供給する電力を重畳するので、インフェイス線の本数が削減され、コストの低減化を図ることができる。

以下、本発明の実施の形態について図面を参照しながら説明する。

（第１実施の形態）
図１は本発明の第１実施の形態に係る、画像読取装置と画像制御装置を接続するインタフェイスの構成を示すブロック図である。

画像処理装置において、原稿画像を読み取るための画像読取装置と、この画像読取装置の動作を制御し、画像読取装置から出力された画像信号を受信処理するめの画像制御装置とは、インタフェイスを介して接続される。

このインタフェイスは、具体的には、図１に示すように、ツイステッドペア線またはツイナックス線からなる物理的なインタフェイス線３により、画像読取装置のインタフェイス回路１と画像制御装置のインタフェイス回路２とを接続するものである。このインタフェイスには、画像読取装置と画像制御装置間において互いに装置状態を認識し合うとともに画像制御装置が画像読取装置に対して原稿の読み取り開始指令を送出するためのコマンド通信系統部４と、画像読取装置から送信された画像信号を画像制御装置が受信して取り込むためのタイミング信号（画像クロック）を伝送する画像同期信号系統部５と、画像読取装置からの画像信号を画像制御装置に伝送するためのビデオ信号系統部６とが含まれる。

画像読取装置のインタフェイス回路１においては、画像制御装置に対して、信号すなわちコマンド通信系統部４のコマンドおよびステータス信号、画像同期信号系統部５の画像クロック（水平同期信号および垂直同期信号）、ビデオ信号系統部６の画像信号（Ｒ，Ｇ，Ｂの各信号）をそれぞれ送信するための送信回路が設けられている。また、画像制御装置から送信された信号すなわちコマンド通信系統部４のコマンド信号およびステータス信号を受信するための受信回路が設けられている。

上記送信回路のそれぞれは、画像制御装置に送信する信号を入力する差動バッファ素子７と、差動バッファ素子７に接続されている電圧リミッタ回路８と、電圧リミッタ回路８とインタフェイス線３との間に挿入されているハイパスフィルタ回路９と、ハイパスフィルタ回路９に接続されるとともに、インタフェイス線３に接続されるローパスフィルタ回路１０とを有する。ここで、電圧リミッタ回路８は、インタフェイス線３に重畳されるノイズ電圧から差動バッファ素子７の出力を保護するための回路である。ハイパスフィルタ回路９は、インタフェイス線３に重畳される直流成分（以下、ＤＣとする）を含む低周波成分を遮断するための回路である。ローパスフィルタ回路１０は、インタフェイス線３上のＤＣを含む低周波成分をバイパスするための回路である。

上記受信回路は、ハイパスフィルタ回路１１、電圧リミッタ回路１２、入力バイアス回路１３、差動バッファ素子１４、およびローパスフィルタ回路１５を有する。ハイパスフィルタ回路１１は、画像制御装置のインタフェイス回路２からインタフェイス線３を介して送られてくる高周波画像信号成分をインタフェイス線３から分離するための回路である。電圧リミッタ回路１２は、ハイパスフィルタ回路１１に接続されており、ハイパスフィルタ回路１１を通過したインタフェイス線３に重畳されたノイズ振幅電圧を制限し、差動バッファ素子１４への入力を保護するための回路である。入力バイアス回路１３は、差動バッファ素子１４の入力終端と入力動作電圧を決定する回路である。差動バッファ素子１４は、電圧リミッタ回路１２に接続され、ハイパスフィルタ回路１１により分離された高周波信号成分を受信するものである。ローパスフィルタ回路１５は、ハイパスフィルタ回路１１に接続されるとともに、インタフェイス線３に接続されインタフェイス線３上のＤＣを含む低周波成分をバイパスする回路である。

画像制御装置のインタフェイス回路２においては、画像読取装置から送信された信号すなわちコマンド通信系統部４のコマンドおよびステータス信号、画像同期信号系統部５の画像クロック（水平同期信号および垂直同期信号）、ビデオ信号系統部６の画像信号（Ｒ，Ｇ，Ｂの各信号）をそれぞれ受信するための受信回路が設けられている。また、画像読取装置に対して、信号すなわちコマンド通信系統部４のコマンド信号およびステータス信号を送信するための送信回路が設けられている。

インタフェイス回路２における受信回路のそれぞれは、ハイパスフィルタ回路１１、電圧リミッタ回路１２、入力バイアス回路１３、差動バッファ素子１４、およびローパスフィルタ回路１５を有する。上記送信回路は、差動バッファ素子７、電圧リミッタ回路８、ハイパスフィルタ回路９、およびローパスフィルタ回路１０を有する。

画像制御装置から画像読取装置へは、電圧がインタフェイス線３に重畳されて供給される。ここで、供給される電圧としては、３種類の電圧Ｖpp，Ｖdd，Ｖccがあり、電圧Ｖppは、ビデオ信号系統部６のインタフェイス線３を介して画像読取装置へ供給される。電圧Ｖddは、画像同期信号系統部５のインタフェイス線３を介して画像読取装置へ供給され、電圧Ｖccは、コマンド通信系統部４のインタフェイス線３を介して画像読取装置へ供給される。

次に、画像読取装置のインタフェイス回路１における送信回路および画像制御装置のインタフェイス回路２における受信回路の詳細な回路構成について図２を参照しながら説明する。図２は画像読取装置のインタフェイス回路１における送信回路および画像制御装置のインタフェイス回路２における受信回路の詳細な回路構成図である。

まず、画像読取装置のインタフェイス回路１における送信回路の詳細構成について説明する。

例えばビデオ信号系統部６の画像信号を送信する送信回路においては、図２に示すように、リミッタダイオード８ａ，８ｂが差動バッファ素子７に接続されている。リミッタダイオード８ａ，８ｂは、差動バッファ素子７のそれぞれの出力端子に印加されるノイズ振幅過電圧をバイパスするための電圧リミッタ回路８を構成する。また、ハイパスコンデンサ９ａ，９ｂが差動バッファ素子７に接続され、差動バッファ素子７のそれぞれの出力端子から出力されるＤＣバイアスを含む高周波出力の高周波成分のみを通過させる。このハイパスコンデンサ９ａ，９ｂは、ハイパスフィルタ回路９を構成する。

ハイパスコンデンサ９ａ，９ｂには、ハイパスコンデンサを通過してくる差動バッファ素子７の高周波成分の通過を阻止するとともに、インタフェイス線３に重畳されているＤＣを含む低周波成分のみを通過させるためのインダクタ素子１０ａ，１０ｂがそれぞれ接続されている。また、ローパスコンデンサ素子１０ｃ，１０ｄがそれぞれインダクタ素子１０ａ，１０ｂの出力側に接続されている。ローパスコンデンサ素子１０ｃ，１０ｄは、インダクタ素子１０ａ，１０ｂと協働して、差動バッファ素子７の高周波成分の通過を阻止するとともに、インタフェイス線３に重畳されているＤＣを含む低周波成分のみを通過させるためのローパスフィルタ回路１０を構成する。

上記送信回路に対して、画像制御装置のインタフェイス回路２に設けられている受信回路においては、ハイパスコンデンサ１１ａ，１１ｂがインタフェイス線３に接続され、ハイパスコンデンサ１１ａ，１１ｂは、差動バッファ素子７が送信する高周波信号成分とそれに重畳されたＤＣを含む低周波成分の中から高周波信号成分のみを通過させる。ハイパスコンデンサ１１ａ，１１ｂは、ハイパスフィルタ回路１１を構成する。ハイパスコンデンサ１１ａ，１１ｂには、ハイパスコンデンサ１１ａ，１１ｂを通過するノイズ振幅過電圧をバイパスするためのリミッタダイオード素子１２ａ，１２ｂがそれぞれ接続されている。リミッタダイオード素子１２ａ，１２ｂは、電圧リミッタ回路１２を構成する。

また、入力バイアス抵抗１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅが設けられている。入力バイアス抵抗１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅは、ハイパスコンデンサ１１ａ，１１ｂを通過する差動バッファ素子７が送信する高周波信号成分を終端し、波形を整えるとともに、差動バッファ素子１４の入力端子にかかるＤＣバイアスを再設定するものである。入力バイアス抵抗１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅは、入力バイアス回路１３を構成する。

また、インダクタ素子１５ａ，１５ｂが設けられており、インダクタ素子１５ａ，１５ｂは、インタフェイス線３に重畳されているＤＣを含む低周波成分のみを通過させるためのものである。それぞれインダクタ素子１５ａ，１５ｂの出力側には、ローパスコンデンサ素子１５ｃ，１５ｄがそれぞれ接続され、ローパスコンデンサ素子１５ｃ，１５ｄは、インダクタ素子１５ａ，１５ｂと協働して、差動バッファ素子７から送信される高周波成分の通過を阻止するとともに、インタフェイス線３に重畳されているＤＣを含む低周波成分のみを通過させるためのローパスフィルタ回路１５を構成する。

以上のような構成において、画像制御装置のインタフェイス回路２のインダクタ素子１５ａ，１５ｂ、ローパスコンデンサ素子１５ｃ，１５ｄの結合点のそれぞれには、画像読取装置を駆動するための電源装置（図示せず）からの同一電圧電力供給線が接続される。この同一電圧のＤＣ成分は、ハイパスコンデンサ１１ａ，１１ｂにより差動バッファ素子１４への印加が阻止されるとともに、インタフェイス線３へ送出される。インタフェイス線３を介して、画像読取装置のインタフェイス回路１に給電された同一電圧電力は、ハイパスコンデンサ９ａ，９ｂにより差動バッファ素子７への印加が阻止されるとともに、インダクタ１０ａ，１０ｂとローパスコンデンサ１０ｃ，１０ｄから構成されるローパスフィルタ回路１０に導かれ、インダクタ素子１５ａ，１５ｂとローパスコンデンサ素子１５ｃ，１５ｄの結合点から画像読取装置内の電源回路（図示せず）へ供給される。

また、画像読取装置のインタフェイス回路１内に設けられ、画像読取装置が読み取った画像信号を伝送する差動バッファ素子７の出力は、リミッタダイオード８ａ，８ｂによりインタフェイス線３上のノイズ過電圧から保護され、差動バッファ素子７が出力する高周波画像信号成分は、インダクタ素子１０ａ，１０ｂとローパスコンデンサ１０ｃ，１０ｄから構成されるローパスフィルタ回路１０への流入が阻止され、ハイパスコンデンサ９ａ，９ｂにより物理インタフェイス線３へ導かれる。

差動バッファ素子７から出力され、インタフェイス線３を介して送信された高周波画像信号は、画像制御装置のインタフェイス回路２のインダクタ素子１５ａ，１５ｂ、ローパスコンデンサ素子１５ｃ，１５ｄからなるローパスフィルタ回路１５により上記画像制御装置の電源回路（図示せず）へ流入が阻止されて、ハイパスコンデンサ１１ａ，１１ｂによりリミッタダイオード素子１２ａ，１２ｂへ導かれる。リミッタダイオード素子１２ａ，１２ｂは、インタフェイス線３上のノイズ過電圧成分が差動バッファ素子１４に印加されることを阻止する。

さらに、ハイパスコンデンサ１１ａ，１１ｂにより導かれた差動バッファ素子７からの高周波画像信号成分は、入力バイアス抵抗１３ａ，１３ｂ，１３ｃ，１３ｄ、１３ｅに導かれる。入力バイアス抵抗１３ａ，１３ｂ，１３ｃ，１３ｄ、１３ｅにより、高周波信号成分は適正に終端され波形が整えられるとともに、差動バッファ素子１４の入力端子にかかるＤＣバイアスが再設定される。これにより、差動バッファ素子１４の出力端子には、画像読取装置の差動バッファ素子７の入力信号と等価な信号が再生されることになる。

このように、本実施の形態によれば、インタフェイス線３に画像制御装置から画像読取装置へ供給する電圧を重畳するので、電線本数が削減され、インタフェイス線３に掛かるコストが低減される。また、従来２本あったケーブル本数を１本とすることにより、装置設置時の接続工数を削減することが可能となる。

（第２実施の形態）
次に、本発明の第２実施の形態について図３を参照しながら説明する。図３は本発明の第２実施の形態に係る、画像読取装置と画像制御装置を接続するインタフェイスの構成を示すブロック図である。

画像読取装置のインタフェイス回路１からインタフェイス線３を介して信号を画像制御装置に送信する送信回路においては、図３に示すように、差動バッファ素子７の入力側にパラレル／シリアル変換回路１６が設けられている。また、上記送信回路に対応する画像制御装置のインタフェイス回路２の受信回路においては、差動バッファ素子１４の出力側にシリアル／パラレル変換回路１７が設けられている。

画像制御装置のインタフェイス回路２からインタフェイス線３を介して信号を画像読取装置に送信する送信回路においては、差動バッファ素子７の入力側にパラレル／シリアル変換回路１６が設けられている。また、上記送信回路に対応する画像読取装置のインタフェイス回路１の受信回路においては、差動バッファ素子１４の出力側にシリアル／パラレル変換回路１７が設けられている。

このように、送信回路にパラレル／シリアル変換回路１６を、受信回路にシリアル／パラレル変換回路１７をそれぞれ設けることによって、伝達信号周波数を、第１実施の形態より、さらに高周波域に移動させることができるともに、装置間のインタフェイスで必要とするインタフェイス線３の総本数を低減することができる。よって、本実施の形態によれば、第１実施の形態よりインタフェイス線３の本数を低減することによるコストダウンと、伝送する信号周波数が高くなることによってハイパスフィルタ回路、ローパスフィルタ回路に用いる部品定数を小さくすることが可能となり、第１実施の形態より、さらなるコスト低減を図ることができる。

（第３実施の形態）
次に、本発明の第３実施の形態について図４および図５を参照しながら説明する。図４は本発明の第３実施の形態に係る、画像読取装置と画像制御装置を接続するインタフェイスの構成を示すブロック図、図５は図４のインタフェイスを伝送される信号のタイミングチャートであり、同図（ａ）は従来の信号のタイミングチャート、同図（ｂ）は本発明の第３実施の形態における信号のタイミングチャートである。

本実施の形態においては、上記第２実施の形態と同様に、画像読取装置のインタフェイス回路１内に設けられたビデオ信号系統部６の送信回路において、差動バッファ素子７の入力にパラレル／シリアル変換回路２１が設けられ、画像制御装置のインタフェイス回路２内のビデオ信号系統部６の受信回路において、差動バッファ素子１４の出力側にシリアル／パラレル変換回路２３が設けられている。これにより、伝達信号周波数が高周波域に移動されるとともに、装置間インタフェイスで必要とするインタフェイス線３の総本数が低減される。上記パラレル／シリアル変換回路２１の変換動作は、周波数シンセサイザ（×７ＰＬＬ）回路２２の出力クロックに同期して行われ、シリアル／パラレル変換回路２３の変換動作は、周波数シンセサイザ（／７ＰＬＬ）回路２５の出力クロックに同期して行われる。

また、本実施の形態においては、上記構成に対してさらに、画像読取装置のインタフェイス回路１のパラレル／シリアル変換回路２１の入力側に入力セレクタ回路（ＳＥＬ）２０が設けられ、シリアル／パラレル変換回路２３の出力側に出力セレクタ回路（ＳＥＬ）２４が設けられている。これは、コマンド通信系統部４の信号のうち、画像読取装置からの下り部分（画像読取装置側から画像制御装置側へのスータスコマンド（ＣＰＵ command））を、ビデオ信号系統部６において送信するための構成であり、この画像読取装置側から画像制御装置側へのステータスコマンドは、画像信号と時分割で送信されることになる。ここで、上記入力セレクタ回路（ＳＥＬ）２０および出力セレクタ回路（ＳＥＬ）２４におけるステータスコマンドと画像信号（R video BUS）に対する選択は、選択信号ＳＥＬにより制御される。

上記構成のインタフェイスの動作について図５を参照しながら説明する。

従来の例においては、図５(ａ)に示すように、画像同期信号系統部５の差動バッファ素子７の入力に与えられる水平同期信号（H-sync）の立下りに同期して画像読取装置の画像信号（R video BUS）がその先頭から画像制御装置に対して送信される。

これに対し、本実施の形態においては、図５（ｂ）に示すように、水平同期信号（H-sync）の立下りに同期して所定画素数分の期間に渡り、入力セレクタ回路２０により画像読取装置から画像制御装置に送信すべきスタースコマンド（Ｃ１，Ｃ２）が選択される。これにより、ステータスコマンドが画像読取装置から画像制御装置に送信される。そして、所定画素数分の期間が経過した後に、画像信号（R video BUS）が選択され、画像信号の送信が開始される。

このように構成することによって、コマンド通信系統部４の信号のうち、画像読取装置からの下り部分（画像読取装置側から画像制御装置側へのスータスコマンド）を画像信号と時分割で送信することが可能になり、インタフェイス線３の総本数をさらに削減することが可能となる。そして、コストの低減をさらに図ることが可能である。

本発明の第１実施の形態に係る、画像読取装置と画像制御装置を接続するインタフェイスの構成を示すブロック図である。 画像読取装置のインタフェイス回路１における送信回路および画像制御装置のインタフェイス回路２における受信回路の詳細な回路構成図である。 本発明の第２実施の形態に係る、画像読取装置と画像制御装置を接続するインタフェイスの構成を示すブロック図である。 本発明の第３実施の形態に係る、画像読取装置と画像制御装置を接続するインタフェイスの構成を示すブロック図である。 図４のインタフェイスを伝送される信号のタイミングチャートであり、（ａ）は従来の信号のタイミングチャート、（ｂ）は本発明の第３実施の形態における信号のタイミングチャートである。 従来の画像読取装置と画像制御装置間のインタフェイスの構造を模式的に示す図である。

符号の説明

１ 画像読取装置のインタフェイス回路
２ 画像制御装置のインタフェイス回路
３ インタフェイス線
４ コマンド通信系統部
５ 画像同期信号系統部
６ ビデオ信号系統部
７，１４ 差動バッファ素子
８ 電圧リミッタ回路
９ ハイパスフィルタ回路
１０，１５ ローパスフィルタ回路
１１ ハイパスフィルタ回路
１２ 電圧リミッタ回路
１３ 入力バイアス回路
１６，２１ パラレル／シリアル変換回路
１７，２３ シリアル／パラレル変換回路
２０ 入力セレクタ回路
２４ 出力セレクタ回路

Claims (7)

1. 画像読取装置と画像制御装置とを接続するためのインタフェイスであって、
   前記画像読取装置側に設けられ、前記画像制御装置との間で信号の送受を行う第１のインタフェイス回路と、
   前記画像制御装置側に設けられ、前記画像読取装置との間で信号の送受を行う第２のインタフェイス回路と、
   前記第１のインタフェイス回路と前記第２のインタフェイス回路とを接続し、異なる複数の信号経路をそれぞれ形成する複数のインタフェイス線とを備え、
   前記第２のインタフェイス回路は、前記インタフェイス線の少なくとも１つに電力を重畳して前記画像読取装置へ供給し、
   前記第１のインタフェイス回路は、前記インタフェイス線の少なくとも１つに重畳された電力を抽出することを特徴とするインタフェイス。
2. 前記第１のインタフェイス回路は、前記画像制御装置へ信号を送信する送信回路を有し、前記第２のインタフェイス回路は、前記電力が重畳されるインタフェイス線を介して前記第１のインタフェイス回路の送信回路と接続される受信回路を有し、
   前記送信回路および前記受信回路は、前記電力が重畳されるインタフェイス線に接続されるハイパスフィルタ回路と、前記電力が重畳されるインタフェイス線に接続されるローパスフィルタ回路とを含み、前記画像制御装置から前記画像読取装置への電力供給が前記受信回路のローパスフィルタ回路から前記インタフェイス線および前記送信回路のローパスフィルタ回路を介して行われることを特徴とする請求項１記載のインタフェイス。
3. 前記第２のインタフェイス回路は、前記画像読取装置へ信号を送信する送信回路を有し、前記第１のインタフェイス回路は、前記電力が重畳されるインタフェイス線を介して前記第２のインタフェイス回路の送信回路と接続される受信回路を有し、
   前記送信回路および前記受信回路は、前記電力が重畳されるインタフェイス線に接続されるハイパスフィルタ回路と、前記電力が重畳されるインタフェイス線に接続されるローパスフィルタ回路とを含み、前記画像制御装置から前記画像読取装置への電力供給が前記送信回路のローパスフィルタ回路から前記インタフェイス線および前記受信回路のローパスフィルタ回路を介して行われることを特徴とする請求項１記載のインタフェイス。
4. 前記送信回路は、送信する信号が入力される差動信号回路、該差動信号回路に接続される振幅制限回路を含み、前記振幅制限回路の出力は前記ハイパスフィルタ回路に接続され、前記受信回路は、前記ハイパスフィルタ回路に接続される振幅制限回路、該振幅制限回路に接続されるバイアス設定回路、および該バイアス設定回路に接続される差動信号回路を含むことを特徴とする請求項２または３記載のインタフェイス。
5. 前記送信回路は、送信するパラレル列の信号をシリアル列の信号に変換するパラレル／シリアル変換送信回を含み、前記ハイパスフィルタ回路を介して前記シリアル列の信号を送信し、前記受信回路は、前記ハイパスフィルタ回路を介して入力されたシリアル列の信号をパラレル列の信号に変換するシリアル／パラレル変換回路を含むことを特徴とする請求項２ないし４のいずれか１つに記載のインタフェイス。
6. 前記送信回路は、送信する複数の信号を時分割で送信することを特徴とする請求項２ないし５のいずれか１つに記載のインタフェイス。
7. 前記第１のインタフェイス回路は、前記画像制御装置と前記画像読取装置とが相互の状態を把握し合うための状態確認信号および前記画像制御装置が前記画像読取装置を制御するための制御信号の送受を行うためのコマンド通信系統部の送信回路および受信回路と、前記画像読取装置から前記画像制御装置へ画像信号伝送に必要なタイミング信号を送信する画像同期信号系統部の送信回路と、前記タイミング信号に同期して前記画像読取装置から前記画像制御装置へ画像信号を送信する画像信号系統部の送信回路とを有し、
   前記第２のインタフェイス回路は、前記コマンド通信系統部の送信回路および受信回路に対応する受信回路および送信回路と、前記画像同期信号系統部の送信回路に対応する受信回路と、前記画像信号系統部の送信回路に対応する受信回路とを有し、
   前記第２のインタフェイス回路の送信回路および受信回路のいずれか１つに接続されるインタフェイス線に前記画像読取装置へ供給する電力が重畳されることを特徴とする請求項１ないし６のいずれか１つに記載のインタフェイス。

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